KR101411570B1

KR101411570B1 - 스핀 전달 토크―자기 터널 접합 디바이스 및 동작 방법

Info

Publication number: KR101411570B1
Application number: KR1020117031454A
Authority: KR
Inventors: 시아 리; 강호 이; 시아오춘 주; 승 에이치. 강
Original assignee: 퀄컴 인코포레이티드
Priority date: 2009-05-29
Filing date: 2010-05-28
Publication date: 2014-06-25
Also published as: US7969767B2; JP2012528422A; CN102449700A; WO2010138860A1; JP5377759B2; TW201117206A; EP2436010A1; US20100302843A1; CN102449700B; KR20120024879A

Abstract

자기 메모리 디바이스의 소스 라인 또는 비트 라인을 통해 전송된 전류에 대한 전류 흐름 방향을 제어하는 단계를 포함하는 방법이 개시된다. 전류-발생된 자기장은 스핀 전달 토크 자기 터널 접합(STT-MTJ) 디바이스 내의 자기 엘리먼트의 자유층의 자기장의 방향의 스위칭을 지원한다.

Description

스핀 전달 토크―자기 터널 접합 디바이스 및 동작 방법{SPIN TRANSFER TORQUE-MAGNETIC TUNNEL JUNCTION DEVICE AND METHOD OF OPERATION}

본 발명은 일반적으로 비휘발성 메모리 디바이스들, 특히 스핀 토크 전달을 이용하는 자기 터널 접합(MTJ) 디바이스들에 관한 것이다.

자기 랜덤 액세스 메모리(MRAM)는 저장된 데이터를 나타내기 위해 자화(magnetization)를 이용하는 비휘발성 메모리 기술이다. MRAM은 일반적으로 어레이 내에 복수의 자기 셀들을 포함한다. 각각의 셀은 1 비트의 데이터를 나타낸다. 셀은 MTJ 디바이스와 같은 자기 엘리먼트를 포함한다.

MTJ 디바이스의 강자성 플레이트들은 일반적으로 얇은 터널링 배리어층에 의해 분리된 자유층 및 핀드 층(pinned layer)(고정된 층)을 포함한다. 플레이트들은 자화 방향(또는 자기 모멘트(magnetic moment)들의 배향)과 연관된다. 자유층에서, 자화 방향은 자유롭게 회전한다. 반-강자성(anti-ferromagnetic) 층은 핀드 층의 자화를 특정 방향으로 고정하기 위해 이용될 수 있다. 자기 엘리먼트의 강자성 플레이트들의 자유층의 자화 방향을 변경함으로써, 하나의 비트가 MTJ 디바이스에 기록된다. 자유층 및 핀드 층의 자기 모멘트들의 배향들에 따라, MTJ 디바이스의 저항이 변경된다.

스핀 토크 전달(STT)은 MTJ 디바이스들에 기록하기 위해 이용되는 하나의 기술이다. 스핀-극성화된 전류가 자유층에 인가되고, 전자들이 재극성화된다(repolarized). 전자들의 재극성화는, 자유층이 재극성화된 전자들의 각도 모멘트(angular moment)에서의 변화와 연관된 토크를 경험하게 한다. 결과적으로, 전류 밀도, 또는 스위칭 전류가 충분히 높다면, 상기 토크는 자유층의 자화의 방향을 스위치할 수 있다.

자화 엘리먼트들에 기록을 위해 STT를 이용하는 이점들은 보다 작은 비트 셀 크기 및 비휘발성 스토리지를 포함한다. 이러한 개선들은, 보다 광범위한 애플리케이션을 위해 성능을 개선하고 확장성을 증진시키도록 보다 많은 수요를 이끈다. 예를 들면, 이웃하는 MTJ 디바이스들 사이의 자기장 간섭을 감소시키는 MRAM들을 설계할 필요성이 존재한다. 부가적으로, 스위칭 전류들을 감소시키는 필요성이 존재한다.

특정 실시예는 자유층에 인가된 자기장을 오프셋하도록 STT-MTJ 디바이스의 비트 라인 또는 소스 라인을 통한 전류를 제어한다. 오프셋되는 자기장은, 스위칭 전류가 인가되는 비트 및 소스 라인들에 근접한 전극들에 의해 발생될 수 있다. MTJ 자화용이축(easy axis)에 대해 자기장을 오프셋하는 것은 기록 동작 동안 스위칭 전류를 감소시킬 수 있다. 전류-유도된 자기장은 MTJ 디바이스의 자유층에서의 MTJ 스트레이(stray) 필드 오프셋을 용이하게 할 수 있다. 비트 라인 및 소스 라인 중 하나 또는 양자 모두는 STT-MTJ 디바이스의 장(long) 축 또는 자화용이축에 대해 직교하여 위치될 수 있다. 그에 따른 전류-발생된(current generated) 자기장은 자화용이축에 평행할 수 있고, STT-MTJ 디바이스의 순 자기 모멘트(net magnetic moment)를 변조하기 위해 이용될 수 있다.

다른 특정 실시예에서, 정전류는 자유층에 일정한 자기장을 발생시키기 위해 스위칭 동안 비트 라인 또는 소스 라인에 인가될 수 있다. 비트 라인 또는 소스 라인 전류에 의해 발생된 자기장은 자유층 자기 모멘트에 대해 역방향으로 배향될 수 있다. 전류는 원하는 자기장 오프셋을 발생시키기 위해 비트 라인 및 소스 라인을 통해 반대하는 방향들로 흐를 수 있다. 비트 라인, 소스 라인, 또는 양자 모두에서의 전류의 방향은 이웃하는 STT-MTJ 디바이스들에서의 잠재적 전자기 간섭을 감소시키기 위해 추가로 설정될 수 있다.

다른 특정 실시예에서, 전류-발생된 자기장을 발생시키기 위해 소스 라인 또는 비트 라인을 통한 전류에 대한 전류 흐름 방향을 제어하는 단계를 포함하는 방법이 개시된다. 전류-발생된 자기장은 STT-MTJ 디바이스 내의 자기 메모리 엘리먼트의 자유층의 자기장의 방향을 스위칭하는 것을 지원한다.

다른 특정 실시예에서, 장치는 자기장과 연관된 자유층을 갖는 STT-MTJ 디바이스를 포함한다. 장치는 비트 라인, 소스 라인, 및 제어 로직 회로를 추가로 포함한다. 비트 라인 및 소스 라인 양자 모두는 STT-MTJ 디바이스와 전기 통신한다. 제어 로직 회로는 STT-MTJ 디바이스의 자유층과 연관된 자기장의 방향의 스위칭을 지원하는 전류-발생된 자기장을 발생시키기 위해 소스 라인 또는 비트 라인을 통해 전송된 전류에 대한 전류 흐름 방향을 제어하도록 구성된다.

다른 특정 실시예에서, 컴퓨터 판독가능 유형(tangible) 매체는 전류-발생된 자기장을 발생시키기 위해 소스 라인 또는 비트 라인을 통한 전류에 대한 전류 흐름 방향을 자동으로 제어하도록 컴퓨터에 의해 실행가능한 코드를 포함하는 컴퓨터 실행가능 코드를 저장한다. 전류-발생된 자기장은 STT-MTJ 디바이스 내의 자기 메모리 엘리먼트의 자유층의 자기장의 방향의 스위칭을 지원하기 위해 인가된다.

다른 특정 실시예에서, 장치는 고정된 방향으로 복수의 STT-MTJ 디바이스들을 통한 전류 흐름들을 지원(support)하는 전류 경로를 포함한다. 다른 전류 경로는 고정된 방향과 반대하는 방향으로 복수의 STT-MTJ 디바이스들을 통한 전류 흐름을 지원한다.

다른 특정 실시예에서, 장치는 STT-MTJ 디바이스, 및 STT-MTJ 디바이스 내의 자기 엘리먼트의 자유층의 자기장의 방향의 스위칭을 지원하기 위해 전류-발생된 자기장을 발생시키기 위해 소스 라인 또는 비트 라인을 통해 전송된 전류에 대한 전류 흐름 방향을 제어하기 위한 수단을 포함한다.

다른 특정 실시예에서, 방법은, 회로 기판 상의 패키지된 반도체 디바이스의 물리적 위치지정 정보를 포함하는 설계 정보를 수신하는 단계를 포함한다. 패키지된 반도체 디바이스는, 자기장과 연관된 자유층을 포함하는 STT-MTJ 디바이스를 포함하는 구조를 포함한다. 패키지된 반도체 디바이스는 또한 STT-MTJ 디바이스와 전자 통신하는 비트 라인, STT-MTJ 디바이스와 전자 통신하는 소스 라인, 및 제어 로직 회로를 포함한다. 제어 로직 회로는 STT-MTJ 디바이스의 자유층과 연관된 자기장의 방향의 스위칭을 지원하도록 전류-발생된 자기장을 발생시키기 위해 소스 라인 또는 비트 라인을 통해 전송된 전류에 대한 전류 흐름 방향을 제어하도록 구성된다.

개시된 실시예들에 의해 제공된 특정 이점들은 감소된 스위칭 전류를 포함할 수 있다. 실시예들은 MRAM의 이웃하는 STT-MTJ 셀들 사이의 자기 간섭을 부가적으로 감소시킬 수 있다. 따라서 실시예들의 양상들은 STT-MRAM 메모리 디바이스들을 위한 성능 및 확장성을 개선할 수 있다.

본 발명의 다른 양상들, 이점들, 및 특징들은 다음의 섹션들: 도면들의 간단한 설명, 발명을 실시하기 위한 구체적인 내용, 및 청구항들을 포함하는 전체 명세서의 리뷰 후에 명백해질 것이다.

도 1은 반-평행(anti-parallel) 구성으로부터 평행 구성으로의 스위칭을 포함하는 기록 동작을 실행하도록 구성된 STT-MTJ 디바이스의 메모리 셀을 도시하는 도면.
도 2는 도 1에 도시된 것과 유사하고, 평행 구성으로부터 반-평행 구성으로의 스위칭 동작을 포함하는 기록 동작을 실행하도록 구성된 STT-MTJ 디바이스의 메모리 셀을 도시하는 도면.
도 3은 도 2에 도시된 것과 유사한 STT-MTJ 디바이스의 메모리 셀의 단면도를 도시하는 도면.
도 4는 도 3에 도시된 것과 유사하고, 반-평행 상태로부터 평행 상태로의 스위칭 동작을 실행하도록 구성된 STT-MTJ 디바이스의 메모리 셀의 단면도를 도시하는 도면.
도 5는 도 3에 도시된 것과 유사하고 상부 비아(top via)를 포함하지만 하부 비아를 갖지 않는 STT-MTJ 디바이스의 메모리 셀의 단면도를 도시하는 도면.
도 6은 도 3에 도시된 것과 유사하고, 비트 라인의 축에 수직인 축을 갖는 소스 라인을 포함하는 STT-MTJ 디바이스의 메모리 셀의 단면도를 도시하는 도면.
도 7은 도 5에 도시된 것과 유사하고, 비트 라인의 축에 수직인 축을 갖는 소스 라인을 포함하는 STT-MTJ 디바이스의 메모리 셀의 단면도를 도시하는 도면.
도 8은 일반적으로 도 2 내지 도 5에 도시된 유형의 MTJ 디바이스들의 어레인지먼트를 포함하는 MRAM 레이아웃을 도시하는 도면.
도 9는 일반적으로 도 6 및 도 7에 도시된 유형의 MTJ 디바이스들의 어레인지먼트를 포함하는 MRAM 레이아웃을 도시하는 도면.
도 10은 도 2의 비트 라인 또는 소스 라인을 통해 전파된 전류에 의해 발생될 수 있는 것과 같은, 평행 대 반-평행 스위칭에 대해 영향을 준 오프셋 자기장을 도시하는 RF 루프 그래프.
도 11은 도 1 내지 도 7의 STT-MTJ 디바이스를 포함하는 자기 메모리에 기록하는 방법을 도시하는 흐름도.
도 12는 도 1 내지 도 7에 도시된 유형의 STT-MTJ 디바이스를 이용한 시스템의 특정 실시예의 블록도.
도 13은 STT-MTJ 디바이스를 제조하기 위한 전자 디바이스 제조 시스템의 특정 실시예의 블록도.

도 1은 기록 동작을 실행하도록 구성된 스핀 토크 전달 자기 랜덤 액세스 메모리(STT-MRAM)의 메모리 셀(100)의 도면이다. 메모리 셀(100)은 반-평행 구성으로부터 평행 구성으로의 스위칭 동작을 실행하도록 구성된다. 메모리 셀(100)은 자기 터널 접합(MTJ) 디바이스(102), 트랜지스터(104), 비트 라인(106), 및 워드 라인(108)을 포함한다. 메모리 셀(100)은 또한 소스 라인(110) 및 바이어스 발생기(112)를 포함한다.

MTJ 디바이스(102)는 자유층(114), 배리어층(116), 핀층(pin layer)(118), 스페이서층(120), 및 핀드 층(pinned layer)(122)을 포함할 수 있다. 예시적 MTJ 디바이스(102)는 반-강자성층(124)을 더 포함한다.

바이어스 발생기(112)는 비트 라인(106)과 소스 라인(110) 사이에 기록 전압을 발생시킬 수 있다. 바이어스 발생기(112)는 비트 라인(106)의 다른 측과 비교되는 오프셋 전압을 비트 라인(106)의 일 측에 부가할 수 있다. 비트 라인(106)과 소스 라인(110) 사이의 전압의 극성에 따라, MTJ 디바이스(102)의 자유층(114)의 극성이 변경될 수 있다. 대응하는 로직 상태는 메모리 셀(100)에 기록될 수 있다.

MTJ 디바이스(102)의 전기 저항은 자유층(114)의 극성에 기초하여 변경된다. 이 변경은 STT 터널 자기저항 효과에 기인한다. 핀층(118) 및 자유층(114)이 동일한 극성(기록 후)을 갖는 경우, 저항은 낮다. 이 경우에, 로직 "0"은 메모리 셀(100)에 기록된다. 이러한 상태에서의 MTJ 디바이스는 평행 구성에 있다. 핀층(118) 및 자유층(114)이 반대 극성들을 갖는다면, 저항은 보다 높아지고, 로직 "1"이 메모리 셀(100)에 기록된다(도 2에 도시된 바와 같이). 이러한 구성은 반-평행 구성으로서 지칭된다.

도 1에 도시된 바와 같이, 핀드 층(122)의 자기 모멘트는 화살표(140)에 의해 표시된다. 핀층(118)의 자기 모멘트는 화살표(142)에 의해 표시된다. 자유층(114)의 자기 모멘트는, 화살표(142)에 반-평행한 방향으로 배향되는 화살표(144)에 의해 표시된다. MTJ 디바이스(102)의 배향은 따라서 반-평행하다(기록 동작 이전).

전류는, 자기장들(128 및 130)을 확립하기 위해 비트 라인(106) 및 소스 라인(110)을 통해 경로(126)를 따라 전파될 수 있다. 자기장들(128, 130) 중 하나 또는 양자 모두는 자유층(114)의 자기 모멘트에 반대이거나 또는 그렇지 않으면 오프셋될 수 있다. 자기장들(128, 130)에 의해 오프셋되는 하나의 이러한 바람직하지 못한 자기장은, 스위칭 전류가 인가될 때 비트 라인(106)에 또는 소스 라인(110)에 근접한 전극들로부터 비롯될 수 있다. 그에 따른 오프셋된 자기장은, 메모리 셀(100)의 STT-MRAM의 자유층(114)의 반-평행 상태로부터 평행 상태로의 스위칭 전류가 감소되게 할 수 있다. 따라서, MTJ 디바이스(102)에 데이터를 기록 및 저장하기 위한 스위칭 전류는 감소될 수 있다.

자기장들(128, 130) 중 하나 또는 양자 모두는 메모리 셀(100)의 자화용이축을 향하도록 지향될 수 있다. 자화용이축은 메모리 셀(100)의 최장 치수(longest dimension)와 정렬될 수 있다. 예를 들면, 최장 치수는 소스 라인(110), 비트 라인(106), 또는 양자 모두에 평행할 수 있다. 대안적으로, MTJ 디바이스의 최단 치수, 또는 자화곤란축(hard axis)은 소스 라인(110), 비트 라인(106), 또는 양자 모두에 평행할 수 있다. 일 실시예에서, 자기장들(128, 130)을 생성하기 위해 이용된 전류는 약 50 ㎂ 내지 약 150 ㎂까지의 범위일 수 있다. 다른 실시예에서, 전류는 약 150 ㎂ 내지 약 400 ㎂까지의 범위일 수 있다.

도 1은 이와 같이 감소된 전류 수요들로 스위칭 동작을 완수하도록 구성된 메모리 셀(100)을 도시한다. 전류는 적어도 하나의 오프셋팅 자기장(128, 130)을 발생시키기 위해 비트 라인(106) 또는 소스 라인(110)을 통해 전송된다. 도 1의 메모리 셀(100)은 평행 및 반-평행 상태 사이의 전이 동안 자기장을 오프셋하기 위해 전류-발생된(current-generated) 자기장들(128, 130) 중 하나 이상을 이용할 수 있다. 자기장을 오프셋하는 것은 기록 동작 동안 필요한 스위칭 전류를 감소시킬 수 있다. 전류-발생된 자기장은 MTJ 자화용이축의 자유층에서의 스핀 토크 전달을 용이하게 할 수 있다. MTJ 자화용이축은 MTJ의 장축(long axis)을 포함할 수 있고, 예를 들면, MTJ는 장(long) 및 단(short) 축들을 갖도록 설계될 수 있다. 그에 따른 전류-발생된 자기장은 MTJ 디바이스(102)의 자화용이축에 실질적으로 평행할 수 있고, MTJ 디바이스(102)의 순 자기 모멘트를 변조하기 위해 이용될 수 있다.

도 2는 평행 상태로부터 반-평행 상태로의 스위칭 동작을 실행하는, 도 1에 도시된 것과 유사한 STT-MRAM의 메모리 셀(200)의 특정 실시예를 도시하는 도면이다. 전류는 도 1의 경로(126)와 반대 방향으로 경로(226)를 통해 흐른다. 메모리 셀(200)은 MTJ 디바이스(202), 트랜지스터(204), 비트 라인(206), 워드 라인(208), 소스 라인(210), 및 바이어스 발생기(212)를 포함한다.

MTJ 디바이스(202)는 자유층(214), 배리어층(216), 및 합성형 핀드 층(synthetic pinned layer)(217)을 포함할 수 있다. 합성형 핀드 층(217)은 핀층(218), 스페이서층(220), 및 핀드 층(222)을 포함할 수 있다. 예시적 MTJ 디바이스(202)는 반-강자성(AFM; anti-ferromagnetic) 층(224)을 추가로 포함한다.

도 2에 도시된 바와 같이, 핀드 층(222)의 자기 모멘트는 화살표(240)에 의해 표시된다. 핀층(218)의 자기 모멘트는 화살표(242)에 의해 표시된다. 자유층(214)의 자기 모멘트는, 화살표(242)에 평행한 방향으로 배향되는 화살표(244)에 의해 표시된다. MTJ 디바이스(202)의 배향은 따라서 평행 상태이고, 반-평행 상태로 스위치될 준비가 된다.

전류는 적어도 하나의 자기장(228, 330)을 확립하기 위해 비트 라인(206) 및 소스 라인(210) 중 하나 또는 양자 모두를 통해 경로(226)를 따라 전파될 수 있다. 자기장들(228, 230)은 자유층(214)의 자기 모멘트를 오프셋할 수 있다. 오프셋되는 장(field)은 스위칭 전류를 감소시키도록 도울 수 있다. 그에 따른 오프셋된 자기장은, 메모리 셀(200)의 STT-MRAM의 자유층(214)의 평행 상태로부터 반-평행 상태로의 스위칭 전류의 감소를 허용한다. 전류는 오프셋된 자기장을 발생시키기 위해 비트 라인(206) 및 소스 라인(210) 중 하나 또는 양자 모두를 통해 전송된다. 메모리 셀(200)은 평행 상태로부터 반-평행 상태로의 전이 동안 오프셋된 자기장을 발생시키기 위해 전류-유도된 자기장들을 이용한다. 이와 같이, 메모리 셀(200)은 감소된 스위칭 전류 수요들로 스위칭 동작을 완수하도록 구성된다.

도 3은 도 2의 메모리 셀(200)과 유사하고 기록 동작을 실행하도록 구성된 STT-MRAM의 메모리 셀(300)의 단면도를 도시한다. 도 3은 평행 상태로부터 반-평행 상태로의 스위칭 동작을 실행하도록 구성된 STT-MRAM을 추가로 도시한다. 메모리 셀(300)은, 예를 들면, 실리콘, 게르마늄, 및/또는 화합물 반도체 재료를 포함하는 반도체 기판과 같은 기판 상에 형성될 수 있다. 메모리 셀(300)은 비트 라인(306) 및 소스 라인(330)을 포함한다. 비트 라인(306) 및 소스 라인(330)은 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 및 탄탈륨(Ta)과 같은, 전기를 전도하기에 적합한 재료로 형성될 수 있다. 비트 라인(306) 및 소스 라인(330) 중 적어도 하나는 MTJ 디바이스(302)에 전류를 공급할 수 있다. 도 3에서, 전류는 비트 라인(306)의 축을 따라서 및 페이지(page)의 밖으로 이동함에 따라 340에 의해 표시된 바와 같은 방향으로 흐른다. 342에 의해 표시된 바와 같이, 전류는 또한 페이지의 안으로 및 소스 라인(330)의 축을 따라서 흐른다.

비트 라인(306)은 상부 전극(332)에 결합될 수 있다. 소스 라인(330)은 하부 전극(334)에 결합될 수 있다. 도 3의 실시예에서, 시드 비아(seed via)(336)는 소스 라인(330) 및 하부 전극(334) 양자 모두에 결합된다. 시드 비아(336)는, 다른 구조들(도시되지 않음)이 하부 전극(334) 및 소스 라인(330)의 부분들 사이에 존재하는 경우 소스 라인(330)과 하부 전극(334) 사이의 전기적 접속을 용이하게 할 수 있다.

MTJ 디바이스(302)는 자유층(314), 배리어층(예컨대, 산화물 배리어)(316), 및 합성형 핀드 층(348)을 포함할 수 있다. 합성형 핀드 층(348)은 핀층(318), 스페이서층(320), 및 핀드 층(322)을 포함할 수 있다. 예시적 MTJ 디바이스(302)는 반-강자성층(324)을 추가로 포함한다. 반-강자성층(324)은 하나 이상의 반-강자성층들을 포함할 수 있다. 도 3에 도시된 실시예에서, 자유층(314)은 상부 전극(332)에 결합되고, 반-강자성층(324)은 하부 전극(334)에 결합된다. 라인(360)은 MTJ 디바이스(302)와 연관된 자기 어닐(magnetic anneal)의 방향을 도시한다.

도 3에서, 전류는, 340에 의해 표시된 바와 같이, 비트 라인(306)의 축을 따라서 및 페이지의 밖으로 흐른다. 342에 의해 표시된 바와 같이, 전류는 또한 페이지의 안으로 및 소스 라인(330)의 축을 따라서 흐른다. 전류는 MTJ 디바이스(302)를 통해 경로(350)를 따라서 흐른다. 소스 라인(330)을 통한 전류 흐름(342)은, 자유층(314)의 자기 모멘트에 영향을 미치고 자유층(314)의 자기 모멘트를 오프셋할 수 있는 제 1 자기장(344)을 발생시킬 수 있다. 비트 라인(306)을 통한 전류 흐름(340)은, 자유층(314)의 자기 모멘트를 대안적으로 또는 부가적으로 오프셋할 수 있는 자기장(346)을 발생시킬 수 있다.

도 3에 도시된 바와 같이, 핀드 층(322)의 자기 모멘트는 화살표(370)에 의해 표시된다. 핀층(318)의 자기 모멘트는 화살표(372)에 의해 표시된다. 자유층(314)의 자기 모멘트는, 화살표(372)에 평행한 방향으로 배향되는 화살표(374)에 의해 표시된다. 따라서 MTJ 디바이스(302)의 배향은 평행하다.

이 방식에서, 도 3에 도시된 시드 비아(336)를 갖는 메모리 셀(300)은, 평행 상태로부터 반-평행 상태로의 스위치를 용이하게 하는 전류-발생된, 오프셋팅 자기장들을 제공할 수 있다. 자기장을 오프셋하는 것은 기록 동작 동안 스위칭 전류를 감소시킬 수 있다. 전류-발생된 자기장은 자유층(314)에서의 스핀 토크 전달을 용이하게 할 수 있다. 그에 따른 전류-발생된 자기장은 MTJ 디바이스(302)의 순(net) 자기 모멘트를 변조하기 위해 이용될 수 있다.

도 4는 반-평행 상태로부터 평행 상태로의 스위칭 동작을 실행하는 도 1에 도시된 것과 유사한 STT-MRAM의 메모리 셀(400)의 단면도를 도시한다. 메모리 셀(400)은 비트 라인(406) 및 소스 라인(430)을 포함한다. 비트 라인(406) 및 소스 라인(430) 중 적어도 하나는 MTJ 디바이스(402)에 전류를 공급할 수 있다. 도 4에서, 전류는, 비트 라인(406)의 축을 따라서 및 페이지의 안으로 440에 의해 표시된 바와 같은 방향으로 흐른다. 442에 의해 표시된 바와 같이, 전류는 또한 페이지의 밖으로 및 소스 라인(430)의 축을 따라서 흐른다.

도 4에 도시된 바와 같이, 핀드 층(422)의 자기 모멘트는 화살표(470)에 의해 표시된다. 핀층(418)의 자기 모멘트는 화살표(472)에 의해 표시된다. 자유층(414)의 자기 모멘트는 화살표(472)에 반대 방향으로 배향되는 화살표(474)에 의해 표시된다. MTJ 디바이스(402)의 배향은 따라서 반-평행하다.

비트 라인(406)은 상부 전극(432)에 결합될 수 있다. 소스 라인(430)은 하부 전극(434)에 결합될 수 있다. 도 4의 실시예에서, 시드 비아(436)는 소스 라인(430) 및 하부 전극(434) 양자 모두에 결합된다. 시드 비아(436)는, 다른 구조들(도시되지 않음)이 하부 전극(434) 및 소스 라인(430)의 부분들 사이에 존재하는 경우 소스 라인(430)과 하부 전극(434) 사이의 전기적 접속을 용이하게 할 수 있다.

MTJ 디바이스(402)는 전극들(432, 434)에 결합될 수 있다. MTJ 디바이스(402)는 자유층(414), 배리어층(예컨대, 산화물 배리어)(416), 및 합성형 핀드 층(448)을 포함할 수 있다. 합성형 핀드 층(448)은 핀층(418), 스페이서층(420), 및 핀드 층(422)을 포함할 수 있다. 예시적 MTJ 디바이스(402)는 반-강자성층(424)을 추가로 포함한다. 반-강자성층(424)은 하나 이상의 반-강자성층들을 포함할 수 있다. 도 4에 도시된 실시예에서, 자유층(414)은 상부 전극(432)에 결합되고, 반-강자성층(424)은 하부 전극(434)에 결합된다. 라인(460)은 MTJ 디바이스(402)와 연관된 자기 어닐의 방향을 도시한다.

도 4에서, 전류는, 440에 의해 표시된 바와 같이, 비트 라인(406)의 축을 따라서 및 페이지의 안으로 흐른다. 442에 의해 표시된 바와 같이, 전류는 또한 페이지의 밖으로 및 소스 라인(430)의 축을 따라서 흐른다. 전류는 MTJ 디바이스(402)를 통해 경로(450)를 따라서 흐른다. 소스 라인(430)을 통한 전류 흐름(442)은, 자유층(414)에 영향을 미치는 제 1 자기장(444)을 발생시킬 수 있다. 비트 라인(406)을 통한 전류 흐름(440)은 자유층(414)에 또한 영향을 미치는 다른 자기장(446)을 발생시킬 수 있다.

이 방식에서, 도 4에 도시된 시드 비아(436)를 갖는 메모리 셀(400)은 반-평행 상태 대 평행 상태 사이의 스위치를 용이하게 하는 전류-발생된, 오프셋팅 자기장들을 제공할 수 있다. 자기장들을 오프셋하는 것은 기록 동작 동안 스위칭 전류의 감소를 허용한다. 전류-발생된 자기장들은 자유층(414)에서의 스핀 토크 전달을 용이하게 한다. 그에 따른 전류-발생된 자기장들은 MTJ 디바이스(402)의 순 자기 모멘트를 변조하기 위해 이용될 수 있다.

도 5는 도 3에 도시된 것과 유사하지만 시드 비아를 갖지 않고 상부 비아(552)를 포함하는 STT-MRAM의 메모리 셀(500)의 단면도를 도시한다. 예시적 메모리 셀(500)은 평행 상태로부터 반-평행 상태로의 스위칭 동작을 실행할 수 있다. 메모리 셀(500)은 비트 라인(506) 및 소스 라인(530)을 포함한다. 비트 라인(506) 및 소스 라인(530) 중 적어도 하나는 MTJ 디바이스(502)에 전류를 공급할 수 있다. 도 5에서, 전류는 비트 라인(506)의 축을 따라서 및 페이지의 밖으로 이동함에 따라 540에 의해 표시된 바와 같은 방향으로 흐른다. 542에 의해 표시된 바와 같이, 전류는 또한 페이지의 안으로 및 소스 라인(530)의 축을 따라서 흐른다.

비트 라인(506)은 상부 전극(532)에 결합될 수 있다. 소스 라인(530)은 하부 전극(534)에 결합될 수 있다. 도 5의 실시예에서, 상부 비아(552)는 비트 라인(506) 및 상부 전극(532) 양자 모두에 결합된다. 상부 비아(552)는, 다른 구조들(도시되지 않음)이 상부 전극(532) 및 비트 라인(506)의 부분들 사이에 존재하는 경우 비트 라인(506)과 하부 전극(532) 사이의 전기적 접속을 용이하게 할 수 있다.

MTJ 디바이스(502)는 전극들(532, 534)에 결합될 수 있다. MTJ 디바이스(502)는 자유층(514), 배리어층(예컨대, 산화물 배리어)(516), 및 합성형 핀드 층(548)을 포함할 수 있다. 합성형 핀드 층(548)은 핀층(518), 스페이서층(520), 및 핀드 층(522)을 포함할 수 있다. 예시적 MTJ 디바이스(502)는 반-강자성층(524)을 추가로 포함한다. 도 5에 도시된 실시예에서, 자유층(514)은 상부 전극(532)에 결합되고, 반-강자성층(524)은 하부 전극(534)에 결합된다. 라인(560)은 MTJ 디바이스(502)와 연관된 자기 어닐의 방향을 도시한다.

도 5에 도시된 바와 같이, 핀드 층(522)의 자기 모멘트는 화살표(570)에 의해 표시된다. 핀층(518)의 자기 모멘트는 화살표(572)에 의해 표시된다. 자유층(514)의 자기 모멘트는, 화살표(572)에 평행한 방향으로 배향되는 화살표(574)에 의해 표시된다. MTJ 디바이스(502)의 배향은 따라서 평행하다.

도 5에서, 전류는 540에 의해 표시된 바와 같이, 비트 라인(506)의 축을 따라서 및 페이지의 밖으로 흐른다. 542에 의해 표시된 바와 같이, 전류는 또한 페이지의 안으로 및 소스 라인(530)의 축을 따라서 흐른다. 전류는 MTJ 디바이스(502)를 통해 경로(550)를 따라서 흐른다. 소스 라인(530)을 통한 전류 흐름(542)은 자유층(514)에 영향을 미치는 제 1 자기장(544)을 발생시킬 수 있다.

비트 라인(506)을 통한 전류 흐름(540)은, 자유층(514)의 자기 모멘트를 대안적으로 또는 부가적으로 오프셋하는 다른 자기장(546)을 발생시킬 수 있다. 이 방식에서, 도 5에 도시된 상부 비아(552)를 갖는 메모리 셀(500)은, 감소된 스위칭 전류로 평행 상태 및 반-평행 상태 사이의 스위치를 용이하게 하는 전류-발생된 오프셋팅 자기장들을 제공할 수 있다.

각각의 전류 경로들(540, 542, 550)의 방향들은, 메모리 셀(500)이 반-평행 상태와 평행 상태 사이의 전류 스위치를 수행하는(conduct) 실시예에서 반전(reverse)될 수 있다. 자기장들을 오프셋하는 것은 기록 동작 동안 스위칭 전류를 감소시킬 수 있다. 전류-발생된 자기장들은 자유층(514)에서의 스핀 토크 전달을 용이하게 할 수 있다. 그에 따른 전류-발생된 자기장들은 MTJ 디바이스(502)의 순 자기 모멘트를 변조하기 위해 이용될 수 있다.

도 6은 도 3에 도시된 것과 유사하지만 비트 라인(606)의 축에 수직인 축을 갖는 소스 라인(630)을 포함하는 STT-MRAM의 메모리 셀(600)의 단면도를 도시한다. 예시적 메모리 셀(600)은 평행 상태로부터 반-평행 상태로의 스위칭 동작을 실행할 수 있다. 비트 라인(606) 및 소스 라인(630) 중 적어도 하나는 MTJ 디바이스(602)에 전류를 공급할 수 있다. 도 6에서, 전류는 비트 라인(606)의 축을 따라서 및 페이지의 밖으로 이동함에 따라 640에 의해 표시된 바와 같은 방향으로 흐른다. 642에 의해 표시된 바와 같이, 전류는 또한 소스 라인(630)의 축을 따라서 흐른다. 이와 같이, 도 6에서, 비트 라인(606)에서의 전류 흐름(640)의 방향은 소스 라인(630)에서의 전류 흐름(642)의 방향에 수직한다.

비트 라인(606)은 상부 전극(632)에 결합될 수 있다. 소스 라인(630)은 하부 전극(634)에 결합될 수 있다. 도 6의 실시예에서, 시드 비아(636)는 소스 라인(630)을 하부 전극(634)에 결합시킨다. 시드 비아(636)는, 다른 구조들(도시되지 않음)이 하부 전극(634) 및 소스 라인(630)의 부분들 사이에 존재하는 경우 소스 라인(630)과 하부 전극(634) 사이의 전기적 접속을 용이하게 할 수 있다. 라인(660)은 MTJ 디바이스(602)와 연관된 자기 어닐의 방향을 도시한다.

MTJ 디바이스(602)는 전극들(632, 634)에 결합될 수 있다. MTJ 디바이스(602)는 자유층(614), 배리어층(616), 및 합성형 핀드 층(648)을 포함할 수 있다. 합성형 핀드 층(648)은 핀층(618), 스페이서층(620), 및 핀드 층(622)을 포함할 수 있다. 예시적 MTJ 디바이스(602)는 반-강자성층(624)을 추가로 포함한다.

도 6에 도시된 바와 같이, 핀드 층(622)의 자기 모멘트는 화살표(670)에 의해 표시된다. 핀층(618)의 자기 모멘트는 화살표(672)에 의해 표시된다. 자유층(614)의 자기 모멘트는, 화살표(672)에 평행한 방향으로 배향되는 화살표(674)에 의해 표시된다. MTJ 디바이스(602)의 배향은 따라서 평행하다.

도 6에서, 전류는 640에 의해 표시된 바와 같이, 비트 라인(606)의 축을 따라서 및 페이지의 밖으로 흐른다. 642에 의해 표시된 바와 같이, 전류는 또한 소스 라인(630)의 축을 따라서 흐른다. 전류는 MTJ 디바이스(602)를 통한 경로(650)를 따라서 흐른다. 비트 라인(606)을 통한 전류 흐름(640)은 자유층(614)에 영향을 미치는 자기장(646)을 발생시킬 수 있다. 소스 라인(630)을 통한 전류 흐름(642)은 자기장(도시되지 않음)을 부가적으로 발생시킬 수 있다. 이 방식에서, 비트 라인(606)에 대해 직교하여 배열된 소스 라인(630) 및 시드 비아(636)를 갖는 메모리 셀(600)은 감소된 스위칭 전류로 평행 상태 대 반-평행 상태 사이의 전류 스위치를 용이하게 할 수 있다. 각각의 전류 경로들(640, 642, 650)의 방향들은, 메모리 셀(600)이 반-평행 상태와 평행 상태 사이의 전류 스위치를 수행하는 실시예에서 반전될 수 있다.

자유층(614)에서 자기장들을 오프셋하는 것은 스핀 토크 전달을 용이하게 함으로써 스위칭 전류를 감소시킬 수 있다. 그에 따른 자유층(614)에서의 전류-발생된 자기장은 MTJ 디바이스(602)의 순 자기 모멘트를 변조하기 위해 이용될 수 있다.

도 7은 도 6에 도시된 것과 유사하지만 시드 비아(예컨대, 도 6의 시드 비아(636)) 대신에 상부 비아(752)를 포함하는 STT-MRAM의 메모리 셀(700)의 단면도를 도시한다. 예시적 메모리 셀(700)은 평행 상태로부터 반-평행 상태로의 스위칭 동작을 실행할 수 있다. 비트 라인(706) 및 소스 라인(730) 중 적어도 하나는 MTJ 디바이스(702)에 전류를 공급할 수 있다. 도 7에서, 전류는 비트 라인(706)의 축을 따라서 및 페이지의 밖으로 740에 의해 표시된 바와 같은 방향으로 흐른다. 742에 의해 표시된 바와 같이, 전류는 또한 소스 라인(730)의 축을 따라서 흐른다.

비트 라인(706)은 상부 전극(732)에 결합될 수 있다. 소스 라인(730)은 하부 전극(734)에 결합될 수 있다. 도 7의 실시예에서, 상부 비아(752)는 비트 라인(706) 및 상부 전극(732)에 결합된다. 상부 비아(752)는, 다른 구조들(도시되지 않음)이 상부 전극(732) 및 비트 라인(706)의 부분들 사이에 존재하는 경우 비트 라인(706)과 상부 전극(732) 사이의 전기적 접속을 용이하게 할 수 있다. 라인(760)은 MTJ 디바이스(702)와 연관된 자기 어닐의 방향을 도시한다.

MTJ 디바이스(702)는 전극들(732, 734)에 결합될 수 있다. MTJ 디바이스(702)는 자유층(714), 배리어층(716), 및 합성형 핀드 층(748)을 포함할 수 있다. 합성형 핀드 층은 핀층(718), 스페이서층(720), 및 핀드 층(722)을 포함할 수 있다. 예시적 MTJ 디바이스(702)는 반-강자성층(724)을 추가로 포함한다.

도 7에 도시된 바와 같이, 핀드 층(722)의 자기 모멘트는 화살표(770)에 의해 표시된다. 핀층(718)의 자기 모멘트는 화살표(772)에 의해 표시된다. 자유층(714)의 자기 모멘트는, 화살표(772)에 평행한 방향으로 배향되는 화살표(774)에 의해 표시된다. MTJ 디바이스(702)의 배향은 따라서 평행하다.

도 7에서, 전류는 740에 의해 표시된 바와 같이, 비트 라인(706)의 축을 따라서 및 페이지의 밖으로 흐른다. 742에 의해 표시된 바와 같이, 전류는 또한 소스 라인(730)의 축을 따라서 흐른다. 전류는 MTJ 디바이스(702)를 통해 경로(750)를 따라서 흐른다. 비트 라인(706)을 통한 전류 흐름(740)은 자유층(714)에 영향을 미치는 자기장(746)을 발생시킬 수 있다. 소스 라인(730)을 통한 전류 흐름(742)은 자기장(도시되지 않음)을 부가적으로 발생시킬 수 있다. 자유층(714) 내의 자기장을 오프셋함으로써, 스핀 토크 전달이 용이하게 될 수 있고, 스위칭 전류가 감소될 수 있다. 그에 따른 자유층(714)에서의 전류-발생된 자기장은 MTJ 디바이스(702)의 순 자기 모멘트를 변조하기 위해 이용될 수 있다.

이 방식에서, 비트 라인(706)에 대해 직교하여 배열된 소스 라인(730) 및 상부 비아(752)를 갖는 메모리 셀(700)은 감소된 스위칭 전류로 평행 상태로부터 반-평행 상태로의 전류 스위치를 용이하게 할 수 있다. 각각의 전류 경로들(740, 742, 750)의 방향들은, 메모리 셀(700)이 반-평행 상태로부터 평행 상태로의 전류 스위치를 수행하는 실시예에서 반전될 수 있다.

도 8은 일반적으로 도 3 내지 도 5에서 설명된 유형의 MTJ 디바이스들의 어레인지먼트를 포함하는 MTJ 레이아웃(800)을 도시한다. 예시적 레이아웃(800)은 MRAM의 일부를 포함할 수 있다. 컬럼(852)은 공통 축을 따라서 배열된 비트 라인(840) 및 소스 라인(846)을 포함할 수 있다. 컬럼(854)은 공통 축을 따라서 배열된 비트 라인(842) 및 소스 라인(848)을 포함할 수 있고, 컬럼(856)은 공통 축을 따라서 배열된 비트 라인(844) 및 소스 라인(850)을 포함할 수 있다. 컬럼들(852, 854, 및 856)은 서로 평행할 수 있다.

레이아웃(800)은 다수의 MTJ 디바이스들(860, 862, 864, 866, 868, 870, 872, 874, 876)을 포함할 수 있다. MTJ 디바이스(860)는 전극(880)에 결합될 수 있다. MTJ 디바이스(862)는 전극(882)에 결합될 수 있다. MTJ 디바이스(864)는 전극(884)에 결합될 수 있다. MTJ 디바이스(866)는 전극(886)에 결합될 수 있다. MTJ 디바이스(868)는 전극(888)에 결합될 수 있다. MTJ 디바이스(870)는 전극(890)에 결합될 수 있다. MTJ 디바이스(872)는 전극(892)에 결합될 수 있다. MTJ 디바이스(874)는 전극(894)에 결합될 수 있다. MTJ 디바이스(876)는 전극(896)에 결합될 수 있다. 라인(898)은 MTJ 디바이스들(860, 862, 864, 866, 868, 870, 872, 874, 876)과 연관된 자기 어닐의 방향을 도시한다.

예시적 컬럼(854)은 발생된 자기장들(820, 822)을 도시한다. 컬럼(854)은 비트 라인의 제 1 전류 경로(824) 및 반-평행 상태로부터 평행 상태로의 기록 동작과 연관된 제 3 전류 경로(825)를 도시한다. 비트 라인의 제 1 전류 경로(824)는 고정된 방향으로의 전류 흐름을 지원할 수 있다. 컬럼(854)의 제 3 전류 경로(825)는 제 1 전류 경로(824)에 대해 반대 방향으로 흐를 수 있고, 반-평행 상태로부터 평행 상태로의 기록 동작에 대응할 수 있다. 컬럼(854)은 또한 비트 라인의 제 2 전류 경로(826) 및 평행 상태로부터 반-평행 상태로의 기록 동작과 연관된 제 4 전류 경로(827)를 포함한다. 비트 라인의 제 2 전류 경로(826)는 고정된 방향으로의 전류 흐름을 지원할 수 있다. 컬럼(854)의 제 4 전류 경로(827)는 제 2 전류 경로(826)에 대해 반대 방향으로 흐를 수 있고, 평행 상태로부터 반-평행 상태로의 기록 동작에 대응할 수 있다.

도 8은 이웃하는 컬럼들의 동작에 최소한으로 영향을 미치도록 구성된 평행 컬럼들(852, 854, 856)의 전류-발생된 자기장들을 도시한다. 예를 들면, 평행 컬럼들(852, 854, 856)의 자기장들의 배향은 이웃하는 MTJ 디바이스들 사이의 자기장 간섭을 감소시키기 위해 스테이지 지향(stage oriented) 된다. 도 8의 MTJ 레이아웃(800)은 또한, 감소된 스위칭 전류로 동작하도록 구성된 MTJ 디바이스들(862, 864, 866, 868, 870, 872, 874, 876)을 도시한다. 오프셋팅 자기장들은 MTJ 디바이스들(860, 862, 864, 866, 868, 870, 872, 874, 876)의 각각의 자유층들의 자화(magnetization)의 방향을 스위치하기 위해 이용되는 전류의 양을 감소시킬 수 있다.

도 9는 일반적으로 도 6 및 도 7에서 설명된 유형의 MTJ 디바이스들의 어레인지먼트를 포함하는 MTJ 레이아웃(900)을 도시한다. 메모리 셀들의 컬럼(952)은 비트 라인(940)을 포함한다. 컬럼(954)은 컬럼(952)에 평행하고, 비트 라인(942)을 포함한다. 메모리 셀들의 컬럼(956)은 또한 컬럼(952)에 평행하고, 비트 라인(944)을 포함한다. 컬럼(952)은 또한 소스 라인(946)을 포함한다. 소스 라인(946)은 비트 라인(940)의 축에 직교하는 축을 따라 배열된다. 컬럼(954)은 소스 라인(948)을 포함한다. 소스 라인(948)은 비트 라인(942)의 축에 직교하는 축을 따라 배열된다. 컬럼(956)은 비트 라인(944)에 직교하는 소스 라인(950)의 일부를 포함한다. 라인(998)은 MTJ 디바이스(960, 962, 964, 966, 968, 970, 972, 974, 976)와 연관된 자기 어닐의 방향을 도시한다.

레이아웃(900)은 다수의 MTJ 디바이스들(960, 962, 964, 966, 968, 970, 972, 974, 976)을 포함한다. MTJ 디바이스(960)는 전극(980)에 결합될 수 있다. MTJ 디바이스(962)는 전극(982)에 결합될 수 있다. MTJ 디바이스(964)는 전극(984)에 결합될 수 있다. MTJ 디바이스(966)는 전극(986)에 결합될 수 있다. MTJ 디바이스(968)는 전극(988)에 결합될 수 있다. MTJ 디바이스(970)는 전극(990)에 결합될 수 있다. MTJ 디바이스(972)는 전극(992)에 결합될 수 있다. MTJ 디바이스(974)는 전극(994)에 결합될 수 있다. MTJ 디바이스(976)는 전극(996)에 결합될 수 있다.

도 9의 예시적 컬럼(954)은 오프셋팅 자기장들(920, 922)을 포함한다. 자기장들(920, 922)은 각각의 MTJ 디바이스(966, 970)의 각각의 자화용이축과 정렬된다. 컬럼(954)은 반-평행 상태로부터 평행 상태로의 기록 동작과 연관된 제 1 전류 경로(924)를 도시한다. 제 1 전류 경로(924)의 방향은 고정될 수 있다. 컬럼(954)의 제 2 전류 경로(926)는 제 1 전류 경로(924)에 대해 수직, 또는 반대 방향으로 이동할 수 있고, 평행 상태로부터 반-평행 상태로의 기록 동작에 대응할 수 있다.

도 9는 이웃하는 컬럼들의 동작에 최소한으로 영향을 미칠 수 있는 컬럼들(952, 954, 956)의 전류-발생된 유도된 자기장들을 도시한다. 예를 들면, 컬럼들(952, 954, 956)의 자기장들의 배향은 이웃하는 MTJ 디바이스들 사이의 자기장 간섭을 감소시키기 위해 스테이지 지향된다. 도 9의 MTJ 레이아웃(900)은 또한, 감소된 스위칭 전류로 동작하도록 구성된 MTJ 디바이스들(962, 964, 966, 968, 970, 972, 974, 976)을 도시한다. 오프셋팅 자기장들은 각각의 MTJ 디바이스 자유층들의 자화의 방향을 스위치하기 위해 이용되는 전류의 양을 감소시킬 수 있다.

도 10은 도 2의 비트 라인(206) 및 소스 라인(210) 중 적어도 하나를 통해 전파된 전류를 이용하여 발생될 수 있는 장(field)과 같은 오프셋 자기장을 도시하는 그래프(1000)를 도시한다. R-H 루프 그래프(1000)는 2개의 값들(1002, 1004) 사이의 시프트를 나타내기 위해 저항 R(Om) 대(versus) 자기장 H(Oe)를 도식화하고 있다(plot). 시프트는 화살표를 따르고, 도 2에 도시된 바와 같은 STT-MRAM 디바이스에서 상태들을 스위치하기 위해 이용된 스위칭 전류에서의 감소를 나타낸다. 오프셋팅 자기장은 STT-MRAM 디바이스의 평행 상태로부터 반-평행 상태로를 위해 필요한 스위칭 전류를 감소시킬 수 있다. 이 감소된 스위칭 전류는 다른 이점들 중에, 감소된 회로 크기 및 확장된 배터리 수명에 있어서의 개선들을 용이하게 할 수 있다.

도 11은 STT-MTJ 디바이스, 예컨대, 도 1의 STT-MTJ 디바이스(102)를 포함하는 자기 메모리에 기록하기 위한 방법(1100)을 도시한다. 1102에서, 방법은 STT-MTJ 디바이스(102)의 소스 라인(110) 및 비트 라인(106) 중 하나와 같은, 소스 라인 또는 비트 라인을 통해 전송된 전류에 대한 전류 흐름 방향을 제어할 수 있다. 전류 흐름은, 1104에서 자유층의 자기장의 방향의 스위칭을 지원하기 위해, 도 1의 전류 자기장들(128, 130)과 같은 전류-발생된 자기장을 발생시키기 위해 이용될 수 있다. 예를 들면, 도 1의 STT-MTJ 디바이스(102) 내의 자기 메모리 엘리먼트의 자유층(114)의 자기장의 방향이 스위치될 수 있다.

1106에서, 연속적인 전류가 STT-MTJ 디바이스에서의 기록 동작 동안 인가될 수 있다. 1108에서, 방법은 자유층의 자기장의 방향을 스위치하기 위해 이용되는 스위칭 전류를 감소시키기 위해 전류-발생된 자기장을 이용할 수 있다.

1110에서, 방법은 도 1의 소스 라인(110) 및 비트 라인(106)과 같은 이웃하는 자기 메모리 디바이스의 소스 라인 및 비트 라인 중 하나를 통해 전송된 전류에 대한 이웃하는 전류 흐름 방향을 제어할 수 있다. 전류 흐름 방향과 동일한 방향으로 이웃하는 전류 흐름 방향이 흐르도록, 이웃하는 전류 흐름 방향이 제어될 수 있다. 이웃하는 MTJ 셀은 서로간의 교란(disturbance)을 최소화하기 위해 타겟 셀로서 상이한 위치에 스테이지될 수 있다.

도 11은 이와 같이 STT-MTJ 디바이스의 스위칭 전류를 감소시킬 수 있는 방식으로 자기 메모리에 기록하기 위한 방법을 도시한다. 방법은 이웃하는 STT-MTJ 디바이스들 사이의 자기 간섭을 추가로 감소시킬 수 있다. 예를 들면, 도 8의 평행 컬럼들(852, 854, 856)의 자기장들은 디바이스들 사이의 자기장 간섭을 감소시키기 위해 스테이지 지향된다. 전류-발생된 자기장은 STT-MRAM의 자유층의 극성, 결과적으로 메모리 셀의 로직 상태에 영향을 미치기 위해 필요한 스위칭 전류를 추가로 감소시킬 수 있다. 이 감소된 스위칭 전류는 다른 이점들 중에서, 추가로 감소된 회로 크기 및 확장된 배터리 수명에 있어서의 개선들을 용이하게 할 수 있다.

도 12는 MRAM(1286)의 소스 및 비트 라인 중 하나에 전송된 전류에 대한 전류 흐름 방향을 제어하도록 구성된 제어 로직 회로(1264)를 포함하는 장치(1200)의 특정 실시예의 블록도이다. 예를 들면, 제어 로직(1264)은 전류 흐름 방향을 제어하기 위해 비트 라인 또는 소스 라인 상의 전압을 조절할 수 있다. 전류 흐름은, MRAM(1286)의 자유층의 극성, 결과적으로 메모리 셀의 로직 상태에 영향을 미치기 위해 필요한 스위칭 전류를 감소시키는 방식으로 제어될 수 있다. 감소된 스위칭 전류는 다른 이점들 보다도, 감소된 회로 크기 및 확장된 배터리 수명에 있어서의 개선들을 용이하게 할 수 있다.

전송된 전류는, MRAM(1286)과 연관된 STT-MTJ 디바이스(1288)의 자유층과 연관된 자기장의 방향의 스위칭을 지원하기 위해 자기장을 발생시킨다. 장치(1200)는, 휴대형 전자 디바이스로 구현될 수 있고, 메모리(1232)에 결합된 디지털 신호 프로세서(DSP)와 같은 프로세서(1210)를 포함한다.

카메라 인터페이스 제어기(1270)는 프로세서(1210)에 결합되고, 또한 비디오 카메라와 같은 카메라(1272)에 결합된다. 카메라 제어기(1270)는 자동초점맞춤 및 자동노출 제어를 위해서와 같이 프로세서(1210)에 응답할 수 있다. 디스플레이 제어기(1226)는 프로세서(1210)에 및 디스플레이 디바이스(1228)에 결합된다. 코더/디코더(CODEC)(1234)는 또한 프로세서(1210)에 결합될 수 있다. 스피커(1236) 및 마이크로폰(1238)은 코덱(CODEC)(1234)에 결합될 수 있다. 무선 인터페이스(1240)는 프로세서(1210)에 및 무선 안테나(1242)에 결합될 수 있다.

프로세서(1210)는 또한 처리된 이미지 데이터(1280)를 발생시키도록 구성될 수 있다. 디스플레이 제어기(1226)는, 처리된 이미지 데이터(1280)를 수신하고 처리된 이미지 데이터(1280)를 디스플레이 디바이스(1228)에 제공하도록 구성된다. 부가하여, 메모리(1232)는 처리된 이미지 데이터(1280)를 수신하여 저장하도록 구성될 수 있고, 무선 인터페이스(1240)는 안테나(1242)를 통한 전송을 위해 처리된 이미지 데이터(1280)를 검색하도록 구성될 수 있다.

특정 실시예에서, 프로세서(1210), 디스플레이 제어기(1226), 메모리(1232), 코덱(1234), 무선 인터페이스(1240), 및 카메라 제어기(1270)는 시스템-인-패키지(system-in-package) 또는 시스템-온-칩(system-on-chip) 디바이스(1222)에 포함된다. 특정 실시예에서, 입력 디바이스(1230) 및 전원(1244)은 시스템-온-칩 디바이스(1222)에 결합된다. 더욱이, 특정 실시예에서, 도 12에 도시된 바와 같이, 디스플레이 디바이스(1228), 입력 디바이스(1230), 스피커(1236), 마이크로폰(1238), 무선 안테나(1242), 비디오 카메라(1272), 및 전원(1244)은 시스템-온-칩 디바이스(1222) 외부에 있다. 그러나, 디스플레이 디바이스(1228), 입력 디바이스(1230), 스피커(1236), 마이크로폰(1238), 무선 안테나(1242), 카메라(1272), 및 전원(1244) 각각은, 인터페이스 또는 제어기와 같은, 시스템-온-칩 디바이스(1222)의 컴포넌트에 결합될 수 있다.

본 명세서에 설명된 디바이스들 및 기능들은 컴퓨터 판독가능 매체 상에 저장된 컴퓨터 파일들(예컨대, RTL, GDSII, GERBER, 등) 내에 설계 및 구성될 수 있다. 이러한 파일들의 일부 또는 모두는 이러한 파일들에 기초하여 디바이스들을 제조하는 제조 핸들러들에 제공될 수 있다. 결과 제품들은, 다음에 반도체 다이로 컷(cut)되어 반도체 칩 내에 패키지되는 반도체 웨이퍼들을 포함한다. 다음으로 칩들은 상술된 디바이스들에서 채용된다. 도 13은 전자 디바이스 제조 프로세스(1300)의 특정 예시적 실시예를 도시한다.

물리적 디바이스 정보(1302)는 리서치 컴퓨터(1306)에서와 같이 제조 프로세스(1300)에서 수신된다. 물리적 디바이스 정보(1302)는 도 1의 STT-MRAM과 같은 반도체 디바이스의 적어도 하나의 물리적 특징을 나타내는 설계 정보를 포함할 수 있다. 예를 들면, 물리적 디바이스 정보(1302)는 리서치 컴퓨터(1306)에 결합된 사용자 인터페이스(1304)를 통해 입력되는 물리적 파라미터들, 재료 특성들, 및 구조 정보를 포함할 수 있다. 리서치 컴퓨터(1306)는 메모리(1310)와 같은 컴퓨터 판독가능 매체에 결합된, 하나 이상의 처리 코어들과 같은 프로세서(1308)를 포함한다. 메모리(1310)는, 프로세서(1308)로 하여금 파일 포맷에 부합하도록 물리적 디바이스 정보(1302)를 변환하고 라이브러리 파일(1312)을 발생하게 하도록 실행가능한, 컴퓨터 판독가능 명령들을 저장할 수 있다.

특정 실시예에서, 라이브러리 파일(1312)은 변환된 설계 정보를 포함하는 적어도 하나의 데이터 파일을 포함한다. 예를 들면, 라이브러리 파일(1312)은 도 1의 STT-MRAM을 포함하는 반도체 디바이스들의 라이브러리를 포함할 수 있다.

라이브러리 파일(1312)은, 메모리(1318)에 결합된 하나 이상의 처리 코어들과 같은 프로세서(1316)를 포함하는 설계 컴퓨터(1314)에 있는 EDA 툴(1320)과 연계하여 이용될 수 있다. EDA 툴(1320)은 설계 컴퓨터(1314)의 사용자로 하여금 회로를 설계하게 할 수 있는 프로세서 실행가능 명령들로서 메모리(1318)에 저장될 수 있다. 예를 들면, 설계 컴퓨터(1314)의 사용자는 설계 컴퓨터(1314)에 결합된 사용자 인터페이스(1324)를 통해 회로 설계 정보(1322)를 입력할 수 있다. 회로 설계 정보(1322)는 도 1의 STT-MRAM과 같은 반도체 디바이스의 적어도 하나의 물리적 특징을 나타내는 설계 정보를 포함할 수 있다. 설명을 위해, 회로 설계 특징은 특정 회로들의 식별, 및 회로 설계시 다른 엘리먼트들에 대한 관계들, 위치지정 정보, 피쳐 크기 정보, 상호접속 정보, 또는 반도체 디바이스의 물리적 특징을 나타내는 다른 정보를 포함할 수 있다.

설계 컴퓨터(1314)는 파일 포맷에 부합하도록, 회로 설계 정보(1322)를 포함하는 설계 정보를 변환하도록 구성될 수 있다. 설명을 위해, 파일 포맷은, 평면 기하학적 형상들을 나타내는 데이터베이스 바이너리 파일 포맷, 텍스트 라벨들, 및 그래픽 데이터 시스템(Graphic Data System; GDSII) 파일 포맷과 같은 계층적 포맷의 회로 레이아웃에 관한 다른 정보를 포함할 수 있다. 설계 컴퓨터(1314)는 다른 회로들 또는 정보에 부가하여, 도 1의 STT-MRAM을 기술하는 정보를 포함하는 GDSII 파일(1326)과 같은 변환된 설계 정보를 포함하는 데이터 파일을 발생시키도록 구성될 수 있다. 설명을 위해, 데이터 파일은, 도 1의 STT-MRAM을 포함하고 부가적인 전자 회로들 및 컴포넌트들을 시스템-온-칩(SOC) 내에 또한 포함하는 SOC에 대응하는 정보를 포함할 수 있다.

GDSII 파일(1326)은 GDSII 파일(1326) 내의 변환된 정보에 따라 도 1의 STT-MRAM을 제조하기 위해 제조 프로세스(1328)에서 수신될 수 있다. 예를 들면, 디바이스 제조 프로세스는, 대표적 마스크(1332)로서 도시된, 포토리소그래피 처리를 위해 이용될 마스크들과 같은, 하나 이상의 마스크들을 생성하기 위해 GDSII 파일(1326)을 마스크 제조자(manufacturer)(1330)에게 제공하는 단계를 포함할 수 있다. 마스크(1332)는, 테스트되어 대표적 다이(1336)와 같은 다이들로 분리될 수 있는 하나 이상의 웨이퍼들(1334)을 발생시키기 위해 제조 프로세스 동안 이용될 수 있다. 다이(1336)는 도 1의 STT-MRAM을 포함하는 회로를 포함한다.

다이(1336)는, 다이(1336)가 대표적 패키지(1340) 내에 통합되는 패키징 프로세스(1338)에 제공될 수 있다. 예를 들면, 패키지(1340)는 시스템-인-패키지(SiP) 어레인지먼트와 같이 단일 다이(1336) 또는 다수의 다이들을 포함할 수 있다. 패키지(1340)는 합동 전자 디바이스 엔지니어링 협의회(Joint Electron Device Engineering Council; JEDEC) 표준들과 같은 하나 이상의 표준들 또는 사양들에 따르도록 구성될 수 있다.

패키지(1340)에 관한 정보는 컴퓨터(1346)에 저장된 컴포넌트 라이브러리를 통해서와 같이, 다양한 제품 설계자들에게 분배될 수 있다. 컴퓨터(1346)는 메모리(1350)에 결합된, 하나 이상의 처리 코어들과 같은 프로세서(1348)를 포함할 수 있다. 인쇄된 회로 기판(PCB) 툴은, 사용자 인터페이스(1344)를 통해 컴퓨터(1346)의 사용자로부터 수신된 PCB 설계 정보(1342)를 처리하기 위해 프로세서 실행가능 명령들로서 메모리(1350)에 저장될 수 있다. PCB 설계 정보(1342)는 회로 기판 상의 패키지된 반도체 디바이스, 예를 들면, 도 1의 STT-MRAM을 포함하는 패키지(1340)에 대응하는 패키지된 반도체 디바이스의 물리적 위치지정 정보를 포함할 수 있다.

컴퓨터(1346)는 회로 기판 상의 패키지된 반도체 디바이스의 물리적 위치지정 정보뿐만 아니라 트레이스들 및 비아들과 같은 전기 접속들의 레이아웃을 포함하는 데이터를 갖는 GERBER 파일(1352)과 같은 데이터 파일을 발생시키기 위해 PCB 설계 정보(1342)를 변환하도록 구성될 수 있다. 다른 실시예들에서, 변환된 PCB 설계 정보에 의해 발생된 데이터 파일은 GERBER 포맷과는 다른 포맷을 가질 수 있다.

GERBER 파일(1352)은 기판 어셈블리 프로세스(1354)에서 수신될 수 있고, GERBER 파일(1352) 내에 저장된 설계 정보에 따라 제조된 대표적 PCB(1356)와 같은 PCB들을 생성하기 위해 이용될 수 있다. 예를 들면, GERBER 파일(1352)은 PCB 생산 프로세스의 다양한 단계들을 수행하기 위한 하나 이상의 머신들에 업로드될 수 있다. PCB(1356)는 대표적 인쇄된 회로 어셈블리(PCA)(1358)를 형성하기 위해 패키지(1340)를 포함하는 전자 컴포넌트들과 함께 배치될 수 있다.

PCA(1358)는 제품 제조 프로세스(1360)에서 수신될 수 있고, 제 1 대표적 전자 디바이스(1362) 및 제 2 대표적 전자 디바이스(1364)와 같은 하나 이상의 전자 디바이스들 내에 통합될 수 있다. 예시적이고, 비-제한적인 예로서, 제 1 대표적 전자 디바이스(1362), 제 2 대표적 전자 디바이스(1364), 또는 양자 모두는 셋 톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정된 위치 데이터 유닛, 및 컴퓨터의 그룹으로부터 선택될 수 있다. 다른 예시적이고, 비-제한적인 예로서, 하나 이상의 전자 디바이스들(1362 및 1364)은, 모바일 전화기들과 같은 원격 유닛들, 핸드-헬드 개인 통신 시스템들(PCS) 유닛들, PDA와 같은 휴대용 데이터 유닛들, GPS(global positioning system) 인에이블된 디바이스들, 네비게이션 디바이스들, 미터 판독 설비와 같은 고정된 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 검색하는 임의의 다른 디바이스, 또는 이들의 임의의 조합일 수 있다. 도 1 내지 도 13 중 하나 이상이 본 발명의 교시들에 따른 원격 유닛들을 도시할 수 있지만, 본 발명은 이들 예시적으로 도시된 유닛들로 제한되지 않는다. 본 발명의 실시예들은 테스트 및 특징화를 위한 온-칩 회로 및 메모리를 포함하는 활성 통합된 회로를 포함하는 임의의 디바이스에서 적합하게 채용될 수 있다.

이와 같이, 실시예들은 예시적 프로세스(1300)에서 설명된 바와 같이, 제조되고, 처리되며, 전자 디바이스로 통합될 수 있다. 도 1 내지 도 13과 관련하여 개시된 실시예들의 하나 이상의 양상들이, 라이브러리 파일(1312), GDSII 파일(1326), 및 GERBER 파일(1352) 내에서와 같은 다양한 처리 스테이지들에 포함될 수 있을 뿐만 아니라, 리서치 컴퓨터(1306)의 메모리(1310), 설계 컴퓨터(1314)의 메모리(1318), 컴퓨터(1346)의 메모리(1350), 기판 어셈블리 프로세스(1354)에서와 같은 다양한 스테이지들에서 이용된 하나 이상의 다른 컴퓨터들 또는 프로세서들(도시되지 않음)의 메모리에 저장될 수 있으며, 마스크(1332), 다이(1336), 패키지(1340), PCA(1358), 프로토타입 회로들 또는 디바이스들(도시되지 않음)과 같은 다른 제품들, 또는 이들의 임의의 조합과 같은 하나 이상의 다른 물리적 실시예들에 또한 통합될 수 있다. 물리적 디바이스 설계로부터 최종 제품으로의 생산의 다양한 대표적 스테이지들이 도시되었지만, 다른 실시예들에서는 보다 적은 스테이지들이 이용될 수 있거나 부가적인 스테이지들이 포함될 수 있다. 유사하게, 프로세스(1300)는 단일 엔티티에 의해, 또는 프로세스(1300)의 다양한 스테이지들을 수행하는 하나 이상의 엔티티들에 의해 수행될 수 있다.

다수의 메모리 제어 기술들이 설명되었다. 기술들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 소프트웨어로 구현된다면, 기술들은, 디바이스에서 실행될 때 디바이스로 하여금 본 명세서에 설명된 기술들 중 하나 이상을 실행하도록 하는 프로그램 코드를 포함하는 컴퓨터 판독가능 매체에 관련될 수 있다. 이 경우에, 컴퓨터 판독가능 매체는 (MRAM에 부가하여), 동기 동적 랜덤 액세스 메모리(SDRAM)와 같은 임의의 랜덤 액세스 메모리, 판독-전용 메모리(ROM), 비-휘발성 랜덤 액세스 메모리(NVRAM), 전기적 소거가능 프로그램가능 판독-전용 메모리(EEPROM), 플래시(FLASH) 메모리 등을 포함할 수 있다.

프로그램 코드는 컴퓨터 판독가능 명령들의 형태로 메모리에 저장될 수 있다. 이 경우에, DSP와 같은 프로세서는 이미지 처리 기술들 중 하나 이상을 수행하기 위해 메모리에 저장된 명령들을 실행할 수 있다. 일부의 경우들에서, 기술들은 이미지 처리를 가속하기 위해 다양한 하드웨어 컴포넌트들을 작동시키는(invoke) DSP에 의해 실행될 수 있다. 다른 경우들에서, 본 명세서에 설명된 유닛들은, 마이크로프로세서, 하나 이상의 주문형 집적 회로들(application specific integrated circuits; ASICs), 하나 이상의 필드 프로그램가능 게이트 어레이들(field programmable gate arrays; FPGAs), 또는 일부 다른 하드웨어-소프트웨어 조합으로서 구현될 수 있다.

당업자들은 본 명세서에 개시된 실시예들과 관련하여 설명된 다양한 예시적 로직 블록들, 구성들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들 양자의 조합들로서 구현될 수 있다는 것을 추가로 인식할 것이다. 하드웨어 및 소프트웨어의 이러한 호환성을 명확하게 설명하기 위해, 다양한 예시적 컴포넌트들, 블록들, 구성들, 모듈들, 회로들, 및 단계들이 일반적으로 자신들의 기능에 관하여 설명되었다. 이러한 기능은, 특정 애플리케이션 및 전반적인 시스템에 대해 부과된 설계 제약들에 따르는 하드웨어 또는 소프트웨어로서 구현된다. 당업자들은 설명된 기능을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수 있지만, 이러한 구현 결정들은 본 발명의 범위로부터 벗어남을 초래하는 것으로서 해석되어서는 안 된다.

본 명세서에 개시된 실시예들과 관련하여 설명된 방법 또는 알고리즘의 단계들은, 하드웨어, 프로세서에 의해 실행되는 소프트웨어 모듈, 또는 이들 둘의 조합으로 직접적으로 실시될 수 있다. MRAM에 부가하여, 소프트웨어 모듈은 랜덤 액세스 메모리(RAM), 플래시 메모리, 판독-전용 메모리(ROM), 프로그램가능 판독-전용 메모리(PROM), 소거가능 프로그램가능 판독-전용 메모리(EPROM), 전기적 소거가능 프로그램가능 판독-전용 메모리(EEPROM), 레지스터들, 하드 디스크, 탈착가능 디스크, 컴팩트 디스크 판독-전용 메모리(CD-ROM), 또는 본 기술 분야에 알려진 임의의 다른 형태의 저장 매체에 상주할 수 있다. 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있도록, 예시적인 저장 매체가 프로세서에 결합된다. 대안으로, 저장 매체는 프로세서에 일체로 될 수 있다. 프로세서 및 저장 매체는 주문형 집적 회로(ASIC)에 상주할 수 있다. ASIC는 계산 디바이스 또는 사용자 단말에 상주할 수 있다. 대안으로, 프로세서 및 저장 매체는 개별 컴포넌트들로서 계산 디바이스 또는 사용자 단말에 상주할 수 있다.

개시된 실시예들의 이전의 설명은 당업자가 개시된 실시예들을 제조하거나 이용할 수 있게 하기 위해 제공된다. 이들 실시예들에 대한 다양한 변형들이 당업자들에게 용이하게 명백할 것이고, 본 명세서에서 규정된 일반 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 이와 같이, 본 발명은 본 명세서에 도시된 실시예들을 제한하는 것으로 의도되지 않고, 다음의 청구항들에 의해 규정된 바와 같은 원리들 및 신규한 특징들과 일치하는 가능한 가장 넓은 범위에 따를 것이다.

Claims

방법으로서,
스핀 전달 토크 자기 터널 접합(STT-MTJ; spin transfer torque magnetic tunnel junction) 디바이스 내의 자기 메모리 엘리먼트의 자유층의 자기장의 방향의 스위칭을 지원(assist)하기 위해 전류-발생된 자기장을 생성하도록 소스 라인 및 비트 라인 중 적어도 하나를 통해 전송될 전류의 전류 흐름 방향을 제어하는 단계를 포함하고,
상기 전류-발생된 자기장의 방향은 상기 STT-MTJ 디바이스 외부의 소스에 의해 상기 자유층에 인가되는(applied) 다른 자기장의 방향과 반대인,
방법.
삭제
제 1 항에 있어서,
상기 STT-MTJ 디바이스의 기록 동작 동안 상기 전류 흐름 방향을 제어하는 단계를 더 포함하는,
방법.
제 3 항에 있어서,
상기 기록 동작 동안 연속적 전류를 인가하는 단계를 더 포함하는,
방법.
제 1 항에 있어서,
상기 자유층의 상기 자기장의 상기 방향의 스위칭을 지원하기 위해 상기 전류가 상기 소스 라인 또는 상기 비트 라인을 통해 상기 전류 흐름 방향으로 흐르게 하는 단계를 더 포함하는,
방법.
제 1 항에 있어서,
상기 소스 라인 또는 상기 비트 라인에 전압을 선택적으로 인가하는 단계를 더 포함하는,
방법.
제 1 항에 있어서,
상기 자유층의 상기 자기장의 상기 방향의 스위칭을 지원하기 위해 상기 전류 흐름 방향을 선택적으로 설정하는 단계를 더 포함하는,
방법.
제 1 항에 있어서,
상기 STT-MTJ 디바이스의 상부 전극 및 하부 전극으로의 상기 전류의 흐름을 조절하는 단계를 더 포함하는,
방법.
제 1 항에 있어서,
상기 전류는 50 ㎂ 내지 400 ㎂의 범위의 크기를 갖는,
방법.
제 1 항에 있어서,
상기 전류는 150 ㎂ 내지 200 ㎂의 범위의 크기를 갖는,
방법.
제 1 항에 있어서,
상기 전류-발생된 자기장은 상기 자유층의 상기 자기장의 상기 방향을 스위치하도록 스위칭 전류를 감소시키는,
방법.
제 1 항에 있어서,
기록 동작 동안 상기 비트 라인을 통해 상기 전류를 전송하는 단계를 더 포함하는,
방법.
제 1 항에 있어서,
이웃하는 전류 흐름 방향이 상기 전류 흐름 방향과 평행하도록, 이웃하는 자기 메모리 디바이스의 소스 라인 및 비트 라인 중 하나를 통해 전송된 전류의 상기 이웃하는 전류 흐름 방향을 제어하는 단계를 더 포함하는,
방법.
제 1 항에 있어서,
상기 소스 라인 또는 상기 비트 라인을 통해 전송될 전류의 상기 전류 흐름 방향은 상기 소스 라인 또는 상기 비트 라인 중 다른 하나를 통해 전송될 전류의 전류 흐름 방향과 평행한,
방법.
장치로서,
자기장과 연관된 자유층을 포함하는 스핀 전달 토크 자기 터널 접합(STT-MTJ) 디바이스;
상기 STT-MTJ 디바이스와 전자 통신하는 비트 라인;
상기 STT-MTJ 디바이스와 전자 통신하는 소스 라인; 및
상기 STT-MTJ 디바이스의 상기 자유층과 연관된 상기 자기장의 방향의 스위칭을 지원하는 전류-발생된 자기장을 생성하도록 상기 소스 라인 또는 상기 비트 라인을 통해 전송될 전류의 전류 흐름 방향을 제어하도록 구성된 제어 로직 회로를 포함하고,
상기 전류-발생된 자기장의 방향은 상기 STT-MTJ 디바이스 외부의 소스에 의해 상기 자유층에 인가되는 다른 자기장의 방향과 반대인,
장치.
제 15 항에 있어서,
상기 비트 라인 또는 상기 소스 라인은 상기 자유층의 자화용이축(easy axis)에 직교하는,
장치.
제 15 항에 있어서,
상기 제어 로직 회로는 상기 전류 흐름 방향을 제어하기 위해 상기 비트 라인 또는 상기 소스 라인 상의 전압을 조정하도록 추가로 구성되는,
장치.
제 15 항에 있어서,
상기 비트 라인에 결합된 제 1 전극 및 상기 소스 라인에 결합된 제 2 전극을 더 포함하는,
장치.
제 15 항에 있어서,
전극에 결합되고 상기 비트 라인 또는 상기 소스 라인에 결합된 비아(via)를 더 포함하는,
장치.
제 15 항에 있어서,
상기 비트 라인의 축은 상기 소스 라인의 축에 직교하는,
장치.
제 15 항에 있어서,
상기 전류는 반대 방향들로 상기 비트 라인 및 상기 소스 라인을 통해 흐르는,
장치.
제 15 항에 있어서,
상기 장치는 무선 디바이스, 자기 랜덤 액세스 메모리, 카메라, 및 캠코더 중 하나를 포함하는,
장치.
제 15 항에 있어서,
상기 STT-MTJ 디바이스의 상기 자유층과 연관된 상기 자기장의 상기 방향은 상기 STT-MTJ의 자화용이축의 방향과 일치하는,
장치.
제 15 항에 있어서,
반도체 다이에 통합되는,
장치.
컴퓨터에 의해 실행가능한 명령들을 저장하는 컴퓨터 판독가능 유형(tangible) 매체로서,
상기 명령들은:
전류-발생된 자기장을 생성하도록 소스 라인 또는 비트 라인을 통해 전송될 전류의 전류 흐름 방향을 자동으로 제어하기 위해 상기 컴퓨터에 의해 실행가능한 명령들을 포함하고,
상기 전류-발생된 자기장은, 스핀 전달 토크 자기 터널 접합(STT-MTJ) 디바이스 내의 자기 메모리 엘리먼트의 자유층의 자기장의 방향의 스위칭을 지원하기 위해 인가되고,
상기 전류-발생된 자기장의 방향은 상기 STT-MTJ 디바이스 외부의 소스에 의해 상기 자유층에 인가되는 다른 자기장의 방향과 반대인,
컴퓨터 판독가능 유형 매체.
제 25 항에 있어서,
상기 명령들은, 셋 톱 박스 디바이스, 뮤직 플레이어 디바이스, 비디오 플레이어 디바이스, 엔터테인먼트 유닛 디바이스, 네비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant) 디바이스, 고정된 위치 데이터 유닛 디바이스, 또는 상기 컴퓨터 내에 통합된 프로세서에 의해 실행가능한,
컴퓨터 판독가능 유형 매체.
장치로서,
고정된 방향으로 복수의 스핀 전달 토크 자기 터널 접합(STT-MTJ) 디바이스들을 통한 전류 흐름을 지원(support)하는 제 1 전류 경로; 및
상기 고정된 방향과 반대 방향으로 상기 복수의 STT-MTJ 디바이스들을 통한 전류 흐름을 지원하는 제 2 전류 경로를 포함하고,
상기 복수의 STT-MTJ 디바이스들 중 하나의 STT-MTJ 디바이스의 전류-발생된 자기장의 방향은 상기 STT-MTJ 디바이스 외부의 소스에 의해 상기 하나의 STT-MTJ 디바이스의 자유층에 인가되는 다른 자기장의 방향과 반대인,
장치.
제 27 항에 있어서,
상기 제 1 전류 경로는 상기 복수의 STT-MTJ 디바이스들 중 하나의 STT-MTJ 디바이스를 반-평행(anti-parallel) 상태로부터 평행 상태로 스위칭하기 위해 이용되는,
장치.
제 28 항에 있어서,
상기 제 2 전류 경로는 상기 복수의 STT-MTJ 디바이스들 중 하나의 STT-MTJ 디바이스를 평행 상태와 반-평행 상태 사이에서 스위칭하기 위해 이용되는,
장치.
제 27 항에 있어서,
상기 복수의 STT-MTJ 디바이스들은 자기 랜덤 액세스 메모리 내에 있는,
장치.
제 27 항에 있어서,
상기 반대 방향은 고정되는,
장치.
장치로서,
데이터를 저장하기 위한 스핀 전달 토크 자기 터널 접합(STT-MTJ) 수단; 및
데이터를 저장하기 위한 상기 STT-MTJ 수단 내의 자기 엘리먼트의 자유층의 자기장의 방향의 스위칭을 지원하기 위해 전류-발생된 자기장을 생성하도록 소스 라인 또는 비트 라인을 통해 전송될 전류의 전류 흐름 방향을 제어하기 위한 수단을 포함하고,
상기 전류-발생된 자기장의 방향은 상기 STT-MTJ 디바이스 외부의 소스에 의해 상기 자유층에 인가되는 다른 자기장의 방향과 반대인,
장치.
제 32 항에 있어서,
상기 디바이스가 통합되는, 셋 톱 박스 디바이스, 뮤직 플레이어 디바이스, 비디오 플레이어 디바이스, 엔터테인먼트 유닛 디바이스, 네비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant) 디바이스, 고정된 위치 데이터 유닛 디바이스 또는 컴퓨터를 더 포함하는,
장치.
방법으로서,
회로 기판 상에 패키지된 반도체 디바이스의 물리적 위치지정 정보를 포함하는 설계 정보를 수신하는 단계; 및
데이터 파일을 생성하도록 상기 설계 정보를 변환하는 단계를 포함하고,
상기 패키지된 반도체 디바이스는:
자기장과 연관된 자유층을 포함하는 스핀 전달 토크 자기 터널 접합(STT-MTJ) 디바이스;
상기 STT-MTJ 디바이스와 전자 통신하는 비트 라인;
상기 STT-MTJ 디바이스와 전자 통신하는 소스 라인; 및
상기 STT-MTJ 디바이스의 상기 자유층과 연관된 상기 자기장의 방향의 스위칭을 지원하기 위해 전류-발생된 자기장을 생성하도록 상기 소스 라인 또는 상기 비트 라인에 전송된 전류의 전류 흐름 방향을 제어하도록 구성된 제어 로직 회로를 포함하는 반도체 구조를 포함하고,
상기 전류-발생된 자기장의 방향은 상기 STT-MTJ 디바이스 외부의 소스에 의해 상기 자유층에 인가되는 다른 자기장의 방향과 반대인,
방법.
제 34 항에 있어서,
상기 데이터 파일은 GERBER 포맷을 갖는,
방법.
방법으로서,
스핀 전달 토크 자기 터널 접합(STT-MTJ) 디바이스 내의 자기 메모리 엘리먼트의 자유층의 자기장의 방향의 스위칭을 지원하기 위해 전류-발생된 자기장을 생성하도록 소스 라인 및 비트 라인 중 적어도 하나를 통해 전송될 전류의 전류 흐름 방향을 제어하기 위한 제 1 단계; 및
상기 자유층의 상기 자기장의 상기 방향의 상기 스위칭을 지원하기 위해 상기 전류 흐름 방향을 선택적으로 설정하기 위한 제 2 단계를 포함하고,
상기 전류-발생된 자기장의 방향은 상기 STT-MTJ 디바이스 외부의 소스에 의해 상기 자유층에 인가되는 다른 자기장의 방향과 반대인,
방법.
제 36 항에 있어서,
상기 제 1 단계 및 상기 제 2 단계는 전자 디바이스에 통합된 프로세서에 의해 수행되는,
방법.
방법으로서,
반도체 디바이스에 대응하는 설계 정보를 포함하는 데이터 파일을 수신하는 단계; 및
상기 설계 정보에 따라 상기 반도체 디바이스를 제조하는 단계를 포함하고,
상기 반도체 디바이스는:
자기장과 연관된 자유층을 포함하는 스핀 전달 토크 자기 터널 접합(STT-MTJ) 디바이스;
상기 STT-MTJ 디바이스와 전자 통신하는 비트 라인;
상기 STT-MTJ 디바이스와 전자 통신하는 소스 라인; 및
상기 STT-MTJ 디바이스의 상기 자유층과 연관된 상기 자기장의 방향의 스위칭을 지원하기 위해 전류-발생된 자기장을 생성하도록 상기 소스 라인 또는 상기 비트 라인에 전송된 전류의 전류 흐름 방향을 제어하도록 구성된 제어 로직 회로를 포함하고,
상기 전류-발생된 자기장의 방향은 상기 STT-MTJ 디바이스 외부의 소스에 의해 상기 자유층에 인가되는 다른 자기장의 방향과 반대인,
방법.
제 38 항에 있어서,
상기 데이터 파일은 GDSII 포맷을 갖는,
방법.
방법으로서,
회로 기판 상에 패키지된 반도체 디바이스의 물리적 위치지정 정보를 포함하는 설계 정보를 포함하는 데이터 파일을 수신하는 단계; 및
상기 설계 정보에 따라 상기 패키지된 반도체 디바이스를 수용하도록 구성된 상기 회로 기판을 제조하는 단계를 포함하고,
상기 패키지된 반도체 디바이스는:
자기장과 연관된 자유층을 포함하는 스핀 전달 토크 자기 터널 접합(STT-MTJ) 디바이스;
상기 STT-MTJ 디바이스와 전자 통신하는 비트 라인;
상기 STT-MTJ 디바이스와 전자 통신하는 소스 라인; 및
상기 STT-MTJ 디바이스의 상기 자유층과 연관된 상기 자기장의 방향의 스위칭을 지원하기 위해 전류-발생된 자기장을 생성하도록 상기 소스 라인 또는 상기 비트 라인에 전송된 전류의 전류 흐름 방향을 제어하도록 구성된 제어 로직 회로를 포함하고,
상기 전류-발생된 자기장의 방향은 상기 STT-MTJ 디바이스 외부의 소스에 의해 상기 자유층에 인가되는 다른 자기장의 방향과 반대인,
방법.
제 40 항에 있어서,
상기 데이터 파일은 GERBER 포맷을 갖는,
방법.
제 40 항에 있어서,
셋 톱 박스 디바이스, 뮤직 플레이어 디바이스, 비디오 플레이어 디바이스, 엔터테인먼트 유닛 디바이스, 네비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant) 디바이스, 고정된 위치 데이터 유닛 디바이스, 또는 컴퓨터 내로 상기 회로 기판을 통합시키는 단계를 더 포함하는,
방법.