KR101403855B1 - Liquid crystal display device and driving method thereof - Google Patents

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KR101403855B1
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신영규
조성호
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Abstract

The present invention relates to a liquid crystal display device and a driving method thereof. An objective of the present invention is to provide a liquid crystal display device having a common electrode line corresponding to a gate line and supplying a common voltage to the common electrode line when a gate-on voltage is supplied to the gate line, and a driving method thereof. To this end, the liquid crystal display device according to the present invention includes a panel including pixels formed in the crossing regions of gate and data lines; common electrode lines formed on the panel corresponding to the respective gate lines; a gate driver for sequentially supplying a gate-on voltage and a common voltage to the gate lines and the common electrode lines; a data driver for supplying a data voltage to the data lines; and a controller for controlling the gate driver and the data driver.

Description

액정표시장치 및 그 구동방법{LIQUID CRYSTAL DISPLAY DEVICE AND DRIVING METHOD THEREOF}TECHNICAL FIELD [0001] The present invention relates to a liquid crystal display (LCD)

본 발명은 액정표시장치에 관한 것으로서, 특히, 소비전력을 저감시킬 수 있는 액정표시장치에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device capable of reducing power consumption.

이동통신 단말기, 노트북 컴퓨터와 같은 각종 휴대용 전자기기가 발전함에 따라 이에 적용될 수 있는 평판표시장치(Flat Panel Display Device)에 대한 요구가 점차 증대되고 있다. As portable electronic devices such as mobile communication terminals and notebook computers are developed, there is an increasing demand for flat panel display devices that can be applied thereto.

평판표시장치 중, 액정표시장치(Liquid Crystal Display Device)는 양산 기술, 구동수단의 용이성, 고화질 및 대화면 구현의 장점으로 인해 적용 분야가 확대되고 있다.Of the flat panel display devices, liquid crystal display devices are being applied to a wide range of applications due to mass production technology, ease of driving means, high image quality, and large screen realization.

액정표시장치는 전계를 이용하여 유전이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다.The liquid crystal display device displays an image by adjusting the light transmittance of liquid crystal having dielectric anisotropy using an electric field.

도 1은 종래의 액정표시장치의 일실시예 구성도이다. 1 is a block diagram of a conventional liquid crystal display device.

종래의 액정표시장치는, 도 1에 도시된 바와 같이, 게이트라인(GL) 및 데이터라인(DL)이 교차하는 영역마다 픽셀이 형성되어 있는 패널(10), 상기 게이트라인에 게이트전압을 공급하고 상기 데이터라인에 데이터전압을 공급하기 위한 구동부(50) 및 상기 픽셀마다 형성되어 있는 픽셀전극에 대응되도록 하기 패널의 전면에 형성되어 있는 공통전극(12) 등을 포함하고 있다. 상기 픽셀(P)에는, 도 1에 도시된 바와 같이, 상기 게이트라인과 데이터라인에 연결되어 있는 박막트랜지스터가 형성되어 있다.1, a conventional liquid crystal display device is provided with a panel 10 in which pixels are formed in regions where gate lines GL and data lines DL intersect each other, A driving unit 50 for supplying a data voltage to the data lines, and a common electrode 12 formed on the front surface of the panel so as to correspond to the pixel electrodes formed for the pixels. As shown in FIG. 1, the pixel P is formed with a thin film transistor connected to the gate line and the data line.

상기한 바와 같은 종래의 액정표시장치에서는, 상기 패널(10)에 형성되어 있는 액정을 구동시키기 위한 전압이 상기 픽셀에 충전되어야, 상기 액정의 광투과율이 조절되어 화상이 표시될 수 있다. In the conventional liquid crystal display device as described above, when a voltage for driving the liquid crystal formed on the panel 10 is charged in the pixel, the light transmittance of the liquid crystal is adjusted and an image can be displayed.

상기 픽셀(Pixel)에 전압을 충전시키기 위해서는, 상기 데이터라인(DL)을 통해 인가되는 데이터전압이 상기 픽셀전극에 인가되고, 공통전압이 상기 공통전극(120)에 인가되어야 한다. In order to charge the pixel, a data voltage applied through the data line DL is applied to the pixel electrode, and a common voltage is applied to the common electrode 120.

종래의 액정표시장치에서, 상기 공통전극(120)은 상기 패널(10)의 전체 적층 구조 중에서 한 개의 층을 차지하고 있으며, 상기 데이터라인은 또 다른 층에 적층된다. In the conventional liquid crystal display device, the common electrode 120 occupies one layer among the entire laminated structures of the panel 10, and the data lines are stacked on another layer.

이 경우, 상기 공통전극(120)은, 도 1에 도시된 바와 같이, 상기 패널(120)의 전체 영역, 특히, 표시영역(A)에 해당하는 크기 만큼 적층된다. 상기 데이터라인은, 상기 패널의 소스(Source) 해상도 수에 대응하는 라인 형태로 상기 패널상에 형성된다. In this case, as shown in FIG. 1, the common electrode 120 is stacked in a size corresponding to the entire area of the panel 120, particularly, the display area A. The data line is formed on the panel in the form of a line corresponding to the source resolution number of the panel.

상기한 바와 같은 종래의 액정표시장치는 다음과 같은 문제점을 가지고 있다.The conventional liquid crystal display device has the following problems.

첫째, 액정표시장치의 적층 구조상, 상기 데이터라인(DL)과, 상기 공통전극(120)이 오버랩(overlap)되는 영역이 존재하며, 이 영역은 기생 캐패시턴스(Cdc)가 된다. 상기 기생 캐패시턴스는, 액정표시장치의 구동에서 불필요한 캐패시턴스이지만, 상기 패널(10)의 구조상 생길 수밖에 없는 캐패시턴스이다. First, there is a region where the data line DL and the common electrode 120 overlap with each other in a laminated structure of a liquid crystal display device, and this region becomes a parasitic capacitance Cdc. The parasitic capacitance is an unnecessary capacitance in the driving of the liquid crystal display device, but is a capacitance that is inevitably caused by the structure of the panel 10. [

즉, 일반적인 액정표시장치의 구조상, 상기 공통전극(120)과, 각 데이터라인이 오버랩(overlap)되는 영역은 반드시 존재할 수밖에 없다. That is, in the structure of a general liquid crystal display device, there is necessarily an area where the common electrode 120 overlaps with each data line.

이 경우, 오버랩되는 영역에서는 상기한 바와 같이 기생 캐패시턴스가 발생되며, 상기 기생 캐패시턴스는, 상기 구동부(50)가 데이터라인에 데이터전압을 공급할 때, RC delay와 같은 장애 현상을 발생시킨다.In this case, parasitic capacitance is generated in the overlapping region as described above, and the parasitic capacitance causes a failure phenomenon such as RC delay when the driving unit 50 supplies the data voltage to the data line.

상기 패널(10)의 사이즈(size)가 크면 클수록, 상기 기생 캐패시턴스는 커지게 되며, 상기 데이터전압의 RC delay도 커지게 되는 악순환 현상이 발생된다. The larger the size of the panel 10, the larger the parasitic capacitance and the larger the RC delay of the data voltage.

둘째, 상기 구동부(50)는, 영상을 표시하기 위해, 상기 패널(10) 전체 영역에 위치한 상기 공통전극(12)에 상기 공통전압을 공급하고, 상기 데이터라인(DL)으로 데이터전압을 공급해야 하며, 상기 게이트라인(GL)으로는 게이트전압을 공급해야 한다. Second, the driving unit 50 supplies the common voltage to the common electrode 12 located in the entire area of the panel 10 to supply a data voltage to the data line DL in order to display an image And a gate voltage is supplied to the gate line GL.

이때, 상기 데이터전압 및 상기 게이트전압은 상기 데이터라인과 상기 게이트라인에 라인 단위로 공급된다. At this time, the data voltage and the gate voltage are supplied line by line to the data line and the gate line.

그러나, 상기 공통전압은 상기 패널(10)의 전체영역에 형성되어 있는 상기 공통전극(12)으로 공급되며, 이로 인해, 많은 전력이 소비되고 있다. However, the common voltage is supplied to the common electrode 12 formed in the entire area of the panel 10, which consumes a lot of electric power.

본 발명은 상술한 문제점을 해결하기 위해 제안된 것으로서, 게이트라인에 대응되는 공통전극라인이 형성되어 있으며, 상기 게이트라인에 게이트온전압이 공급될 때 상기 공통전극라인으로 공통전압을 공급할 수 있는, 액정표시장치 및 그 구동방법을 제공하는 것을 기술적 과제로 한다. SUMMARY OF THE INVENTION The present invention has been made in order to solve the above-mentioned problems, and it is an object of the present invention to provide a liquid crystal display device capable of supplying a common voltage to the common electrode line when a gate-on voltage is supplied to the gate line, A liquid crystal display device and a driving method thereof are provided.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 액정표시장치는, 게이트라인들과 데이터라인들의 교차 영역마다 픽셀이 형성되어 있는 패널; 상기 게이트라인들 각각에 대응되도록 상기 패널에 형성되어 있는 공통전극라인들; 상기 게이트라인들 및 상기 공통전극라인들로 순차적으로 게이트온전압 및 공통전압을 공급하기 위한 게이트 구동부; 상기 데이터라인들에 데이터전압을 공급하기 위한 데이터 구동부; 및 상기 게이트 구동부와 상기 데이터 구동부를 제어하기 위한 제어부를 포함한다.According to an aspect of the present invention, there is provided a liquid crystal display device comprising: a panel having pixels formed at intersections of gate lines and data lines; Common electrode lines formed on the panel to correspond to the gate lines; A gate driver for sequentially supplying a gate-on voltage and a common voltage to the gate lines and the common electrode lines; A data driver for supplying a data voltage to the data lines; And a controller for controlling the gate driver and the data driver.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 액정표시장치 구동방법은, 패널에 형성되어 있는 게이트라인들 각각으로 게이트온전압을 순차적으로 출력하는 단계; 및 기 게이트온전압이 출력될 때, 상기 게이트온전압이 출력되는 게이트라인과 대응되게 상기 패널에 형성되어 있는 공통전극라인으로, 공통전압을 출력하는 단계를 포함한다. According to an aspect of the present invention, there is provided a method of driving a liquid crystal display device including sequentially outputting a gate-on voltage to gate lines formed on a panel, And outputting a common voltage to the common electrode line formed on the panel in correspondence with the gate line from which the gate-on voltage is output, when the gate-on voltage is output.

본 발명에 의하면, 게이트라인에 게이트온전압이 출력될 때 상기 게이트라인에 대응되는 공통전극라인으로 공통전압이 출력되므로, 소비전력이 감소될 수 있다. According to the present invention, when the gate-on voltage is output to the gate line, the common voltage is output to the common electrode line corresponding to the gate line, so that the power consumption can be reduced.

또한, 본 발명에 의하면, 픽셀에 데이터전압을 충전시키는 데이터라인과, 공통라인층의 기생 캐패시턴스가 줄어들기 때문에, 기생 캐패시턴스를 줄이기 위한 추가 공정이 요구되지 않는다. Further, according to the present invention, an additional process for reducing the parasitic capacitance is not required because the parasitic capacitance of the data line and the common line layer for charging the data voltage to the pixel is reduced.

도 1은 종래의 액정표시장치의 일실시예 구성도.
도 2는 본 발명에 따른 액정표시장치의 일실시예 구성도.
도 3은 본 발명에 따른 액정표시장치에 적용되는 게이트 구동부를 구성하는 출력부의 일실시예 회로도 및 파형도.
도 4 내지 도 7은 본 발명에 따른 액정표시장치 구동방법을 설명하기 위한 일실시예 회로도 및 파형도.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram of a conventional liquid crystal display device according to an embodiment; FIG.
2 is a block diagram of a liquid crystal display device according to an embodiment of the present invention.
3 is a circuit diagram and waveform diagram of an output unit constituting a gate driver applied to a liquid crystal display device according to the present invention.
4 to 7 are a circuit diagram and a waveform diagram for explaining a method of driving a liquid crystal display device according to the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 액정표시장치의 일실시예 구성도이다. 도 3은 본 발명에 따른 액정표시장치에 적용되는 게이트 구동부를 구성하는 출력부의 일실시예 회로도 및 파형도로서, 특히, 제M-1출력부의 일부구성, 제M출력부의 전체구성 및 제M+1출력부의 일부구성을 나타낸 예시도이다. 2 is a block diagram of a liquid crystal display device according to an embodiment of the present invention. FIG. 3 is a circuit diagram and waveform diagram of an output section constituting a gate driving section applied to a liquid crystal display device according to the present invention. Particularly, FIG. 3 shows a partial configuration of the M-1 output section, 1 output section.

본 발명에 따른 액정표시장치는, 도 2에 도시된 바와 같이, 게이트라인들(GL1 내지 GLn)과 데이터라인들(DL1 내지 DLm)의 교차 영역마다 픽셀이 형성되어 있는 패널(100), 상기 게이트라인들 각각에 대응되도록 상기 패널(100)에 형성되어 있는 공통전극라인들(CL1 내지 CLn), 상기 게이트라인들 및 상기 공통전극라인들로 순차적으로 게이트온전압 및 공통전압을 공급하기 위한 게이트 구동부(200), 상기 데이터라인들에 데이터전압을 공급하기 위한 데이터 구동부 및 상기 게이트 구동부와 상기 데이터 구동부를 제어하기 위한 제어부(500)를 포함한다. 2, the liquid crystal display device according to the present invention includes a panel 100 in which pixels are formed at intersecting regions of gate lines GL1 to GLn and data lines DL1 to DLm, On voltage and a common voltage to the common electrode lines CL1 to CLn, the gate lines, and the common electrode lines formed on the panel 100 so as to correspond to the respective lines, A data driver for supplying a data voltage to the data lines, and a controller 500 for controlling the gate driver and the data driver.

우선, 상기 패널(100)은, 두 장의 유리기판으로 구성되며, 두 장의 유리기판 사이에는 액정이 주입된다. 상기 패널(100)에 형성된 상기 데이터라인들(DL)과 상기 게이트라인들(GL)의 교차부에는 화소(픽셀)가 형성된다. 각 화소에 구비된 스위칭 트랜지스터(TFT)는, 상기 게이트 구동부(200)로부터 인가되는 게이트온전압에 응답하여, 상기 제어부(500)로부터 인가되는 데이터전압을 각 화소에 구비된 픽셀전극에 공급한다.First, the panel 100 is composed of two glass substrates, and liquid crystal is injected between the two glass substrates. Pixels are formed at the intersections of the data lines DL and the gate lines GL formed on the panel 100. [ The switching transistor TFT provided in each pixel supplies the data voltage applied from the controller 500 to the pixel electrode provided in each pixel in response to the gate-on voltage applied from the gate driver 200. [

상기 패널(100) 중, 영상이 출력되는 표시영역(A)에는, 도 2에 도시된 바와 같이, n개의 게이트라인들(GL1 ~ GL2n)과 m개의 데이터라인(DL1 ~ DLm)들의 교차 영역마다 픽셀이 형성되어 있고, 상기 게이트라인에 대응되는 픽셀들 각각에는 스위칭 트랜지스터가 형성되어 있다. 상기 패널(100) 중, 영상이 출력되지 않는 비표시영역(B)에는 상기 데이터 구동부 및 상기 게이트 구동부(200) 등이 형성될 수 있다. As shown in FIG. 2, in the display area A of the panel 100 in which an image is output, a plurality of gate lines GL1 to GL2n and m data lines DL1 to DLm Pixels are formed, and a switching transistor is formed in each of the pixels corresponding to the gate line. In the panel 100, the data driver and the gate driver 200 may be formed in a non-display area B where no image is output.

본 발명에 적용되는 상기 패널(100)의 액정모드는, TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 종류의 액정모드도 가능하다. 또한, 본 발명에 따른 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다.
The liquid crystal mode of the panel 100 applicable to the present invention may be any mode of liquid crystal mode as well as a TN mode, a VA mode, an IPS mode, and an FFS mode. Further, the liquid crystal display device according to the present invention can be implemented in any form such as a transmissive liquid crystal display device, a transflective liquid crystal display device, and a reflective liquid crystal display device.

다음, 상기 공통전극라인들(CL1 내지 CLn)은, 상기 게이트라인가 1대1로 대응되도록 상기 패널(100)에 형성되어 있다. 여기서, 상기 공통전극라인들 각각은 상기 게이트라인에 대응되는 픽셀들에 형성되어 있는 픽셀전극들에 대응되도록 형성되어 있다. Next, the common electrode lines CL1 to CLn are formed in the panel 100 so that the gate lines correspond one by one. Each of the common electrode lines corresponds to the pixel electrodes formed on the pixels corresponding to the gate lines.

즉, 상기 픽셀전극으로 공급된 데이터전압과 상기 공통전극라인에 공급된 공통전압에 의해, 상기 픽셀에 형성되어 있는 액정이 구동되어, 영상이 표시된다.That is, the liquid crystal formed on the pixel is driven by the data voltage supplied to the pixel electrode and the common voltage supplied to the common electrode line, thereby displaying an image.

상기 공통전극라인들 각각은 상기 구동부(200)에 구성된 출력부(210) 각각에 의해 구동된다. 즉, 하나의 공통전극라인과, 상기 공통전극에 대응되는 게이트라인은 하나의 출력부(210)에 공통적으로 연결되어, 상기 출력부(210)에 의해 구동된다. Each of the common electrode lines is driven by each of the output units 210 formed in the driving unit 200. That is, one common electrode line and a gate line corresponding to the common electrode are commonly connected to one output unit 210 and driven by the output unit 210.

상기 공통전극라인으로 공급되는 공통전압은 상기 데이터 구동부를 통해 전송될 수도 있으며, 또는 상기 데이터 구동부와 플렉서블 인쇄회로기판(FPCB)에 의해 연결되어 있는 메인보드에 형성되어 있는 공통전압생성부로부터 전송될 수도 있다.
The common voltage supplied to the common electrode line may be transmitted through the data driver, or may be transmitted from the common voltage generator formed on the main board connected to the data driver through the flexible printed circuit board (FPCB) It is possible.

다음, 상기 데이터 구동부는, 상기 제어부(500)로부터 전송되어온 디지털 영상데이터를 데이터전압으로 변환하여 상기 게이트라인에 게이트전압이 공급되는 1수평기간마다 1수평라인분의 상기 데이터전압을 상기 데이터라인들에 공급한다. Next, the data driver converts the digital image data transmitted from the controller 500 into a data voltage, and supplies the data voltage of one horizontal line to the data lines .

상기 데이터 구동부는, 상기 제어부(500)와 개별적으로 형성될 수도 있으나, 하나의 집적회로(IC) 상에서 상기 제어부와 함께 형성될 수도 있다. 따라서, 이하에서는, 설명의 편의상, 상기 데이터 구동부가 도 2에 도시된 바와 같이, 상기 제어부(500)와 일체로 형성된 경우를 일예로 하여 본 발명이 설명된다. The data driver may be formed separately from the controller 500, but may be formed on one integrated circuit (IC) together with the controller. Therefore, in the following, the present invention will be described by way of an example in which the data driver is integrally formed with the controller 500 as shown in FIG.

상기 데이터 구동부는, 감마전압 발생부(도시하지 않음)로부터 공급되는 감마전압들을 이용하여, 상기 영상데이터를 상기 데이터전압으로 변환시킨 후 상기 데이터라인으로 출력시킨다. 이를 위해, 상기 데이터 구동부는, 쉬프트 레지스터부, 래치부, 디지털 아날로그 변환부(DAC) 및 출력버퍼를 포함하고 있다. The data driver converts the image data into the data voltage using gamma voltages supplied from a gamma voltage generator (not shown), and outputs the data voltage to the data line. To this end, the data driver includes a shift register unit, a latch unit, a digital-analog converter (DAC), and an output buffer.

상기 쉬프트 레지스터부는, 상기 제어부로부터 수신된 데이터 제어신호들(SSC, SSP 등)을 이용하여 샘플링 신호를 출력한다.The shift register unit outputs a sampling signal using data control signals (SSC, SSP, etc.) received from the control unit.

상기 래치부는 상기 제어부로부터 순차적으로 수신된 상기 디지털 영상데이터(Data)를 래치하고 있다가, 상기 디지털 아날로그 변환부(DAC)로 동시에 출력하는 기능을 수행한다. The latch unit latches the digital image data (Data) sequentially received from the control unit, and simultaneously outputs the latched digital image data to the digital-analog converter (DAC).

상기 디지털 아날로그 변환부는 상기 래치부로부터 전송되어온 상기 영상데이터들을 동시에 정극성 또는 부극성의 데이터 전압으로 변환하여 출력한다. 즉, 상기 디지털 아날로그 변환부는 상기 제어부로부터 전송되어온 극성제어신호(POL)를 이용하여 상기 영상데이터들을 정극성 또는 부극성의 데이터 전압(데이터신호)로 변환하여 상기 데이터라인들로 출력한다. The digital-to-analog converter converts the image data transmitted from the latch unit into a data voltage of positive or negative polarity and outputs the same. That is, the digital-analog converter converts the image data into a data voltage (data signal) of positive or negative polarity using the polarity control signal POL transmitted from the controller, and outputs the data voltage to the data lines.

상기 출력버퍼는 상기 디지털 아날로그 변환부로부터 전송되어온 정극성 또는 부극성의 데이터전압을, 상기 제어부로부터 전송되어온 소스출력인에이블신호(SOE)에 따라, 상기 패널의 데이터라인(DL)들로 출력한다.
The output buffer outputs a positive or negative data voltage transmitted from the digital-analog converter to the data lines (DL) of the panel according to a source output enable signal (SOE) transmitted from the control unit .

다음, 상기 제어부(500)는, 외부 시스템(미도시)으로부터 입력되는 타이밍 신호, 즉, 수직동기신호(Vsync), 수평동기신호(Hsync) 및 데이터 인에이블 신호(DE) 등을 이용하여, 상기 게이트 구동부(200)들의 동작 타이밍을 제어하기 위한 게이트 제어신호(GCS)와 상기 데이터 구동부들의 동작 타이밍을 제어하기 위한 데이터 제어신호(DCS)를 생성하며, 상기 데이터 구동부로 전송될 영상데이터를 생성한다. Next, the control unit 500 uses the timing signals input from an external system (not shown), that is, the vertical synchronization signal Vsync, the horizontal synchronization signal Hsync, and the data enable signal DE, Generates a gate control signal GCS for controlling the operation timing of the gate driving units 200 and a data control signal DCS for controlling the operation timing of the data driving units and generates image data to be transmitted to the data driving unit .

이를 위해, 상기 제어부는, 상기 외부 시스템으로부터 입력영상데이터(Input Data) 및 타이밍 신호들을 수신하기 위한 수신부, 각종 제어신호들을 생성하기 위한 제어신호 생성부, 상기 입력영상데이터를 재정렬하여, 재정렬된 영상데이터(Data)를 출력하기 위한 데이터 정렬부 및 상기 제어신호들과 상기 영상데이터를 출력하기 위한 출력부를 포함한다. The control unit may include a receiver for receiving input image data and timing signals from the external system, a control signal generator for generating various control signals, a rearrangement unit for rearranging the input image data, A data sorting unit for outputting data and an output unit for outputting the control signals and the image data.

즉, 상기 제어부는, 상기 외부 시스템으로부터 입력되는 입력영상데이터(Input Data)를 상기 패널(100)의 구조 및 특성에 맞게 정렬시켜, 정렬된 상기 영상데이터를 상기 데이터 구동부로 전송한다. 이를 위해, 상기 제어부에는, 상기 데이터 정렬부가 형성될 수 있다. That is, the control unit arranges the input image data input from the external system according to the structure and characteristics of the panel 100, and transmits the aligned image data to the data driver. To this end, the data sorting unit may be formed in the control unit.

또한, 상기 제어부는 상기 외부 시스템으로부터 전송되어온 타이밍 신호들, 즉, 수직동기신호(Vsync), 수평동기신호(Hsync) 및 데이터인에이블신호(DE) 등을 이용하여, 상기 데이터 구동부를 제어하기 위한 데이터 제어신호(DCS) 및 상기 게이트 구동부를 제어하기 위한 게이트 제어신호(GCS)를 생성하여, 상기 제어신호들을 상기 데이터 구동부와 상기 게이트 구동부로 전송하는 기능을 수행한다. 이를 위해, 상기 제어부에는, 제어신호 생성부가 형성될 수 있다.The control unit may control the data driver using the timing signals transmitted from the external system, that is, the vertical synchronization signal Vsync, the horizontal synchronization signal Hsync, and the data enable signal DE, Generates a data control signal (DCS) and a gate control signal (GCS) for controlling the gate driver, and transmits the control signals to the data driver and the gate driver. To this end, a control signal generating unit may be formed in the control unit.

상기 제어신호 생성부에서 발생되는 게이트 제어신호(GCS)들로는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 게이트 스타트신호(VST), 게이트 클럭(GCLK) 등이 있다. The gate control signals GCS generated by the control signal generator include a gate start pulse GSP, a gate shift clock GSC, a gate output enable signal GOE, a gate start signal VST, a gate clock GCLK, .

상기 제어신호 생성부에서 발생되는 데이터 제어신호들에는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등이 포함된다.
The data control signals generated by the control signal generator include a source start pulse SSP, a source shift clock signal SSC, a source output enable signal SOE, and a polarity control signal POL.

마지막으로, 상기 게이트 구동부(200)는, 상기 제어부(500)로부터 입력되는 게이트 스타트신호(Vst)에 응답하여 순차적으로 게이트온전압을 발생하는 출력부(210)를 포함한다. 특히, 상기 출력부(210)는, 게이트 인 패널(GIP) 형태로 상기 패널(100)에 직접 형성될 수 있다.Finally, the gate driving unit 200 includes an output unit 210 that sequentially generates a gate-on voltage in response to the gate start signal Vst input from the control unit 500. In particular, the output unit 210 may be formed directly on the panel 100 in the form of a gate-in-panel (GIP).

한편, 상기 출력부(210)들 각각은 하나의 게이트라인(GL) 및 하나의 공통전극라인(CL)과 연결되어 있다. 즉, 상기 출력부(210)들 각각은 상기 게이트라인으로 게이트온전압을 출력할 때, 상기 공통전극라인으로 공통전압을 출력하는 기능을 수행한다.Each of the output units 210 is connected to one gate line GL and one common electrode line CL. That is, each of the output units 210 outputs a common voltage to the common electrode line when the gate-on voltage is output to the gate line.

상기 게이트 구동부(200)를 구성하는 상기 각각의 출력부(210)의 일실시예 회로도가 도 3에 도시되어 있다. 특히, 도 3에는, 상기 출력부(210)들 중 제M-1번째 출력부(이하, 간단히 '제M-1출력부'라 함)의 일부구성, 제M번째 출력부(이하, 간단히 '제M출력부'라 함)의 전체구성 및 제M+1번째 출력부(이하, 간단히 '제M+1출력부'라 함)의 일부구성이 도시되어 있다. 여기서, 상기 제M-1출력부에는, 제M-1게이트라인 및 제M-1공통전극라인이 연결되어 있고, 상기 제M출력부에는, 제M게이트라인 및 제M공통전극라인이 연결되어 있으며, 상기 M+1출력부에는, 제M+1게이트라인 및 제M+1공통전극라인이 연결되어 있다. A circuit diagram of one embodiment of each of the output units 210 constituting the gate driver 200 is shown in FIG. Particularly, FIG. 3 shows a configuration of a part of the (M-1) -th output unit (hereinafter simply referred to as an 'M-1 output unit') of the output units 210, (M + 1) th output section (hereinafter, simply referred to as an (M + 1) th output section). The Mth gate line and the Mth common electrode line are connected to the Mth output unit, and the Mth gate line and the Mth common electrode line are connected to the Mth output unit, And the (M + 1) -th gate line and the (M + 1) th common electrode line are connected to the (M + 1) output portion.

상기, 게이트 구동부(200)는, 제M게이트라인에 게이트온전압이 출력되기 일정 기간 전부터, 제M공통전극라인에 공통전압을 출력하고, 상기 제M게이트라인에 게이트온전압이 출력될 때, 상기 제M공통전극라인에 공통전압을 지속적으로 출력하며, 상기 제M게이트라인으로 출력되는 상기 게이트온전압이 차단된 후 일정 기간 동안, 상기 제M공통전극라인에 공통전압을 지속적으로 출력하는 기능을 수행한다. When the gate-on voltage is output to the Mth gate line, the gate driver 200 outputs a common voltage to the Mth common electrode line for a predetermined period before the gate-on voltage is output to the Mth gate line, A common voltage is continuously output to the M common electrode line and a common voltage is continuously output to the M common electrode line for a predetermined period after the gate-on voltage output to the Mth gate line is cut off .

이를 위해, 상기 구동부(200)는 도 2에 도시된 바와 같이 복수의 출력부(210)들을 포함하고 있으며, 상기 출력부(210)들 각각은 도 3에 도시된 바와 같이 구성되어 있다.For this, the driving unit 200 includes a plurality of output units 210 as shown in FIG. 2, and each of the output units 210 is configured as shown in FIG.

이하에서는, 도 3에 도시된 제M출력부(210(M))를 일예로 하여, 상기 출력부가 설명된다. 따라서, 이하에서 설명되는 제M출력부(210(M))의 구성 및 기능은, 모든 출력부(210)들에 공통적으로 적용될 수 있다. 한편, 도 3의 (a)는 상기 제M출력부(210(M))의 일실시예 회로도이며, 도 3의 (b)는 상기 제M출력부(210(M))에서 출력되거나 상기 제M출력부(210(M))로 입력되는 각종 신호들의 파형을 나타낸 파형도이다. Hereinafter, the output section will be described as an example of the M output section 210 (M) shown in FIG. Therefore, the configuration and function of the Mth output unit 210 (M) described below can be commonly applied to all the output units 210. [ 3 (a) is a circuit diagram of the Mth output unit 210 (M), and FIG. 3 (b) M output unit 210 (M) according to an embodiment of the present invention.

상기 제M출력부(210(M))는, 상기 제M-1출력부(210(M-1))로 공통전압출력제어신호를 전송하며, 상기 제M출력부에 연결되어 있는 게이트라인으로 게이트온전압을 출력하기 위한 제M게이트전압 출력기(211) 및 상기 제M+1출력부(210(M+1))로부터 전송되어온 공통전압출력제어신호에 따라, 상기 제M출력부에 연결되어 있는 공통전극라인으로 공통전압을 출력하기 위한 제M공통전압 출력기(212)를 포함한다.The Mth output unit 210 (M) transmits a common voltage output control signal to the (M-1) th output unit 210 (M-1) (M + 1) output terminal 210 (M + 1) for outputting a gate-on voltage, and a common voltage output control signal transmitted from the (M + And an M < th > common voltage output unit 212 for outputting a common voltage to the common electrode line.

첫째, 상기 제M게이트전압 출력기(211)는, 상기 제M출력부에 연결되어 있는 제M게이트라인으로 게이트온전압을 출력하기 일정 기간 전에, 상기 제M-1출력부에 연결된 제M-1공통전극라인으로 공통전압을 출력시키기 위한 공통전압출력제어신호를 상기 제M-1출력부로 전송하고, 상기 제M게이트라인으로 게이트온전압이 출력되는 동안, 상기 공통전압출력제어신호를 지속적으로 상기 제M-1출력부로 전송하며, 상기 제M게이트라인으로 출력되는 상기 게이트온전압이 차단되면, 상기 공통전압출력제어신호의 전송을 차단하는 기능을 수행한다. First, the M-th gate voltage output unit 211 outputs a gate-on voltage to the (M-1) th output unit connected to the (M-1) th output unit, And a common voltage output control signal for outputting a common voltage as a common electrode line to the M-1 output unit, and while the gate-on voltage is outputted to the Mth gate line, To the (M-1) th output unit, and when the gate-on voltage output to the Mth gate line is cut off, the transmission of the common voltage output control signal is interrupted.

상기한 바와 같은 기능을 수행하기 위해, 상기 제M게이트전압 출력기(211)는, 게이트온전압을 출력하는 풀업트랜지스터(PU)의 턴온 및 턴오프를 제어하는 Q신호 및 게이트오프전압을 출력하는 풀다운트랜지스터(PD)의 턴온 및 턴오프를 제어하는 QB신호를 출력하기 위한 제어신호출력기(211a), 상기 풀업트랜지스터(PU), 상기 풀다운트랜지스터(PD)를 포함한다. 상기 제어신호출력기(211a)에서 출력된 상기 Q신호는, 상기 제M-1출력부(210(M-1)))의 제M-1공통전압 출력기(212)로도 공급된다. In order to perform the above function, the Mth gate voltage output device 211 includes a Q signal for controlling the turn-on and turn-off of the pull-up transistor PU that outputs the gate-on voltage, and a pull- A control signal output unit 211a for outputting a QB signal for controlling the turn-on and turn-off of the transistor PD, the pull-up transistor PU and the pull-down transistor PD. The Q signal output from the control signal output unit 211a is also supplied to the M-1 common voltage output unit 212 of the M-1 output unit 210 (M-1).

여기서, 상기 제어신호출력기(211a)는 상기한 바와 같은 기능을 수행하기 위해, 트랜지스터들, 커패시터들 및 저항들을 이용하여 구성될 수 있다. 상기 제어신호출력기(211a)는 상기 Q신호 및 상기 QB신호를 출력하기 위해, 현재 일반적으로 구성되는 형태로 구성될 수 있으므로 이에 대한 상세한 설명은 생략된다. Here, the control signal output unit 211a may be configured using transistors, capacitors, and resistors to perform the functions as described above. The control signal output unit 211a may be configured to output the Q signal and the QB signal at present, so that a detailed description thereof will be omitted.

또한, 상기 제M게이트전압 출력기(211)로 입력되는 제어신호는, 도 3에서는, 제M-1번째 게이트온전압(Gate(M-1)) 및 제M-2번째 게이트온전압(Gate(M-2))으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. On the other hand, the control signal input to the Mth gate voltage output unit 211 is the (M-1) th gate-on voltage Gate (M-1) M-2)), but the present invention is not limited thereto.

즉, 도 (b)에 도시된 바와 같은 Gate(M-2) 파형 및 Gate(M-1) 파형을 갖는 제어신호가 상기 제M게이트전압 출력기(211)로 입력될 수 있다. 이 경우, 상기 Gate(M-2) 파형 및 Gate(M-1) 파형에 대응되는 제어신호는 상기 제어부(500)에서 생성되어, 상기 제M게이트전압 출력기(211)로 공급될 수 있다.
That is, a control signal having a gate (M-2) waveform and a gate (M-1) waveform as shown in FIG. 2B may be input to the M gate voltage output unit 211. In this case, a control signal corresponding to the gate (M-2) waveform and the gate (M-1) waveform may be generated by the controller 500 and supplied to the M gate voltage generator 211.

둘째, 상기 제M공통전압 출력기(212)는, 상기 제M게이트전압 출력기로부터 제M게이트라인으로 게이트온전압이 출력되기 일정 기간 전에, 상기 제M+1출력부로부터 공통전압출력제어신호를 공급받아, 제M공통전극라인으로 공통전압을 출력하고, 상기 제M게이트전압 출력기로부터 상기 제M게이트라인으로 게이트온전압이 출력되는 동안, 지속적으로 상기 제M공통전극라인으로 공통전압을 출력하며, 상기 제M게이트전압 출력기로부터 상기 제M게이트라인으로 출력되는 게이트온전압이 차단된 이후 일정 기간 동안, 상기 제M+1출력부로부터 공급되는 상기 공통전압출력제어신호에 따라 상기 제M공통전극라인으로 공통전압을 출력하는 기능을 수행한다. Second, the M common voltage output unit 212 supplies a common voltage output control signal from the (M + 1) th output unit before a certain period before the gate-on voltage is output from the Mth gate voltage output unit to the Mth gate line And outputs a common voltage to the M common electrode line while continuously outputting a gate-on voltage from the M gate voltage output unit to the Mth gate line, The Mth gate line voltage is applied to the Mth common electrode line in accordance with the common voltage output control signal supplied from the (M + 1) th output unit for a predetermined period after the gate- And outputs a common voltage.

즉, 상기 제M공통전압 출력기(212)는, 상기 공통전압출력제어신호에 따라 상기 공통전압(Vcom)을 상기 공통전극라인으로 출력하는 것으로서, 트랜지스터로 구성된 스위치로 구성될 수 있다.
That is, the M < th > common voltage output unit 212 outputs the common voltage Vcom to the common electrode line in accordance with the common voltage output control signal, and may be composed of a switch composed of transistors.

이하에서는, 도 4 내지 도 7을 참조하여, 상기한 바와 같은 제M출력부(210(M))의 동작방법이 상세히 설명된다.Hereinafter, with reference to Figs. 4 to 7, a method of operating the M output unit 210 (M) as described above will be described in detail.

도 4 내지 도 7은 본 발명에 따른 액정표시장치 구동방법을 설명하기 위한 일실시예 회로도 및 파형도이다.4 to 7 are a circuit diagram and a waveform diagram for explaining a method of driving a liquid crystal display device according to the present invention.

상기 제M출력부의 동작 방법은 패널에 형성되어 있는 게이트라인들 각각으로 게이트온전압을 순차적으로 출력하는 제1단계 및 상기 게이트온전압이 출력될 때, 상기 게이트온전압이 출력되는 게이트라인과 대응되게 상기 패널에 형성되어 있는 공통전극라인으로, 공통전압을 출력하는 제2단계로 크게 구분될 수 있다. The method for operating the M-th output unit may include a first step of sequentially outputting a gate-on voltage to each of the gate lines formed on the panel, and a step of outputting the gate-on voltage to the gate line And a second step of outputting a common voltage to the common electrode line formed on the panel.

상기 공통전압을 출력하는 제2단계는, 제M게이트라인에 게이트온전압이 출력되기 일정 기간 전부터, 제M공통전극라인에 공통전압을 출력하는 단계, 상기 제M게이트라인에 게이트온전압이 출력될 때, 상기 제M공통전극라인에 공통전압을 지속적으로 출력하는 단계 및 상기 제M게이트라인으로 출력되는 상기 게이트온전압이 차단된 후 일정 기간 동안, 상기 제M공통전극라인에 공통전압을 지속적으로 출력하는 단계를 포함한다. The second step of outputting the common voltage includes the steps of outputting a common voltage to the Mth common electrode line for a predetermined period before the gate-on voltage is output to the Mth gate line, A common voltage is continuously applied to the M common electrode line for a certain period of time after the gate-on voltage output to the Mth gate line is cut off, .

상기 게이트온전압을 출력하는 제1단계는, 제M게이트라인에 대응되는 제M출력부가, 제M-1출력부로 공통전압출력제어신호를 전송하고, 상기 제M출력부에 연결되어 있는 게이트라인으로 게이트온전압을 출력하며, 상기 공통전압을 출력하는 단계는, 상기 제M출력부가, 제M+1출력부로부터 전송되어온 공통전압출력제어신호에 따라, 상기 제M출력부에 연결되어 있는 공통전극라인으로 공통전압을 출력한다.The first step of outputting the gate-on voltage includes: a M-th output unit corresponding to the M-th gate line; a common voltage output control signal to the M-1 output unit; And the step of outputting the common voltage may include the step of outputting the common voltage by controlling the Mth output unit to output the gate-on voltage to the common output terminal connected to the Mth output unit according to the common voltage output control signal transmitted from the (M + 1) And outputs a common voltage to the electrode line.

특히, 상기 게이트온전압을 출력하는 제1단계는, 제M게이트라인에 대응되는 제M출력부가, 상기 제M게이트라인으로 게이트온전압을 출력하기 일정 기간 전에, 제M-1출력부에 연결된 제M-1공통전극라인으로 공통전압을 출력시키기 위한 공통전압출력제어신호를 상기 제M-1출력부로 전송하는 단계, 상기 제M게이트라인으로 게이트온전압이 출력되는 동안, 상기 공통전압출력제어신호를 지속적으로 상기 제M-1출력부로 전송하는 단계 및 상기 제M게이트라인으로 출력되는 상기 게이트온전압이 차단되면, 상기 공통전압출력제어신호의 전송을 차단하는 단계를 포함한다. In particular, in the first step of outputting the gate-on voltage, the M-th output section corresponding to the M-th gate line is connected to the M-1 output section before a certain period of time to output the gate- The method comprising: transmitting a common voltage output control signal for outputting a common voltage to an M-1 common electrode line to the M-1 output unit; Transmitting the signal to the M-1 output unit continuously, and blocking transmission of the common voltage output control signal when the gate-on voltage output to the Mth gate line is cut off.

또한, 상기 공통전압을 출력하는 제2단계는, 제M게이트라인에 대응되는 제M출력부로부터 상기 제M게이트라인으로 게이트온전압이 출력되기 일정 기간 전에, 제M+1출력부로부터 공통전압출력제어신호를 공급받아, 제M공통전극라인으로 공통전압을 출력하는 단계, 상기 제M출력부로부터 상기 제M게이트라인으로 게이트온전압이 출력되는 동안, 지속적으로 상기 제M공통전극라인으로 공통전압을 출력하는 단계 및 상기 제M출력부로부터 상기 제M게이트라인으로 출력되는 게이트온전압이 차단된 이후 일정 기간 동안, 상기 제M+1출력부로부터 공급되는 상기 공통전압출력제어신호에 따라 상기 제M공통전극라인으로 공통전압을 출력하는 단계를 포함한다.
The second step of outputting the common voltage may include supplying a common voltage from the (M + 1) th output section to the (M + 1) -th output section before a certain period of time from the Mth output section corresponding to the Mth gate line to the Mth gate line, Outputting a common voltage to the Mth common electrode line by receiving an output control signal and outputting a common voltage to the Mth common electrode line while continuously outputting a gate-on voltage from the Mth output unit to the Mth gate line; Outputting a voltage corresponding to the common voltage output from the (M + 1) th output section to the (M + 1) th output line during a predetermined period after the gate- And outputting a common voltage to the Mth common electrode line.

상기한 바와 같은 본 발명의 동작을 도 4 내지 도 7을 참조하여 구체적으로 설명하면 다음과 같다.The operation of the present invention as described above will be described in detail with reference to FIGS. 4 to 7. FIG.

우선, 도 4의 (a)에 도시된 회로도 및 (b)에 도시된 파형도(A)를 참조하면, 하이레벨의 두 개의 제어신호(Gate(M-1) 및 Gate(M-2))에 의해, 제M출력부(210(M))의 제어신호출력기(211a)에서 하이레벨의 Q신호가 출력되어 제M-1공통전압 출력기(212)로 공급된다.Referring to the circuit diagram shown in FIG. 4A and the waveform diagram A shown in FIG. 4B, two control signals Gate (M-1) and Gate (M-2) A high-level Q signal is output from the control signal output unit 211a of the Mth output unit 210 (M) to the (M-1) th common voltage output unit 212. [

이에 의해, 제M-1공통전압 출력기(212)에서 제M-1공통전극라인으로 공통전압이 출력된다.Thus, a common voltage is output from the (M-1) th common voltage output unit 212 to the (M-1) th common electrode line.

상기 하이레벨의 제어신호(Gate(M-1))는 제M+1출력부(210(M+1))의 제어신호출력기(211a)로도 공급된다.The high level control signal Gate (M-1) is also supplied to the control signal output 211a of the (M + 1) th output section 210 (M + 1).

이에 의해, 제M공통전압 출력기(212)에서 제M공통전극라인으로 공통전압이 출력된다.Thus, a common voltage is output from the Mth common voltage output unit 212 to the Mth common electrode line.

즉, 제M게이트라인으로 게이트온전압이 출력되기 전에, 제M공통전극라인으로 공통전압이 출력된다.
That is, before the gate-on voltage is output to the Mth gate line, a common voltage is output to the Mth common electrode line.

다음, 도 5의 (a)에 도시된 회로도 및 (b)에 도시된 파형도(B)를 참조하면, 상기 두 개의 제어신호들 중, 제2제어신호(Gate(M-2))는 로우상태로 전환된다.Next, referring to the circuit diagram shown in FIG. 5A and the waveform diagram B shown in FIG. 5B, the second control signal Gate (M-2) State.

상기 제M출력부(210(M))의 제어신호출력기(211a)에서 출력된 하이레벨의 Q신호에 의해 풀업트랜지스터(PU)가 턴온되어, 제M게이트라인으로 게이트온전압이 출력된다. The pull-up transistor PU is turned on by the high-level Q signal output from the control signal output unit 211a of the Mth output unit 210 (M), and the gate-on voltage is outputted to the Mth gate line.

따라서, 제M게이트라인으로는 게이트온전압이 출력되고, 제M공통전극라인으로는 공통전압이 출력된다.Therefore, a gate-on voltage is output to the Mth gate line, and a common voltage is output to the Mth common electrode line.

제M게이트라인으로 출력되는 게이트온전압은 제M+1출력부의 제어신호출력기(211a)로 공급된다.
The gate-on voltage output to the Mth gate line is supplied to the control signal output 211a of the (M + 1) th output section.

다음, 도 6의 (a)에 도시된 회로도 및 (b)에 도시된 파형도(C)를 참조하면, 상기 두 개의 제어신호(Gate(M-1) 및 Gate(M-2))는 로우레벨로 전환된다.Next, referring to the circuit diagram shown in FIG. 6A and the waveform diagram C shown in FIG. 6B, the two control signals Gate (M-1) and Gate (M-2) Level.

상기 제M출력부(210(M))의 제어신호출력기(211a)에서 출력된 하이레벨의 Q신호에 의해 풀업트랜지스터(PU)가 턴온되어, 제M게이트라인으로 게이트온전압이 출력된다. The pull-up transistor PU is turned on by the high-level Q signal output from the control signal output unit 211a of the Mth output unit 210 (M), and the gate-on voltage is outputted to the Mth gate line.

따라서, 제M게이트라인과 제M공통전극라인으로, 게이트온전압 및 공통전압이 지속적으로 출력된다.Therefore, the gate-on voltage and the common voltage are continuously output to the Mth gate line and the Mth common electrode line.

이 경우, 제M-1공통전극라인 및 제M공통전극라인에 공통전압이 출력되며, 제M게이트라인에도 게이트온전압이 출력된다.
In this case, a common voltage is output to the M-1 common electrode line and the M common electrode line, and a gate-on voltage is also output to the Mth gate line.

마지막으로, 도 7의 (a)에 도시된 회로도 및 (b)에 도시된 파형도(D)를 참조하면, 제M출력부(210(M))의 제어신호출력기(211a)에서 출력되는 Q신호가 로우레벨로 전환된다. 7 (a) and waveform diagram (D) shown in FIG. 7 (b), the Q output from the control signal output unit 211a of the Mth output unit 210 The signal is switched to the low level.

이에 따라 제M-1공통전극라인으로 공통전압이 출력되지 않는다. 또한, 제M게이트라인으로 게이트온전압이 출력되지 않는다.Thus, the common voltage is not output to the (M-1) th common electrode line. In addition, the gate-on voltage is not output to the Mth gate line.

그러나, 제M+1출력부(210(M+1))의 제어신호출력기(211a)에서 출력되는 Q신호는 여전히 하이레벨을 유지하고 있기 때문에, 제M공통전극라인으로는 공통전압이 지속적으로 흐른다.
However, since the Q signal outputted from the control signal output unit 211a of the (M + 1) th output unit 210 (M + 1) still maintains the high level, Flows.

즉, 제M게이트라인으로 게이트온전압이 출력되기 전에 제M공통전극라인으로는 공통전압이 출력되고, 제M게이트라인으로 게이트온전압이 출력될 때 제M공통전극라인으로는 지속적으로 공통전압이 출력되며, 제M게이트라인으로 출력되던 게이트온전압이 차단되더라도, 제M공통전극라인으로는 일정 기간 동안 지속적으로 공통전압이 출력된다. That is, before the gate-on voltage is output to the Mth gate line, a common voltage is output to the Mth common electrode line, and when the gate-on voltage is outputted to the Mth gate line, And even if the gate-on voltage output to the Mth gate line is cut off, a common voltage is continuously output to the Mth common electrode line for a predetermined period of time.

상기한 바와 같이, 제M공통전극라인으로 출력되는 공통전압이 제M게이트라인으로 출력되던 게이트온전압이 차단된 이후에도 지속되도록 하는 이유는 다음과 같다. As described above, the reason why the common voltage output to the Mth common electrode line is maintained even after the gate-on voltage output to the Mth gate line is cut off is as follows.

즉, 제M공통전극라인에 인가되는 공통전압을, 제M게이트라인과 같은 시간에 오프시키게 되면, 박막트랜지스터가 오프되지 않은 상태에서, 공통전압이 오프될 수도 있기 때문에, 픽셀에 대한 데이터전압을 충전하는데 문제가 발생하게 될 수 있다. 이에 따라서, 제M공통전극라인으로 출력되는 공통전압의 오프시점은, 제M게이트라인으로 출력되던 게이트온전압이 오프된 이후에 이루어져야 한다.
That is, if the common voltage applied to the Mth common electrode line is turned off at the same time as the Mth gate line, the common voltage may be turned off in a state where the TFT is not turned off. Therefore, There may be a problem in charging. Accordingly, the off-time of the common voltage output to the Mth common electrode line must be made after the gate-on voltage output to the Mth gate line is turned off.

상기한 바와 같은 본 발명은, 데이터라인과 공통전극 간의 기생 캐패시턴스를 감소시키고, 저전력으로 공통전압을 공급하기 위한 것이다.The present invention as described above is intended to reduce the parasitic capacitance between the data line and the common electrode and to supply the common voltage with low power.

즉, 본 발명에서는, a-Si 패널의 기생 캐패시턴스를 줄이기 위해, 종래에 이용되던 공통전극층이, 게이트라인의 수만큼 나뉘어져 개별적으로 구동되고 있다. That is, in the present invention, in order to reduce the parasitic capacitance of the a-Si panel, the common electrode layer which has been conventionally used is separately driven by the number of gate lines.

이에 따라, 본 발명에서는 n번째 게이트라인으로 게이트온전압이 공급되는 기간 동안에, 상기 n번째 공통전극라인에만 공통전압이 인가되어, 상기 n번째 게이트라인에 포함된 픽셀들에 데이터전압이 충전된다. Accordingly, in the present invention, during a period in which the gate-on voltage is supplied to the n-th gate line, a common voltage is applied to only the n-th common electrode line, and the data voltage is charged in the pixels included in the n-th gate line.

한편, 상기한 바와 같은 본 발명에 의하면, 공통전극층을 구동시키기 위해 소비되는 전력이 절감될 수 있다. 즉, 하나의 공통전극층이, 게이트라인의 수만큼 나뉘어지기 때문에, 패널 전체 영역에 형성된 하나의 공통전극층을 구동하기 위해 소비되는 전력보다는 적은 전력이 요구된다. In addition, according to the present invention as described above, the power consumed for driving the common electrode layer can be reduced. That is, since one common electrode layer is divided by the number of gate lines, less electric power is required than power consumed to drive one common electrode layer formed in the entire area of the panel.

또한, 본 발명에 의하면, 데이터라인과 공통전극층 사이에서 형성되는 기생 캐패시턴스가 줄어들기 때문에, 기생 캐패시턴스를 줄이기 위한 추가 공정이 요구되지 않는다. Further, according to the present invention, since a parasitic capacitance formed between the data line and the common electrode layer is reduced, an additional process for reducing the parasitic capacitance is not required.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다. It will be understood by those skilled in the art that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

100 : 패널 200 : 게이트 구동부
500 : 제어부 211 : 게이트전압 출력기
212 : 공통전압 출력기 210 : 출력부100: panel 200: gate driver
500: control unit 211: gate voltage output device
212: Common voltage output unit 210: Output unit

Claims (10)

게이트라인들과 데이터라인들의 교차 영역마다 픽셀이 형성되어 있는 패널;
상기 게이트라인들 각각에 대응되도록 상기 패널에 형성되어 있는 공통전극라인들;
상기 게이트라인들 및 상기 공통전극라인들로 순차적으로 게이트온전압 및 공통전압을 공급하기 위한 게이트 구동부;
상기 데이터라인들에 데이터전압을 공급하기 위한 데이터 구동부; 및
상기 게이트 구동부와 상기 데이터 구동부를 제어하기 위한 제어부를 포함하며,
어느 하나의 게이트라인으로 상기 게이트온전압이 출력되는 기간은, 상기 게이트라인에 대응되는 어느 하나의 공통전극라인으로 상기 공통전압이 출력되는 기간에 포함되고, 상기 게이트온전압이 출력되는 기간의 길이는, 상기 공통전압이 출력되는 기간의 길이보다 짧은 것을 특징으로 하는 액정표시장치. A panel in which pixels are formed for each intersection region of the gate lines and the data lines;
Common electrode lines formed on the panel to correspond to the gate lines;
A gate driver for sequentially supplying a gate-on voltage and a common voltage to the gate lines and the common electrode lines;
A data driver for supplying a data voltage to the data lines; And
And a controller for controlling the gate driver and the data driver,
The period during which the gate-on voltage is output to any one gate line is included in a period during which the common voltage is output to any one common electrode line corresponding to the gate line, and the length of the period during which the gate- Is shorter than the length of the period during which the common voltage is output. 제 1 항에 있어서,
상기 게이트 구동부는,
제M게이트라인에 게이트온전압이 출력되기 일정 기간 전부터, 제M공통전극라인에 공통전압을 출력하고,
상기 제M게이트라인에 게이트온전압이 출력될 때, 상기 제M공통전극라인에 공통전압을 지속적으로 출력하며,
상기 제M게이트라인으로 출력되는 상기 게이트온전압이 차단된 후 일정 기간 동안, 상기 제M공통전극라인에 공통전압을 지속적으로 출력하는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
Wherein the gate driver comprises:
A common voltage is output to the M common electrode line for a predetermined period before the gate-on voltage is output to the Mth gate line,
A common voltage is continuously output to the Mth common electrode line when a gate-on voltage is output to the Mth gate line,
And the common voltage is continuously output to the Mth common electrode line for a certain period of time after the gate-on voltage output to the Mth gate line is cut off. 제 1 항에 있어서,
상기 게이트 구동부는, 상기 게이트라인들 각각에 대응되는 출력부들을 포함하며,
상기 출력부들 중 제M출력부는,
제M-1출력부로 공통전압출력제어신호를 전송하며, 상기 제M출력부에 연결되어 있는 게이트라인으로 게이트온전압을 출력하기 위한 제M게이트전압 출력기; 및
제M+1출력부로부터 전송되어온 공통전압출력제어신호에 따라, 상기 제M출력부에 연결되어 있는 공통전극라인으로 공통전압을 출력하기 위한 제M공통전압 출력기를 포함하는 액정표시장치. The method according to claim 1,
Wherein the gate driver includes output units corresponding to each of the gate lines,
And the Mth output section of the output sections,
An M-th gate voltage output unit for transmitting a common voltage output control signal to an M-1 output unit and outputting a gate-on voltage to a gate line connected to the M-th output unit; And
And an M common voltage output unit for outputting a common voltage to a common electrode line connected to the M output unit according to a common voltage output control signal transmitted from the (M + 1) th output unit. 제 3 항에 있어서,
상기 제M게이트전압 출력기는,
상기 제M출력부에 연결되어 있는 제M게이트라인으로 게이트온전압을 출력하기 일정 기간 전에, 상기 제M-1출력부에 연결된 제M-1공통전극라인으로 공통전압을 출력시키기 위한 공통전압출력제어신호를 상기 제M-1출력부로 전송하고,
상기 제M게이트라인으로 게이트온전압이 출력되는 동안, 상기 공통전압출력제어신호를 지속적으로 상기 제M-1출력부로 전송하며,
상기 제M게이트라인으로 출력되는 상기 게이트온전압이 차단되면, 상기 공통전압출력제어신호의 전송을 차단하는 것을 특징으로 하는 액정표시장치.The method of claim 3,
Wherein the Mth gate voltage output unit comprises:
A common voltage output for outputting a common voltage to the (M-1) th common electrode line connected to the (M-1) -th output part before a certain period before the gate-on voltage is outputted to the Mth gate line connected to the Mth output part; A control signal is transmitted to the (M-1) th output section,
And the common voltage output control signal is continuously transmitted to the M-1 output while the gate-on voltage is output to the Mth gate line,
And when the gate-on voltage outputted to the Mth gate line is cut off, the transmission of the common voltage output control signal is cut off. 제 3 항에 있어서,
상기 제M공통전압 출력기는,
상기 제M게이트전압 출력기로부터 제M게이트라인으로 게이트온전압이 출력되기 일정 기간 전에, 상기 제M+1출력부로부터 공통전압출력제어신호를 공급받아, 제M공통전극라인으로 공통전압을 출력하고,
상기 제M게이트전압 출력기로부터 상기 제M게이트라인으로 게이트온전압이 출력되는 동안, 지속적으로 상기 제M공통전극라인으로 공통전압을 출력하며,
상기 제M게이트전압 출력기로부터 상기 제M게이트라인으로 출력되는 게이트온전압이 차단된 이후 일정 기간 동안, 상기 제M+1출력부로부터 공급되는 상기 공통전압출력제어신호에 따라 상기 제M공통전극라인으로 공통전압을 출력하는 것을 특징으로 하는 액정표시장치.The method of claim 3,
Wherein the M < th >
A common voltage output control signal is supplied from the (M + 1) th output unit and a common voltage is output to the Mth common electrode line a certain period before the gate-on voltage is outputted from the Mth gate voltage output unit to the Mth gate line ,
A common voltage is continuously output to the Mth common electrode line while the gate-on voltage is output from the Mth gate voltage output unit to the Mth gate line,
The Mth gate line voltage is applied to the Mth common electrode line in accordance with the common voltage output control signal supplied from the (M + 1) th output unit for a predetermined period after the gate- And outputs a common voltage to the liquid crystal display panel. 패널에 형성되어 있는 게이트라인들 각각으로 게이트온전압을 순차적으로 출력하는 단계; 및
상기 게이트온전압이 출력될 때, 상기 게이트온전압이 출력되는 게이트라인과 대응되게 상기 패널에 형성되어 있는 공통전극라인으로, 공통전압을 출력하는 단계를 포함하며,
어느 하나의 게이트라인으로 상기 게이트온전압이 출력되는 기간은, 상기 게이트라인에 대응되는 어느 하나의 공통전극라인으로 상기 공통전압이 출력되는 기간에 포함되고, 상기 게이트온전압이 출력되는 기간의 길이는, 상기 공통전압이 출력되는 기간의 길이보다 짧은 것을 특징으로 하는 액정표시장치 구동방법.Sequentially outputting a gate-on voltage to each of the gate lines formed on the panel; And
And outputting a common voltage to a common electrode line formed on the panel in correspondence with a gate line from which the gate-on voltage is output, when the gate-on voltage is output,
The period during which the gate-on voltage is output to any one gate line is included in a period during which the common voltage is output to any one common electrode line corresponding to the gate line, and the length of the period during which the gate- Is shorter than the length of the period during which the common voltage is output. 제 6 항에 있어서,
상기 공통전압을 출력하는 단계는,
제M게이트라인에 게이트온전압이 출력되기 일정 기간 전부터, 제M공통전극라인에 공통전압을 출력하는 단계;
상기 제M게이트라인에 게이트온전압이 출력될 때, 상기 제M공통전극라인에 공통전압을 지속적으로 출력하는 단계; 및
상기 제M게이트라인으로 출력되는 상기 게이트온전압이 차단된 후 일정 기간 동안, 상기 제M공통전극라인에 공통전압을 지속적으로 출력하는 단계를 포함하는 액정표시장치 구동방법. The method according to claim 6,
Wherein the step of outputting the common voltage comprises:
Outputting a common voltage to the Mth common electrode line a predetermined period before the gate-on voltage is output to the Mth gate line;
Continuously outputting a common voltage to the Mth common electrode line when a gate-on voltage is output to the Mth gate line; And
And continuously outputting a common voltage to the Mth common electrode line for a predetermined period of time after the gate-on voltage output to the Mth gate line is cut off. 제 6 항에 있어서,
상기 게이트온전압을 출력하는 단계는, 제M게이트라인에 대응되는 제M출력부가, 제M-1출력부로 공통전압출력제어신호를 전송하고, 상기 제M출력부에 연결되어 있는 게이트라인으로 게이트온전압을 출력하며,
상기 공통전압을 출력하는 단계는, 상기 제M출력부가, 제M+1출력부로부터 전송되어온 공통전압출력제어신호에 따라, 상기 제M출력부에 연결되어 있는 공통전극라인으로 공통전압을 출력하는 것을 특징으로 하는 액정표시장치 구동방법.The method according to claim 6,
The step of outputting the gate-on voltage may include: transmitting a common voltage output control signal to the M-1 output section, and outputting a gate voltage to the gate line connected to the M- On voltage,
The outputting of the common voltage may include outputting a common voltage to a common electrode line connected to the M output unit according to a common voltage output control signal transmitted from the (M + 1) th output unit And a driving method of the liquid crystal display device. 제 6 항에 있어서,
상기 게이트온전압을 출력하는 단계는,
제M게이트라인에 대응되는 제M출력부가, 상기 제M게이트라인으로 게이트온전압을 출력하기 일정 기간 전에, 제M-1출력부에 연결된 제M-1공통전극라인으로 공통전압을 출력시키기 위한 공통전압출력제어신호를 상기 제M-1출력부로 전송하는 단계;
상기 제M게이트라인으로 게이트온전압이 출력되는 동안, 상기 공통전압출력제어신호를 지속적으로 상기 제M-1출력부로 전송하는 단계; 및
상기 제M게이트라인으로 출력되는 상기 게이트온전압이 차단되면, 상기 공통전압출력제어신호의 전송을 차단하는 단계를 포함하는 액정표시장치 구동방법. The method according to claim 6,
The step of outputting the gate-
A M th output line corresponding to the M th gate line, and a M th common electrode line connected to the (M-1) th output line for a certain period before the gate-on voltage is outputted to the M th gate line Transmitting a common voltage output control signal to the (M-1) th output unit;
Continuously transmitting the common voltage output control signal to the M-1 output while the gate-on voltage is output to the Mth gate line; And
And blocking transmission of the common voltage output control signal when the gate-on voltage output to the Mth gate line is cut off. 제 6 항에 있어서,
상기 공통전압을 출력하는 단계는,
제M게이트라인에 대응되는 제M출력부로부터 상기 제M게이트라인으로 게이트온전압이 출력되기 일정 기간 전에, 제M+1출력부로부터 공통전압출력제어신호를 공급받아, 제M공통전극라인으로 공통전압을 출력하는 단계;
상기 제M출력부로부터 상기 제M게이트라인으로 게이트온전압이 출력되는 동안, 지속적으로 상기 제M공통전극라인으로 공통전압을 출력하는 단계; 및
상기 제M출력부로부터 상기 제M게이트라인으로 출력되는 게이트온전압이 차단된 이후 일정 기간 동안, 상기 제M+1출력부로부터 공급되는 상기 공통전압출력제어신호에 따라 상기 제M공통전극라인으로 공통전압을 출력하는 단계를 포함하는 액정표시장치 구동방법. The method according to claim 6,
Wherein the step of outputting the common voltage comprises:
The common voltage output control signal is supplied from the (M + 1) th output unit to the Mth common electrode line before the gate-on voltage is output from the Mth output line corresponding to the Mth gate line to the Mth gate line, Outputting a common voltage;
Continuously outputting a common voltage to the Mth common electrode line while the gate-on voltage is output from the Mth output unit to the Mth gate line; And
And the M th common electrode line is connected to the M th common electrode line according to the common voltage output control signal supplied from the (M + 1) th output unit for a predetermined period after the gate on voltage output from the M th output unit to the M th gate line is cut off And outputting a common voltage.
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