KR20110035517A - Liquid crystal display - Google Patents

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KR20110035517A KR1020090093274A KR20090093274A KR20110035517A KR 20110035517 A KR20110035517 A KR 20110035517A KR 1020090093274 A KR1020090093274 A KR 1020090093274A KR 20090093274 A KR20090093274 A KR 20090093274A KR 20110035517 A KR20110035517 A KR 20110035517A
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Abstract

PURPOSE: A liquid crystal display device is provided to initialize all stages of a gate shift register, thereby preventing a multi turn-on phenomenon. CONSTITUTION: Gate lines cross data lines on a liquid crystal display device. A gate shift register successively generates a gate signal. The stages comprise a pull-up TFT, a pull-down TFT, and a node control circuit. The pull-up TFT is connected between the input terminal of one of first and second clock signals and the output terminal of a gate signal. The pull-down TFT is connected between the input terminal of a low level voltage and the output terminal of the gate signal. A node control circuit(100) controls the electric potentials of a QB node and a Q node.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY}Liquid Crystal Display {LIQUID CRYSTAL DISPLAY}

본 발명은 액정표시장치에 관한 것으로, 특히 게이트 쉬프트 레지스터에서의 멀티 턴 온 현상을 방지하도록 한 액정표시장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device which prevents a multi turn-on phenomenon in a gate shift register.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열된 액정표시패널과, 이 액정표시패널을 구동하기 위한 구동회로를 구비한다. Conventional liquid crystal display devices display an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the liquid crystal display includes a liquid crystal display panel in which liquid crystal cells are arranged in a matrix, and a driving circuit for driving the liquid crystal display panel.

액정표시패널의 화소 어레이에는 도 1과 같이 게이트라인(GL)과 데이터라인(DL)이 교차되고 그 게이트라인(GL)과 데이터라인(GL)의 교차부에 액정셀(Clc)을 구동하기 위한 박막트랜지스터(Thin Film Transistor; 이하, "TFT"라 한다)가 형성된다. 또한, 액정표시패널에는 액정셀(Clc)의 전압을 유지하기 위한 스토리지 커패시터(Cst)가 형성된다. 액정셀(Clc)은 화소전극, 공통전극 및 액정층을 포함한다. 화소전극에 인가되는 데이터전압과, 공통전극에 인가되는 공통전압(Vcom)에 의해 액정셀(Clc)들의 액정층에는 전계가 걸린다. 이 전계에 의해 액정층을 투과 하는 광량이 조절됨으로써 화상이 구현된다.As shown in FIG. 1, the gate line GL and the data line DL intersect each other in the pixel array of the liquid crystal display panel, and the liquid crystal cell Clc is driven at the intersection of the gate line GL and the data line GL. A thin film transistor (hereinafter referred to as "TFT") is formed. In addition, a storage capacitor Cst is formed in the liquid crystal display panel to maintain the voltage of the liquid crystal cell Clc. The liquid crystal cell Clc includes a pixel electrode, a common electrode, and a liquid crystal layer. An electric field is applied to the liquid crystal layers of the liquid crystal cells Clc by the data voltage applied to the pixel electrode and the common voltage Vcom applied to the common electrode. The amount of light passing through the liquid crystal layer is controlled by this electric field, thereby realizing an image.

구동회로는 게이트라인들에 게이트 출력신호를 순차적으로 공급하기 위한 게이트 구동회로와, 데이터라인들에 비디오신호(즉, 데이터전압)를 공급하기 위한 데이터 구동회로를 포함한다. 데이터 구동회로는 데이터라인들을 구동시켜 액정셀(Clc)들에 데이터전압을 공급한다. 게이트 구동회로는 게이트라인들을 순차적으로 구동시켜 데이터전압이 공급될 표시패널의 액정셀(Clc)들을 1 수평라인 분씩 선택한다. The driving circuit includes a gate driving circuit for sequentially supplying a gate output signal to the gate lines, and a data driving circuit for supplying a video signal (ie, a data voltage) to the data lines. The data driving circuit drives data lines to supply data voltages to the liquid crystal cells Clc. The gate driving circuit sequentially drives the gate lines to select the liquid crystal cells Clc of the display panel to which the data voltage is supplied by one horizontal line.

게이트 구동회로는 게이트신호들을 순차적으로 발생하기 위해, 다수의 스테이지들로 구성된 게이트 쉬프트 레지스터를 포함한다. 스테이지는 도 2와 같이, Q 노드의 전위에 따라 스위칭되는 풀업(Pull-Up) TFT(Tpu)와, QB 노드의 전위에 따라 스위칭되는 풀다운(Pull-Down) TFT(Tpd)와, Q 노드 및 QB 노드의 전위를 제어하는 노드 제어회로(10)를 구비한다. The gate driving circuit includes a gate shift register composed of a plurality of stages to sequentially generate gate signals. The stage includes a pull-up TFT (Tpu) switched according to the potential of the Q node, a pull-down TFT (Tpd) switched according to the potential of the QB node, a Q node, and the like. A node control circuit 10 for controlling the potential of the QB node is provided.

Q 노드 및 QB 노드는 서로 교번적으로 충전 및 방전된다. 즉, Q 노드가 충전될 때 QB 노드는 방전되고, Q 노드가 방전될 때 QB 노드는 충전된다. Q 노드가 충전되면 풀업 TFT(Tpu)가 턴 온 되고, 그 결과 클럭신호(CLK)가 제1 레벨의 게이트신호(Vout)로서 출력된다. QB 노드가 충전되면 풀다운 TFT(Tpd)가 턴 온 되고, 그 결과 저전위 전압(VSS)이 제2 레벨의 게이트신호(Vout)로서 출력된다. 여기서, 제1 레벨은 화소 어레이의 TFT를 턴 온 시킬 수 있는 전압 레벨을 지시하고, 제2 레벨은 화소 어레이의 TFT를 턴 오프 시킬 수 있는 전압 레벨을 지시한다. The Q node and the QB node are alternately charged and discharged. That is, the QB node is discharged when the Q node is charged, and the QB node is charged when the Q node is discharged. When the Q node is charged, the pull-up TFT Tpu is turned on, and as a result, the clock signal CLK is output as the gate signal Vout of the first level. When the QB node is charged, the pull-down TFT Tpd is turned on, and as a result, the low potential voltage VSS is output as the gate signal Vout of the second level. Here, the first level indicates a voltage level capable of turning on the TFTs of the pixel array, and the second level indicates a voltage level capable of turning off the TFTs of the pixel array.

스테이지들의 출력단들 각각은 게이트라인들에 일 대 일로 연결된다. 스테 이지들로부터 제1 레벨의 게이트신호는 한 프레임에 한 번씩 순차적으로 발생되어 해당 게이트라인에 공급된다. 이를 위해, 스테이지들 각각의 Q 노드는 방전 상태를 유지하다가 클럭신호(CLK)의 입력에 동기하여 한 프레임에 한 번 풀업 TFT(Tpu)를 턴 온 시킬 수 있는 레벨로 충전되어야 한다. 그리고, 클럭신호(CLK)가 게이트신호(Vout)로서 출력되고 나면, 각각의 Q 노드는 풀업 TFT(Tpu)를 턴 오프 시킬 수 있는 레벨로 방전되어야 한다.Each of the output stages of the stages is connected one-to-one to the gate lines. The gate signals of the first level are sequentially generated from the stages and supplied to the corresponding gate lines once per frame. To this end, the Q node of each of the stages needs to be charged to a level capable of turning on the pull-up TFT Tpu once per frame in synchronization with the input of the clock signal CLK while maintaining the discharge state. After the clock signal CLK is output as the gate signal Vout, each Q node must be discharged to a level capable of turning off the pull-up TFT Tpu.

그런데, 스테이지들 각각에서, Q 노드의 전위가 클럭신호(CLK)의 입력 전에 이미 풀업 TFT(Tpu)를 턴 온 시킬 수 있는 레벨 즉, 풀업 TFT(Tpu)의 문턱 전압보다 높은 레벨로 유지될 수 있다. 이는 기생 용량 등의 영향에 기인한 것으로, 장 시간 만에 액정표시장치를 구동시키는 경우 구동 초기에 쉽게 일어난다. 그 결과, 구동 전원이 인가된 직후의 초기 프레임 동안, 클럭신호(CLK)의 입력 전에 다수의 스테이지들의 풀업 TFT(Tpu)들이 멀티 턴 온 되어, 클럭신호(CLK) 입력시 특정 스테이지들로부터 동시에 제1 레벨의 게이트신호가 발생될 수 있다. 풀업 TFT(Tpu)들의 멀티 턴 온 현상은, 과소비 전류를 야기하여 액정표시장치 내의 모듈 전원부의 동작을 마비시킬 수 있다. 또한 다수의 게이트라인들을 동시에 구동시킴으로써 표시화상의 품위를 저하시킬 수 있다.However, in each of the stages, the potential of the Q node can be maintained at a level at which the pull-up TFT Tpu can be turned on before input of the clock signal CLK, that is, at a level higher than the threshold voltage of the pull-up TFT Tpu. have. This is due to the influence of parasitic capacitance and the like, and easily occurs in the early stage of driving when the LCD is driven in a long time. As a result, during the initial frame immediately after the driving power is applied, the pull-up TFTs Tpu of the plurality of stages are multi-turned on before the input of the clock signal CLK, thereby simultaneously removing from the specific stages at the time of the clock signal CLK input. A gate signal of one level may be generated. The multi-turn on phenomenon of the pull-up TFTs Tpu may cause excessive current consumption and paralyze the operation of the module power supply unit in the liquid crystal display. In addition, the display image can be degraded by simultaneously driving a plurality of gate lines.

따라서, 본 발명의 목적은 구동 초기에 게이트 쉬프트 레지스터에서의 멀티 턴 온 현상을 방지할 수 있도록 한 액정표시장치를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a liquid crystal display device capable of preventing the multi-turn on phenomenon in the gate shift register at the initial stage of driving.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치는 다수의 게이트라인들과 다수의 데이터라인들이 교차되고, 이 교차 영역에 화소들이 매트릭스 형태로 배치된 액정표시패널; 및 상기 게이트라인들에 각각 접속되는 다수의 스테이지들을 포함하여 게이트신호를 순차적으로 발생하는 게이트 쉬프트 레지스터를 구비하고; 상기 스테이지들 각각은, 제1 및 제2 클럭신호 중 어느 하나의 입력단과 게이트신호의 출력단 사이에 접속되어 Q 노드의 전위에 따라 스위칭되는 풀업 TFT와, 저전위 전압의 입력단과 상기 게이트신호의 출력단 사이에 접속되어 QB 노드의 전위에 따라 스위칭되는 풀다운 TFT와, 상기 Q 노드 및 QB 노드의 전위를 제어하는 노드 제어회로를 포함하고; 구동 전원이 인가된 직후의 초기 프레임에서 게이트 스타트 펄스의 발생에 앞선 초기화 기간 동안, 상기 제1 및 제2 클럭신호에 의한 상기 노드 제어회로의 동작을 통해, 상기 Q 노드의 전위는 상기 풀업 TFT를 턴 오프 시킬 수 있는 레벨로 초기화되고, 상기 QB 노드의 전위는 상기 풀다운 TFT를 턴 온 시킬 수 있는 레벨로 초기화된다.In order to achieve the above object, a liquid crystal display device according to an embodiment of the present invention includes a liquid crystal display panel in which a plurality of gate lines and a plurality of data lines intersect, and pixels are arranged in a matrix form in the crossing area; And a gate shift register sequentially generating a gate signal including a plurality of stages each connected to the gate lines; Each of the stages includes a pull-up TFT connected between an input terminal of any one of the first and second clock signals and an output terminal of the gate signal, and switched according to a potential of a Q node, an input terminal of a low potential voltage and an output terminal of the gate signal. A pull-down TFT connected between and switched according to the potential of the QB node, and a node control circuit for controlling the potentials of the Q node and the QB node; During the initialization period prior to the generation of the gate start pulse in the initial frame immediately after the driving power is applied, the potential of the Q node causes the pull-up TFT to operate through the operation of the node control circuit by the first and second clock signals. It is initialized to a level capable of turning off, and the potential of the QB node is initialized to a level capable of turning on the pull-down TFT.

상기 제1 및 제2 클럭신호는, 상기 초기화 기간 동안 동일한 전압 레벨로 동 기되고, 상기 초기화 기간 이후의 정상 동작기간에서 소정 기간만큼 위상차를 갖는다.The first and second clock signals are synchronized to the same voltage level during the initialization period, and have a phase difference by a predetermined period in a normal operation period after the initialization period.

상기 노드 제어회로는, 상기 제1 및 제2 클럭신호와 상기 게이트 스타트 펄스에 따라 제1 노드의 전위를 제어하는 제1, 제8, 및 제9 스위치 TFT; 상기 제1 및 제2 클럭신호 중 나머지 하나와 상기 제1 노드의 전위와 상기 게이트 스타트 펄스에 따라 상기 QB 노드의 전위를 제어하는 제2, 제5, 제6 및 제7 스위치 TFT; 및 상기 QB 노드의 전위와 상기 게이트 스타트 펄스에 따라 상기 Q 노드의 전위를 제어하는 제3 및 제4 스위치 TFT를 구비한다.The node control circuit includes: first, eighth, and ninth switch TFTs for controlling a potential of a first node according to the first and second clock signals and the gate start pulse; Second, fifth, sixth, and seventh switch TFTs for controlling the potential of the QB node according to the other one of the first and second clock signals, the potential of the first node, and the gate start pulse; And third and fourth switch TFTs for controlling the potential of the Q node according to the potential of the QB node and the gate start pulse.

상기 초기화 기간 동안, 상기 제2 및 제5 스위치 TFT는 턴 온 되어, 상기 제1 및 제2 클럭신호 중 나머지 하나의 입력단과 상기 QB 노드를 연결시키고; 상기 제3 스위치 TFT는 턴 온 되어, 상기 저전위 전압의 입력단과 상기 Q 노드를 연결시킨다.During the initialization period, the second and fifth switch TFTs are turned on to connect the QB node with an input of the other one of the first and second clock signals; The third switch TFT is turned on to connect the input terminal of the low potential voltage and the Q node.

상기 액정표시패널은 상기 화소들이 형성되는 표시영역과, 상기 표시영역 바깥의 비 표시영역을 구비하고; 상기 게이트 쉬프트 레지스터는 상기 비 표시영역에 형성된다.The liquid crystal display panel includes a display area in which the pixels are formed, and a non-display area outside the display area; The gate shift register is formed in the non-display area.

본 발명에 따른 액정표시장치는 구동 전원이 인가된 직후의 초기 프레임에서, 게이트 스타트 펄스의 발생에 앞선 초기화 기간 동안 동일한 전압 레벨로 동시에 발생되는 두 개의 클럭신호들을 이용하여 게이트 쉬프트 레지스터의 모든 스테 이지들을 초기화함으로써, 게이트 쉬프트 레지스터에서의 멀티 턴 온 현상을 방지할 수 있다.The liquid crystal display according to the present invention uses all two stages of the gate shift register by using two clock signals simultaneously generated at the same voltage level during an initialization period immediately before the generation of the gate start pulse in the initial frame immediately after the driving power is applied. By initializing them, it is possible to prevent the multi turn on phenomenon in the gate shift register.

이하, 도 3 내지 도 6을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 3 to 6.

도 3은 본 발명의 실시예에 따른 액정표시장치를 나타낸다. 3 shows a liquid crystal display device according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 타이밍 콘트롤러(11), 데이터 구동회로(12), 게이트 구동회로(13), 모듈 전원부(15), 액정표시패널(16), 및 백라이트 유닛(17)을 포함하는 액정모듈과, 시스템 보드(14)를 구비한다. Referring to FIG. 3, a liquid crystal display according to an exemplary embodiment of the present invention includes a timing controller 11, a data driving circuit 12, a gate driving circuit 13, a module power supply unit 15, a liquid crystal display panel 16, And a liquid crystal module including a backlight unit 17 and a system board 14.

타이밍 콘트롤러(11)는 시스템 보드(14)로부터 입력되는 디지털 비디오 데이터(DATA_RGB)를 액정표시패널(16)의 해상도에 맞게 정렬한 후 mini-LVDS(Low Voltage Differential Signaling) 인터페이스 규격으로 데이터 구동회로(12)에 공급한다. 또한, 타이밍 콘트롤러(11)는 시스템 보드(14)로부터 입력되는 타이밍 신호들(Vsync, Hsync, DE, DCLK)를 이용하여 데이터 구동회로(12)의 동작 타이밍을 제어하기 위한 데이터 제어신호(SDC)와, 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 발생한다. 타이밍 콘트롤러(11)는 60Hz의 프레임 주파수로 입력되는 데이터가 60×i(i는 2 이상의 양의 정수) Hz의 프레임 주파수로 액정표시패널(16)의 화소 어레이에서 표시될 수 있도록 게이트 제어신 호(GDC)와 데이터 제어신호(SDC)의 주파수를 60×i Hz로 체배할 수 있다. The timing controller 11 aligns the digital video data DATA_RGB input from the system board 14 to the resolution of the liquid crystal display panel 16, and then uses a data driving circuit according to a mini-LVDS (Low Voltage Differential Signaling) interface standard. 12). In addition, the timing controller 11 uses the timing signals Vsync, Hsync, DE, and DCLK input from the system board 14 to control the operation timing of the data driving circuit 12. And a gate control signal GDC for controlling the operation timing of the gate driving circuit 13. The timing controller 11 controls the gate control signal so that data input at a frame frequency of 60 Hz can be displayed on the pixel array of the liquid crystal display panel 16 at a frame frequency of 60 x i (i is a positive integer of 2 or more) Hz. The frequency of the (GDC) and the data control signal (SDC) can be multiplied by 60 x i Hz.

데이터 제어신호(SDC)는 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE), 극성제어신호(POL) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동회로(12)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동회로(12)의 소스 드라이브 IC들 내에서 데이터의 샘플링 동작을 제어하는 클럭신호이다. 극성제어신호(POL)는 데이터 구동회로(12)로부터 출력되는 데이터전압의 극성을 N(N은 양의 정수) 수평기간의 주기로 반전시킨다. 소스 출력 인에이블신호(SOE)는 데이터 구동회로의 출력 타이밍을 제어한다. 소스 드라이브 IC들 각각은 데이터라인들(D1~Dm)에 공급되는 데이터전압의 극성이 바뀔 때 소스 출력 인에이블신호(SOE)의 펄스에 응답하여 차지쉐어전압(Charge share voltage)이나 공통전압(Vcom)을 데이터라인들(D1~Dm)에 공급하고, 소스 출력 인에이블신호(SOE)의 로우논리기간 동안 데이터전압을 데이터라인들에 공급한다. 차지쉐어전압은 서로 상반된 극성의 데이터전압들이 공급되는 이웃한 데이터라인들의 평균전압일 수 있다. The data control signal SDC includes a source start pulse (SSP), a source sampling clock (SSC), a source output enable signal (SOE), a polarity control signal (POL), and the like. It includes. The source start pulse SSP controls the data sampling start time of the data driving circuit 12. The source sampling clock SSC is a clock signal that controls the sampling operation of data in the source drive ICs of the data driving circuit 12 based on the rising or falling edge. The polarity control signal POL inverts the polarity of the data voltage output from the data driving circuit 12 in a period of N (N is a positive integer) horizontal period. The source output enable signal SOE controls the output timing of the data driver circuit. Each of the source drive ICs has a charge share voltage or a common voltage Vcom in response to a pulse of the source output enable signal SOE when the polarity of the data voltage supplied to the data lines D1 to Dm is changed. ) Is supplied to the data lines D1 to Dm, and a data voltage is supplied to the data lines during the low logic period of the source output enable signal SOE. The charge share voltage may be an average voltage of neighboring data lines to which data voltages having opposite polarities are supplied.

게이트 제어신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse, GSP), 제1 클럭신호(CLK1) 및 제2 클럭신호(CLK2)를 포함한다. 게이트 제어신호(GDC)는 게이트 출력 인에이블신호(Gate Output Enable, GOE)를 더 포함할 수 있다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트신호의 출력 타이밍을 제어한다. 제1 클럭신호(CLK1) 및 제2 클럭신호(CLK2)는 제1 레벨과 제2 레벨 사이에서 스윙되어 게이트 신호의 출력 레벨을 제어한다. 제1 클럭신호(CLK1) 및 제2 클럭신호(CLK2)는 구동 전원이 인가된 직후의 초기 프레임에서, 게이트 스타트 펄스(GSP)의 발생에 앞선 초기화 기간 동안 동일한 전압 레벨로 동기된다. 그리고, 상기 초기화 기간 이후의 정상 동작기간에서, 제1 클럭신호(CLK1)와 제2 클럭신호(CLK2)는 소정 기간만큼 위상차를 갖도록 발생된다. 즉, 정상 동작기간 동안, 제1 클럭신호(CLK1)가 기수 수평기간들에 대응하여 제1 레벨로 발생되고 우수 수평기간들에 대응하여 제2 레벨로 발생되는 데 반해, 제2 클럭신호(CLK2)는 기수 수평기간들에 대응하여 제2 레벨로 발생되고 우수 수평기간들에 대응하여 제1 레벨로 발생된다. 여기서, 제1 레벨은, 게이트 구동회로(13) 및 화소 어레이의 TFT들이 N-type인 경우 하이 레벨로 선택될 수 있으며, 상기 TFT들이 P-type인 경우 로우 레벨로 선택될 수 있다. 반대로, 제2 레벨은, 게이트 구동회로(13) 및 화소 어레이의 TFT들이 N-type인 경우 로우 레벨로 선택될 수 있으며, 상기 TFT들이 P-type인 경우 하이 레벨로 선택될 수 있다. 이하에서는, 설명의 편의상 상기 TFT들이 N-type인 경우로 한정하여 제1 레벨을 하이 레벨로, 제2 레벨을 로우 레벨로 설명한다. 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시킨다. 게이트 출력 인에이블신호(GOE)는 게이트 구동회로(13)의 출력을 제어한다. The gate control signal GDC includes a gate start pulse GSP, a first clock signal CLK1, and a second clock signal CLK2. The gate control signal GDC may further include a gate output enable signal GOE. The gate start pulse GSP controls the output timing of the first gate signal. The first clock signal CLK1 and the second clock signal CLK2 are swinged between the first level and the second level to control the output level of the gate signal. The first clock signal CLK1 and the second clock signal CLK2 are synchronized at the same voltage level during the initialization period prior to the generation of the gate start pulse GSP in the initial frame immediately after the driving power is applied. In the normal operation period after the initialization period, the first clock signal CLK1 and the second clock signal CLK2 are generated to have a phase difference by a predetermined period. That is, during the normal operation period, the first clock signal CLK1 is generated at the first level corresponding to the odd horizontal periods and at the second level corresponding to the even horizontal periods, whereas the second clock signal CLK2 is generated. ) Is generated at the second level in response to the odd horizontal periods and at the first level in response to the even horizontal periods. Here, the first level may be selected as a high level when the TFTs of the gate driving circuit 13 and the pixel array are N-type, and may be selected as a low level when the TFTs are P-type. On the contrary, the second level may be selected as the low level when the TFTs of the gate driving circuit 13 and the pixel array are the N-type, and may be selected as the high level when the TFTs are the P-type. For convenience of explanation, the first level will be described as a high level and the second level will be described as a low level only in the case where the TFTs are N-type. The gate shift clock GSC shifts the gate start pulse GSP. The gate output enable signal GOE controls the output of the gate driving circuit 13.

시스템 보드(14)는 방송 수신회로와 외부 비디오 소스 인터페이스 회로에 접속되어 그 소스 회로로부터 입력된 화상 데이터(DATA_RGB)를 LVDS(Low Voltage Differential Signaling) 인터페이스 또는 TMDS(Transition Minimized Differential Signaling) 인터페이스 송신회로를 통해 타이밍 콘트롤러(11)에 전송 한다. 그리고 시스템 보드(14)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(DCLK) 등의 타이밍 신호를 타이밍 콘트롤러(11)에 전송한다. The system board 14 is connected to a broadcast receiving circuit and an external video source interface circuit and transmits image data DATA_RGB inputted from the source circuit to a low voltage differential signaling (LVDS) interface or a transition minimized differential signaling (TMDS) interface. Transfer to the timing controller 11 through. The system board 14 transmits timing signals such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal DE, a dot clock DCLK, and the like to the timing controller 11.

데이터 구동회로(12)는 다수의 소스 드라이브 IC들을 포함한다. 소스 드라이브 IC들 각각은 타이밍 콘트롤러(11)로부터의 데이터 제어신호(SDC)에 응답하여 타이밍 콘트롤러(11)로부터 입력되는 디지털 비디오 데이터(DATA_RGB)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 소스 드라이브 IC들 각각은 병렬 데이터 전송 체계로 변환된 데이터를 모듈 전원부(15)로부터의 정극성/부극성 감마기준전압들(VGMAO1~VGMAO10)을 이용하여 아날로그 감마보상전압으로 변환하여 액정셀들에 충전될 정극성/부극성 아날로그 비디오 데이터전압을 발생한다. 소스 드라이브 IC들 각각은 타이밍 콘트롤러(11)의 제어 하에 정극성/부극성 아날로그 비디오 데이터전압의 극성을 반전시키면서 그 데이터전압을 데이터라인들(D1~Dm)에 공급한다. The data driver circuit 12 includes a plurality of source drive ICs. Each of the source drive ICs samples and latches the digital video data DATA_RGB input from the timing controller 11 in response to the data control signal SDC from the timing controller 11 to convert the data into the data of the parallel data system. Each of the source drive ICs converts the data converted by the parallel data transmission scheme into analog gamma compensation voltages using the positive / negative gamma reference voltages V GMAO1 to V GMAO10 from the module power supply unit 15 to the liquid crystal cell. To generate a positive / negative analog video data voltage to be charged. Each of the source drive ICs supplies the data voltages to the data lines D1 to Dm while inverting the polarity of the positive / negative analog video data voltage under the control of the timing controller 11.

게이트 구동회로(13)는 다수의 게이트 드라이브 IC들을 포함한다. 게이트 드라이브 IC들 각각은 타이밍 콘트롤러(11)로부터의 게이트 제어신호(GDC)에 응답하여 동작하는 게이트 쉬프트 레지스터를 포함하여 게이트라인들에 게이트신호를 순차적으로 공급한다. 특히, 게이트 쉬프트 레지스터에서의 멀티 턴 온 현상을 방지하기 위해, 게이트 쉬프트 레지스터를 구성하는 스테이지들은 제1 클럭신호(CLK1) 및 제2 클럭신호(CLK2)에 응답하여, 게이트 스타트 펄스(GSP)의 발생에 앞선 초기화 기간 동안 동시에 리셋 된다. The gate driving circuit 13 includes a plurality of gate drive ICs. Each of the gate drive ICs includes a gate shift register that operates in response to the gate control signal GDC from the timing controller 11 to sequentially supply the gate signal to the gate lines. In particular, in order to prevent the multi-turn-on phenomenon in the gate shift register, the stages constituting the gate shift register may be configured in response to the first clock signal CLK1 and the second clock signal CLK2 to generate the gate start pulse GSP. It is simultaneously reset during the initialization period prior to the occurrence.

액정표시패널(16)은 액정층을 사이에 두고 대향하는 상부 유리기판과 하부 유리기판을 포함한다. 액정표시패널(16)은 화상 데이터(DATA_RGB)를 표시하는 화소 어레이를 포함한다. 화소 어레이는 데이터라인들(D1~Dm)과 게이트라인들(G1~Gn)의 교차부마다 형성되는 TFT들과, TFT에 접속된 화소전극(1)을 포함한다. 화소 어레이는 R 액정셀, G 액정셀, 및 B 액정셀을 각각 포함하는 다수의 픽셀들을 구비한다. 액정셀(Clc)은 TFT를 통해 데이터전압을 충전하는 화소전극(1)과 공통전압(Vcom)이 인가되는 공통전극(2)의 전압차에 의해 구동되어 백라이트 유닛(17)으로부터 입사되는 빛의 투과량을 조정하여 화상 데이터(DATA_RGB)에 대응되는 표시화상을 표시한다. The liquid crystal display panel 16 includes an upper glass substrate and a lower glass substrate facing each other with a liquid crystal layer interposed therebetween. The liquid crystal display panel 16 includes a pixel array for displaying image data DATA_RGB. The pixel array includes TFTs formed at intersections of the data lines D1 to Dm and the gate lines G1 to Gn, and the pixel electrode 1 connected to the TFTs. The pixel array includes a plurality of pixels each including an R liquid crystal cell, a G liquid crystal cell, and a B liquid crystal cell. The liquid crystal cell Clc is driven by the voltage difference between the pixel electrode 1 which charges the data voltage through the TFT and the common electrode 2 to which the common voltage Vcom is applied, and thus the light incident from the backlight unit 17. The transmission amount is adjusted to display a display image corresponding to the image data DATA_RGB.

액정표시패널(16)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 공통전극(2)은 TN 모드와 VA 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS 모드와 FFS 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다. A black matrix, a color filter, and a common electrode are formed on the upper glass substrate of the liquid crystal display panel 16. The common electrode 2 is formed on the upper glass substrate in the vertical electric field driving method such as TN mode and VA mode, and on the lower glass substrate together with the pixel electrode 1 in the horizontal electric field driving method such as IPS mode and FFS mode. Is formed.

액정표시패널(16)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. A polarizing plate is attached to each of the upper glass substrate and the lower glass substrate of the liquid crystal display panel 16 and an alignment layer for setting a pre-tilt angle of the liquid crystal is formed.

본 발명에서 적용 가능한 액정표시패널(16)의 액정모드는 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 또한, 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정 표시장치에서는 백라이트 유닛(17)이 필요하다. 백라이트 유닛(17)은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. The liquid crystal mode of the liquid crystal display panel 16 applicable to the present invention may be implemented in any liquid crystal mode as well as in the TN mode, VA mode, IPS mode, FFS mode. In addition, the liquid crystal display of the present invention may be implemented in any form, such as a transmissive liquid crystal display, a transflective liquid crystal display, a reflective liquid crystal display. In the transmissive liquid crystal display device and the transflective liquid crystal display device, the backlight unit 17 is required. The backlight unit 17 may be implemented as a direct type backlight unit or an edge type backlight unit.

모듈 전원부(15)는 시스템 보드(14)의 전원회로로부터 입력되는 전압(Vin)을 조정하여 액정표시패널(16)의 구동 전압들을 발생한다. 액정표시패널(16)의 구동 전압들은 8V 이하의 고전위 전원전압(Vdd), 약 3.3V의 로직 전원전압(Vcc), 15V 이상의 게이트 하이전압(VGH), -3V 이하의 게이트 로우전압(VGL), 7V~8V 사이의 공통전압(Vcom), 정극성/부극성 감마기준전압들(VGMA1∼VGMA10) 등을 발생한다.The module power supply unit 15 generates the driving voltages of the liquid crystal display panel 16 by adjusting the voltage Vin input from the power circuit of the system board 14. The driving voltages of the liquid crystal display panel 16 include a high potential power voltage Vdd of 8 V or less, a logic power supply voltage Vcc of about 3.3 V, a gate high voltage V GH of 15 V or more, and a gate low voltage of -3 V or less. and generates a V GL), 7V ~ common voltage (Vcom), the positive / negative gamma reference voltages (V GMA1 ~V GMA10) between 8V and the like.

도 4는 도 3의 게이트 구동회로(13)를 구성하는 게이트 쉬프트 레지스터를 보여준다. 도 5는 게이트 쉬프트 레지스터에 입력되는 제어신호들과, 게이트 쉬프트 레지스터로부터 출력되는 게이트 출력신호를 보여준다.4 illustrates a gate shift register constituting the gate driving circuit 13 of FIG. 3. 5 shows control signals input to the gate shift register and gate output signals output from the gate shift register.

도 4 및 도 5를 참조하면, 게이트 쉬프트 레지스터는 종속적으로 접속된 n개의 스테이지들 (ST1 내지 STn)을 구비한다. 스테이지들(ST1 내지 STn)의 출력단들 각각은 게이트라인들(G1 내지 Gn)에 일 대 일로 연결된다. 게이트 쉬프트 레지스터는 GIP(Gate-drive In Panel) 방식으로 화소 어레이 내의 TFT들과 동일한 공정으로 액정표시패널(16) 상에 형성된다. 화소 어레이가 액정표시패널(16)의 표시영역에 형성되는 데 반해, 게이트 쉬프트 레지스터는 액정표시패널(16)의 비 표시영역에 형성된다.4 and 5, the gate shift register has n stages ST1 to STn connected in cascade. Each of the output terminals of the stages ST1 to STn is connected one-to-one to the gate lines G1 to Gn. The gate shift register is formed on the liquid crystal display panel 16 in the same process as TFTs in the pixel array in a gate-drive in panel (GIP) manner. While the pixel array is formed in the display area of the liquid crystal display panel 16, the gate shift register is formed in the non-display area of the liquid crystal display panel 16.

쉬프터 레지스터에서, 스테이지들(ST1 내지 STn)은 구동 전원이 인가된 직후 의 초기 프레임에서, 게이트 스타트 펄스(GSP)의 발생에 앞선 초기화 기간 동안, 동일한 하이 레벨(H)로 입력되는 제1 및 제2 클럭신호(CLK1,CLK2)에 응답하여 동시에 리셋된다. 이 초기화 기간 동안, 하이 레벨(H)의 클럭신호들(CLK1,CLK2)은 게이트 출력신호가 하이 레벨로 출력되지 않도록, 각 스테이지의 Q 노드 전위를 로우 레벨(L)로, 각 스테이지의 QB 노드 전위를 하이 레벨(H)로 초기화한다. In the shifter register, the stages ST1 to STn are input to the same high level H during the initialization period prior to the generation of the gate start pulse GSP in the initial frame immediately after the driving power is applied. In response to the two clock signals CLK1 and CLK2, they are simultaneously reset. During this initialization period, the clock signals CLK1 and CLK2 of the high level H have the Q node potential of each stage at the low level L and the QB node of each stage so that the gate output signal is not output at the high level. Reset the potential to high level (H).

초기화 기간 이후의 정상 동작기간 동안, 제1 스테이지(ST1)는 게이트 스타트펄스(GSP)에 응답하여 동작되고, 제2 내지 제n 스테이지(ST2 내지 STn)는 각각 전단 스테이지의 출력신호(Vg1 내지 Vgn-1)에 응답하여 동작된다. 이 정상 구동기간 동안, 스테이지들(ST1 내지 STn)은 위상차를 갖는 제1 및 제2 클럭신호(CLK1,CLK2)에 응답하여 동작함으로써 일정 기간씩 위상이 쉬프트되는 게이트 출력신호(Vg1 내지 Vgn)를 순차적으로 발생한다. 구체적으로, 기수번째 스테이지들(ST1,ST3,...,STn-1)은 제1 및 제2 클럭신호(CLK1,CLK2)에 응답하여 동작함으로써 기수번째 게이트 출력신호(Vg1,Vg3,...,Vgn-1)를 순차적으로 발생한다. 기수번째 게이트 출력신호(Vg1,Vg3,...,Vgn-1)는 제1 클럭신호(CLK1)에 동기된다. 우수번째 스테이지들(ST2,ST4,...,STn)은 제1 및 제2 클럭신호(CLK1,CLK2)에 응답하여 동작함으로써 우수번째 게이트 출력신호(Vg2,Vg4,...,Vgn)를 순차적으로 발생한다. 우수번째 게이트 출력신호(Vg2,Vg4,...,Vgn)는 제2 클럭신호(CLK2)에 동기된다.During the normal operation period after the initialization period, the first stage ST1 is operated in response to the gate start pulse GSP, and the second to nth stages ST2 to STn respectively output signals Vg1 to Vgn of the preceding stage. In response to -1). During this normal driving period, the stages ST1 to STn operate in response to the first and second clock signals CLK1 and CLK2 having phase differences to thereby output the gate output signals Vg1 to Vgn shifted in phase by a predetermined period. Occurs sequentially Specifically, the odd-numbered stages ST1, ST3, ..., STn-1 operate in response to the first and second clock signals CLK1, CLK2 so that the odd-numbered gate output signals Vg1, Vg3, .. ., Vgn-1) occurs sequentially. The odd-numbered gate output signals Vg1, Vg3, ..., Vgn-1 are synchronized with the first clock signal CLK1. The even-numbered stages ST2, ST4,..., And STn operate in response to the first and second clock signals CLK1 and CLK2, thereby receiving the even-numbered gate output signals Vg2, Vg4,..., And Vgn. Occurs sequentially The even-numbered gate output signals Vg2, Vg4, ..., Vgn are synchronized with the second clock signal CLK2.

도 6은 도 4에 도시된 스테이지들 중 제1 스테이지(ST1)의 회로 구성을 상세히 보여준다. 그리고, 도 7a 내지 도 7d는 구동 전원이 인가된 직후의 초기 프레임에서, 제1 스테이지(ST1) 내의 Q 노드 및 QB 노드의 전위 변화를 보여준다.FIG. 6 shows a detailed circuit configuration of the first stage ST1 among the stages shown in FIG. 4. 7A to 7D show the potential change of the Q node and the QB node in the first stage ST1 in the initial frame immediately after the driving power is applied.

도 6을 참조하면, 제1 스테이지(ST1)는 Q 노드의 전위에 따라 스위칭되는 풀업 TFT(Tpu)와, QB 노드의 전위에 따라 스위칭되는 풀다운 TFT(Tpd)와, Q 노드 및 QB 노드의 전위를 제어하는 노드 제어회로(100)를 구비한다. 여기서, Q 노드는 제1 게이트 출력신호(Vg1)를 하이 레벨로 발생하기 위한 인에이블용 제어 노드이며, QB 노드는 제1 게이트 출력신호(Vg1)를 로우 레벨로 발생하기 위한 디스인에이블용 제어 노드를 지시한다.Referring to FIG. 6, the first stage ST1 includes a pull-up TFT Tpu switched according to the potential of the Q node, a pull-down TFT Tpd switched according to the potential of the QB node, and potentials of the Q node and the QB node. It includes a node control circuit 100 for controlling. Here, the Q node is an enable control node for generating the first gate output signal Vg1 at a high level, and the QB node is a control for disable enable for generating the first gate output signal Vg1 at a low level. Point to a node.

풀업 TFT(Tpu)는 제1 클럭신호(CLK1)의 입력단과 제1 게이트신호(Vg1)의 출력단 사이에 접속되어 Q 노드의 전위에 따라 스위칭된다. 풀업 TFT(Tpu)의 게이트-소스 간에는 부스트 커패시터(Cb)가 접속된다. 풀다운 TFT(Tpd)는 저전위 전압(VSS)의 입력단과 제1 게이트신호(Vg1)의 출력단 사이에 접속되어 QB 노드의 전위에 따라 스위칭된다. Q 노드 및 QB 노드는 서로 교번적으로 충전 및 방전된다. 즉, Q 노드가 하이 레벨(H)로 충전될 때 QB 노드는 로우 레벨(L)로 방전되고, Q 노드가 로우 레벨(L)로 방전될 때 QB 노드는 하이 레벨(H)로 충전된다. Q 노드가 충전되면 풀업 TFT(Tpu)가 턴 온 되어, 제1 클럭신호(CLK1)가 하이 레벨(H)의 제1 게이트신호(Vg1)로서 출력된다. QB 노드가 충전되면 풀다운 TFT(Tpd)가 턴 온 되어, 저전위 전압(VSS)이 로우 레벨(L)의 제1 게이트신호(Vg1)로서 출력된다.The pull-up TFT Tpu is connected between the input terminal of the first clock signal CLK1 and the output terminal of the first gate signal Vg1 and switched according to the potential of the Q node. The boost capacitor Cb is connected between the gate and the source of the pull-up TFT Tpu. The pull-down TFT Tpd is connected between the input terminal of the low potential voltage VSS and the output terminal of the first gate signal Vg1 and switched according to the potential of the QB node. The Q node and the QB node are alternately charged and discharged. That is, the QB node is discharged to the low level L when the Q node is charged to the high level (H), and the QB node is charged to the high level (H) when the Q node is discharged to the low level (L). When the Q node is charged, the pull-up TFT Tpu is turned on so that the first clock signal CLK1 is output as the first gate signal Vg1 of the high level H. When the QB node is charged, the pull-down TFT Tpd is turned on so that the low potential voltage VSS is output as the first gate signal Vg1 of the low level L.

노드 제어회로(100)는 제1 내지 제9 스위치 TFT(T1 내지 T9)와, 제1 내지 제3 커패시터(C1 내지 C3)를 구비한다. The node control circuit 100 includes first to ninth switch TFTs T1 to T9 and first to third capacitors C1 to C3.

제1 스위치 TFT(T1)는 제1 클럭신호(CLK1)의 입력단과 제1 노드(N1) 사이에 접속되며, 제1 클럭신호(CLK1)에 응답하여 스위칭된다. 제8 스위치 TFT(T8)와 제9 스위치 TFT(T9)는 제1 노드(N1)와 저전위 전압(VSS)의 입력단 사이에 직렬 접속된다. 제8 스위치 TFT(T8)는 게이트 스타트 펄스(GSP)에 응답하여 스위칭되며, 제9 스위치 TFT(T9)는 제2 클럭신호(CLK2)에 응답하여 스위칭된다. 이러한, 제1, 제8 및 제9 스위치 TFT(T1,T8,T9)는 제1 노드(N1)의 전위를 제어한다. 제1 노드(N1)의 전위는, 제1 노드(N1)와 저전위 전압(VSS)의 입력단 사이에 접속된 제1 커패시터(C1)에 의해 안정화된다.The first switch TFT T1 is connected between the input terminal of the first clock signal CLK1 and the first node N1 and is switched in response to the first clock signal CLK1. The eighth switch TFT T8 and the ninth switch TFT T9 are connected in series between the first node N1 and the input terminal of the low potential voltage VSS. The eighth switch TFT T8 is switched in response to the gate start pulse GSP, and the ninth switch TFT T9 is switched in response to the second clock signal CLK2. These first, eighth and ninth switch TFTs T1, T8, and T9 control the potential of the first node N1. The potential of the first node N1 is stabilized by the first capacitor C1 connected between the first node N1 and the input terminal of the low potential voltage VSS.

제3 스위치 TFT(T3)는 Q 노드와 저전위 전압(VSS)의 입력단 사이에 접속되어 QB 노드의 전위에 따라 스위칭된다. 제4 스위치 TFT(T4)는 게이트 스타트 펄스(GSP)의 입력단과 Q 노드 사이에 접속되며, 게이트 스타트 펄스(GSP)에 응답하여 스위칭된다. 이러한, 제3 및 제4 스위치 TFT(T3,T4)는 Q 노드의 전위를 제어한다. Q 노드의 전위는, Q 노드와 저전위 전압(VSS)의 입력단 사이에 접속된 제2 커패시터(C2)에 의해 안정화된다. The third switch TFT T3 is connected between the Q node and the input terminal of the low potential voltage VSS and switched according to the potential of the QB node. The fourth switch TFT T4 is connected between the input terminal of the gate start pulse GSP and the Q node, and is switched in response to the gate start pulse GSP. Such third and fourth switch TFTs T3 and T4 control the potential of the Q node. The potential of the Q node is stabilized by the second capacitor C2 connected between the Q node and the input terminal of the low potential voltage VSS.

제2 스위치 TFT(T2)와 제5 스위치 TFT(T5)는 제2 클럭신호(CLK2)의 입력단과 QB 노드 사이에 직렬 접속된다. 제2 스위치 TFT(T2)는 제1 노드(N1)의 전위에 따라 스위칭되며, 제5 스위치 TFT(T5)는 제2 클럭신호(CLK2)에 응답하여 스위칭된다. 제6 스위치 TFT(T6)와 제7 스위치 TFT(T7)는 QB 노드와 저전위 전압(VSS)의 입력단 사이에 직렬 접속된다. 제6 스위치 TFT(T6)는 게이트 스타트 펄스(GSP)에 응답하여 스위칭되며, 제7 스위치 TFT(T7)는 제2 클럭신호(CLK2)에 응답하여 스위칭된다. 이러한, 제2, 제5, 제6 및 제7 스위치 TFT(T2,T5,T6,T7)는 QB 노드의 전위를 제어한다. QB 노드의 전위는, QB 노드와 저전위 전압(VSS)의 입력단 사이에 접속된 제 3 커패시터(C3)에 의해 안정화된다. The second switch TFT T2 and the fifth switch TFT T5 are connected in series between the input terminal of the second clock signal CLK2 and the QB node. The second switch TFT T2 is switched according to the potential of the first node N1, and the fifth switch TFT T5 is switched in response to the second clock signal CLK2. The sixth switch TFT T6 and the seventh switch TFT T7 are connected in series between the QB node and the input terminal of the low potential voltage VSS. The sixth switch TFT T6 is switched in response to the gate start pulse GSP, and the seventh switch TFT T7 is switched in response to the second clock signal CLK2. These second, fifth, sixth and seventh switch TFTs T2, T5, T6, and T7 control the potential of the QB node. The potential of the QB node is stabilized by the third capacitor C3 connected between the QB node and the input terminal of the low potential voltage VSS.

노드 제어회로(100)의 스위칭 동작을 통해, 초기 프레임에서 Q 노드 및 QB 노드의 전위가 제어되는 것을 도 5를 결부하여 순차적으로 설명하면 다음과 같다.Through the switching operation of the node control circuit 100, the potential of the Q node and the QB node is controlled in the initial frame with reference to FIG.

도 5 및 도 7a를 참조하면, 초기화 기간(Pr) 동안 제1 및 제2 클럭신호(CLK1,CLK2)는 하이 레벨(H)로 입력되는 반면, 게이트 스타트 펄스(GSP)는 입력되지 않는다. 5 and 7A, the first and second clock signals CLK1 and CLK2 are input at the high level H during the initialization period Pr, while the gate start pulse GSP is not input.

하이 레벨(H)의 제1 클럭신호(CLK1)에 따라 제1 스위치 TFT(T1)가 턴 온 되어, 제1 노드(N1)가 하이 레벨(H)로 충전된다. 이 하이 레벨(H)의 제1 노드(N1) 전위에 따라 제2 스위치 TFT(T2)가 턴 온 되고, 하이 레벨(H)의 제2 클럭신호(CLK2)에 따라 제5 스위치 TFT(T5)가 턴 온 된다. 그 결과, QB 노드가 하이 레벨(H)로 충전된다. The first switch TFT T1 is turned on according to the first clock signal CLK1 of the high level H, and the first node N1 is charged to the high level H. The second switch TFT T2 is turned on in accordance with the potential of the first node N1 of the high level H, and the fifth switch TFT T5 in accordance with the second clock signal CLK2 of the high level H. Is turned on. As a result, the QB node is charged to the high level (H).

이어서, 하이 레벨(H)의 QB 노드 전위에 따라 제3 스위치 TFT(T3)가 턴 온 된다. 그 결과, Q 노드가 로우 레벨(L)로 방전된다. 따라서, Q 노드에 쌓여 있던 전하들이 이 초기화 기간(Pr) 동안 완전히 제거됨으로써, 종래와 같이 비 정상적인 타이밍에 풀업 TFT(Tpu)가 턴 온 되는 현상은 발생되지 않는다.Next, the third switch TFT T3 is turned on in accordance with the QB node potential at the high level H. As a result, the Q node is discharged to the low level (L). Therefore, the charges accumulated in the Q node are completely removed during this initialization period Pr, so that the phenomenon in which the pull-up TFT Tpu is turned on at an abnormal timing as in the prior art does not occur.

도 5 및 도 7b를 참조하면, 제1 정상 동작기간(Pa) 동안 제1 클럭신호(CLK1)는 로우 레벨(L)로 입력되고, 제2 클럭신호(CLK2) 및 게이트 스타트 펄스(GSP)는 하이 레벨(H)로 입력된다. 5 and 7B, during the first normal operation period Pa, the first clock signal CLK1 is input at a low level L, and the second clock signal CLK2 and the gate start pulse GSP are input. It is input at the high level (H).

하이 레벨(H)의 게이트 스타트 펄스(GSP) 및 제2 클럭신호(CLK2)에 따라 각각 제6 및 제7 스위치 TFT(T6,T7)가 턴 온 되어, QB 노드는 로우 레벨(L)로 방전된 다. 그 결과, 풀다운 TFT(Tpd)가 턴 오프 된다. The sixth and seventh switch TFTs T6 and T7 are turned on according to the gate start pulse GSP and the second clock signal CLK2 of the high level H, respectively, and the QB node is discharged to the low level L. do. As a result, the pull-down TFT Tpd is turned off.

하이 레벨(H)의 게이트 스타트 펄스(GSP)에 따라 제4 스위치 TFT(T4)가 턴 온 되어, Q 노드가 하이 레벨(H)로 충전된다. 그 결과, 풀업 TFT(Tpu)가 턴 온 되어, 로우 레벨(L)의 제1 클럭신호(CLK1)가 게이트 출력신호(Vg1)로 출력된다. The fourth switch TFT T4 is turned on in response to the gate start pulse GSP of the high level H, and the Q node is charged to the high level H. As a result, the pull-up TFT Tpu is turned on, and the first clock signal CLK1 at the low level L is output as the gate output signal Vg1.

한편, 하이 레벨(H)의 게이트 스타트 펄스(GSP) 및 제2 클럭신호(CLK2)에 따라 각각 제8 및 제9 스위치 TFT(T8,T9)가 턴 온 되어, 제1 노드(N1)는 로우 레벨(L)로 방전된다. Meanwhile, the eighth and ninth switch TFTs T8 and T9 are turned on according to the gate start pulse GSP and the second clock signal CLK2 of the high level H, respectively, so that the first node N1 is turned low. Discharged to level L.

도 5 및 도 7c를 참조하면, 제2 정상 동작기간(Pb) 동안 제1 클럭신호(CLK1)는 하이 레벨(H)로 입력되고, 제2 클럭신호(CLK2) 및 게이트 스타트 펄스(GSP)는 로우 레벨(L)로 입력된다. 5 and 7C, during the second normal operation period Pb, the first clock signal CLK1 is input at a high level H, and the second clock signal CLK2 and the gate start pulse GSP are input. It is input at the low level (L).

로우 레벨(L)의 게이트 스타트 펄스(GSP) 및 제2 클럭신호(CLK2)에 따라 각각 제6 및 제7 스위치 TFT(T6,T7)가 턴 오프 되어, QB 노드는 제1 정상 동작기간(Pa)의 로우 레벨(L)로 유지된다. 그 결과, 풀다운 TFT(Tpd)가 제1 정상 동작기간(Pa)에 이어 계속적으로 턴 오프 된다. The sixth and seventh switch TFTs T6 and T7 are turned off according to the gate start pulse GSP and the second clock signal CLK2 of the low level L, respectively, so that the QB node may be operated in the first normal operation period Pa. Is maintained at the low level (L). As a result, the pull-down TFT Tpd is continuously turned off following the first normal operation period Pa.

로우 레벨(L)의 게이트 스타트 펄스(GSP)에 따라 제4 스위치 TFT(T4)가 턴 오프 된다. 제4 스위치 TFT(T4)의 턴 오프 동작에 의해, Q 노드의 전위는 제1 정상 동작기간(Pa)의 하이 레벨(H)을 유지한다. 이 상태에서 하이 레벨(H)의 제1 클럭신호(CLK1)가 입력되면, 부스트 커패시터(Cb)의 부스트 스트랩핑(Boost-Strapping) 동작에 의해 Q 노드의 전위가 하이 레벨(H)보다 높은 제1 하이 레벨(H1)로 상승한다. 그 결과, 풀업 TFT(Tpu)가 제1 정상 동작기간(Pa)에 이어 계 속적으로 턴 온 되어, 하이 레벨(H)의 제1 클럭신호(CLK1)가 게이트 출력신호(Vg1)로 출력된다. The fourth switch TFT T4 is turned off according to the gate start pulse GSP of the low level L. By the turn-off operation of the fourth switch TFT T4, the potential of the Q node maintains the high level H of the first normal operation period Pa. When the first clock signal CLK1 having the high level H is input in this state, the potential of the Q node is higher than the high level H by the boost strapping operation of the boost capacitor Cb. 1 Raises to high level H1. As a result, the pull-up TFT Tpu is continuously turned on after the first normal operation period Pa, so that the first clock signal CLK1 of the high level H is output as the gate output signal Vg1.

한편, 로우 레벨(L)의 게이트 스타트 펄스(GSP) 및 제2 클럭신호(CLK2)에 따라 각각 제8 및 제9 스위치 TFT(T8,T9)가 턴 온 되고, 하이 레벨(H)의 제1 클럭신호(CLK1)에 따라 제1 스위치 TFT(T1)가 턴 온 되어, 제1 노드(N1)는 하이 레벨(H)로 충전된다. Meanwhile, the eighth and ninth switch TFTs T8 and T9 are turned on according to the gate start pulse GSP and the second clock signal CLK2 at the low level L, respectively, and the first at the high level H. The first switch TFT T1 is turned on in response to the clock signal CLK1, and the first node N1 is charged to the high level H.

도 5 및 도 7d를 참조하면, 제3 정상 동작기간(Pc) 동안 제2 클럭신호(CLK2)는 하이 레벨(H)로 입력되고, 제1 클럭신호(CLK1) 및 게이트 스타트 펄스(GSP)는 로우 레벨(L)로 입력된다. 5 and 7D, during the third normal operation period Pc, the second clock signal CLK2 is input at a high level H, and the first clock signal CLK1 and the gate start pulse GSP are input. It is input at the low level (L).

로우 레벨(L)의 제1 클럭신호(CLK1) 및 게이트 스타트 펄스(GSP)에 따라 각각 제1 및 제8 스위치 TFT(T1,T9)가 턴 오프 되어, 제1 노드(N1)의 전위는 제2 정상 동작기간(Pb) 동안의 하이 레벨(H)로 유지된다.According to the first clock signal CLK1 and the gate start pulse GSP of the low level L, the first and eighth switch TFTs T1 and T9 are turned off, respectively, so that the potential of the first node N1 is set to zero. 2 is maintained at the high level H during the normal operation period Pb.

이 제1 노드(N1)의 전위 및 하이 레벨(H)의 제2 클럭신호(CLK2)에 따라 각각 제2 및 제5 스위치 TFT(T2,T5)가 턴 온 되어, QB 노드는 하이 레벨(H)로 충전된다. 그 결과, 풀다운 TFT(Tpd)가 턴 온 되어, 저전위 전압(VSS)이 게이트 출력신호(Vg1)로 출력된다.According to the potential of the first node N1 and the second clock signal CLK2 at the high level H, the second and fifth switch TFTs T2 and T5 are turned on, respectively, and the QB node is at the high level H. ) Is charged. As a result, the pull-down TFT Tpd is turned on, and the low potential voltage VSS is output as the gate output signal Vg1.

하이 레벨(H)의 QB 노드 전위에 따라 제3 스위치 TFT(T3)가 턴 온 되어, Q 노드가 로우 레벨(L)로 방전된다. 그 결과, 풀업 TFT(Tpu)가 턴 오프 된다. The third switch TFT T3 is turned on in accordance with the QB node potential of the high level H, and the Q node is discharged to the low level L. FIG. As a result, the pull-up TFT Tpu is turned off.

상술한 바와 같이, 본 발명에 따른 액정표시장치는 구동 전원이 인가된 직후의 초기 프레임에서, 게이트 스타트 펄스의 발생에 앞선 초기화 기간 동안 동일한 전압 레벨로 동기되는 두 개의 클럭신호들을 이용하여 게이트 쉬프트 레지스터의 모든 스테이지들을 초기화함으로써, 게이트 쉬프트 레지스터에서의 멀티 턴 온 현상을 방지할 수 있다.As described above, the liquid crystal display according to the present invention uses the gate shift register by using two clock signals synchronized at the same voltage level during the initialization period prior to the generation of the gate start pulse in the initial frame immediately after the driving power is applied. By initializing all the stages of, the multi-turn on phenomenon in the gate shift register can be prevented.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다. Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the present invention should not be limited to the details described in the detailed description but should be defined by the claims.

도 1은 액정표시장치 구성하는 화소의 등가회로도.1 is an equivalent circuit diagram of pixels constituting a liquid crystal display device.

도 2는 게이트 쉬프트 레지스터를 구성하는 스테이지의 등가회로도.2 is an equivalent circuit diagram of a stage constituting a gate shift register.

도 3은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블럭도.3 is a block diagram illustrating a liquid crystal display according to an exemplary embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 게이트 쉬프트 레지스터를 나타내는 블럭도.4 is a block diagram illustrating a gate shift register according to an embodiment of the present invention.

도 5는 게이트 쉬프트 레지스터에 입력되는 제어신호들과, 게이트 쉬프트 레지스터로부터 출력되는 게이트 출력신호의 파형도.5 is a waveform diagram of control signals input to the gate shift register and a gate output signal output from the gate shift register.

도 6은 도 4에 도시된 스테이지들 중 제1 스테이지의 상세 회로도.6 is a detailed circuit diagram of a first stage of the stages shown in FIG.

도 7a 내지 도 7d는 구동 전원이 인가된 직후의 초기 프레임에서, 제1 스테이지 내의 Q 노드 및 QB 노드의 전위 변화를 설명하기 위한 회로도들.7A to 7D are circuit diagrams for explaining the potential change of the Q node and the QB node in the first stage in the initial frame immediately after the driving power is applied.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

11 : 타이밍 콘트롤러 12 : 데이터 구동회로11: Timing Controller 12: Data Driving Circuit

13 : 게이트 구동회로 14 : 시스템 보드13 gate driving circuit 14 system board

15 : 모듈 전원부 16 : 액정표시패널15 module power supply unit 16 liquid crystal display panel

17 : 백라이트 유닛 100 : 노드 제어회로17: backlight unit 100: node control circuit

Claims (5)

다수의 게이트라인들과 다수의 데이터라인들이 교차되고, 이 교차 영역에 화소들이 매트릭스 형태로 배치된 액정표시패널; 및A liquid crystal display panel in which a plurality of gate lines and a plurality of data lines cross each other, and pixels are arranged in a matrix form in the crossing area; And 상기 게이트라인들에 각각 접속되는 다수의 스테이지들을 포함하여 게이트신호를 순차적으로 발생하는 게이트 쉬프트 레지스터를 구비하고;A gate shift register sequentially generating a gate signal including a plurality of stages each connected to the gate lines; 상기 스테이지들 각각은, 제1 및 제2 클럭신호 중 어느 하나의 입력단과 게이트신호의 출력단 사이에 접속되어 Q 노드의 전위에 따라 스위칭되는 풀업 TFT와, 저전위 전압의 입력단과 상기 게이트신호의 출력단 사이에 접속되어 QB 노드의 전위에 따라 스위칭되는 풀다운 TFT와, 상기 Q 노드 및 QB 노드의 전위를 제어하는 노드 제어회로를 포함하고;Each of the stages includes a pull-up TFT connected between an input terminal of any one of the first and second clock signals and an output terminal of the gate signal, and switched according to a potential of a Q node, an input terminal of a low potential voltage and an output terminal of the gate signal. A pull-down TFT connected between and switched according to the potential of the QB node, and a node control circuit for controlling the potentials of the Q node and the QB node; 구동 전원이 인가된 직후의 초기 프레임에서 게이트 스타트 펄스의 발생에 앞선 초기화 기간 동안, 상기 제1 및 제2 클럭신호에 의한 상기 노드 제어회로의 동작을 통해, 상기 Q 노드의 전위는 상기 풀업 TFT를 턴 오프 시킬 수 있는 레벨로 초기화되고, 상기 QB 노드의 전위는 상기 풀다운 TFT를 턴 온 시킬 수 있는 레벨로 초기화되는 것을 특징으로 하는 액정표시장치.During the initialization period prior to the generation of the gate start pulse in the initial frame immediately after the driving power is applied, the potential of the Q node causes the pull-up TFT to operate through the operation of the node control circuit by the first and second clock signals. And a potential of the QB node is initialized to a level capable of turning on the pull-down TFT. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2 클럭신호는, 상기 초기화 기간 동안 동일한 전압 레벨로 동기되고, 상기 초기화 기간 이후의 정상 동작기간에서 소정 기간만큼 위상차를 갖는 것을 특징으로 하는 액정표시장치.And the first and second clock signals are synchronized at the same voltage level during the initialization period and have a phase difference by a predetermined period in a normal operation period after the initialization period. 제 2 항에 있어서,The method of claim 2, 상기 노드 제어회로는,The node control circuit, 상기 제1 및 제2 클럭신호와 상기 게이트 스타트 펄스에 따라 제1 노드의 전위를 제어하는 제1, 제8, 및 제9 스위치 TFT;First, eighth, and ninth switch TFTs for controlling a potential of a first node according to the first and second clock signals and the gate start pulse; 상기 제1 및 제2 클럭신호 중 나머지 하나와 상기 제1 노드의 전위와 상기 게이트 스타트 펄스에 따라 상기 QB 노드의 전위를 제어하는 제2, 제5, 제6 및 제7 스위치 TFT; 및Second, fifth, sixth, and seventh switch TFTs for controlling the potential of the QB node according to the other one of the first and second clock signals, the potential of the first node, and the gate start pulse; And 상기 QB 노드의 전위와 상기 게이트 스타트 펄스에 따라 상기 Q 노드의 전위를 제어하는 제3 및 제4 스위치 TFT를 구비하는 것을 특징으로 하는 액정표시장치.And third and fourth switch TFTs for controlling the potential of the Q node according to the potential of the QB node and the gate start pulse. 제 3 항에 있어서,The method of claim 3, wherein 상기 초기화 기간 동안, During the initialization period, 상기 제2 및 제5 스위치 TFT는 턴 온 되어, 상기 제1 및 제2 클럭신호 중 나머지 하나의 입력단과 상기 QB 노드를 연결시키고;The second and fifth switch TFTs are turned on to connect the input terminal of the other of the first and second clock signals to the QB node; 상기 제3 스위치 TFT는 턴 온 되어, 상기 저전위 전압의 입력단과 상기 Q 노드를 연결시키는 것을 특징으로 하는 액정표시장치.And the third switch TFT is turned on to connect the input terminal of the low potential voltage and the Q node. 제 1 항에 있어서,The method of claim 1, 상기 액정표시패널은 상기 화소들이 형성되는 표시영역과, 상기 표시영역 바깥의 비 표시영역을 구비하고;The liquid crystal display panel includes a display area in which the pixels are formed, and a non-display area outside the display area; 상기 게이트 쉬프트 레지스터는 상기 비 표시영역에 형성되는 것을 특징으로 하는 액정표시장치.And the gate shift register is formed in the non-display area.
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