KR101364438B1 - 에너지선 반응형 내열성 점착시트를 이용한 반도체 장치의 제조방법 - Google Patents

에너지선 반응형 내열성 점착시트를 이용한 반도체 장치의 제조방법 Download PDF

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Abstract

본 발명은 에너지선 반응형 내열성 점착시트를 이용한 반도체 장치의 제조방법에 관한 것으로서, 보다 상세하게는 에너지선 반응형 내열성 점착시트가 장시간 고온에 노출되는 탑재 공정 이후에 부착되고(Post-tape 공정), 상기 에너지선 반응형 내열성 점착제층에 대한 에너지선 조사는 밀봉 단계가 완료된 후에 실시하여 가교 반응을 유도하여 금속제 리드 프레임과 밀봉 수지 표면에 잔류물이 남지 않고 박리가 가능하며, 에너지선 조사 전의 에너지선 반응형 내열성 점착시트의 높은 점착력 혹은 젖음성에 의하여 상기 점착시트와 금속제 리드 프레임 라미네이션이 용이하고, 점착제층의 높은 점착력과 젖음성에 의하여 밀봉 단계에서의 수지 누출을 우수하게 방지할 수 있는 등의 신뢰성 작업성이 우수한 에너지선 반응형 내열성 점착시트를 이용한 반도체 장치의 제조방법에 관한 것이다.

Description

에너지선 반응형 내열성 점착시트를 이용한 반도체 장치의 제조방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE USING A ENERGY RAY -RESPONSIVE HEAT-RESISTANT ADHESIVE SHEET}
본 발명은 에너지선 반응형 내열성 점착시트를 이용한 반도체 장치의 제조방법에 관한 것으로서, 보다 상세하게는 에너지선 반응형 내열성 점착시트가 장시간 고온에 노출되는 탑재 공정 이후에 부착되고(Post-tape 공정), 상기 에너지선 반응형 내열성 점착제층에 대한 에너지선 조사는 밀봉 단계가 완료된 후에 실시하여 가교 반응을 유도하여 금속제 리드 프레임과 밀봉 수지 표면에 잔류물이 남지 않고 박리가 가능하며, 에너지선 조사 전의 에너지선 반응형 내열성 점착시트의 높은 점착력 혹은 젖음성에 의하여 상기 점착시트와 금속제 리드 프레임 라미네이션이 용이하고, 점착제층의 높은 점착력과 젖음성에 의하여 밀봉 단계에서의 수지 누출을 우수하게 방지할 수 있는 등의 신뢰성 작업성이 우수한 에너지선 반응형 내열성 점착시트를 이용한 반도체 장치의 제조방법에 관한 것이다.
일반적으로, QFN(Quad Flat No Lead package)반도체는 리드단자가 패키지 내부에 장착된 형태의 반도체 제조기술 방법의 한 형태이다. QFN의 제조 방법으로서, 대체로 하기와 같은 방법이 알려져 있다.
먼저, 종래기술에 QFN의 제조 방법의 각 단계를 나타낸 도면인 도 1a 내지 도 1e로부터, 금속제 리드 프레임에 점착시트를 접착시켜 라미네이션하는 단계(도 1a), 금속제 리드 프레임 상에 반도체 칩을 탑재하는 단계(도 1b), 반도체 칩과 금속제 리드 프레임의 리드를 와이어를 통해 연결하는 단계(도 1c), 밀봉 수지에 의해 반도체 칩을 밀봉하는 단계(도 1d), 밀봉이 완료된 후 점착시트를 제거하는 단계(도 1e) 및 상기 밀봉된 구조물을 개별의 반도체 장치로 절단하는 단계를 통하여 개개의 단위 반도체를 제조하게 된다.
다음으로, 종래기술에 따른 따른 QFN의 제조 방법의 각 단계를 나타낸 도면인 도 2a 내지 도 2f로부터, 종래의 금속제 리드 프레임을 준비하는 단계(도 1a), 점착시트 없이 금속제 리드 프레임에 반도체 칩을 탑재하는 단계(도 2b), 점착시트 없이 반도체 칩과 금속제 리드 프레임의 리드를 와이어를 통하여 연결하는 단계(도 2c), 반도체 칩의 탑재와 와이어가 연결된 금속제 리드 프레임을 내열성 점착시트와 접착시키는 라미네이션 단계(도 2d), 밀봉 수지에 의해 반도체 칩을 밀봉하는 단계(도 2e), 밀봉이 완료된 후 내열성 점착시트를 제거하는 단계(도 2f)를 통하여 개개의 단위 반도체를 제조하게 된다.
상기에 서술된 바와 같이 일반적으로, QFN반도체 장치 제조 공정은 150℃ 내지 250℃사이의 고온을 포함하는데, 반도체 공정용 점착시트를 이용한 반도체 장치의 제조방법은 금속성 리드 프레임에 부착된 후, 170℃의 다이 접착 공정에서 2시간 이상, 200 ~ 250℃의 와이어본딩 공정에서 2시간 이상의 열 이력을 받게 되므로, 고온에서 높은 치수 안정성을 유지해야만 할 뿐만 아니라 밀봉 공정에서 밀봉 수지 압력에 의해 몰드 플래쉬와 같은 점착시트와 리드프레임간의 점착 불량이 발생해서는 안 되며, 마지막으로는 점착시트의 박리 시에는 금속성 리드 프레임에 잔류물이 없이 양호하게 박리되어야 하는 등, 매우 까다로운 고온공정특성을 만족시켜야 한다.
상기 기술된 공정에서 일반적으로 실리콘계 점착제와 열경화성 아크릴계 점착제가 사용된다. 그러나 실리콘계 점착제는 부착표면에 오염을 주거나 박리 시엔 실리콘 점착 잔류물을 남기는 문제점이 있고, 고온에서 실리콘 점착성분으로부터 발생된 기체성분은 리드프레임의 부착표면을 산화시키는 문제점이 있으며, 열 경화성 아크릴계 점착제는 내열성이 부족하기 때문에 내부응집력의 감소로 인한 점착 잔류물이 부착표면에 발생되는 문제점이 있다.
이러한 문제점을 해결하기 위하여 내열성 점착시트의 점착제층에 대해 한국 등록특허 제10-0910672호에서 아크릴계 점착수지에 에너지선 경화형 올리고머수지와 열경화성 점착제 수지를 포함하는 조액으로 코팅된 점착제층에 에너지선을 조사하여 가교반응을 유도하여 경화된 내열성을 갖는 내열성 점착시트를 형성하였다. 그러나 최근 패키지 크기가 줄어들고 공정온도가 상승하면서 다이어태치 공정과 와이어 본딩 공정에서 점착시트에 의한 와이어 본딩 능력 저하와 금속 리드 프레임의 변형에 의한 수율 저하의 문제점이 발생하고 있다.
이를 해결하기 위하여 한국 특허출원 제2012-0046013호에서는 고온에서 장시간 공정인 다이어태치 공정 및 와이어 본딩 공정에서는 점착시트를 사용하지 않음으로써 상기 문제점들을 해결하였으며, 반도체 칩과 금속제 리드 프레임의 리드를 와이어와 연결하는 공정 후에 내열성 점착시트를 라미네이션하여 밀봉 공정을 진행하고, 밀봉 완료 후 내열성 점착시트를 제거하는 포스트 테잎(Post-tape)을 적용한 공정이 제안되었다.
그러나, 제조 공정에서 에너지선에 의하여 가교가 완료된 내열성 점착시트는 금속 리드프레임 면과 밀봉 수지 면상에 잔류물을 남기지 않기 위하여 내열성을 향상시키면 금속 리드프레임과의 젖음성이 감소하여 밀봉 수지 공정에서 몰드 플래쉬 발생이 증가하며, 몰드 플래쉬 발생을 감소시키기 위하여 젖음성을 증가시키면 내열성이 감소하여 잔류물 발생이 증가하는 문제점이 있다.
한국 등록특허 제10-0910672호 한국 특허출원 제2012-0046013호
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 반도체 고온공정인 다이어태치 공정 및 와이어 본딩 공정 이 후에 반도체 점착시트가 롤 혹은 핫 프레스가 없이 금속성 리드프레임에 접합이 우수한 젖음성을 갖는 에너지선 반응형 내열성 점착시트를 이용한 반도체 장치의 제조방법을 제공하고자 하는 것이다.
또한 본 발명의 다른 목적은 상기 점착시트의 점착층에 미 경화된 에너지선 반응형 수지들이 잔류함으로써, 라미네이션 공정에서 높은 젖음성을 확보할 수 있어서 우수한 라미네이션 특성을 확보할 수 있으며, 몰드 플래쉬 발생을 현저히 감소시킬 수 있는 에너지선 반응형 내열성 점착시트를 이용한 반도체 장치의 제조방법을 제공하고자 하는 것이다.
또한 본 발명의 다른 목적은 밀봉 수지 공정이 완료된 후에 내열성 기재면을 통하여 에너지선을 조사하여 상기 미 경화된 에너지선 반응형 수지들의 경화를 유도하여, 점착시트 제거 공정에서 금속성 리드프레임 면과 밀봉 수지 면에 잔류물을 남기지 않는 에너지선 반응형 내열성 점착시트를 이용한 반도체 장치의 제조방법을 제공하고자 하는 것이다.
본 발명의 상기 및 다른 목적과 이점은 바람직한 실시예를 설명한 하기의 설명으로부터 보다 분명해 질 것이다.
상기 목적은, (a) 금속제 리드 프레임을 준비하는 공정과, (b) 상기 금속제 리드 프레임에 반도체 칩을 탑재하는 공정과, (c) 상기 반도체 칩과 상기 금속제 리드 프레임의 리드를 와이어를 통하여 연결하는 공정과, (d) 상기 반도체 칩의 탑재와 와이어가 연결된 상기 금속제 리드 프레임을 에너지 투과가 가능한 내열성 기재와 상기 내열성 기재의 적어도 한 면에 코팅된 에너지선 반응형 내열성 점착제층을 포함하는 에너지선 반응형 내열성 점착시트와 접착시키는 라미네이션 공정과, (e) 밀봉 수지에 의해 상기 반도체 칩을 밀봉하는 공정과, (f) 밀봉이 완료된 후 상기 내열성 기재 면으로 에너지선을 조사하여 상기 에너지선 반응형 내열성 점착제층을 경화시키는 공정과, (g) 상기 에너지선 반응형 내열성 점착제층의 경화가 완료된 후 상기 에너지선 반응형 내열성 점착시트를 제거하는 공정을 포함하는 것을 특징으로 하는 에너지선 반응형 내열성 점착시트를 이용한 반도체 장치의 제조방법에 의해 달성된다.
여기서, 상기 내열성 기재는 200 ~ 450nm 파장 영역의 에너지선 투과도가 20% ~ 100%인 것을 특징으로 한다.
바람직하게는, 상기 내열성 기재의 열 수축율은 150℃ 오븐에서 30분 처리 후 필름 진행 방향으로 0~5%, 필름 진행 방향에 수직으로 0~5%인 것을 특징으로 한다.
바람직하게는, 상기 내열성 기재의 두께는 10 ~ 100㎛인 것을 특징으로 한다.
바람직하게는, 상기 내열성 기재는 폴리에스터, 투명 폴리이미드, 폴리아미드, 폴리에테르술폰, 폴리페닐렌설파이드, 폴리에테르케톤, 폴리에테르에테르케톤, 프리아세틸셀룰로스, 폴리에테르아미드, 폴리에틸렌나프탈레이트, 폴리프로필렌 및 폴리카보네이트 중에서 적어도 하나의 필름인 것을 특징으로 한다.
바람직하게는, 상기 에너지선 반응형 내열성 점착제층은 에너지선 경화형 올리고머 수지, 에너지선 개시제, 열경화성 아크릴-고무계 점착제 수지 또는 아크릴 점착제 수지 또는 고무계 점착제 수지 및 열 경화제를 포함하는 조액으로 코팅된 것을 특징으로 한다.
바람직하게는, 상기 에너지선 경화형 올리고머 수지의 사용양은 상기 열경화성 아크릴-고무계 점착제 수지 또는 아크릴 점착제 수지 또는 고무계 점착제 수지 100중량에 대해 0.01 내지 30 중량부인 것을 특징으로 한다.
바람직하게는, 상기 열경화성 아크릴-고무계 점착제 수지 또는 아크릴 점착제 수지 또는 고무계 점착제 수지의 중량평균분자량은 30,000 내지 2,000,000인 것을 특징으로 한다.
바람직하게는, 상기 에너지선 반응형 내열성 점착제층의 상기 에너지선 개시제는 반응하는 에너지선의 파장대를 고려한 설게 목적에 따라 1종 또는 2종 이상 혼합 사용하되, 상기 에너지선 개시제의 사용량은 상기 에너지선 경화형 올리고머 수지 100중량에 대해 0.01 내지 20중량부인 것을 특징으로 한다.
바람직하게는, 상기 에너지선 반응형 내열성 점착시트는 상기 에너지선 반응형 내열성 점착제층의 젖음성에 의하여 접착되되, 동박에 접착한 후 10분간 방치한 후 에너지선 조사 전 50 gf/in 내지 1,000gf/in의 점착력을 갖는 것을 특징으로 한다.
바람직하게는, 상기 에너지선 반응형 내열성 점착시트는 상기 에너지선 반응형 내열성 점착제층의 젖음성에 의하여 접착되되, 동박에 접착한 후 10분간 방치한 후 에너지선 조사 후 0 gf/in 내지 100 gf/in의 점착력을 갖는 것을 특징으로 한다.
본 발명에 따르면, 에너지선 투과가 가능한 내열성 기재를 사용하여 반도체 고온공정인 와이어 본딩 공정 이후에 라미네이션되는 반도체 공정용 점착시트에서 에너지선 조사 전에 높은 젖음성을 유지하여, 라미네이션 공정에서 라미네이션 불량을 최소화할 수 있으며, 밀봉 공정에서는 수지 누출을 우수하게 방지할 수 있을 뿐만 아니라, 박리 시에는 에너지선을 조사하여 점착력을 떨어뜨려 금속성 리드프레임 및 밀봉 수지 표면에 잔류물을 남기지 않는 에너지선 반응형 내열성 점착시트로 인하여 라미네이션 특성이 우수하며, 밀봉 수지 유출을 급격하게 낮출 수 있는 등의 효과를 가진다.
도 1a 내지 도 1e는 종래기술에 따른 QFN의 제조 방법의 각 단계를 나타낸 도면이다.
도 2a 내지 도 2f는 종래기술에 또 따른 QFN의 제조 방법의 각 단계를 나타낸 도면이다.
도 3a 내지 도 3g는 본 발명에 따른 QFN의 제조 방법의 각 단계를 나타낸 도면이다.
도 4는 도 1, 도 2 및 도 3의 제조방법을 비교한 도면이다.
이하, 본 발명의 실시예와 도면을 참조하여 본 발명을 상세히 설명한다. 이들 실시예는 오로지 본 발명을 보다 구체적으로 설명하기 위해 예시적으로 제시한 것일 뿐, 본 발명의 범위가 이들 실시예에 의해 제한되지 않는다는 것은 당업계에서 통상의 지식을 가지는 자에 있어서 자명할 것이다.
도 3a 내지 도 3g는 본 발명에 따른 QFN의 제조 방법의 각 단계를 나타낸 도면이고, 도 4는 도 1, 도 2 및 도 3의 제조방법을 비교한 도면이다. 본 발명에 따른 에너지선 반응형 내열성 점착시트를 이용한 반도체 장치의 제조방법은, 도 3 및 도 4를 참조하면, (a) 금속제 리드 프레임을 준비하는 공정(도 3a)과, (b) 상기 금속제 리드 프레임에 반도체 칩을 탑재하는 공정(도 3b)과, (c) 상기 반도체 칩과 상기 금속제 리드 프레임의 리드를 와이어를 통하여 연결하는 공정(도 3c)과, (d) 상기 반도체 칩의 탑재와 와이어가 연결된 상기 금속제 리드 프레임을 에너지 투과가 가능한 내열성 기재와 상기 내열성 기재의 적어도 한 면에 코팅된 에너지선 반응형 내열성 점착제층을 포함하는 에너지선 반응형 내열성 점착시트와 접착시키는 라미네이션 공정(도 3d)과, (e) 밀봉 수지에 의해 상기 반도체 칩을 밀봉하는 공정(도 3e)과, (f) 밀봉이 완료된 후 상기 내열성 기재 면으로 에너지선을 조사하여 상기 에너지선 반응형 내열성 점착제층을 경화시키는 공정(도 3f)과, (g) 상기 에너지선 반응형 내열성 점착제층의 경화가 완료된 후 상기 내열성 점착시트(도 3g)를 제거하는 공정을 포함하는 것을 특징으로 한다.
본 발명에서 사용된 내열성 점착시트는 상술한 에너지선 반응형 내열성 점착시트를 사용한 것에 특징이 있고, 또한 본 발명에서는 종래와 달리 에너지선 투과가 가능한 내열성 기재를 사용하여 반도체 고온공정인 와이어 본딩 공정 이후에 라미네이션되는 반도체 공정용 점착시트에서 에너지선 조사 전에 높은 젖음성을 유지하여, 라미네이션 공정에서 라미네이션 불량을 최소화할 수 있으며, 밀봉 공정에서는 수지 누출을 우수하게 방지할 수 있을 뿐만 아니라, 박리 시에는 에너지선을 조사하여 점착력을 떨어뜨려 금속성 리드프레임 및 밀봉 수지 표면에 잔류물을 남기지 않는 에너지선 반응형 내열성 점착시트로 인하여 라미네이션 특성이 우수하며, 몰드 플래쉬 발생을 급격하게 낮출 수 있는 등의 효과를 가진다.
상기 에너지선 반응형 내열성 점착시트는 에너지선 투과 가능한 내열성 기재와 상기 내열성 기재의 적어도 한 면에 코팅된 에너지선 반응형 내열성 점착제층을 포함하되, 상기 에너지선 반응형 내열성 점착제층은 에너지선 경화형 올리고머 수지, 에너지선 개시제, 열경화성 아크릴-고무계 점착제 수지 또는 아크릴 점착제 수지 또는 고무계 점착제 수지 및 열 경화제를 포함하는 조액으로 코팅되어 형성된 것이다.
본 발명에 따른 에너지선 반응형 내열성 점착시트의 상기 에너지선 투과가 가능한 내열성 기재는 폴리에스터, 투명 폴리이미드, 폴리아미드, 폴리에테르술폰, 폴리페닐렌설파이드, 폴리에테르케톤, 폴리에테르에테르케톤, 프리아세틸셀룰로스, 폴리에테르아미드, 폴리에틸렌나프탈레이트, 폴리프로필렌 및 폴리카보네이트 중에서 적어도 하나의 필름인 것을 특징으로 한다.
또한 상기 에너지선 투과가 가능한 내열성 기재는 밀봉 공정 이후에 에너지선이 내열성 기재를 투과하여 상기 에너지선 반응형 내열성 점착제층의 에너지선 경화를 유도하여야 하므로 200 ~ 450nm 파장 영역의 에너지선 투과도가 20% ~ 100%인 것이 바람직하다. 상기 파장 영역에서 에너지선 투과가 20%미만일 경우에는 상기 점착제층의 에너지선 경화도가 떨어지게 되어 상기 점착시트 박리 시에 금속성 리드프레임과 밀봉 수지면에 잔유물이 남아 불량이 발생하게 되어 수율이 저하되는 문제가 발생하게 된다.
또한 상기 에너지선 투과가 가능한 내열성 기재의 열 수축율은 150℃오븐에서 30분 처리 후 필름 진행 방향으로 0~5%, 필름 진행 방향에 수직으로 0~5%인 것이 바람직하다. 상기 내열성 기재의 열 수축율이 5%를 초과하면 고온의 밀봉 공정에서 뒤틀림이 발생하게 되어 밀봉 수지의 누출을 야기하게 된다.
또한 상기 에너지선 투과가 가능한 내열성 기재의 두께는 10 ~ 100㎛인 것이 바람직하다.
또한, 상기 에너지선 반응형 내열성 점착제층의 상기 에너지선 경화형 올리고머 수지는 우레탄계 아크릴레이트, 폴리에테르 및 폴리에스터 아크릴레이트, 에폭시 아크릴레이트, 그리고 아크릴릭 아크릴레이트 등이 있으며, 아크릴계 이외에 분자 말단에 아리리 그룹을 가진 티올 부가형 수지, 광-양이온성 중합형 수지, 신나오일-함유 중합체, 이다조 아니노-노블락 수지가 있다. 또한, 고 에너지선에 반응성인 중합체는 에폭시화 폴리부타디엔, 불포화 폴리에스테르, 폴리글리시딜메트아크릴레이트, 폴리아크릴아미드 및 폴리비닐 실록산을 포함한다. 이러한 에너지선 경화성 올리고머 수지가 사용되는 경우는 전술된 모체 물질이 항상 필수적이지는 않다. 상기 수지들의 반응하는 관능기는 2 내지 10개가 바람직하며, 2 내지 6개가 더욱 바람직하다. 또한, 이들 아크릴계 올리고머 수지의 중량평균분자량은 300 내지 8,000이 바람직하다. 상기 수지들은 에너지선 개시제와 함께 반응하여 점착제층에 내부 응집력을 부여할 수 있도록 설계할 수 있다. 따라서 밀봉 수지 공정 이후에 에너지선을 조사하여 잔류물을 형성하지 않는 점착제층을 얻을 수 있다.
그리고 상기 에너지선 반응형 내열성 점착제층의 상기 에너지선 경화형 올리고머 수지는 설계의 목적에 따라 1종 또는 2종 이상 혼합하여 사용하고, 상기 에너지선 경화형 올리고머 수지의 사용양은 상기 열경화성 아크릴-고무계 점착제 수지 또는 아크릴 점착제 수지 또는 고무계 점착제 100중량에 대해 0.01 내지 30 중량부인 것이 바람직하다.
또한, 상기 열경화성 아크릴-고무계 점착제 수지 또는 아크릴 점착제 수지 또는 고무계 점착제 수지의 중량평균분자량은 30,000 내지 2,000,000인 것이 바람직하다. 상기 중량평균분자량이 30,000 미만일 경우에는 기본적인 내열성이 부족하며, 중량평균분자량이 2,000,000을 초과하면 고분자가 커져서 효율적인 경화 반응을 진행하기 어려워 경화도가 저하되기 때문에 잔류물이 발생하게 되는 문제점이 발생한다.
또한, 상기 에너지선 반응형 내열성 점착제층의 상기 에너지선 개시제는 반응하는 에너지선의 파장대를 고려한 설게 목적에 따라 1종 또는 2종 이상 혼합 사용하고, 상기 에너지선 개시제의 사용량은 상기 에너지선 경화형 올리고머 수지 100중량에 대해 0.01 내지 20 중량부 인 것이 바람직하다.
또한 본 발명에 따른 점착시트는 상기 내열성 점착제층의 젖음성에 의하여 접착되며, 동박에 접착한 후 10분간 방치한 후 에너지선 조사 전 50 gf/in 내지 1,000gf/in의 점착력을 갖고 또한 동박에 접착한 후 10분간 방치한 후 에너지선 조사 후 0 gf/in 내지 100 gf/in의 점착력을 갖는 것을 특징으로 한다. 즉 본 발명에 사용되는 상기 에너지선 반응형 내열성 점착시트는 롤 또는 핫 프레스 방식 없이 단지 상기 내열성 점착제층의 젖음성에 의하여 접착된다는 것에 그 특징이 있다.
다음으로 본 발명에 사용되는 상기 에너지선 반응형 내열성 점착시트를 형성하는 방법에 대해 설명한다.
본 발명에 따른 에너지선 반응형 내열성 점착시트의 제조방법은 특별하게 한정되어 있지는 않지만, 에너지선 경화형 아크릴계 올리고머 수지와 열경화성 점착수지 그리고 이들을 경화시키는 에너지선 개시제 및 열경화제 성분을 포함한 점착제 조성물을 용매와 함께 제조한다. 상기 점착제 조성물은 설계목적에 따른 점도로 제조하여, 이것을 직접 에너지선 투과가 가능한 내열성 기재에 코팅 및 건조 공정을 통해 점착제층을 형성하는 캐스팅법과 상기 점착제를 이형필름 위에 코팅 및 건조시켜 점착제층을 형성하여 내열성 기재에 라미네이션을 한 뒤, 전사시키는 전사법을 활용하여 제조하는 방법들이 있다. 이 때, 점착제층의 코팅 두께는 1㎛ 내지 50㎛가 바람직하며, 3㎛ 내지 25㎛가 더욱 바람직하다.
하기 실시예로서 본 발명을 보다 상세히 설명하나, 본 발명은 이에 제한되는 것은 아니다.
[실시예 1]
분자량이 약 50만이며, 측쇄에 수산기를 갖는 아크릴-고무계 공중합체 점착제 100 중량부에 대하여, 메틸에틸케톤(MEK) 50 중량부를 투입하고 1시간 교반한다. 이후 에너지선 경화형 아크릴계 올리고머인 페닐노블락아크릴레이트(Phenyl novolacacrylate) 2중량부를 투입하고 1시간 교반하고, 이소시아네이트 열경화제 3중량부를 투입하여 1시간 추가 교반한다. 마지막으로 광개시제 다이페닐(2,4,6-트리메틸벤조일)포스핀 옥사이드 0.5 중량부를 투입하여 1시간 교반하여 에너지선 경화형 점착제 조성물을 수득한다. 상기 점착제 조성물을 38 ㎛의 폴리에틸렌 나프탈레이트 필름(TEIJIN PEN film)에 도포하여, 130℃에서 3분간 건조한 후 38㎛의 PET이형필름(도레이첨단소재 주식회사, XD5BR)을 합지한 후 45℃에서 48시간 숙성하여 6 ㎛의 점착제층을 갖는 점착시트를 형성하였다.
[실시예 2]
상기 실시예 1과 같이 제조된 점착제 조성물을 50㎛의 폴리에틸렌 테레프탈레이트 필름(도레이첨단소재 주식회사, XG300)에 도포하여, 130℃에서 3분간 건조한 후 38㎛의 PET 이형필름(도레이첨단소재 주식회사, XD5BR)을 합지한 후 45℃에서 48시간 숙성하여 6 ㎛의 점착제층을 갖는 점착시트를 형성하였다.
[비교예 1]
상기 실시예 1과 같이 제조된 점착제 조성물을 25㎛의 폴리이미드 필름(SKC Kolon, LN100)에 도포하여, 130℃에서 3분간 건조한 후 38㎛의 PET이형필름(도레이첨단소재 주식회사, XD5BR)을 합지한 다음 45℃에서 48시간 숙성하여 6㎛의 점착제층을 갖는 점착시트를 형성하였다.
[비교예 2]
상기 실시예 1과 같이 제조된 점착제 조성물을 25㎛의 폴리이미드 필름(SKC Kolon, LN100)에 도포하여, 130℃에서 3분간 건조한 후 에너지선 경화를 진행한 후 38㎛의 PET이형필름(도레이첨단소재 주식회사, XD5BR)을 합지한 다음 45℃에서 48시간 숙성하여 6㎛의 점착제층을 갖는 점착시트를 형성하였다.
[ 비교예 3]
상기 실시예 1과 같이 제조된 점착제 조성물을 38㎛의 폴리에틸렌 나프탈레이트 필름(TEIJIN PEN film)에 도포하여, 130℃에서 3분간 건조한 후 에너지선 경화를 진행한 후 38㎛의 PET이형필름(도레이첨단소재 주식회사, XD5BR)을 합지한 다음 45℃에서 48시간 숙성하여 6㎛의 점착제층을 갖는 점착시트를 형성하였다.
[비교예 4]
상기 실시예 1과 같이 제조된 점착제 조성물을 50㎛의 폴리에틸렌 테레프탈레이트 필름(도레이첨단소재 주식회사, XG300)에 도포하여, 130℃에서 3분간 건조한 후 에너지선 경화를 진행한 후 38㎛의 PET이형필름(도레이첨단소재 주식회사, XD5BR)을 합지한 다음 45℃에서 48시간 숙성하여 6 ㎛의 점착제층을 갖는 점착시트를 형성하였다.
[비교예 5]
시중에 판매되고 있는 실리콘 점착제 100 중량부와 다이메틸 실록산 Gum 100중량부와 톨루엔 130중량부가 용해되어 있는 혼합물에 톨루엔 200중량부를 투입하여 600 내지 650rpm으로 10분간 교반한 후 100% 활성 고형 실리콘 가교제 0.86 중량부를 투입하여 600 내지 650rpm으로 3분간 추가 교반한다. 그 후 백금 촉매 및 비닐 기능기 실리콘 중합체의 혼합물 0.3중량부를 추가 투입하여 600 내지 650rpm으로 3분간 추가 교반하여 실리콘 점착체 조성물을 수득한다. 상기 실리콘 점착제 조성물을 25㎛의 폴리이미드 필름(SKC Kolon, LN100)에 도포하고 건조한 후 50㎛의 불소처리된 PET 이형필름(세인트 고벤, 8322)을 합지하여 6㎛의 점착제층을 갖는 실리콘 점착제를 갖는 점착테이프를 제조하였다.
[비교예 6]
상기 비교예 1과 같이 실리콘 점착제 조성물을 실리콘 프라이머 전 처리를 진행한 25㎛의 폴리이미드 필름(SKC Kolon, LN100)에 도포하고 건조한 후 50㎛의 불소처리된 PET 이형필름(세인트 고벤, 8322)을 합지하여 6㎛의 점착제층을 갖는 실리콘 점착제를 갖는 점착테이프를 제조하였다.
상기 실시예들 및 비교예들에서 제조된 점착시트 내지 테이프를 사용하여 다음과 같은 실험예를 통해 물성을 측정하고 그 결과를 다음 표 1에 나타내었다.
[실험예]
[실험예 1: 상온 박리력 측정법]
점착시트를 1 in(2.54cm) x 15 cm(가로x세로)로 준비하고, 피착제로 사용할 동박(미쯔이: 3EC-THE-AT)의 표면을 아세톤으로 세척한 후, 동박과 점착테이프를 2kg 고무롤러로 2회 왕복 문질러 적층시켰다. 이후 20분간 방치 후 샘플들을 300mm/min의 속도로 180°박리력을 측정하였다.
[실험예 2: 에너지선 조사 후 박리력 측정법]
점착시트를 1 in(2.54cm) x 15 cm(가로x세로)로 준비하고, 피착제로 사용할 동박(미쯔이: 3EC-THE-AT)의 표면을 아세톤으로 세척한 후, 동박과 점착테이프를 2kg 고무롤러로 2회 왕복 문질러 적층시켰다. 이후 20분간 방치 후 내열 기재면에서 에너지선을 조사한 후에 10분간 방치 후 샘플들을 300mm/min의 속도로 180°박리력을 측정하였다.
[실험예 3: 라미네이션 특성 테스트]
반도체 칩의 탑재공정이 끝난 금속제 리드 프레임의 한 면에 Roll 또는 핫 프레스 없이 Dambar press(반도체 칩의 탑재가 되지 않은 옆면을 눌러서 접착하는 방식)를 통하여 금속제 리드 프레임에 접착시킨 후, 180℃ oven에서 3분간 프리 큐어시킨 후, 점착시트와 금속성 리드 프레임 면 사이의 기포 발생 유무를 현미경으로 관찰하여 라미네이션 특성을 다음의 평가기준에 따라 평가하였다.
○ : 잔류물 없음
△ : 패키지 1000개당 잔류물 3개 이하
Χ : 패키지 1000개당 잔류물 3개 이상
- : 평가불가
[실험예 4: 잔류물 확인테스트]
반도체 칩의 탑재공정이 끝난 금속제 리드 프레임의 한 면에 Roll 또는 핫 프레스 없이 Dambar press(반도체 칩의 탑재가 되지 않은 옆면을 눌러서 접착하는 방식)를 통하여 금속제 리드 프레임에 접착시킨 후, 180℃ oven에서 3분간 프리 큐어시킨 후, 180℃에서 3분간 봉지수지를 밀봉한 다음 에너지선을 조사한 후에 1시간 방치한다. 그런 다음 점착시트를 제거하고 금속제 리드 프레임의 점착시트가 제거된 면을 현미경으로 관찰하여 점착제 성분이 잔류하는지 여부를 확인하여 다음의 평가기준에 따라 평가하였다.
○ : 잔류물 없음
△ : 패키지 1000개당 잔류물 3개 이하
Χ : 패키지 1000개당 잔류물 3개 이상
- : 평가불가
[실험예 5: 수지누설 테스트]
상기 실험예 4에서 리드 프레임 면과 점착테이프 면을 현미경으로 관찰하여 봉지수지가 누설되어 부착되어 있는 패키지 개수를 수지누설의 발생 개수로서 검출하여 다음의 평가기준에 따라 평가하였다.
○ : 패키지 1000개당 수지누설 1개 이하
△ : 패키지 1000개당 수지누설 1 ~ 5개
Χ : 패키지 1000개당 수지누설 5개 초과
- : 평가불가
점착력(gf/in) 라미네이션 특성테스트 잔류물
테스트		 수지누설
테스트
상온 에너지선 조사 후
실시예 1 243 12 ○ ○ ○
실시예 2 265 15 ○ ○ ○
비교예 1 259 234 ○ X ○
비교예 2 14 15 X ○ X
비교예 3 14 12 X ○ X
비교예 4 15 13 X ○ X
비교예 5 58 58 △ X △
비교예 6 60 60 △ △ △
상기 표 1에서 확인할 수 있는 바와 같이, 본 발명에 따른 실시예 1 내지 2에서 설계한 점착 조성물과 에너지선 투과가 가능한 내열성 기재를 이용하여 제작된 점착시트를 밀봉 공정 이후에 에너지선을 조사하여 박리하게 되면 라미네이션 특성이 우수하고, 잔류물이 없으며, 수지 누설을 효과적으로 막을 수 있는 반도체 공정용 점착시트로서 매우 우수한 특성을 보임을 확인할 수 있다.
그러나, 에너지선을 투과하지 못하는 기재를 사용한 비교예 1(폴리이미드 필름(SKC Kolon, LN100)은 YELLOW 색을 가지고 200~450nm의 에너지선을 투과하지 못함)은 밀봉 공정 이후에 에너지선을 조사할 때 점착제층의 경화가 유도되지 못하여 점착력이 그대로 유지가 되어 다량의 잔류물이 발생하게 된다.
또한, 비교예 2, 3, 4에서 확인할 수 있는 바와 같이 실시예 1, 2에서 설계된 점착 조성물을 시트 형성 단계에서 에너지선 경화를 진행할 경우 라미네이션 특성이 저하되어 금속성 리드프레임과 충분히 접착하지 못하고 이로 인하여 다량의 수지 누설이 발생하게 된다.
또한, 비교예 5,6에서 확인할 수 있는 바와 같이, 실리콘 점착테이프의 경우 프리 큐어 공정을 거친 후에도 점착력 변화가 크지 않다. 이로 인하여 수지 누설을 방지하기 위해서 초기부터 높은 점착력이 유지되는데, 이는 재작업을 어렵게 한다. 이로 인하여 와이어 본딩 공정까지 완료된 금속제 리드프레임의 로스를 발생시켜 공정 비용의 상승시키는 문제점이 있으며, 결국 수지누설도 완전하게 막지 못하게 된다. 또한 실리콘 프라이머 처리를 하지 않은 경우에는 다량의 잔류물도 발생하게 되는 문제점이 있다.
본 명세서에서는 본 발명자들이 수행한 다양한 실시예와 분석실험 가운데 몇 개를 예만을 들어 설명하는 것이나 본 발명의 기술적 사상은 이에 한정하거나 제한되지 않고, 당 업자의 제작환경에 의해 변형되어 다양하게 실시될 수 있음은 물론이다.
1 : 내열성 점착제층 2 : 내열성 기재층
3 : 내열성 점착시트 4 : 금속 표면을 갖는 리드프레임
5 : 반도체 칩 6 : 접착제
7 : 와이어 8 : 밀봉 수지
9 : 에너지선 반응형 내열성 점착제층
10 : 내열성 기재층
11 : 에너지선 반응형 내열성 점착시트

Claims (11)

  1. 에너지선 반응형 내열성 점착시트를 이용한 반도체 장치의 제조방법에 있어서,
    (a) 금속제 리드 프레임을 준비하는 공정과,
    (b) 상기 금속제 리드 프레임에 반도체 칩을 탑재하는 공정과,
    (c) 상기 반도체 칩과 상기 금속제 리드 프레임의 리드를 와이어를 통하여 연결하는 공정과,
    (d) 상기 반도체 칩의 탑재와 와이어가 연결된 상기 금속제 리드 프레임을 에너지 투과가 가능한 내열성 기재로서 200 ~ 450nm 파장 영역의 에너지선 투과도가 20% ~ 100%인 내열성 기재와 상기 내열성 기재의 적어도 한 면에 코팅된 에너지선 반응형 내열성 점착제층을 포함하는 에너지선 반응형 내열성 점착시트와 접착시키는 라미네이션 공정과,
    (e) 밀봉 수지에 의해 상기 반도체 칩을 밀봉하는 공정과,
    (f) 밀봉이 완료된 후 상기 내열성 기재 면으로 에너지선을 조사하여 상기 에너지선 반응형 내열성 점착제층을 경화시키는 공정과,
    (g) 상기 에너지선 반응형 내열성 점착제층의 경화가 완료된 후 상기 에너지선 반응형 내열성 점착시트를 제거하는 공정을 포함하는 것을 특징으로 하는, 에너지선 반응형 내열성 점착시트를 이용한 반도체 장치의 제조방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 내열성 기재의 열 수축율은 150℃ 오븐에서 30분 처리 후 필름 진행 방향으로 0~5%, 필름 진행 방향에 수직으로 0~5%인 것을 특징으로 하는, 에너지선 반응형 내열성 점착시트를 이용한 반도체 장치의 제조방법.
  4. 제1항에 있어서,
    상기 내열성 기재의 두께는 10 ~ 100㎛인 것을 특징으로 하는, 에너지선 반응형 내열성 점착시트를 이용한 반도체 장치의 제조방법.
  5. 제1항에 있어서,
    상기 내열성 기재는 폴리에스터, 투명 폴리이미드, 폴리아미드, 폴리에테르술폰, 폴리페닐렌설파이드, 폴리에테르케톤, 폴리에테르에테르케톤, 프리아세틸셀룰로스, 폴리에테르아미드, 폴리에틸렌나프탈레이트, 폴리프로필렌 및 폴리카보네이트 중에서 적어도 하나의 필름인 것을 특징으로 하는, 에너지선 반응형 내열성 점착시트를 이용한 반도체 장치의 제조방법.
  6. 제1항에 있어서,
    상기 에너지선 반응형 내열성 점착제층은 에너지선 경화형 올리고머 수지, 에너지선 개시제, 열경화성 아크릴-고무계 점착제 수지 또는 아크릴 점착제 수지 또는 고무계 점착제 수지 및 열 경화제를 포함하는 조액으로 코팅된 것을 특징으로 하는, 에너지선 반응형 내열성 점착시트를 이용한 반도체 장치의 제조방법.
  7. 제6항에 있어서,
    상기 에너지선 경화형 올리고머 수지의 사용양은 상기 열경화성 아크릴-고무계 점착제 수지 또는 아크릴 점착제 수지 또는 고무계 점착제 수지 100중량에 대해 0.01 내지 30 중량부인 것을 특징으로 하는, 에너지선 반응형 내열성 점착시트를 이용한 반도체 장치의 제조방법.
  8. 제6항에 있어서,
    상기 열경화성 아크릴-고무계 점착제 수지 또는 아크릴 점착제 수지 또는 고무계 점착제 수지의 중량평균분자량은 30,000 내지 2,000,000인 것을 특징으로 하는, 에너지선 반응형 내열성 점착시트를 이용한 반도체 장치의 제조방법.
  9. 제6항에 있어서,
    상기 에너지선 반응형 내열성 점착제층의 상기 에너지선 개시제는 반응하는 에너지선의 파장대를 고려한 설게 목적에 따라 1종 또는 2종 이상 혼합 사용하되, 상기 에너지선 개시제의 사용량은 상기 에너지선 경화형 올리고머 수지 100중량에 대해 0.01 내지 20중량부인 것을 특징으로 하는, 에너지선 반응형 내열성 점착시트를 이용한 반도체 장치의 제조방법.
  10. 제1항 및 제3항 내지 제9항 중 어느 한 항에 있어서,
    상기 에너지선 반응형 내열성 점착시트는 상기 에너지선 반응형 내열성 점착제층의 젖음성에 의하여 접착되되, 동박에 접착한 후 10분간 방치한 후 에너지선 조사 전 50 gf/in 내지 1,000gf/in의 점착력을 갖는 것을 특징으로 하는, 에너지선 반응형 내열성 점착시트를 이용한 반도체 장치의 제조방법.
  11. 제1항 및 제3항 내지 제9항 중 어느 한 항에 있어서,
    상기 에너지선 반응형 내열성 점착시트는 상기 에너지선 반응형 내열성 점착제층의 젖음성에 의하여 접착되되, 동박에 접착한 후 10분간 방치한 후 에너지선 조사 후 0 gf/in 내지 100 gf/in의 점착력을 갖는 것을 특징으로 하는, 에너지선 반응형 내열성 점착시트를 이용한 반도체 장치의 제조방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007242698A (ja) * 2006-03-06 2007-09-20 Nitto Denko Corp 半導体装置の製造方法
KR101008055B1 (ko) * 2009-02-26 2011-01-14 도레이첨단소재 주식회사 전자부품 제조용 점착테이프 및 이를 이용한 반도체 장치의제조방법
KR20110087547A (ko) * 2010-01-26 2011-08-03 도레이첨단소재 주식회사 내열성 점착시트를 이용한 반도체 장치의 제조방법
JP2012182392A (ja) 2011-03-02 2012-09-20 Nitto Denko Corp 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007242698A (ja) * 2006-03-06 2007-09-20 Nitto Denko Corp 半導体装置の製造方法
KR101008055B1 (ko) * 2009-02-26 2011-01-14 도레이첨단소재 주식회사 전자부품 제조용 점착테이프 및 이를 이용한 반도체 장치의제조방법
KR20110087547A (ko) * 2010-01-26 2011-08-03 도레이첨단소재 주식회사 내열성 점착시트를 이용한 반도체 장치의 제조방법
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