KR101333978B1 - 고상 발광 소자용 픽셀 구조 - Google Patents

고상 발광 소자용 픽셀 구조 Download PDF

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Abstract

발광 소자는 기판 상에 증착된 활성층 구조를 포함하는데, 상기 활성층 구조는 발광 중심체들을 가지는 하나 이상의 활성층들, 예를 들어, 반도체 나노 입자들을 가지는 넓은 밴드갭 물질을 가진다. 상기 활성층 구조로부터 실질적인 광 추출을 위하여, 투명 전극이 상기 활성층 구조의 상부에 배치되고 기저 전극이 상기 기판의 하부에 배치된다. 상기 활성층 구조의 최상층보다 높은 전도도를 가지는 전이층들은, 상기 상부의 투명 전극과 상기 활성층 구조 사이 및 상기 활성층 구조와 상기 기판 사이에 위치하는 콘택 영역들에서 형성된다. 따라서 상기 활성층 구조에 연관되는 고전기장 영역들이 뒤로 이동하여 콘택 영역들로부터 멀어짐으로써, 상기 투명 전극, 상기 활성층 구조 및 상기 기판 사이에 흐르는 소정의 전류를 생성하는데 필요한 전기장의 크기를 감소시키고, 더 큰 전기장들이 인가되는 경우의 부정적인 관련 효과들을 감소시킨다.
발광 소자, 활성층, 버퍼층, 전이층

Description

고상 발광 소자용 픽셀 구조{Pixel structure for a solid state light emitting device}
[관련 출원에 대한 참조]
본 발명은 본원에 참조 병합된 2005년 12월 28일에 출원된 미국특허출원번호 제60/754,185호로부터 우선권을 주장한다.
[기술 분야]
본 발명은 발광 소자들에 관한 것이며, 더욱 상세하게는 실용적인(practical) 고상 발광 소자들을 제공하는 발광 소자들용 픽셀 구조들에 관한 것이다.
조명 및 프로젝션(projection)을 위한 조명 시스템들을 만드는 데에, 광원의 형상을 맞춤식 제작할 수 있다는 것은 대단한 이점이 있는데, 이는 광원 및 조명 시스템의 광학 성분들의 형상이 결과적으로 얻는 광 빔(beam)을 정확하게 형상화하는 수단을 제공하기 때문이다. Yatsuda 등의 2005년 4월 28일에 공개된 미국공개특허번호 제2005/088853호, 발명의 명칭 "Vehicle Lamp"과, Yashshi Yatsuda 등의 2005년 2월 24일에 공개된 미국공개특허번호 제2005/041434호, 발명의 명칭 "Light Source and Vehicle Lamp"에 개시된 바와 같이, 최종 결과로서 얻은 광 빔의 형상 은 조명 시스템의 중요한 측면이며, 특히 자동차 산업의 경우에 고상(solid-state) 전조등의 제작에 있어서 중요한 측면이다. 동작의 원리는 적절한 광학과 결합될 때 광 분포 패턴을 생성할 수 있는 방출 형상(emission shape) 및 휘도 분포를 형성할 수 있도록 하는 방식으로 배치되는 소정 배열 방식의 광원 요소들을 구성하는 것이다.
불행히도, 종래의 형상을 가진 발광 소자들은 발광 다이오드들과 같은 수많은 개별적인 발광 요소들로 구성되어야 하는데, 일반적으로 화합물 반도체 공정 기술들에서의 내재적인 한계점들, 예를 들어, 기판과 활성층들 사이의 격자 불일치로 인하여, 약 4 mm2보다 큰 면적으로 구성될 수 없다. 더욱이, 이러한 개별적인 발광 요소들은 일반적으로 서로 간에 5 밀리미터 내에 위치할 수 없는데, 이는 각각의 개별 요소들에 대하여 물리적인 실장, 광학적인 커플링 및 전기적인 상호 연결을 제공해야 하는 필요성 때문이다. 따라서, 이렇게 구성된 방출 형상들은 연속적으로(contiguous) 조명되는 영역을 제공하지 않고, 단위 면적 당 이용 가능한 휘도에 관하여 내재적인 한계를 가진다. 더 나아가, 형상의 미세함 또는 부드러움도 개별적인 조명 요소들의 알갱이 모양(granularity)에 의해 제한되며, 이러한 발광 요소들은 그들의 실장 및 상호 연결 측면에서 물리적인 제약 사항들 때문에 특정 사이즈보다 작게 만들어질 수 없다.
넓은 밴드갭(wide bandgap) 반도체 물질들 또는 절연 유전체들 내에 형성되는 나노 입자들(nano-particles)로부터 전기적 도전(conduction) 및 광 방출의 본 질에 대해 최근의 연구는, 절연 물질 내의 나노 입자들의 형성을 통하여 아주 작은 전도도를 나타내는 이러한 넓은 밴드갭 유전 반도체 물질들의 전도도를 향상시키기 위한 노력를 하는 와중에 수행되어 왔다. 적절한 전기장을 인가하면, 터널링 과정를 통하여 전류가 흐르도록 만들어질 수 있는데, 이것은 에너지를 인가된 전기장에서 나노 입자들로 효과적으로 전송할 수 있고, 실리콘 나노 입자들의 충격 이온화 과정을 통한 여기자(exciton)를 형성하면서 그 에너지를 저장할 수 있다. 여기자들은 광자를 방출하면서 방사적으로 재결합할 수 있는데, 이 광자의 에너지는 상기 넓은 밴드갭 물질 내의 나노 입자들의 크기에 의해 결정되는데, 이는 다시 말해 상기 나노 입자들이 소정의 특성 파장에서 광자(photon)를 방출할 수 있는 희토류(rare earth) 도펀트(dopant)에 이러한 에너지를 전달할 수 있는 것이다. 나노 입자들을 가진 넓은 밴드갭 유전층은 소정 농도의 발광 중심체들(luminescent centers)을 포함하는 광학적 활성층을 구성한다. GaN, 실리콘 질화물 및 실리콘 이산화물을 포함하는 여러 가지 물질들이 넓은 밴드갭 반도체 또는 유전 물질로서 이용될 수 있다. 이러한 발광 중심체들은 실리콘, 탄소, 게르마늄 및 다양한 희토류들을 포함하는 다양한 호환 가능 물질들 및 이들의 조합으로부터 형성될 수 있다.
기술적이고 경제적인 이유에서, 실리콘 기반의 물질들로부터 광의 효율적인 생성을 연구하는 목적을 위하여 실리콘 리치 실리콘 산화물(SRSO, Silicon Rich Silicon Oxide) 막(film)들이 개발되고 있다. 이러한 실리콘 리치 실리콘 산화물 막들은 실리콘 이산화물로 구성되는데, 실리콘 이산화물에는 과잉 실리콘(excess silicon)이 있으며, 가능하게는 산화물 내에 희토류들이 결합되어 있을 수 있다. 과잉 실리콘의 양은 상기 막의 전기적인 성질들, 특히 부피 도전성 및 투과성을 결정할 수 있다. 산화물 내의 과잉 실리콘을 가진 상태로, 상기 막은 고온에서 어닐링(annealing)되며, 그 결과 과잉 실리콘은 벌크 산화막 호스트 매트릭스(bulk oxide film host matrix) 전체에 걸쳐 분산된 자그마한 실리콘 나노 입자들, 예를 들어, 나노 결정들로 합체된다. 실리콘 나노 입자들의 사이즈 및 분포는 증착 시에 최초로 혼입된 과잉 실리콘과 어닐링 조건들에 의해 영향을 받을 수 있다.
넓은 밴드갭 반도체 또는 유전체 내부에 내장된(embedded) 반도체 나노 입자들을 이용하여 형성된 광학적 활성층들은 본원에 참조 병합된 Hill의 2006년 7월 25일에 등록된 미국 특허 번호 제7,081,664, 발명의 명칭 "Doped Semiconductor Powder and Preparation Thereof", Hill의 2006년 10월 17일에 등록된 미국 특허 번호 제7,122,842호, 발명의 명칭 "Solid State White Light Emitter and Display Using Same", Hill의 2004년 8월 5일에 공개된 미국 공개 특허 출원 번호 제2004/151461, 발명의 명칭 "Broadband Optical Pump Source for Optical Amplifiers, Planar Optical Amplifiers, Planar Optical Circuits and Planar Optical Lasers Fabricated Using Group IV Semiconductor Nanocrystals", Hill 등의 2004년 10월 28일에 공개된 미국 특허 출원 공개 번호 제2004/214,362호, 발명의 명칭 "Doped Semiconductor Nanocrystal Layers and Preparation Thereof", Hill의 2004년 12월 16일에 공개된 미국 특허 출원 공개 번호 제2004/252,738호, 발명의 명칭 "Light Emitting Diodes and Planar Optical Lasers Using IV Semiconductor Nanocrystals"에 설명되어 있다. 상술한 참고 문헌들은 서로 다른 형태의 활성 반도체 층에 관련된 것이며, 또한 이러한 활성 반도체 층들의 동작에 대하여 그 기초를 이루는 물리적 원리들에 관련된 것들이다. 따라서, 상기 활성 반도체 층들을 포함하는 고상 발광 소자들의 형성을 위한 실제적인 해결책들을 제공하거나 산업화하기 위해 필요한 구조적인 요구 조건들을 결정하는 데에는 진지한 노력이 이루어지지 않아왔다.
도 1을 참조하면, 상술한 물질들을 포함하는 실용적인 발광 소자(1)의 종래의 구현 예는 개시(starting) 도전 기판(2), 예를 들어, N+ 실리콘 기판으로 구성될 수 있는데, 나노 입자들을 포함하는 적절한 두께의 유전 물질로 된 활성층(3)이 기판(2) 상에 증착될 것이다. 활성층(3)에 전기 전류를 주입해야 한다는 점 및 활성층(3) 내에 생성될 수 있는 어떠한 광을 볼 수 있는 능력을 갖춰야 한다는 점은 투명 도전 전극(transparent conducting electrode)이 활성층(3)의 상부에 증착되어야 한다는 점을 필요로 할 것이다. 인듐 주석 산화물(ITO, Indium Tin Oxide)은, 그 탁월한 광학적 전달 특성 및 전도 특성으로 인하여 광전자 장치들에서 가장 널리 사용되는 투명 도전 산화물이다. 인듐 주석 산화물은 대략적으로 3.5 eV의 밴드갭을 가지는 축퇴 도핑된(degenerately doped) 반도체이다. 인듐 주석 산화물에 대해 측정되는 전형적인 면저항 값들은 10 Ω/sq 정도의 낮은 값부터 100 Ω/sq 를 크게 넘는 값까지의 범위를 갖는다. 전도도(conductivity)는 이 물질에서 발견되는 매우 높은 캐리어 농도에 의한 것이다. 인듐 주석 산화물 층(4)의 일 함수는 증착 조건들에 따라 4.5 eV와 4.8 eV 사이인 것으로 확인된다. N+ 실리콘 기판(2) 의 일 함수는 4.05 eV이다. 인듐 주석 산화물 층(4)과 실리콘 기판(2) 사이의 일 함수들의 차이는 어떤 경계면(interface)이 캐소드(cathode)으로서 그리고 전하를 주입하는 역할로서 바이어스 되느냐에 따라 전자 전류 주입에 비대칭을 야기할 수 있다. 일 함수는 콘택 특성들을 지배하고, 여느 전기 발광 장치든 안정적이고 신뢰할 수 있는 동작에 매우 중요하다.
이어서, 금속화 단계가 수행되어, 인듐 주석 산화물 층(4)과 기판(2) 상에 각각 오믹 콘택들(5, 6)을 형성하는데, 이는 전기 전류의 주입을 위한 것이다. 적절한 동작을 위하여 높은 전기장들의 인가가 요구될 것이고, 결과적으로 얻은 전류 흐름은 광학 활성층(3)의 전기적 특성들과 그러한 층들과 관련된 경계를 손상시키고 바꿔버릴 수 있는 강한 에너지의 핫 캐리어들(hot energetic carriers)로 구성될 수 있다.
예를 들어, 기판(2)은 0.001 Ω·cm의 n-타입 실리콘 기판으로, 광학적 활성을 위한 희토류 원소로 도핑된 대략 150 nm 두께의 실리콘 리치 실리콘 산화물 활성층(3)이 그 위에 증착된다. 투명 도전 전극(4)은 300 nm 층의 인듐 주석 산화물을 이용하여 형성된다. 최종적으로, 금속 콘택 층들(5)이 TiN/Al 스택을 이용하여 형성되어 인듐 주석 산화물(4)의 앞면을 콘택하고, 알루미늄 층(6)이 실리콘 웨이퍼 기판(2)의 뒷면을 콘택하는데 이용된다.
실리콘 리치 실리콘 산화물 활성층(3) 내의 낮은 전기장에서는, 전류 흐름이 없으며 이러한 구조는 일종의 커패시터처럼 동작한다. 특성 문턱 전기장보다 큰 전기장의 인가가 있을 경우에, 전자들은 그 바이어스에 따라, 콘택(6)을 통하여 N+ 기판(2)으로부터, 또는 콘택(5)을 통하여 인듐 주석 산화물 전극(4)로부터 실리콘 리치 실리콘 산화물 활성층(3)으로 주입될 수 있다. 실리콘 나노 입자들로 인하여 포텐셜 우물에 잔류하게 된 전자들은, 나노 입자 트랩들을 탈출하여 호스트 SiO2 매트릭스의 도전 밴드로 터널링할 수 있을 정도로 낮아지는 필드 유도 장벽과 관련된 열적 방출을 겪는다. 일단 호스트 매트릭스의 도전 밴드에 이르면, 전자들은 인가된 전기장에 의해 가속되고 이동한 거리만큼 운동 에너지를 얻는다. 실리콘 나노 입자들 사이의 거리가 홉(hop) 당 전자들의 전체 에너지 획득 양을 결정할 수 있다.
545 nm의 파장에서 녹색광을 생성하고자 한다면, 실리콘 리치 실리콘 산화물 활성층(3)은 희토류 도판트인 에르븀이나 테르븀으로 도핑될 수 있다. 545 nm의 광자의 방출과 연관된 에너지는 대략적으로 2.3 eV이다. 활성층(3) 내의 실리콘 나노 입자들 사이에 전류 흐름이 충돌식 수송(ballistic transport)에 의해 지배되도록 하려면, 나노 입자들 사이의 최대 간격은 5 nm보다 작아야 한다. 4nm 간격의 경우에, 전기장의 최소 크기는 대략적으로 6 MV/cm인 것으로 판단되는데, 이 전기장에서 도전 전자들은 매우 핫(hot)한 상태가 되고, 벌크 산화막 트랩들의 생성을 통하여서는 나노 입자들 사이의 산화물에, 그리고 경계 상태들(interface states)의 생성을 통하여서는 실리콘 기판(2)과 활성층(3) 사이의 경계 및 활성층(3)과 인듐 주석 산화물 층(4) 사이의 경계에 상당한 손상을 야기할 수 있다. 인듐 주석 산화물은 대략적으로 1 MV/cm의 높은 전기장에 의한 손상에 취약할 수 있고, 이것 은 In2O3와 SnO2의 분해를 야기할 것으로 여겨지고 있다. 인듐 주석 산화물의 표면에서 전기장이 충분히 높은 경우, 인듐 및/또는 주석 이온들은 그로 인해 근접한 표면 영역 내로 이동할 수 있고, 활성층 경계에서 밀집하게 될 수 있으며, 이것은 일함수의 국부적인 감소를 야기할 것이다. 이 영역에서 국부적으로, 일함수는 인듐 및 주석에 대하여 각각 대략적으로 4.4 eV 및 4.2 eV로 감소될 것이고, 이것은 인듐 주석 산화물 층(4)의 전자 주입 특성에서 상당한 증가와, 디바이스 파괴를 잠재적으로 이끄는 국부적인 전류로 인한 고온 스팟(hot spot)들의 형성을 야기할 것이다.
높은 전기장이 디바이스 구조 상에 가지는 2차 효과는 SiO2 영역의 밴드 갭에 위치하는 트랩된 전자 상태와 활성층/실리콘 기판에 위치하는 경계 상태의 형성이다. SiO2 영역의 트랩 상태의 생성은 실리콘 리치 실리콘 산화물 막의 내부 전기장 및 전류 전도를 감소시킬 것이며, 정전류 흐름을 유지하려면 더 높은 전기장의 인가를 필요로 하게 만들 것이다. 또한, 양의 전하 트래핑(trapping)은 기판으로부터의 홀 주입(hole injection)을 통해서 또는 충격 이온화 과정들로부터 발생될 수 있다. 2 eV 보다 큰 에너지(즉, 〉2eV)를 가지는 도전 전자들에 대하여, 트랩들은 애노드에 위치하는 수소 부착 결함들(hydrogen decorated defects)의 방출을 통하여 형성된다. 수소는 인가 전기장 하에서 캐소드를 향하여 표류하는데, 캐소드에서 이 수소는 전자를 트래핑하고 전류 흐름을 제한할 수 있는 경계 상태들을 생성한다.
이러한 모든 효과들은 활성층(3)과의 콘택 경계들의 근처에서 내부 전기장을 변형시키는, 그리고 일부 예에서는, 상기 내부 전기장을 증가시키는 역할을 하며, 이것은 발광 소자(1)의 때이른(early) 브레이크다운 현상과 파괴로 이끌 수 있다.
실리콘 리치 실리콘 산화물 활성층(3) 내의 여분의 실리콘 함유량의 증가는 두 가지를 야기할 것이다. 하나는, 결과로서 얻은 막의 유전율은 과잉 실리콘의 존재로 인해 증가할 것이라는 점, 즉, 과잉 실리콘의 부피 농도(εSi= 11.9 대 εox= 3.9)가 증가됨에 따라, 실리콘의 유전율이 영향을 미치기 시작하여 결국 실리콘 리치 실리콘 산화물 물질의 전체 유전율을 지배할 것이라는 점이다. 다른 하나는, 나노 입자들 사이의 간격은 감소될 것이고, 이는 중간 개재된 산화막에 의해 존재하는 장벽의 두께의 감소를 야기할 것이라는 점이다. 만약 이러한 장벽 두께가 충분히 감소된다면, 나노 입자들 사이의 직접적인 터널링의 증가가 일어날 것이다. 실리콘 리치 실리콘 산화물 활성층(3)의 과잉 실리콘 함유량이 증가됨에 따라, 나노 입자들의 밀도는 증가하고, 나노 입자들 사이의 거리는 감소하는데, 이는 얇은 산화막 장벽을 걸쳐서 전자 파동 함수의 직접적인 오버랩의 증가를 가능하게 하고, 터널링의 가능성은 증가되며, 즉, 증가된 전도성은 더 낮은 전기장에 대해 더 많은 전류를 흐르는 결과를 가져온다. 추가적으로, 인듐 주석 산화물 층(4)과 N+ 실리콘 기판(2) 사이의 일함수의 차이로 인한 전류 주입 비대칭 또한 감소될 것으로 기대된다. 직접적인 터널링에서의 이러한 증가로, 소정의 전류 흐름을 유지하는 데에 더 낮은 전기장이 요구된다. 도 2는 서로 다른 어닐링(anneal) 온도를 적용한 활성층들에 대한 굴절률 대 전기장 세기를 나타내는 도면으로 이러한 효과를 명확하게 나타낸다(예를 들어, 실리콘 함유량). 1.5 mA/cm2의 정전류 밀도가 활성층(3)을 통과하도록 강제되며, 전기장은 두께로부터 결정된다. 보여진 바와 같이, 굴절률의 증가에 의해 표시되는 바와 같은 과잉 실리콘 함유량의 증가는 정전류 밀도를 유지하기 위해 필요한 전기장에서 상당한 감소라는 결과를 가져온다. 이러한 큰 굴절률의 실리콘 리치 실리콘 산화물 활성층 막의 특성은 광학 활성화 실리콘 리치 실리콘 산화물 소자 구조물의 신뢰성 및 고에너지 전자에 대한 저항성을 향상시키는데 이용될 수 있을 것이다.
본 발명의 한 가지 목적은 종래 기술의 단점들을, 주입 경계면들에 인접한 위치에 나노 입자가 풍부한 층들을 배치시킴으로써, 핫 캐리어들로부터 그리고 이러한 장치의 동작과 이들 핫 캐리어들의 상호작용으로부터 초래될 수 있는 불리한 효과들을 감소시키고 통제하여 극복하고자 하는 것이다.
오늘날 고상 발광 소자들을 만드는데 사용되는 주된 기술들은 모두 알루미늄 갈륨 인듐 인화물, 인듐 갈륨 질화물과 같은 다양한 종류의 III-V 족 또는 II-VI 족 화합물 반도체 물질들을 사용한다. 비록 이러한 물질들이 상대적으로 높은 내부 효율성들을 제공할 수 있도록 발전해 온 반면에, 기존의 조명 기술들에 대해 경쟁력을 갖추기 위해 요구되는 높은 수준의 전체 전력 변환 효율은 획득하기 매우 어려운 것으로 증명되고 있다. 오늘날 가장 중대한 제약 조건은 추출 효율인데, 추출 효율은 내부적으로 생성된 광 중에서 그 장치를 벗어나 실사용되는 방사된 광 의 양의 측정치이다. 이러한 추출 문제에 대한 실질적인 해법을 가진 상태에서만, 고상 기술은 효율 면에서 종래의 기술들을 능가할 수 있을 것이고, 그럼으로써 대규모 채택이 가능하게 될 것이다. 따라서, 추출 효율을 향상시키는 여하한 방법도 고상 조명 산업에 엄청난 중요성을 갖는다.
발광 다이오드와 같은 고상 광 방출기에서, 광은 장치의 소정 부피 내에서 또는 몇몇 경우에는 박막 내 생성된다. 광이 상기 장치를 벗어나서 공기 중으로 방사될 때에, 경계면에 수직하는 광선들은 효율적으로 탈출할 것이다. 그러나, 임계각도보다 큰 각도에서 경계면에 도달하는 광선은 내부 전반사될 수 밖에 없고, 실사용 방사광으로써 이용가능 하지 않게 되며, 대신에 장치 내에서 열로 낭비된다. 낭비되는 광은 오늘날의 고상 조명 소자들에서 추출 효율을 제한하는 주된 요인이다. 손실의 양은 방출되는 물질의 굴절률과 외부 매질(즉, 실제 경우에서 공기)의 굴절률 사이의 불일치량에 의존한다. 예를 들어, 2.5 내지 4.0의 범위에서 굴절률을 가지는 전형적인 발광 다이오드 물질들의 경우 추출 효율은 단지 2% 내지 4%이다.
추출 효율을 향상시키는데 주로 사용되는 가장 간단한 방법은 공기보다 높은 굴절률을 가지는 투명 물질로 다이(die)를 밀봉하는 것인데, 이것은 굴절률들에서의 불일치가 감소되므로 전반사로 인한 손실을 줄인다. 예를 들어, 1.5 내지 1.6의 범위의 굴절률을 가진 밀봉제를 이용함으로써 종래의 발광 다이오드 물질들에 대한 추출 효율이 4% 내지 10%의 범위로 상승될 수 있는데, 이 정도도 개선이기는 하나, 여전히 매우 낮은 레벨의 효율성이 나타난다. 따라서, 표면 텍스처링, 실리 콘 렌징, 및 에지-방출 수집기들(collector)을 포함한 전반사 손실을 줄이는 그 밖의 방법들을 찾기 위해 대단히 많은 작업이 이뤄지고 있다. 이러한 많은 방법들은 지금까지 설명되어 왔으나, 그것들은 모두 공정을 제조하는데 상당한 비용 및 복잡도를 부가하는 성질의 것들이고, 그것들은 통상적으로 2 배의 인자보다 더 나은 개선을 제공할 수 없다. 결과적으로, 20%보다 큰 추출 효율은 지금까지 구상된 어떠한 물질 시스템들로 실질적으로 얻을 수 없는 상태이다.
위에서 참조된 비용이 많이 들고 불완전한 메커니즘들은 불일치되는 굴절률들에도 불구하고 추출 효율의 최적화를 꾀한다. 반대로, 본 발명의 목적은 근접하게 매치되는 굴절률들을 가지는 물질들로부터 밀봉제와 발광층을 만들고, 그럼으로써 특별한 표면 처리에 대한 요구없이 발광기/밀봉제 경계에서 전반사를 실질적으로 제거하여, 완벽하거나 완벽에 가까운 추출을 제공하는 것이다.
본 발명의 다른 목적은 단일 반도체 기판 상에 방출 영역을 제조함으로써 종래 기술의 단점들을 극복하는데 있는데, 기판에서 방출 영역의 형태는 포토-리소그래피 방식을 통해 정의되는데, 이러한 방식은 방출 영역이 연속적 또는 거의 연속적이게 하고, 예를 들어 길이 및 폭에 있어서 cm 단위부터 수 미터에 이르는, 구부러진 기하학적 형상들, 예를 들어 원, 타원형, 타원체를 형성하는 곡선 또는 아치형 선들을 포함하는 여하한 크기가 될 수 있게 할 수 있다. 이에 따라, 단위 영역 당 밝기는 최대화될 수 있고, 어떠한 형태 및 형태의 해상도도 구성될 수 있으며, 전체 조립 제품이 모노리식 방식으로(monolithically) 구성될 수 있으므로, 방출 영역의 사이즈는 더욱 많이 소형화될 수 있다. 방출된 광은 백색을 포함하여 어떠 한 색을 가질 수 있다. 본 발명의 일 변형예에서, 방출 영역은 각각 자신의 전기적 연결을 가지는 서로 다른 영역들로 나눠질 수 있으므로, 빔 형태를 변경할 수 있는 전기적 수단을 제공할 수 있다. 또 다른 변형예에서, 이러한 서로 다른 영역들은 서로 다른 색의 광을 생성할 수 있으므로, 결과적으로 얻은 빔의 색은 또한 서로 다른 요소들의 상대적인 세기의 변화에 따라 전기적으로 조절될 수 있다. 이용 가능한 색 팔레트는 백색을 포함할 수 있고, 색 온도 및 연색성 지수(CRI, color rendering index)에 걸친 제어를 포함한다.
더욱이, 표준 집적 회로들과 호환 가능한 공정을 채택함으로써, 본 발명은 방출 요소로서 동일한 칩 상에 복잡한 전자 회로를 집적할 수 있을 것이다.
따라서, 본 발명은 발광 소자에 관한 것으로, 발광 소자는 기판; 상기 기판 상에 지지되고, 제1 파장에서 발광하는 소정 농도의 발광 중심체들을 가지는 적어도 제1 활성층을 포함하는 활성층 구조; 상기 활성층 구조에 전기장을 인가하기 위한 것으로서 상부의 투명 전극과 제2 기저 전극을 포함하는 전극 세트; 및 상기 상부의 투명 전극과 상기 활성층 구조 사이에 위치하고, 상기 활성층 구조의 최상층의 전도도보다 높은 전도도를 가지는 제1 전이층을 포함하고; 상기 활성층 구조에 연관되는 고전기장 영역들이 뒤로 이동하여 상기 활성층 구조와 상기 투명 전극 사이의 제1 콘택 영역으로부터 멀어짐으로써; 상기 제1 콘택 영역을 가로질러 흐르는 소정의 전류를 생성하는데 필요한 전기장을 감소시키며, 더 큰 전기장이 인가될 경우의 부정적인 관련 효과들을 감소시킨다.
본 발명은 본원의 바람직한 실시예들을 나타내는 수반된 도면들을 참조하여 보다 상세하게 설명될 것이다:
도 1은 종래의 발광 소자를 나타낸다;
도 2는 서로 다른 실리콘 리치 실리콘 산화물 활성층들에 대한 굴절률 대 전기장 세기의 도면이다;
도 3은 본 발명의 일 실시예에 따른, 전이층들을 가지는 발광 소자의 측면도이다;
도 4는 투명 전극의 에지가 얇은 실리콘 리치 실리콘 산화물 층 위에 놓이고, 두꺼운 필드 산화막(FOX) 영역이 기판에 배치되는 이차원의 시뮬레이션 결과를 나타낸다;
도 5는 본 발명의 일 실시예에 따른 발광 소자의 측면도이다;
도 6 내지 도 18은 도 5의 소자에 대한 제조 단계들을 나타낸다;
도 19는 도 5의 소자의 활성층 구조의 실시예를 나타낸다;
도 20은 도 5의 소자의 활성층 구조의 다른 실시예를 나타낸다;
도 21은 도 5의 소자의 활성층 구조의 또 다른 실시예를 나타낸다.
도 3을 참조하면, 본 발명의 실시예에 따른 발광 소자(11)는 적절한 반도체 기판(12)을 포함하고, 그 위에 활성층 구조(13)가 증착된다. 활성층 구조(13)가 형성된 기판(12)은 1000 ℃ 이상의 상황에서 고온에 견딜 수 있도록 선택된다. 적 절한 기판들의 예들은 실리콘 웨이퍼들 또는 폴리 실리콘 층들을 포함하고, 이 경우에 상기 실리콘 웨이퍼들과 폴리 실리콘 층들은 예를 들어, cm3 당 1x1020 내지 5x1021의 불순물들을 이용하여 n형으로 도핑되거나 p형으로 도핑될 수 있으며, 더 나아가 혼합 실리카(fused silica), 아연 산화 층들, 석영, 사파이어 실리콘 카바이드(carbide), 또는 금속 기판들을 포함할 수 있다. 상술한 기판들의 일부는 열적으로 성장시킨 산화층을 선택적으로 가질 수 있는데, 산화층은 약 2000 nm까지의 두께를 가질 수 있고, 바람직하게는 1 내지 20 nm의 두께를 가질 수 있다. 상술한 기판들의 일부는 증착된 전기적 도전층을 선택적으로 가질 수 있는데, 도전층은 50 nm와 2000 nm 사이의 두께를 가질 수 있으나, 바람직하게는 100 nm와 500 nm 사이의 두께를 가질 수 있다. 상기 기판의 두께는 열적 기계적 안정성이 유지되는 한 크게 중요하지는 않다.
활성층 구조(13)는 발광 중심체들을 포함하는 단일 또는 다중 활성층들로 구성될 수 있는데, 각각의 층은 독립적으로 선택된 구성과 두께를 가지며, 예를 들어, 반도체(Si, Ge, Sn 및 Pb와 같은 IV족) 나노 입자들이, 희토류 도핑 원소들을 가지거나 가지지 않는, 또한 탄소 도핑을 가지거나 가지지 않는 넓은 밴드갭 또는 유전(dielectric) 물질, 예를 들어, Si, Ge, Sn 및 Pb와 같은 IV족, 산화물 또는 질화물 매트릭스 내에 포함되는데, 이하에서 설명될 것이다. 특정한 예들은 실리콘 이산화물 매트릭스(SRSO) 내에 실리콘 나노 입자들을 포함하고, 실리콘 질화물(nitride) 매트릭스 내에 실리콘 나노 입자들을 포함한다. 다른 예들에서, 상기 활성층들은 희토류 산화물들로 구성될 수도 있다. 서로 다른 구성을 가지는 활성층들을 이용함으로써, 다중-색 구조가 준비될 수 있다. 예를 들어, 단일 구조 내에 에르븀, 툴륨 및 유로퓸 도핑된 반도체 나노 입자 층들을 결합하는 것은 녹색(테르븀), 청색(세륨) 및 적색(유로퓸) 또는 그것들의 색 조합으로 형광을 낼 수 있는 구조를 제공한다. 상기 활성층들은 적층될 수도 있고. 개별적으로 제어 가능한 회로 요소들 형태로서 나란히 구성될 수 있다. 활성층 구조(13)는 플라즈마 강화 화학 기상 증착(PECVD, plasma enhanced chemical vapor deposition), 분자선 에피택시(molecular beam epitaxy), 펄스 레이저 증착(PLD, pulsed laser deposition), 스퍼터링(sputtering) 및 졸-겔(sol-gel) 공정들과 같은 많은 적합한 방법들 중 하나에 의해 증착될 수 있다. 바람직하게는, 상기 희토류 원소들은 세륨, 프라세오디윰, 네오디뮴, 프로메튬, 가돌리늄, 에르븀, 툴륨, 이테르븀, 사마륨, 디스프로슘, 테르븀, 유로퓸, 홀뮴, 또는 루테튬과 같은 랜타나이드(lanthanide) 원소인데, 이들은 또한 토륨과 같은 악타니드(actinide) 원소일 수 있다.
상부 투명 전류-주입(전극)층(14), 예를 들어, 인듐 주석 산화물과 같은 투명 도전성 산화물(TCO, transparent conducting oxide)은 활성층 구조(13) 상에 실장되는데, 이것은 바닥 전극(16)과 함께 AC 또는 DC 전원이 활성층 구조(13)에 인가되게 한다. 바람직하게는, 전류 주입층(14)은 150 nm 내지 500 nm의 두께를 갖고, 그리고 그 화학적 조성 및 두께는 상기 반도체 구조가 70 ohm-cm 보다 적은 비저항을 갖는다. 버퍼 전기 콘택(17), 예를 들어, TiN은 앞면의(front) 전류-주입 층(14)과 최상층 전기 콘택(15), 예를 들어, 알루미늄(Al) 사이에 위치한다. 버퍼 콘택(17)은 앞면의 전류-주입층(14)과 최상층 전기 콘택(15) 사이에 오믹 콘택점을 제공하고, 최상층 전기 콘택(15)은 와이어 본딩 콘택을 위한 적절한 표면을 제공한다. 투명 전극들(14)과 버퍼 전기 콘택(17)에 대하여 다른 적절한 물질들도 다른 실시예에서 사용될 수 있다. 후면 반사체(back reflector)(18)는 활성층 구조(13)와 기판(12) 사이에 제공되어 기판(12)으로 향하여 내부적으로 방출되는 광을 상기 방출 표면, 즉, 투명 도전성 산화물 전류 주입층(14)으로 향하도록 다시 반사시킬 수 있다.
종래의 발광 소자들에서, 광학적으로 활성인 실리콘 리치 실리콘 산화물 층은 일반적으로 측정된 굴절률이 1.5 내지 1.6이 되게 하는 과잉 실리콘 농도를 가진다. 1.5 mA/cm2의 전자 전류가 그러한 실리콘 리치 실리콘 산화물(SRSO) 층에 흐르게 하려면 콘택 경계면들에서 대략 6 MV/cm인 전기장이 요구된다. 얇은 방해층들(setback layers) 또는 전이층들(transition layers)(19a, 19b)을 활성층 구조(13)와 기판(12)의 경계면 및 활성층 구조(13)와 전류 주입층(14)의 경계면에 각각 추가함으로써, 특히 활성층 구조(12)가 상대적으로 낮은 전도도(conductance)를 가지는 넓은 밴드갭 물질 또는 유전 물질의 형태로 구성되는 상부 및 하부 층들을 포함할 경우에, 동일한 전류가 광학적 활성층 구조(13)를 통하여 흐르게 될 수 있으면서도, 주입 경계면들, 예를 들어, 투명 도전성 산화물(14)과 활성층 구조(13) 사이 및 활성층 구조(13)와 기판(12) 사이에서의 전기장은 이제 6 MV/cm에서 2 MV/cm 보다 작게 감소될 것이다. 바람직하게는, 전이층들(19a, 19b)은 그 성장 공정 동안에 활성층 구조(13)와 동일하거나 유사한 물질로서, 하지만 더 높은 전도도, 즉, 더 높은 물질 밀도와 상대적으로, 예를 들어 1.9에서 2.3의 범위의 굴절률을 가지는 실리콘 리치 실리콘 산화물에 비해, 높은 굴절률을 가지고서 형성된다. 그러나, 다른 도전 물질들, 예를 들어, 금속들 및 기타를 전이층들(19a, 19b)에 위치시키는 것도 가능하다. 전이층들(19a, 19b)은 전류 흐름에 필요한 감소된 전기장에 의해서 증명된 바와 같이, 콘택 전극들(15, 16)로부터 활성층 구조(13)로 주입되는 전자들의 주입 효율을 상당히 향상시키고, 콘택 경계면들로부터 직접적인 터널링을 통하여 일함수 불균형들을 줄인다. 전이층들(19a, 19b)은 경계면들에 연관된 고온 전자 효과들에 대해 증가된 저항 능력을 제공하고, 전류 주입층(14)과 실리콘 기판(12)의 경계면들에 대해, 전기장으로 인해 강화되는 전류 주입으로 이끄는 국부적인 전하 축적으로부터의 보호를 제공한다. 더욱이, 이들은 방해층들로서 역할을 하여, 광학적 활성 영역과 연관된 높은 전기장 영역들을 콘택 경계면들로부터 멀리 후퇴하게 한다. 따라서, 전이층들(19a, 19b)의 추가는 장치(11)의 신뢰성과 수명을 크게 향상시킨다.
200 nm의 두꺼운 실리콘 리치 실리콘 산화물 활성층 구조(13)에 대하여, 전이층들(19a, 19b)은 5 nm 내지 20 nm, 바람직하게는 8 nm 내지 12 nm, 그리고 가장 바람직하게는 10 nm, 즉, 활성층 구조(13) 두께의 바람직하게는 2.5% 내지 10%, 더욱 바람직하게는 4% 내지 6%, 그리고 가장 바람직하게는 5%이고, 경계면들에서 전기장을 크게 감소시키기에 충분할 것이다. 전이층들(19a, 19b)은 상술된 고 전기 장 트랩 및 경계면 생성 문제들의 감소라는 결과를 가져올 것이며, 더욱 강건하고 효율적인 광학적 활성 소자 구조로 이끌 것이다.
예시적인 일 공정에서, 성장 공정의 반도체, 예를 들어, 실리콘 성분은 증착을 개시할 때에 높은 값으로 초기에 설정된다. 상기 값은 소정의 굴절률 지수 및 그에 따른 과잉 반도체, 예를 들어, 실리콘의 소정의 함유량을 기초로 결정된다. 적절한 두께의 제1 전이층(19a)이 증착된 후에, 성장 공정의 반도체 성분은 활성층 구조(13) 내의 하나 또는 하나 이상의 층들의 형성에 필요한 값 또는 값들로 조정된다. 일단 활성층 구조(13)의 충분한 두께가 증착되면, 성장 공정의 반도체 성분은 다시 초기에 사용된 높은 값으로 증가되고, 제2 전이층(19b)의 소정의 두께가 증착된다. 일단 끝나면, 성장 과정은 종료되고, 막은 적절하게 어닐링되어 활성층 및 전이층들에서 반도체 나노 입자들, 예를 들어, 실리콘 나노 결정들을 형성한다.
필드 산화막 영역들
이차원 시뮬레이션의 결과들이 도 4에 도시되어 있는데, 여기서 투명 전극(14), 예를 들어, 인듐 주석 산화막의 가장자리는 기판(12) 상에 증착된 얇은, 예를 들어, 0.05 um 내지 1.0 um의 실리콘 리치 실리콘 산화물 층(13)과 두꺼운, 예를 들어, 0.5 um 내지 5 um의 필드 산화막(FOX) 영역 상부에 걸쳐 위치한다. 인듐 주석 산화막 전극(14)의 안쪽 가장자리는 얇은 실리콘 리치 실리콘 산화물 산화막(13) 상부에 전기장의 강화된 집중(concentration)을 야기한다. 반대로, 상기 두꺼운 필드 산화막 영역의 상부에 위치하는 인듐 주석 산화막 전극(14)의 바깥쪽 가장자리는 더 많이 퍼져 있어 인듐 주석 산화물 전극(14)의 바깥쪽 가장자리에 있 는 전기장의 감소를 의미하는 포텐셜(potential) 윤곽선들을 나타낸다. 퍼짐 현상은 필드 산화막 영역의 증가된 두께에 의한 것이다. 따라서, 인듐 주석 산화막 전극(14)이 실리콘 리치 실리콘 산화물 층(13) 바로 위에서 종단되는 경우에는, 가장자리에서의 전기장은 매우 크지만, 인듐 주석 산화막 전극(14)이 필드 산화막 영역의 최상부에서 종단되는 경우에는, 가장자리 부위에서 전기장은 훨씬 낮아진다. 시뮬레이션은 인듐 주석 산화물 가장자리의 전기장에서의 필드 산화막의 영향을 보여준다. 인듐 주석 산화물 전극은 100 V로 바이어싱되며, 전기장은 100 MV/cm이다.
따라서, 도 5를 참조하면, 본 발명의 일 실시예에 따라 두꺼운 필드 산화막(FOX) 영역(21)을 발광 소자 구조(20)로 결합하는 것은 단순 평면 구조보다 더욱 효율적인 구조를 생성하는 이점이 있다. 상술된 바와 같이, 단일 또는 다중 실리콘 리치 실리콘 산화물의 활성층 구조(22) 또는 발광 중심체들을 가지는 그 밖의 적절한 활성층 구조들이 필드 산화막 영역(21) 및 기판(23)의 상부에 증착된다. 기판(23)은 4.05 eV의 일 함수를 가진 0.001 Ω·cm의 n 형의 실리콘 기판일 수 있는데, 그렇지 않더라도 어떠한 적절한 기판 물질도 충분할 것이다. 투명 전극층(24)은 활성층 구조(22)의 상부 상에 증착된다. 투명 전극층(24)은 앞에서 언급된 인듐 주석 산화물 또는 다른 투명 도전성 산화물을 포함하는 여타 적절한 물질일 수 있다. 모든 금속 상호 접속부들(interconnects) 및 콘택들(contacts)(26)은 도 3에 도시된 바와 같이, 두꺼운 필드 산화막 영역(21) 상에, 예를 들어, 두꺼운 필드 산화막 영역(21)의 최상부위에 바로 위치할 수 있다. 이에 대한 이유는 단순 하게, 활성층 구조(22)를 덮는 금속을 가진 어떠한 영역은 금속 콘택들(26)을 통과하여 광을 방출할 수 없을 것이라는 것이고, 그 결과, 광이 서로 다른 방향으로 분산되고 사실상 손실된다는 것이다. 결과적으로, 금속 콘택들(26) 아래의 영역에 주입되는 전류도 역시 낭비되고, 어떠한 유용한 광출력에도 기여하지 않으므로 시스템의 외적 효율을 감소시킨다. 금속 콘택들(26) 아래의 영역들을 두꺼운 필드 산화막 영역(21) 상에 위치시킴으로써, 밑에 깔려 있는 두꺼운 필드 산화막 영역들(21)은 전류 흐름에 대한 장벽을 의미하므로, 금속 콘택들(26) 아래에 직접적인 전류 주입은 없게 된다. 따라서, 투명 전극층(24)을 통한 여하한 전류 주입도 광의 생성에 기여를 하게 되는 활성층 구조(22)의 광학적 활성 영역은 오직 필드 산화막 영역들(21) 사이의 장치 우물(27)로 한정된다.
상술한 바와 같이, 바닥 콘택층(28)은 상부의 금속 콘택들(26)과 함께 전기장을 생성하도록 제공된다. 반사층(29)은 활성층 구조(22)와 바닥 콘택층(28) 사이에 코팅되거나 증착되어 어떤 광이라도 장치 우물(27)을 향하도록 다시 반사한다. 더욱이, 상술된 바와 같이, 전이층들(31, 32)은 각각 기판(23)과 활성층 구조(22)의 경계면 및 투명 전극층(24)과 활성층 구조(22) 사이의 경계면에 대해 방해층들을 제공함으로써 활성층 구조(22)의 일부를 형성할 수 있다.
AC 바이어스를 사용하는 경우에, 전체적인 장치 커패시턴스(capacitance)는 장치 커패시턴스에 연관된 변위전류(displacement current)로 인하여 실제 터널링 전류의 측정을 어렵게 만들 수 있다. 이러한 효과를 줄이기 위하여, 금속 콘택들(26)을 필드 산화막(21) 상에 배치하는 것은 이 영역에 연관된 기생 커패시턴스 를 줄일 수 있다. 필드 산화막(21)이 광학적 활성인, 예를 들어, 실리콘 리치 실리콘 산화물 층(23)에 비해, 상대적으로 매우 두꺼우면, 예를 들어, 2 내지 10배, 바람직하게는 4 내지 6배이면, 단위 면적 당 필드 산화막 커패시턴스(CFOX)는 CSRSO보다 상당히 작다. 따라서, 전체 커패시턴스는 CFOX와 CSRSO의 단순한 직렬 결합이 되고, 이것은 전체 장치 커패시턴스와 측정된 변위전류의 크기의 감소를 야기한다.
필드 산화막 영역들(21)은 수직 전류 흐름에 대한 장벽 제공하고, 상기 전류 흐름을 장치 우물(27) 쪽으로 가둘 수 있다. 필드 산화막 영역들(21)은 또한 금속 콘택들에 연관된 기생 커패시턴스를 감소시켜 전체 장치 커패시턴스를 최소화한다.
밀봉층
장치(20)의 추출 효율을 향상시키기 위하여, 밀봉층(35)이 장치 우물(27)의 상부에 배치된다. 밀봉층(35)은 활성층 구조(22)의 굴절률에 근접하게 매치되는 굴절률을 가지는 물질로 만들어짐으로써, 특별한 표면 처리에 대한 요구없이 광 방출기/밀봉층 경계에서 전반사를 실질적으로 제거한다. 이러한 물질 시스템의 예는 밀봉층(35)으로써의 광학 에폭시(epoxy)와 결합된 활성층(22)으로써의 실리콘-리치 실리콘 산화물이다. 활성층 구조(22)와 밀봉층(35) 모두 1.4 내지 1.7, 바람직하게는 1.5 내지 1.6의 범위의 굴절률로 제조될 수 있으므로, 적절한 생산 조절을 통해 매우 근접하게 매치될 수 있다.
밀봉층/공기 경계에서 전반사의 양을 최소화하기 위하여, 밀봉층(35)은 곡선형 또는 반구형인 상부 표면을 가지고 형성되고, 이로써 렌즈와 같이 동작하고 렌 즈(lensing) 기능을 제공한다. 반구형의 형태는 매우 큰 비율의 광선들이 임계 각도 내에서 밀봉층(35)을 탈출하는 것을 가능하게 하고, 이로써, 전반사를 피한다. 극단적인 경우로서, 만약 완전 구형의 밀봉제로 구성되며 그 정확한 중심에 점광원을 가지는 상상 속의 장치를 생각해 본다면, 모든 광선이 표면에 수직으로 부딪힐 것이고 따라서 상대적인 굴절률 지수가 어떤 값이든 상관없이 결코 반사되지 않을 것이므로 그 광 추출은 100%가 될 것이다. 밀봉층(35)은 소정의 방향으로 추출되는 광의 양을 최대화할 수 있도록 렌즈 모양으로 성형된다.
밀봉층(35)은 실제로, 특별히 발광 소자들(20)를 만드는 것을 목적으로 제조되는 투명 에폭시일 것이고, 경계면 간의 소정 굴절률을 응용제품에 맞는 화학적 특성 및 기타 특성들을 가지고 개발되어 왔다. 그러나, 개념적으로 어떠한 투명한 물질도 사용될 수 있는데, 본 발명에 관련된 유일한 동작 특성은, 투명성을 제외한다면, 굴절률이다. 이것은 투명한 젤 방울이 될 수도 있지만, 사실은, 투명하고 적당한 굴절률을 가진 것이라면, 어떠한 물질이라도 가능하다.
실질적으로 유용한 수준의 전체 효율을 얻기 위하여, 활성층 구조(22)는 실질적인 레벨의 효율을 가진 광을 생성할 수 있는 방식으로 제조되어야 하며, 그럼으로써, 후면 반사체가 없는 경우에는 30% 내지 40%의 범위에서 전체 효율을 가지며, 후면 반사체를 가진 경우에는 이전에 이용 가능한 물질계로 획득 가능한 효율의 적어도 두 배인 50% 또는 100%의 이론상 최대값을 가지는 전체 효율을 가지는 장치를 개발하는 것이 가능하게 된다.
예시 공정
도 6 내지 18을 참조하면, 본 발명의 일 실시예에 따른 제조 공정은 기판(23)을 가지고 시작한다(도 6). 대략 500 옹스트롱(Angstroms)의 두께를 가진 패드 산화막들(pad oxide layers)(41a, 41b)은 건식 산소 열 산화(dry oxygen thermal oxidation)에 의해 기판(23)의 양 평면 상에서 열적으로 성장되어, 이어지는 단계들, 예를 들어, 기판(23)으로부터 금속 콘택들을 전기적으로 절연시키는 단계(도 7a)가 수행되는 동안에 상기 기판을 보호한다. 대략 900 옹스트롱의 두께를 가진 질화막들(42a, 42b), 예를 들어, 실리콘 질화물은 적절한 증착 기술, 예를 들어, 저압 화학 증기 증착법(LPCVD, low pressure chemical vapor deposition)에 의해 패드 산화막들(41a, 41b) 상부에 증착된다(도 7b).
도 8에서, 상부 질화막(42a)이 기판의 대향 면들 상에 패터닝되고(patterned), 중심 스트립(strip)만을 남겨두고 패드 산화막(41a)까지 플라즈마 에칭으로 깎아낸다. 필드 산화막 영역들(21)은 패드 산화막(41a)의 상기 중심 스트립의 대향 면들 상의 오픈된(opened) 영역들 내에 성장된다. 바람직하게는, 필드 산화막 영역들(21)을 구성하는 1um의 열 산화물은 발열성 증기 노(pyrogenic steam furnace)를 이용하여 성장된다(도 9). 질화막(42a)의 상기 중심 스트립에 있던 여하한 산화 질화물은 짧은 습식 에칭으로 제거되고, 이어서 질화막(42a)의 여하한 남아있던 질화물은 짧은 플라즈마 에칭으로 중심 스트림 위로부터 제거된다. 그 다음, 남아있는 패드 산화막(41a)은 활성층 구조(22)의 증착을 위한 준비로서, 습식 에칭을 통해 상기 중심 스트립 위치로부터 제거된다(도 10).
도 11은 필드 산화막 영역들(21) 상부에서 그리고, 장치 우물(27) 내부로 자 연스럽게 경사진 필드 산화막 전이를 형성하면서, 다시 말해, 필드 산화막 영역(21)의 안쪽 가장자리들(장치 우물(27)에 근접한)이 기울어진 상부 표면을 가지면서 실질적으로 점이 될 때까지 점점 가늘어지는 활성층 구조(22)의 증착을 나타낸다. 자연스럽게 경사진 필드 산화막(FOX) 전이부들(transitions)은 두 가지 목적들을 위한 것들이다. 먼저, 이들은 양호한 단차 커버리지(step coverage)를 허락한다. 만약 장치 우물(27)에서 필드 산화막(FOX) 영역들(21)의 가장자리가 수직 단차, 예를 들어, 1 마이크론 높이였다면, 광학적 활성층 구조(22)의 바닥층과 같은, 다음 차례에 생성될 여하한 박막층은 단지 상기 수직 단차를 넘어가려는 것만으로도 적어도 1 마이크론 두께를 가져야 할 것이다. 이러한 두꺼운 막은 동작을 위해 매우 큰 전압을 필요로 할 것이다. 상기 전이를 기울어지게 함으로써, 훨씬 가는 막이 증착될 수 있고, 상기 막의 연속성은 상기 단차에 걸쳐 유지된다. 두 번째, 상기 산화물은 장치 우물(27)의 바닥으로부터 필드 산화막 영역(21) 위까지 이동하며 보면 알 수 있듯이 점차 두꺼워지므로, 투명 도전성 산화물(TCO)(24)과 기판(23) 사이의 수직 전기장의 점차적인 감소가 있다. 결과적으로, 활성층 구조(22) 내에서 브레이크다운으로 이끌 수 있는 필드 밀집현상(field crowding)이 없다.
위에서는 도 3 및 5를 참조하고, 아래에서는 도 19 내지 21을 참조하여 정의되는 바와 같이, 활성층 구조(22)는 일반적으로 0.05 um 내지 1.0 um의 두께를 가지며, 그 양쪽 면 상에 전이층들(31, 32)을 가지는 단일 또는 다중 활성층들을 포함할 수 있다. 대략 300 옹스트롱의 두께의 질화막 캡핑(capping) 층(43), 예를 들어, 실리콘 질화물은 적절한 증착 방법, 예를 들어, 플라즈마 화학 기상 증착법(PECVD, plasma enhanced chemical vapor deposition)에 의해 활성층 구조(22)의 상부에 증착되는데, 이것은 고온 어닐링 동안에 반도체 나노 입자들의 의도하지 않은 산화로부터 활성층 구조(22)를 보호하는 데에 사용된다. 고온 어닐링 후에는, 질화막 캡핑 층(43)과 원래 있던 바닥 부분의 질화막(42b) 양자는 제거된다(도 12). 투명 전극 층(24)이 필드 산화막 영역들(21)의 상부 위와 장치 우물(27)을 포함하는 활성층 구조(22)의 상부에 증착된다(도 13). 바람직하게는, 투명 전극 층(24)은 어닐링 단계를, 예를 들어, 공기 중에서 거치는데, 그 결과 훨씬 높은 저항 균일성과 저항 강하가 생긴다. 또한, 어닐링 단계는 다음 단계에 적절한 더욱 일정한 에칭 성능과 좀더 부드러운 에칭 프로파일들을 제공한다.
투명 전극 층(24)의 스트립은 그 대향하는 가장자리들에서 제거되어, 즉, 에칭되어, 어깨부들(shoulders, 44)을 생성하고(도 14) 장치의 측면 절연을 제공한다. 다음에, 최대 1500 옹스트롱의 두께인 또 다른 질화막(46), 예를 들어, 실리콘 질화물이 투명 전극 층(24) 위에 증착되어 어깨부들(44)을 채운다(도 15). 필드 산화막 영역들(21)의 상부 위에 걸친 질화막(46)의 스트립들이 제거되어, 즉, 에칭되어 금속 콘택들(26)을 위한 개구부들을 제공한다(도 16). 도 17은 질화막(46)의 스트립들에 대해, 이 부위에 금속 콘택들(26)을 고정시키기 위한 TiH 또는 니켈 글루/배리어 층(47)의 증착을 예시한다. 바닥 패드 산화막(41b)은 바닥 금속 콘택(28), 예를 들어, 알루미늄 콘택의 고정에 앞서 제거된다. 반사 코팅(29)은 기판(23)의 바닥에 배치될 수도 있고, 또는 이의 부착에 앞서 형성되는 바닥 금속 콘택(28)의 바닥에 배치될 수도 있다.
본 발명의 일 실시예에 의해 제공된 바람직한 활성층 구조(22')의 한 종류는 도 19에서 예로 도시된 초격자(super-lattice) 구조이다. 이러한 구조는 기판(23) 상에 지지되는, 실리콘 이산화물과 같은 넓은 밴드갭 반도체 또는 유전 버퍼 층들(52)로 분리된, 즉, 중간 개재되는(interleaved) 다중 활성층들(51), 예를 들어, 반도체 나노 입자를 포함한다. 각각의 활성층(51)은 1 nm 내지 10 nm의 두께를 가진다. 활성층 구조(22')는 서로 다른 파장들의 광을 방출하도록 디자인된 여러 활성층들(51)을 포함할 수 있는데, 상기 파장들의 조합은 소정의 광출력, 예를 들어, 백색을 생성한다. 서로 다른 파장들을 방출하는, 예를 들어, 서로 다른 희토류 도핑 원소들을 가지는 상기 층들이 서로 산재되어(interspersed) 있을 수 있고, 또는 동일한 파장을 방출하는 여러 층들(51)이 서로 다른 파장을 방출하는 또 다른 복수의 층들(51)의 위에 서로 적층될 수 있다. 상기 초격자 구조에 대해서는 최대 두께가 없으나, 50 nm 내지 200 nm의 두께가 바람직하고, 이용 가능한 전압의 양에 따라 150 nm 내지 750 nm의 두께가 더욱 바람직하다. 전이층들(59a, 59b)은 위에서 설명된 근거들에 따라, 기판(23)과 바닥 유전층(52) 사이에, 그리고 상부 유전층(52)과 투명 전극 사이에(도 18) 각각 부가될 수 있다.
도 19에 도시된 구조들은 중간 개재되는 층들 없이 서로 접촉된 인접한 층들을 도시한다. 그러나, 추가적인 층들도 그것들이 앞서 언급된 층들과 간섭이 일어나지 않는 한도까지는 이용될 수 있다. 따라서, 코팅하는 및 접촉된과 같은 용어들은 부가적으로 중간 개재되지만 간섭은 하지 않는 층들이 있을 가능성을 배제하 는 것은 아니다.
초격자 구조(22)에 대한 예시적인 공정에서, 성장 공정의 반도체, 예를 들어, 실리콘 컴포넌트는 증착을 개시할 때에는 초기에 높은 값으로 설정된다. 상기 값은 소정의 굴절률 및 그에 따른 바람직한 과잉 반도체, 예를 들어, 실리콘 함유량을 기초로 하여 결정된다. 적절한 두께의 제1 전이층(59a)이 증착된 후에, 성장 공정의 반도체 컴포넌트는 제1 버퍼층(52)의 형성에 필요한 값으로 조절된다. 그 다음, 반도체 컴포넌트의 농도는, 활성층 구조(13) 내의 모든 층들이 증착될 때까지, 활성층들(51)을 위한 양과 버퍼층들(52)을 위한 양 사이에서 번갈아 바뀐다. 충분한 두께의 활성층 구조(13)가 증착되면, 성장 공정의 반도체 컴포넌트는 초기에 사용되던 높은 값으로 다시 증가하고, 소정의 두께의 제2 전이층(59b)이 증착된다. 완료되면, 성장 공정은 종료되고 막은 적절히 어닐링되어 활성층 및 전이층들 내에서 반도체 나노 입자들, 예를 들어, 실리콘 나노 결정들을 형성한다.
실리콘 질화물 매트릭스에 조그마한 실리콘 나노 입자들을 내장(embedding)함으로써, 실리콘 나노 입자들의 방사 수명은 질소 원자들에 의한 나노-입자들의 표면 패시베이션(surface passivation) 효과 및 여기자(exciton)들의 전자 및 홀 파동 함수들의 강한 결합 효과로 인해 나노 초 내지는 서브-나노 초까지 접근할 수 있다.
균일하게 증착된 SiNx 막들은, 그 안에 실리콘 나노 입자들이 실리콘 질화물 매트릭스 내에 형성되어 있는데, 일반적으로 상대적으로 넓은 범위의 사이즈와 무작위적인 공간 분포, 특히 나노 입자들 사이의 이격 거리들을 갖는다. 또한, SiNx 막들에 형성된 실리콘 나노-입자들은, 좀더 높은 온도에 노출되었을 경우에는 서로 연결된 작은 덩어리들을 형성할 수 있는데, 이는 발광 효율에 악영향을 미칠 수 있다. 이것은 또한 막 증착 이후 장치 공정의 유연성을 심하게 제한할 수 있다. 다양한 나노 입자의 사이즈와 이격 거리의 조합은 그러한 막들에 형성된 실리콘 나노 입자 구조의 전기-발광 효율에 상당한 영향을 줄 수 있다.
실리콘 나노 입자들이 실리콘 질화물 매트릭스에 내장되어 있는 막들에 있어서, 상기 막들의 전류 전도는 실리콘 질화물 호스트의 높은 트랩 밀도에 의해 상당히 영향을 받을 수 있고, 그에 따라서, 주입된 전하 캐리어들이 전기장으로부터 에너지를 얻어 실리콘 나노 입자들 내에 여기자들을 생성시키는 것의 유효성에 부정적인 효과들을 발생시킬 수 있다. 그러나, 본 발명의 일 실시예에 따라 설계된 구조는 실리콘 질화물의 활성층들 사이에 버퍼층들을 제공하고 나노 입자들 사이의 적당한 거리를 보장함으로써, 앞서 언급된 모든 문제점들을 제거한다. 또한, 얇은 활성층들, 즉, 나노 입자의 사이즈를 제공함으로써, 나노 입자들의 사이즈는 더욱 엄밀하게 조절될 수 있다.
도 20을 특별히 참조하면, 본 발명의 또 다른 실시예에 따르면 활성층 구조(22")는 설계된 막 구조를 포함하는데, 이러한 막 구조는 조직화된 층들(organized layers)로 된 복수의 서로 다른 셋트들(62, 63, 64)로 형성되고, 여기서 활성층들(65, 66, 67)은 순수한 넓은 밴드갭 반도체 또는 유전 물질로 구성된 버퍼층들(68, 69, 70)에 의해 각각 격리된다. AC 전압에 의해 구동되는 설계된 막 활성층 구조(22")의 경우, 전압이 발진함에 따라 전류가 양 방향 모두로 흐를 것이 므로, 버퍼층들(68, 70)은 각각 활성층들(65, 67) 및 전극들(26, 28) 사이에 배치된다.
나노 입자들, 예를 들어, 나노 결정들의 사이즈는 그것들이 존재하는 활성층들(65, 66, 67)의 두께와 대략 동일하다. 각각의 활성층(65, 66, 67)의 나노 입자들의 사이즈, 즉, 층들(65, 66, 67)의 두께는 소정의 색의 광 방출을 생성하기 위한 특정한 여기 에너지에 따라 설계된다. 희토류로 도핑된 실리콘 이산화물 매트릭스 호스트의 실리콘 나노 결정들에 대한 나노 입자 직경 d(나노미터 단위)와 여기 에너지 E(전자볼트 단위) 사이의 이론상 관계는 다음과 같다.
E = 1.143 + 5.845/(d2 + 1.274d + 0.905) - 6.234/(d2 + 3.391d + 1.412)
예를 들어, 적색 광자들에 대해 d=2.9 nm일 때 ~1.9eV이고, 녹색 광자들에 대해 d=2.1 nm일 때 ~2.3 eV이며, 또는 청색 광자들에 대해 d=1.6 nm일 때 ~2.8eV이다. 나노 입자 층 내에 또는 옆에 위치하는 희토류 이온 종들은 상기 층 내의 나노 결정들의 여기 에너지에 매칭되는 파장으로 방사되도록 선택된다(또는 그 역의 순서로 선택된다).
희토류 도핑을 하지 않은 실리콘 질화물 매트릭스 호스트의 그룹 IV, 예를 들어, 실리콘 나노 결정들이나, 또는 희토류 도핑을 하지 않은 실리콘 이산화물 매트릭스 호스트의 그룹 IV, 예를 들어, 실리콘 나노 결정들의 경우, 상기 나노 결정들로부터 소정의 색의 광 방출을 생성하기 위한 특정 여기 에너지를 생성하기 위한 여기 에너지 수학식은 다음과 같다:
E = E0 + C/d2
여기서, E0=1.16eV이고 C=11.8eV-nm2이다.
따라서, 적색 광 방출층의 두께, 즉, 실리콘 질화물 매트릭스 내에 실리콘 나노 결정들을 가지는 활성층의 나노 결정들의 직경은 4 nm이고, 녹색 광의 경우 3.23 nm이며, 청색 광의 경우 2.6 nm이다.
버퍼층들(68, 69, 70)의 두께는 이웃하는 나노 입자 활성층들(65, 66, 67)의 나노 입자들의 사이즈에 근접하게 매칭된다. 층들(65 내지 70)의 평면에 수직하게 인가되는 전기장의 경우, 전자는 상기 나노 입자들을 정확한 에너지로 여기시키기 위해 상기 인가된 전기장으로부터 충분한 에너지를 얻어야 하는데, 여기서 버퍼층들(68, 69, 70)에서 얻은 에너지(eV로 측정됨)는 상기 전기장을 버퍼층(68, 69 또는 70)의 두께로 곱한 값과 동일하다. 예를 들어, 5 MV/cm인 인가된 전기장의 경우, 버퍼층의 두께는 나노 입자들을 1.9 eV(1.9eV/05eV/nm=3.8nm)로 여기시키기 위해서는 3.8 nm 또는 그 이상, 나노 입자들을 2.3 eV로 여기시키기 위해서는 4.6 nm 또는 그 이상, 또는 나노 입자들을 2.8 eV로 여기시키기 위해서는 5.6 nm 또는 그 이상이어야 한다. AC 전원으로 전력 공급되는, 소정 처리된 막 활성층 구조(22)(여기서 이웃하는 나노 입자 층들, 예를 들어, 참조번호 65, 66은 서로 다른 파장들에서 방출한다)의 경우, 개재 버퍼층, 예를 들어, 참조번호 68은 더 높은 에너지층의 나노 입자들을 여기시키기에 충분하도록 두꺼워야 한다.
소정 처리된 막 활성층 구조(22")는 실리콘 산화물 매트릭스에서 희토류 원소 및 탄소와 같은 다른의 불순물로 도핑된 실리콘 나노 입자들을 기초로 한 고상 발광 소자들의 광속(luminous flux)(광학적 출력), 효율(내적 전력 변환 효율 및 외적 발광 효율), 연색성 지수(CRI: color rendering index), 장치 신뢰성 및 수명, 그리고 장치 조립성/비용/생산량 측면에서 큰 개선을 제공한다.
희토류 이온들은 활성층들(65, 66, 67), 버퍼층들(68, 69, 70) 또는 이들 모두에 혼합될 수 있다. 바람직한 구조는, 오직 활성층들(65, 66, 67) 내부에만, 나노 입자들로부터 희토류 이온들로의 에너지 전달의 효율이 최대화되고 또한 여기된 희토류 이온들의 방사 방출 효율이 최대화되는 소정의 농도로 희토류 원소들을 혼합시키는 것이다. 수반되는 물리적 공정의 복잡도로 인하여, 최적화는 일반적으로 경험주의적인 공정이 된다. 나노 입자 층 내부에 또는 옆에 위치하는 희토류 이온 종들은 상기 층 내에 나노 입자들의 여기 에너지에 매칭되는 파장에서 방사되도록 선택된다(또는 그 역의 순서로 선택된다).
다른 불순물들은 활성층 구조(22") 내부의 어디든 위치할 수 있지만, 만약 필요하다면 다른 불순물들은 통상적으로 오직 나노 입자 층들(65, 66 또는 67) 내에만 혼합될 것이다. 예를 들어, 관찰 결과들은 나노 입자의 측정된 여기 에너지가 이론적으로 예상했던 것만큼 높지 않다고 판정해왔으므로, 넓은 밴드갭 반도체 도는 유전체, 예를 들어, 실리콘 산화물, 매트릭스 내의 희토류 이온들로 전달되는 나노 입자들의 여기 에너지를 상승시키는 데에 탄소 원자들이 필요할 수도 있다.
버퍼층들(68, 69, 70)은 특정 공정 기술이 가지는 능력 내에서 그러한 물질 들 획득할 수 있는 가장 높은 품질을, 즉, 결함이 거의 없으면서 고밀도이어야 하며, 그럼으로써 인가되는 높은 전기장 하에서 장치 수명 및 신뢰성은 최대화될 것이다.
활성층들(65, 66, 67)에 대하여는 탄소 및 희토류 도핑을 가지거나 가지지 않은 실리콘 리치 실리콘 산화물이, 그리고 버퍼층들(68, 69, 70)에 대하여는 실리콘 이산화물이 상기 소정 처리된 막 구조에서 선호되는 물질들이다. 활성층들(65, 66, 67)에 대하여 희토류 도핑을 가지거나 가지지 않는 실리콘 리치 실리콘 산화물이나, 버퍼층들(68, 69, 70)에 대하여 실리콘 질화물과 같은 그 밖의 물질 시스템들도 역시 상기 소정 처리된 구조에 사용될 수 있다. 또한, 발광 중심체들을 포함하는 희토류 산화물들도 활성층들(65, 66, 67)에 사용될 수 있다.
어느 한 층의 나노 입자들의 밀도는 증착 동안에 상기 층의 과잉 실리콘 함유량을 변경함으로써, 그리고 어닐링 조건들(예를 들어, 어닐링 온도 및 시간)을 변경함으로써 바뀔 수 있다. 나노 입자 층들(65, 66, 67) 내의 나노 입자 밀도는 바람직하게는, 방출되는 광의 세기를 증가시킬 수 있도록 가능한 한 높으면서도, 나노 결정들 사이의 상호 작용, 즉 나노 입자들의 응집을 야기할 수 있는 밀도 미만으로 여전히 머무르는 것이 좋다.
활성층 구조(22")의 반복되는 층들(65 내지 70)의 전체 개수는 전체 막에 인가될 전압 및 효율적이고 신뢰할 수 있는 동작에 필요한 전기장에 의해 결정된다. 단순 근사한 경우에, 나노 입자 층들(65, 66, 67)에 걸쳐 매우 작은 전압이 떨어지므로, 필요한 층들의 개수는 인가된 전압을 전기장 크기로 나누고 버퍼층들(68, 69, 70)의 두께로 나눈 값과 동일할 것이다. 예를 들어, 인가되는 전압이 110 V이고, 하나의 유전층(69) 내의 소정의 전기장은 5 MV/cm(즉, 0.5 V/nm)이며, 소정의 여기 에너지는 2.3 eV 라면, 나노 입자 층(66)은 2.1 nm 두께이고, 버퍼층은 4.6 nm 두께이고, 그렇다면 반복되는 층 쌍들(66/69)의 전체 개수는 다음과 같이,
(110 V)/(0.5 V/nm)/(4.6 nm) = 48 개의 층들 또는 쌍들이다.
활성층 및 버퍼층들의 동일한 쌍들을 반복시킴으로써 단일한 색이 소정 처리된 막 활성층 구조(22")에 의해 방출될 수 있다. 전체 막은 각각의 성분 색에 대한 여러 개의 활성층/버퍼층 쌍들을 포함할 것이므로, 혼합된 색들, 예를 들어, 백색이 상기 소정 처리된 활성층 구조(22")에 의해 방출될 수 있다. 예를 들어, N개의 쌍들의 활성/유전 층들은 전체적으로 청색(65/68)을 위한 k개의 쌍들, 녹색(66/69)을 위한 m개의 쌍들, 및 호박색/적색/오렌지색(67/70)을 위한 n개의 쌍들을 포함할 수 있다. 여기서 k+m+n=N이다. 각각의 색 쌍들, 예를 들어, 참조번호 65/68, 66/69 및 67/70의 개수는 변할 수 있으므로, 여하한 소정의 연색성 지수(CRI)도 획득될 수 있다. 예를 들어, 따뜻한 백색은 청색보다 더 많은 쌍들의 적색(65/68)이 필요하고, 반면에 차가운 백색은 그 반대가 필요하다.
후면 반사기(29)가 그 구조에 포함되는, 백색이나 그 밖의 다중-색상 발광에 관하여, 그리고 장치(20)에 관하여, 가장 낮은 에너지(가장 긴 파장, 예를 들어, 적색) 방출 층들을 반사기(29)에 가장 가깝게 배치하고, 가장 높은 에너지(가장 낮은 파장, 예를 들어, 청색) 층을 방출 표면에 가장 가깝게 배치하는 것이 바람직하다. 중간 파장들, 예를 들어, 녹색을 방출하는 층들은 가장 긴 파장 및 가장 짧은 파장들을 방출하는 층들 중간에 배치된다.
도 21은 DC 전원, 즉, 애노드(62) 및 캐소드(63)에 의해 전력을 공급받는 소정 처리된 막 활성층 구조(22''')를 나타낸다. 활성층들(65, 66, 67) 및 대부분의 버퍼층들(68, 69, 70)은 설계된 막 구조(22")의 층들과 동일하다. 그러나, 전자들이 오직 하나의 방향으로만 이동하므로, 다른 종류의 활성층들 사이에 개재되는 버퍼층들은 애노드에 더 가까이 있는 나노 입자 층의 나노 입자들을 여기시키도록 정확한 두께를 가져야한다. 따라서, 소정 처리된 막 구조(22''')는 바람직하게는 캐소드 쪽에서는 버퍼층(68)에 의해, 그리고 애노드 쪽에서는 나노-입자층(67)에 의해 종단된다.

Claims (23)

  1. 발광 소자에 있어서,
    기판;
    상기 기판상에서 지지되는 활성층 구조로서, 제 1 파장에서 발광하기 위한 소정 농도의 발광 중심체들(luminescent centers)을 가지는 적어도 제 1 활성층을 포함하는 상기 활성층 구조;
    상기 활성층 구조에 전기장을 인가하기 위한 전극 세트로서, 상부(upper) 투명 전극 및 제 2 기저(base) 전극을 포함하는 상기 전극 세트; 및
    상기 상부 투명 전극과 상기 활성층 구조 사이에 위치하고, 상기 활성층 구조의 최상층의 전도도보다 높은 전도도를 가지는 제 1 전이(transition)층을 포함하고,
    상기 활성층 구조와 관련된 고전기장(high field) 영역들은 상기 활성층 구조와 상기 투명 전극 사이의 제 1 접촉(contact) 영역으로부터 멀어짐으로써, 상기 제 1 접촉 영역을 가로질러 흐르는 소정의 전류를 생성하기 위하여 필요로 하는 전기장의 크기를 감소시키는, 발광 소자.
  2. 제 1 항에 있어서,
    상기 기판과 상기 활성층 구조 사이에 위치하고, 상기 활성층 구조의 바닥층보다 높은 전도도를 가지는 제 2 전이층을 더 포함하고,
    상기 활성층 구조에 연관되는 고전기장 영역들은 상기 활성층 구조와 상기 기판 사이의 제 2 접촉 영역으로부터 멀어짐으로써, 상기 제2 접촉 영역을 가로질러 흐르는 소정의 전류를 생성하기 위하여 필요로 하는 전기장의 크기를 감소시키는, 발광 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 전이층은 상기 활성층 구조 두께의 2.5% 내지 10%의 두께를 가짐으로써, 상기 활성층 구조로부터 빠져나오는 고에너지 전자들(energetic electrons)이 충분히 냉각되도록 하는 것인, 발광 소자.
  4. 제 3 항에 있어서,
    상기 제 1 전이층은 상기 활성층 구조의 두께의 4% 내지 6%의 두께를 가지는 것인, 발광 소자.
  5. 제 1 항에 있어서,
    상기 활성층 구조는 상기 제 1 활성층에 인접한 위치에 와이드 밴드갭 반도체 물질 또는 유전 물질을 포함하는 제 1 버퍼층을 포함하고,
    상기 제 1 버퍼층은 소정의 두께를 가짐으로써, 전자들이, 상기 제 1 버퍼층을 통과할 때에, 상기 제 1 파장에서 발광하기 위해 요구되는 여기 에너지(excitation energy)에서의 충격 이온화 또는 충격 여기를 통해 상기 제 1 활성층 내의 상기 발광 중심체들을 여기시킬 수 있을 정도의 에너지를 상기 전기장으로부터 얻고,
    상기 와이드 밴드갭 반도체 물질은 상기 여기 에너지보다 큰 전자 밴드 갭을 갖는 반도체 물질인 것인, 발광 소자.
  6. 제 5 항에 있어서,
    상기 활성층 구조는 복수의 제 1 버퍼층들과 상호 배치되는(interleaved) 복수의 제 1 활성층들을 더 포함하는 것인, 발광 소자.
  7. 제 6 항에 있어서,
    상기 활성층 구조는,
    제 2 파장에서 발광하기 위한 소정 농도의 발광 중심체들을 포함하는 복수의 제 2 활성층들; 및
    상기 복수의 제 2 활성층들과 상호 배치되는 와이드 밴드갭 반도체 물질 또는 유전 물질을 포함하는 복수의 제 2 버퍼층들을 더 포함하고,
    상기 제 2 버퍼층들은 소정의 두께를 가짐으로써, 전자들이, 상기 제 2 버퍼층들을 통과할 때에, 상기 제 2 파장에서 발광하기 위해 요구되는 여기 에너지(excitation energy)에서의 충격 이온화 또는 충격 여기를 통해 상기 제 2 활성층들 내의 상기 발광 중심체들을 여기시킬 수 있을 정도의 에너지를 상기 전기장으로부터 얻고,
    상기 제 1 파장 및 제 2 파장은 소정의 색을 가진 광을 형성하기 위해 결합하는 것이고,
    상기 복수의 제 2 버퍼층들의 와이드 밴드갭 반도체 물질은 상기 여기 에너지보다 큰 전자 밴드 갭을 갖는 반도체 물질인 것인, 발광 소자.
  8. 제 7 항에 있어서,
    상기 전극 세트는 교류 전원에 의해 전력을 얻고,
    상기 제 1 버퍼층들 중 하나는 상기 활성층 구조의 일 단부(end)에 배치되고, 상기 제 2 버퍼층들 중 하나는 상기 활성층 구조의 다른 단부에 배치되어,
    상기 전기장이 방향을 변경할 때에 상기 제 1 활성층 및 제 2 활성층들 모두의 상기 발광 중심체들이 여기되는 것을 보증하도록 하는, 발광 소자.
  9. 제 5 항에 있어서,
    상기 제 1 활성층은 반도체 나노 입자들(nano-particles)이 내장된(embedded) 유전 물질 또는 와이드 밴드갭 반도체 물질을 포함하는 것이고,
    상기 제 1 활성층 내의 상기 와이드 밴드갭 반도체 물질은 상기 여기 에너지보다 큰 전자 밴드 갭을 갖는 반도체 물질인 것인, 발광 소자.
  10. 제 9 항에 있어서,
    상기 제 1 전이층은 상기 제 1 버퍼층보다 높은 농도의 반도체 물질을 갖는 유전 물질 또는 와이드 밴드갭 반도체 물질을 포함하고,
    상기 제 1 전이층 내의 상기 와이드 밴드갭 반도체 물질은 상기 여기 에너지 보다 큰 전자 밴드 갭을 갖는 반도체 물질인 것인, 발광 소자.
  11. 제 1 항에 있어서,
    상기 투명 전극에 전기적으로 연결되어 상기 전기장을 상기 투명 전극에 인가하는 금속 전기 콘택; 및
    상기 금속 전기 콘택 아래의 전류 주입을 최소화하여 상기 금속 전기 콘택에 인접하는 활성층 구조 내에 흐르는 전류를 최대화하기 위하여 상기 금속 전기 콘택 아래에 위치한 필드 산화막(field oxide) 영역을 더 포함하는, 발광 소자.
  12. 제 11 항에 있어서,
    상기 필드 산화막 영역은 상기 상부의 투명 전극과 상기 기판 사이의 수직 전기장에서 점진적인 감소를 제공하는, 경사진(sloped) 가장자리(edge)를 가지는 것인, 발광 소자.
  13. 제 11 항에 있어서,
    상기 필드 산화막 영역은 상기 활성층 구조의 두께의 두 배 내지 열 배의 두께를 갖는 것인, 발광 소자.
  14. 제 1 항에 있어서,
    상기 투명 전극의 최상부 위에 위치하는 밀봉층으로서, 상기 활성층 구조의 굴절률에 근접하게 일치하는 굴절률을 가짐으로써 그들 사이의 내부 전반사(total internal reflections)를 감소시키는 상기 밀봉층을 더 포함하는, 발광 소자.
  15. 제 14 항에 있어서,
    상기 밀봉층은 추출된 광의 양을 최대화하기 위해서 방출 광에 대해 렌즈(lensing) 효과를 제공하는 곡면 상부 표면을 가지는 것인, 발광 소자.
  16. 제 1 항에 있어서,
    상기 제 2 기저 전극과 상기 활성층 구조의 사이에 위치하고, 상기 상부의 투명 전극을 통해 광을 되반사하기 위한 반사층을 더 포함하는, 발광 소자.
  17. 발광 소자를 제조하는 방법에 있어서,
    a) 기판을 제공하는 단계;
    b) 소정 농도의 발광 중심체들을 가지는 제 1 활성층을 포함하는 활성층 구조를 상기 기판의 상부 표면에 증착하는 단계;
    c) 상기 활성층 구조의 상부에 투명 전극을 증착하는 단계;
    d) 상기 투명 전극에 금속 콘택을 부착(attach)하는 단계; 및
    e) 상기 기판의 하부 표면에 기저 전극을 부착하는 단계를 포함하고,
    상기 b) 단계는 상기 활성층 구조와 상기 투명 전극 사이에 상기 활성층 구조의 최상층보다 높은 전도도를 가지는 제 1 전이층을 증착하는 단계를 포함하고,
    상기 제 1 활성층과 관련된 고전기장 영역들은 상기 활성층 구조와 상기 기판 사이의 제 1 접촉 경계(interface)로부터 멀어짐으로써, 상기 기판과 상기 제 1 활성층 사이에 흐르는 소정의 전류를 생성하기 위하여 필요로 하는 전기장의 크기를 감소시키는, 발광 소자의 제조 방법.
  18. 제 17 항에 있어서,
    상기 금속 콘택 아래의 전류 주입을 최소화하여 상기 금속 콘택에 인접하는 상기 활성층 구조에 흐르는 전류를 최대화하기 위하여, 상기 금속 콘택 아래에 필드 산화막(field oxide) 영역을 증착하는 단계를 더 포함하는, 발광 소자의 제조 방법.
  19. 제 17 항에 있어서,
    상기 활성층 구조의 굴절률에 근접하게 일치하는 굴절률을 가지는 밀봉층을 그들 사이의 내부 전반사를 최소화할 수 있도록 상기 투명 전극의 최상부 위에 증착하는 단계를 더 포함하고,
    상기 밀봉층은 추출된 광의 양을 최대화하기 위해서 방출 광에 대해 렌즈 효과를 제공하는 곡면 상부 표면을 가지는 것인,
    발광 소자의 제조 방법.
  20. 제 17 항에 있어서,
    상기 b) 단계는 와이드 밴드갭 반도체 물질 또는 유전 물질을 포함하는 제 1 버퍼층을 상기 제 1 활성층에 인접한 위치에 증착하는 단계를 더 포함하고,
    상기 제 1 버퍼층은 소정의 두께를 가짐으로써, 전자들이, 상기 제 1 버퍼층을 통과할 때에, 상기 제 1 파장에서 발광하기 위해 요구되는 여기 에너지(excitation energy)에서의 충격 이온화 또는 충격 여기를 통해 상기 제 1 활성층 내의 상기 발광 중심체들을 여기시킬 수 있을 정도의 에너지를 상기 전기장으로부터 얻고,
    상기 와이드 밴드갭 반도체 물질은 상기 여기 에너지보다 큰 전자 밴드 갭을 갖는 반도체 물질인 것인, 발광 소자의 제조 방법.
  21. 제 20 항에 있어서,
    상기 b) 단계는 복수의 추가적인 제 1 활성층들을 복수의 추가적인 제 1 버퍼층들과 교대로 증착하는 단계를 더 포함하는 것인, 발광 소자의 제조 방법.
  22. 제 21 항에 있어서,
    상기 b) 단계는 상기 제 1 파장과 상이한 제 2 파장에서 발광하는 소정 농도의 발광 중심체들을 가지는 복수의 제 2 활성층들; 및 상기 복수의 제 2 활성층들과 상호 배치되는 와이드 밴드갭 반도체 물질 또는 유전 물질을 포함하는 복수의 제 2 버퍼층들을 증착하는 단계를 더 포함하고,
    상기 제 2 버퍼층들은 소정의 두께를 가짐으로써, 전자들이, 상기 제 2 버퍼층들을 통과할 때에, 상기 제 2 파장에서 발광하기 위해 요구되는 여기 에너지(excitation energy)에서의 충격 이온화 또는 충격 여기를 통해 상기 제 2 활성층들 내의 상기 발광 중심체들을 여기시킬 수 있을 정도의 에너지를 상기 전기장으로부터 얻고,
    상기 제 1 파장 및 제 2 파장들은 소정의 색을 가진 광을 형성하기 위해 결합하는 것이고,
    상기 복수의 제 2 버퍼층들의 와이드 밴드갭 반도체 물질은 상기 여기 에너지보다 큰 전자 밴드 갭을 갖는 반도체 물질인 것인,
    발광 소자의 제조 방법.
  23. 제 17 항에 있어서,
    상기 b) 단계는
    i) 상기 제 1 활성층을 형성하기 위하여 과잉(excess) 반도체 물질을 가지는 유전 물질 또는 와이드 밴드갭 반도체 물질을 상기 기판상에 증착하는 단계;
    ii) 와이드 밴드갭 반도체 물질 또는 유전 물질을 포함하는 제 1 버퍼층을 상기 제 1 활성층에 인접하게 증착하는 단계;
    iii) 상기 제 1 전이층을 형성하기 위하여 과잉 반도체 물질을 가지는 유전 물질 또는 와이드 밴드갭 반도체 물질을 상기 제 1 버퍼층 상에 증착하는 단계; 및
    상기 제 1 활성층 및 상기 제 1 전이층에 반도체 나노 입자들을 형성하기 위하여 상기 제 1 활성층, 상기 제 1 전이층 및 상기 제 1 버퍼층을 어닐링(annealing)하는 단계를 포함하고,
    상기 제 1 버퍼층은 소정의 두께를 가짐으로써, 전자들이, 상기 제 1 버퍼층을 통과할 때에, 상기 제 1 파장에서 발광하기 위해 요구되는 여기 에너지에서의 충격 이온화 또는 충격 여기를 통해 상기 제 1 활성층 내의 상기 발광 중심체들을 여기시킬 수 있을 정도의 에너지를 상기 전기장으로부터 얻고,
    상기 와이드 밴드갭 반도체 물질 또는 유전 물질은 상기 제 1 활성층, 상기 제 1 전이층 및 상기 제 1 버퍼층에 대해 동일한 물질이며,
    상기 와이드 밴드갭 반도체 물질은 상기 여기 에너지보다 큰 전자 밴드 갭을 갖는 반도체 물질이고,
    반도체 물질의 농도는 상기 제 1 활성층, 상기 제 1 버퍼층 및 상기 제 1 전이층 간에 차등화될 수 있도록 상기 i), ii), 및 iii)의 증착 단계들 사이에서 조정되는 것인, 발광 소자의 제조 방법.
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