KR101326130B1 - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 절연막을 형성하는 단계, 상기 절연막 위에 하부 도전층 및 상부 도전층을 차례로 형성하는 단계, 상기 상부 도전층을 식각하여 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계, 상기 하부 도전층을 식각하여 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계, 상기 제2 소스 전극 및 상기 제2 드레인 전극을 과식각하는 단계, 그리고 상기 제2 소스 전극 및 상기 제2 드레인 전극 사이에 유기 반도체를 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
유기 반도체, 상부 접촉 구조, 잉크젯, 과식각, 절연체
Description
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
일반적으로 액정 표시 장치(liquid crystal display, LCD)나 유기 발광 표시 장치(organic light emitting diode display, OLED display), 전기 영동 표시 장치(electrophoretic display) 등의 평판 표시 장치는 복수 쌍의 전기장 생성 전극과 그 사이에 들어 있는 전기광학(electro-optical) 활성층을 포함한다. 액정 표시 장치의 경우 전기광학 활성층으로 액정층을 포함하고, 유기 발광 표시 장치의 경우 전기광학 활성층으로 유기 발광층을 포함한다.
한 쌍을 이루는 전기장 생성 전극 중 하나는 통상 스위칭 소자에 연결되어 전기 신호를 인가받고, 전기광학 활성층은 이 전기 신호를 광학 신호로 변환함으로써 영상을 표시한다.
평판 표시 장치에서는 스위칭 소자로서 게이트 전극, 소스 전극, 드레인 전극 및 반도체를 포함하는 박막 트랜지스터(thin film transistor, TFT)를 사용하며, 이 박막 트랜지스터를 제어하기 위한 주사 신호를 전달하는 게이트선(gate line)과 화소 전극에 인가될 신호를 전달하는 데이터선(data line)이 평판 표시 장치에 구비된다.
이러한 박막 트랜지스터 중에서, 규소(Si)와 같은 무기 반도체 대신 유기 반도체를 사용하는 유기 박막 트랜지스터(organic thin film transistor, OTFT)에 대한 연구가 활발히 이루어지고 있다.
유기 박막 트랜지스터는 유기 반도체 및 절연막 따위를 용액 공정(solution process)으로 제작할 수 있어서 증착 공정 만으로 한계가 있는 대면적 평판 표시 장치에도 쉽게 적용할 수 있다.
이러한 유기 박막 트랜지스터가 매트릭스 형태로 배열되어 있는 유기 박막 트랜지스터 표시판은 기존의 박막 트랜지스터와 비교하여 구조 및 제조 방법에 있어서 많은 차이가 있다.
그 중에서도 공정 중 유기 반도체에 미치는 영향을 줄여서 박막 트랜지스터의 특성을 개선할 수 있는 새로운 방안이 필요하다.
따라서 본 발명이 이루고자 하는 기술적 과제는 공정 중 유기 반도체에 미치는 영향을 줄여서 유기 박막 트랜지스터의 특성을 개선하는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 게이트 전극, 상기 게이트 전극 위에 형성되어 있는 절연막, 상기 절연막 위에 형성되어 있는 유기 반 도체, 상기 유기 반도체 위에 형성되어 있으며 서로 마주하는 소스 전극 및 드레인 전극, 그리고 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하고, 상기 소스 전극 및 상기 드레인 전극은 제1 간격을 두고 마주하는 제1 소스 전극 및 제1 드레인 전극, 그리고 상기 제1 소스 전극 및 상기 제1 드레인 전극 하부에 각각 위치하며 상기 제1 간격보다 큰 제2 간격을 두고 마주하는 제2 소스 전극 및 제2 드레인 전극을 포함한다.
상기 유기 반도체는 상기 제2 소스 전극과 상기 제2 드레인 전극 사이에 위치할 수 있다.
상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제1 소스 전극 및 상기 제1 드레인 전극보다 과식각(overetching) 되어 있을 수 있다.
상기 박막 트랜지스터 표시판은 상기 제1 소스 전극 및 상기 제1 드레인 전극 위에 형성되어 있으며 상기 유기 반도체를 드러내는 제1 개구부를 가진 둑(bank)을 더 포함할 수 있다.
상기 박막 트랜지스터 표시판은 상기 제1 개구부에 위치하는 보호막을 더 포함할 수 있다.
상기 박막 트랜지스터 표시판은 상기 게이트 전극에 연결되어 있는 게이트선, 그리고 상기 소스 전극에 연결되어 있는 데이터선을 더 포함하며, 상기 데이터선, 상기 소스 전극 및 상기 드레인 전극과 상기 둑 사이에 위치하며 상기 데이터선, 상기 소스 전극 및 상기 드레인 전극과 실질적으로 동일한 평면 모양을 가지는 유기막을 더 포함할 수 있다.
상기 절연막은 상기 게이트 전극을 드러내는 제2 개구부를 가질 수 있으며, 상기 제2 개구부에 형성되어 있는 게이트 절연체를 더 포함할 수 있다.
상기 제1 소스 전극 및 상기 제1 드레인 전극은 ITO를 포함하고, 상기 제2 소스 전극 및 상기 제2 드레인 전극은 금속을 포함할 수 있다.
상기 박막 트랜지스터 표시판은 상기 제1 소스 전극 및 상기 제1 드레인 전극 위에 각각 형성되어 있는 제3 소스 전극 및 제3 드레인 전극을 더 포함하며, 상기 제3 소스 전극 및 상기 제3 드레인 전극은 상기 제2 소스 전극 및 상기 제2 드레인 전극과 식각비가 다른 금속을 포함할 수 있다.
상기 제2 소스 전극 및 상기 제2 드레인 전극은 몰리브덴을 포함하고 상기 제3 소스 전극 및 상기 제3 드레인 전극은 크롬을 포함할 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 절연막을 형성하는 단계, 상기 절연막 위에 하부 도전층 및 상부 도전층을 차례로 형성하는 단계, 상기 상부 도전층을 식각하여 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계, 상기 하부 도전층을 식각하여 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계, 상기 제2 소스 전극 및 상기 제2 드레인 전극을 과식각(overetching)하는 단계, 그리고 상기 제2 소스 전극 및 상기 제2 드레인 전극 사이에 유기 반도체를 형성하는 단계를 포함한다.
상기 제1 소스 전극 및 상기 제1 드레인 전극 위에 제1 개구부를 가진 둑을 형성하는 단계를 더 포함할 수 있고, 상기 유기 반도체를 형성하는 단계는 상기 제1 개구부를 통하여 유기 반도체 용액을 적하할 수 있다.
상기 하부 도전층을 식각하는 단계 후에 상기 절연막에 상기 게이트 전극을 드러내는 제2 개구부를 형성하는 단계를 더 포함할 수 있다.
상기 제2 개구부를 형성하는 단계는 상기 절연막을 과식각하여 수행할 수 있다.
상기 둑을 형성하는 단계 후에 상기 제2 개구부에 게이트 절연체를 형성하는 단계를 더 포함할 수 있다.
상기 유기 반도체를 형성하는 단계 후에 상기 제1 개구부에 보호막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 절연막을 형성하는 단계, 상기 절연막 위에 하부 도전층 및 상부 도전층을 차례로 형성하는 단계, 상기 상부 도전층을 식각하여 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계, 상기 하부 도전층을 식각하여 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계, 상기 절연막을 과식각하여 상기 게이트 전극을 드러내는 제1 개구부를 형성하는 단계, 상기 제1 소스 전극 및 상기 제1 드레인 전극 위에 상기 제1 개구부의 일부를 드러내는 제2 개구부를 가지는 둑을 형성하는 단계, 그리고 상기 제1 개구부에 게이트 절연체를 형성하는 단계를 포함한다.
상기 게이트 절연체를 형성하는 단계 후에 상기 제2 소스 전극 및 상기 제2 드레인 전극을 과식각(overetching)하는 단계, 그리고 상기 제2 소스 전극 및 상기 제2 드레인 전극 사이에 유기 반도체를 형성하는 단계를 더 포함할 수 있다.
상기 유기 반도체를 형성하는 단계 후에 상기 제2 개구부에 보호막을 형성하는 단계를 더 포함할 수 있다.
상부 접촉 구조의 유기 박막 트랜지스터 표시판에서 유기 반도체가 손상되는 것을 방지하고 유기 박막 트랜지스터의 효율을 높일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 도 1 및 도 2를 참고로 하여 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이 다.
투명한 유리, 실리콘(silicone) 또는 플라스틱(plastic) 따위로 만들어진 절연 기판(substrate)(110) 위에 게이트선(gate line)(121) 및 유지 전극선(storage electrode line)(131)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 위로 돌출한 복수의 게이트 전극(gate electrode)(124)과 다른 층 또는 외부 구동 회로와의 접속을 위한 넓은 끝 부분(129)을 포함한다.
유지 전극선(131)은 소정의 전압을 인가 받으며 게이트선(121)과 거의 나란하게 뻗는다. 각 유지 전극선(131)은 두 게이트선(121) 사이에 위치하며 아래 방향으로 길게 뻗은 유지 전극(133)을 포함한다. 그러나 유지 전극선(131) 및 유지 전극(133)의 모양 및 배치는 여러 가지로 변형될 수 있다.
게이트선(121) 및 유지 전극선(131) 위에는 층간 절연막(140)이 형성되어 있다. 층간 절연막(140) 중 게이트 전극(124) 위에 위치하는 부분은 게이트 절연체(gate insulator)의 역할을 수행한다.
층간 절연막(140) 위에는 데이터선(171) 및 드레인 전극(175)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 있다. 각 데이터선(171)은 게이트 전극(124) 측으로 돌출되어 있는 소스 전극(173)과 다른 층 또는 외부 구동 회로와의 접속을 위한 넓은 끝 부분(179)을 포함한다.
데이터선(171)은 삼중층을 포함하며, 구체적으로 하부 소스 전극(173p) 및 하부 끝 부분(179p)을 포함하는 하부 데이터선(171p), 중간 소스 전극(173q) 및 중간 끝 부분(179q)을 포함하는 중간 데이터선(171q), 상부 소스 전극(173r) 및 상부 끝 부분(179r)을 포함하는 상부 데이터선(171r)을 포함한다.
하부 데이터선(171p), 중간 데이터선(171q) 및 상부 데이터선(171r)은 실질적으로 동일한 평면 모양을 가지나 하부 데이터선(171p)은 후술하는 제조 방법에 따라 과식각(overetching)되므로 중간 데이터선(171q) 및 상부 데이터선(171r)보다 폭이 작다.
드레인 전극(175)은 소스 전극(173)과 마주하는 부분과 위로 길게 뻗어 유지 전극(133)과 중첩하는 부분을 포함한다. 드레인 전극(175) 또한 하부 드레인 전극(175p), 중간 드레인 전극(175q) 및 상부 드레인 전극(175r)을 포함하는 삼중층이다.
하부 드레인 전극(175p), 중간 드레인 전극(175q) 및 상부 드레인 전극(175r)은 실질적으로 동일한 평면 모양을 가지나 하부 드레인 전극(175p)은 후술하는 제조 방법에 따라 과식각되므로 중간 드레인 전극(175q) 및 상부 드레인 전극(175r)보다 폭이 작다.
중간 소스 전극(173q)과 중간 드레인 전극(175q), 상부 소스 전극(173r)과 상부 드레인 전극(175r)은 각각 제1 간격(gap)을 두고 서로 마주하고 있으며, 하부 소스 전극(173p)과 하부 드레인 전극(175p)은 제1 간격보다 큰 제2 간격을 두고 서로 마주하고 있다.
하부 데이터선(171p), 하부 드레인 전극(175p), 상부 데이터선(171r) 및 상 부 드레인 전극(175r)은 크롬(Cr), 몰리브덴(Mo), 탄탈륨(Ta) 및 티타늄(Ti) 따위의 저저항 금속으로 만들어질 수 있으며, 이들은 저저항 배선으로 신호 지연을 방지할 수 있다. 상부 데이터선(171r) 및 상부 드레인 전극(175r)은 중간 데이터선(171q) 및 중간 드레인 전극(175q)을 지지하는 역할도 동시에 수행할 수 있으며, 경우에 따라 생략될 수도 있다.
특히 하부 데이터선(171p) 및 하부 드레인 전극(175p)과 상부 데이터선(171r) 및 상부 드레인 전극(175r)은 식각 선택비가 다른 금속으로 만들어져야 한다. 예컨대 하부 데이터선(171p) 및 하부 드레인 전극(175p)은 몰리브덴(Mo), 상부 데이터선(171r) 및 상부 드레인 전극(175r)은 크롬(Cr)으로 만들어질 수 있다.
중간 데이터선(171q) 및 중간 드레인 전극(175q)은 ITO 또는 IZO 따위의 투명한 도전 물질로 만들어질 수 있다. 중간 소스 전극(173q)과 중간 드레인 전극(175q)은 후술하는 유기 반도체(154)와 직접 접촉하기 때문에 유기 반도체와 일 함수(work function) 차이가 크지 않은 도전 물질로 만들어지는 것이 바람직하며, 이 경우 중간 소스 전극(173q)과 중간 드레인 전극(175q)은 유기 반도체와 전극 사이의 쇼트키 장벽(schottky barrier)을 낮추는 오믹 컨택(ohmic contact) 역할을 동시에 수행할 수 있다.
하부 소스 전극(173p)과 하부 드레인 전극(175p) 사이에는 유기 반도체(154)가 형성되어 있다. 유기 반도체(154)는 게이트 전극(124)의 상부에 위치한다. 유기 반도체(154)는 하부 소스 전극(173p)과 하부 드레인 전극(175p)과 실질적으로 동일한 두께를 가지므로 하부 소스 전극(173p)과 하부 드레인 전극(175p)의 두께를 조절함으로써 유기 반도체(154)의 두께 또한 조절할 수 있다.
유기 반도체(154)의 측면은 하부 소스 전극(173p) 및 하부 드레인 전극(175p)과 접촉하고 있으며 유기 반도체(154)의 상부는 중간 소스 전극(173q) 및 중간 드레인 전극(175q)과 접촉하고 있다.
유기 반도체(154)는 수용액이나 유기 용매에 용해되는 고분자 화합물이나 저분자 화합물을 포함할 수 있으며, 잉크젯 인쇄 방법(inkjet printing)으로 형성될 수 있다. 그러나 유기 반도체(154)는 스핀 코팅(spin coating), 슬릿 코팅(slit coating) 따위의 다른 용액 공정(solution process) 또는 증착(deposition) 등의 방법으로 형성될 수도 있다.
유기 반도체(154)는 폴리티닐렌비닐렌(polythienylenevinylene), 폴리-3-헥실티오펜(poly 3-hexylthiophene), 폴리티오펜(polythiophene), 프탈로시아닌(phthalocyanine), 금속화 프탈로시아닌(metallized phthalocyanine) 또는 그의 할로겐화 유도체를 포함할 수 있다. 유기 반도체(154)는 또한 페릴렌테트라카르복실산 이무수물(perylenetetracarboxylic dianhydride, PTCDA), 나프탈렌테트라카르복실산 이무수물(naphthalenetetracarboxylic dianhydride, NTCDA) 또는 이들의 이미드(imide) 유도체를 포함할 수 있다. 유기 반도체(154)는 페릴렌(perylene) 또는 코로넨(coronene)과 그들의 치환기를 포함하는 유도체를 포함할 수도 있다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 유기 반도체(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 유기 반도체(154)에 형성된다.
데이터선(171) 및 드레인 전극(175) 위에는 둑(bank)(180)이 형성되어 있다. 둑(180)은 용액 공정이 가능한 감광성 유기 물질로 만들어지며, 그 두께는 약 5,000 내지 4㎛ 일 수 있다. 둑(180)은 유기 반도체(154)를 드러내는 개구부(184)와 드레인 전극(175)의 일부를 드러내는 접촉 구멍(185)을 가진다.
둑(180)의 개구부(184)에는 보호막(164)이 형성되어 있다. 보호막(164)은 불소계 탄화수소 화합물 또는 폴리비닐알코올계 화합물 따위의 절연 물질로 만들어지며, 외부의 열, 플라스마 또는 화학 물질로부터 유기 반도체(154)를 보호한다. 개구부(184)는 보호막(164)의 표면이 평탄해질 수 있도록 충분한 크기를 가진다.
둑(180) 및 보호막(164) 위에는 화소 전극(191) 및 접촉 보조 부재(81, 82)가 형성되어 있다.
화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 연결되어 있으며 이를 통해 데이터 전압을 인가받는다. 화소 전극(191)은 유지 전극(133)과 중첩하여 유지 용량(storage capacitor)을 늘릴 수 있으며, 이 때 도 1 및 도 2와 같이 드레인 전극(175)과 유지 전극(133)의 중첩 면적을 넓힘으로써 화소 전극(191)과 유지 전극(133) 사이의 둑(180)의 두께로 인하여 유지 용량이 낮아지는 것을 방지할 수 있다.
접촉 보조 부재(81, 82)는 접촉 구멍(141, 182)을 통하여 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 각각 연결된다. 접촉 보조 부 재(81, 82)는 게이트선(121) 및 데이터선(171)의 각 끝 부분(121, 179)과 구동 집적 회로와 같은 외부 장치와의 접착성을 보완하고 이들을 보호한다.
화소 전극(191)과 접촉 보조 부재(81, 82)는 투명한 도전 물질 또는 반사형 금속으로 만들어질 수 있다.
그러면 도 1 및 도 2에 도시한 박막 트랜지스터를 제조하는 방법에 대하여 도 3 내지 도 16을 참고하여 설명한다.
도 3, 도 5, 도 9, 도 11, 도 13 및 도 15는 도 1 및 도 2의 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법을 차례로 도시한 배치도이고, 도 4는 도 3의 박막 트랜지스터 표시판을 IV-IV 선을 따라 잘라 도시한 단면도이고, 도 6은 도 5의 박막 트랜지스터 표시판을 VI-VI 선을 따라 잘라 도시한 단면도이고, 도 7 및 도 8은 도 5 및 도 6의 박막 트랜지스터 표시판의 다음 단계에서의 단면도이고, 도 10은 도 9의 박막 트랜지스터 표시판을 X-X 선을 따라 잘라 도시한 단면도이고, 도 12는 도 11의 박막 트랜지스터 표시판을 XII-XII 선을 따라 잘라 도시한 단면도이고, 도 14는 도 13의 박막 트랜지스터 표시판을 XIV-XIV 선을 따라 잘라 도시한 단면도이고, 도 16은 도 15의 박막 트랜지스터 표시판을 XVI-XVI 선을 따라 잘라 도시한 단면도이다.
먼저 도 3 및 도 4에 도시한 바와 같이, 기판(110) 위에 금속층을 적층하고 사진 식각하여 게이트 전극(124) 및 끝 부분(129)을 포함하는 게이트선(121) 및 유지 전극(133)을 포함하는 유지 전극선(131)을 형성한다.
다음 도 5 및 도 6에 도시한 바와 같이, 기판(110), 게이트선(121) 및 유지 전극선(131) 위에 절연막(140)을 적층하고 게이트선(121)의 끝 부분(129)에 접촉 구멍(141)을 형성한다.
다음 도 7에 도시한 바와 같이, 기판(110) 및 절연막(140) 위에 하부 도전층(170p), 중간 도전층(170q) 및 상부 도전층(170r)을 차례로 적층한다. 이 때 하부 도전층(170p), 중간 도전층(170q) 및 상부 도전층(170r)은 각각 몰리브덴, ITO 및 크롬으로 만들어질 수 있다.
다음 도 8에 도시한 바와 같이, 상부 도전층(170r) 위에 유기막(160)을 도포하고 패터닝하여 상부 도전층(170r)의 일부를 드러낸다.
다음 유기막(160)을 마스크로 하여 상부 도전층(170r), 중간 도전층(170q) 및 하부 도전층(170p)을 차례로 식각하여 도 9 및 도 10에 도시한 바와 같이 하부 소스 전극(173p)을 포함하는 하부 데이터선(171p), 중간 소스 전극(173q)을 포함하는 중간 데이터선(171q), 상부 소스 전극(173r)을 포함하는 상부 데이터선(171r)을 포함하는 데이터선(171)과 하부 드레인 전극(175p), 중간 드레인 전극(175q) 및 상부 드레인 전극(175r)을 포함하는 드레인 전극(175)을 형성한다.
이 때 몰리브덴, ITO 및 크롬은 각각 식각 선택비가 다르므로 크롬으로 만들어진 상부 도전층(170r)은 크롬용 식각액으로, ITO로 만들어진 중간 도전층(170q)은 ITO용 식각액으로, 몰리브덴으로 만들어진 하부 도전층(170p)은 몰리브덴용 식각액으로 각각 습식 식각한다.
다음 도 11 및 도 12에 도시한 바와 같이, 몰리브덴용 식각액을 사용하여 하부 데이터선(171p)과 하부 드레인 전극(175p)을 과식각한다. 이 때 과식각은 하부 도전층(170p)의 식각 단계에서 식각 시간을 연장하여 수행할 수도 있고 하부 도전층(170p)의 식각 단계 후에 추가적으로 식각을 수행할 수도 있다. 도 12에서 보는 바와 같이, 이러한 과식각에 의해 하부 데이터선(171p)의 폭은 중간 데이터선(171q) 및 상부 데이터선(171p)보다 작으며, 하부 드레인 전극(175p)의 폭은 중간 드레인 전극(175q) 및 상부 드레인 전극(175r)보다 작다.
다음 도 13 및 도 14에 도시한 바와 같이, 상부 데이터선(171r) 및 상부 드레인 전극(175r) 위에 감광막을 도포하고 패터닝하여 상부 소스 전극(173r) 및 상부 드레인 전극(175r)의 일부를 드러내는 개구부(184)와 상부 드레인 전극(175r)의 일부를 드러내는 접촉 구멍(182)을 가지는 둑(180)을 형성한다. 이 때 둑(180) 위에 불소 함유 기체를 사용하여 표면 처리함으로써 둑(180)의 표면이 소수성(hydrophobic property)을 가지게 할 수 있다.
다음 도 15 및 도 16에 도시한 바와 같이, 개구부(184)에 유기 반도체 용액을 적하하여 하부 소스 전극(173p)과 하부 드레인 전극(175p) 사이에 위치하는 유기 반도체(154)를 형성한다. 유기 반도체 용액은 친수성(hydrophilic property)을 가질 수 있으며 이 경우 둑(180)의 표면과 표면 특성이 다르므로 개구부(184)로 용이하게 모일 수 있다.
이어서 유기 반도체(154) 위에 절연 용액을 적하하여 유기 반도체(154)를 덮는 보호막(164)을 형성한다.
다음 도 1 및 도 2에 도시한 바와 같이, 둑(180) 위에 투명 도전체 또는 반사형 도전체를 적층하고 사진 식각하여 화소 전극(191) 및 접촉 보조 부재(81, 82) 를 형성한다.
상술한 바와 같이 본 실시예에 따른 박막 트랜지스터 표시판은 유기 반도체(154)가 그 상부면에서 소스 전극(173) 및 드레인 전극(175)과 각각 접촉하는 상부 접촉(top contact) 구조이다. 이러한 상부 접촉 구조는 유기 박막 트랜지스터의 채널을 균일하게 제어할 수 있고 유기 반도체의 두께 조절 또한 용이한 이점이 있다. 또한 본 실시예에 따라 소스 전극(173) 및 드레인 전극(175)을 형성한 후에 유기 반도체(154)를 형성함으로써 소스 전극(173) 및 드레인 전극(175)의 식각 단계 등에서 노출되는 화학액 또는 플라스마 따위로 인해 유기 반도체가 손상되는 것을 줄일 수 있다.
[실시예 2]
본 발명의 다른 실시예는 도 1 및 도 17을 참고하여 설명한다.
도 17은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판을 도 1의 II-II 선을 따라 잘라 도시한 단면도이다.
본 실시예는 전술한 실시예와 거의 동일하며, 도 17에서 전술한 실시예와 동일한 도면 부호는 전술한 실시예와 동일한 구성 요소이며 별도의 설명은 생략한다.
본 실시예는 둑(180)의 하부에 유기막(160)이 더 포함되어 있는 점에 차이가 있다.
유기막(160)은 전술한 실시예의 도 8에도 도시되어 있으며, 전술한 실시예에서는 데이터선(171) 및 드레인 전극(175)을 사진 식각한 후에 제거하였으나 본 실시예에서는 제거하지 않고 그대로 남겨둔다.
도 17에서 보는 바와 같이, 유기막(160)은 데이터선(171) 및 드레인 전극(175) 위에 형성되어 있으며, 데이터선(171) 및 드레인 전극(175) 형성시 마스크 역할을 수행하므로 데이터선(171) 및 드레인 전극(175)과 실질적으로 동일한 평면 모양을 가진다.
유기막(160)은 둑(180)의 표면에 불소화 표면 처리를 할 때 함께 표면 처리되므로 유기막(160) 위에는 유기 반도체 용액이 남지 않는다. 이에 따라 둑(180)의 개구부(184)를 통하여 유기 반도체 용액을 적하할 때 소스 전극(173) 및 드레인 전극(175) 위에 불필요한 유기 반도체 용액이 남는 것을 방지하여 이로 인하여 발생할 수 있는 부작용을 줄일 수 있다.
[실시예 3]
이하, 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 표시판에 대하여 도 18 및 도 19를 참고하여 설명한다. 전술한 실시예와 중복되는 내용은 생략하며 동일한 도면 부호는 동일한 구성 요소를 가리킨다.
도 18은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 19는 도 18의 박막 트랜지스터 표시판을 XIX-XIX 선을 따라 잘라 도시한 단면도이다.
절연 기판(110) 위에 게이트 전극(124) 및 끝 부분(129)을 포함하는 게이트선(121)과 유지 전극선(131)이 형성되어 있다.
게이트선(121) 및 유지 전극선(131) 위에는 층간 절연막(140)이 형성되어 있다. 층간 절연막(140)은 약 2.5 내지 4.0 정도의 비교적 낮은 유전 상 수(dielectric constant)를 가지는 유기 물질 또는 무기 물질로 만들어진다. 유기 물질의 예로는 폴리아크릴(polyacryl)계 화합물, 폴리스티렌(polystyrene)계 화합물, 벤조시클로부탄(benzocyclobutane, BCB) 따위의 용해성 고분자 화합물을 들 수 있고, 무기 물질의 예로는 질화규소 및 산화규소를 들 수 있다.
이와 같이 유전 상수가 낮은 층간 절연막(140)을 둠으로써 게이트선(121) 및 상부 도전층과의 기생 용량(parasitic capacitance)을 줄일 수 있다.
층간 절연막(140)은 게이트선(121)의 끝 부분(129) 부근에는 존재하지 않는다.
층간 절연막(140)에는 게이트 전극(124)을 드러내는 복수의 개구부(146)가 형성되어 있으며, 기판(110)의 일부가 노출된 부분(143)이 있다.
층간 절연막(140)의 개구부(146)에는 게이트 절연체(144)가 형성되어 있다. 게이트 절연체(144)는 게이트 전극(124)을 덮는다. 개구부(146)의 측벽은 그 높이가 게이트 절연체(144)와 같으며, 개구부(146)는 게이트 절연체(144)의 표면이 평탄해질 수 있도록 충분한 크기를 가진다.
게이트 절연체(144)는 약 3.5 내지 10 정도의 비교적 높은 유전 상수를 가지는 유기 물질 또는 무기 물질로 만들어진다. 이러한 유기 물질의 예로는 폴리이미드(polyimide)계 화합물, 폴리비닐알코올(polyvinyl alcohol)계 화합물, 폴리플루오란(polyfluorane)계 화합물, 파릴렌(parylene) 등의 용해성 고분자 화합물을 들 수 있으며, 무기 물질의 예로는 옥타데실트리클로로실란(octadecyl trichloro silane, OTS)로 표면처리된 산화규소 따위를 들 수 있다. 특히, 게이트 절연 체(144)의 유전 상수는 층간 절연막(140)보다 높은 것이 바람직하다.
이와 같이 유전 상수가 높은 게이트 절연체(144)를 둠으로써, 유기 박막 트랜지스터의 문턱 전압(threshold voltage)을 낮추고 전류량(Ion)을 증가시켜 유기 박막 트랜지스터의 효율을 높일 수 있다.
층간 절연막(140) 및 게이트 절연체(144) 위에는 소스 전극(193)을 포함하는 데이터선(171)과 화소 전극(191)이 형성되어 있다.
데이터선(171)은 삼중층이며, 구체적으로 하부 소스 전극(193p) 및 하부 끝 부분(179p)을 포함하는 하부 데이터선(171p), 중간 소스 전극(193q) 및 중간 끝 부분(179q)을 포함하는 중간 데이터선(171q), 상부 소스 전극(193r) 및 상부 끝 부분(179r)을 포함하는 상부 데이터선(171r)을 포함한다.
하부 테이터선(171p)과 상부 데이터선(171r)은 식각 선택비가 다른 금속으로 만들어져야 한다. 예컨대 하부 데이터선(171p)은 몰리브덴(Mo), 상부 데이터선(171r)은 크롬(Cr)으로 만들어질 수 있다. 이 때 중간 데이터선(171q)은 ITO 또는 IZO 따위의 투명한 도전 물질로 만들어질 수 있다. 또는 하부 데이터선(171p)은 비정질 ITO, 중간 데이터선(171q)은 폴리ITO, 상부 데이터선(171r)은 몰리브덴 또는 크롬과 같은 금속층으로 만들어질 수도 있다. 그러나 데이터선(171)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
화소 전극(191)은 소스 전극(193)과 마주하는 드레인 전극(195)을 포함하며, 드레인 전극(195)은 하부 드레인 전극(195p), 중간 드레인 전극(195q) 및 상부 드 레인 전극(195r)을 포함한다. 화소 전극(191) 중 표시 영역에는 상부 드레인 전극(195r)과 같은 물질로 만들어진 상부층이 제거되고 하부 화소 전극(191p) 및 중간 화소 전극(191q)만 남아있다.
소스 전극(193)과 드레인 전극(195) 사이의 게이트 절연체(144) 위에는 유기 반도체(154)가 형성되어 있다. 유기 반도체(154)는 게이트 전극(124) 상부에 위치하며 그 상부에서 소스 전극(193) 및 드레인 전극(195)과 접하는 상부 접촉(top contact) 구조이다.
데이터선(171), 드레인 전극(195) 및 그 사이의 유기 반도체(154) 위에는 개구부(184)를 가진 둑(180)이 형성되어 있다. 둑(180)의 개구부(184)는 층간 절연막(140)의 개구부(146)보다 크다.
둑(180)의 개구부(184)에는 보호막(164)이 형성되어 있다.
그러면 도 18 및 도 19에 도시한 박막 트랜지스터를 제조하는 방법에 대하여 도 20 내지 도 31을 참고하여 상세히 설명한다.
도 20, 도 23, 도 28 및 도 30은 도 18 및 도 19의 박막 트랜지스터 표시판을 본 실시예에 따라 제조하는 방법을 차례로 도시한 배치도이고, 도 21은 도 20의 박막 트랜지스터 표시판을 XXI-XXI 선을 따라 잘라 도시한 단면도이고, 도 22는 도 20 및 도 21의 다음 단계를 보여주는 단면도이고, 도 24는 도 23의 박막 트랜지스터 표시판을 XXIV-XXIV 선을 따라 잘라 도시한 단면도이고, 도 25 내지 도 27은 도 23 및 도 24의 다음 단계를 보여주는 단면도이고, 도 29는 도 28의 박막 트랜지스터 표시판을 XXIX-XXIX 선을 따라 잘라 도시한 단면도이고, 도 31은 도 30의 박막 트랜지스터 표시판을 XXXI-XXXI 선을 따라 잘라 도시한 단면도이다.
먼저, 도 20 및 도 21에 도시한 바와 같이 기판(110) 위에 금속층을 적층하고 사진 식각하여 게이트 전극(124) 및 끝 부분(129)을 포함하는 게이트선(121) 및 유지 전극선(131)을 형성한다.
다음, 도 22에 도시한 바와 같이 층간 절연막(140)을 적층하고 그 위에 하부 도전층(170p), 중간 도전층(170q) 및 상부 도전층(170r)의 삼중막(170)을 차례로 적층한다. 예를 들면 하부 도전층(170p)은 몰리브덴(Mo)으로 만들어지고, 중간 도전층(170q)은 ITO로 만들어지고 상부 도전층(170r)은 크롬(Cr)으로 만들어질 수 있다.
이어서, 상부 도전층(170r) 위에 감광막(40)을 도포하고 패터닝한다.
다음, 감광막(40)을 사용하여 상부 도전층(170r), 중간 도전층(170q) 및 하부 도전층(170p)을 차례로 사진 식각한다. 이 때 몰리브덴, ITO 및 크롬은 각각 식각 선택비가 다르므로 크롬으로 만들어진 상부 도전층(170r)은 크롬용 식각액으로, ITO로 만들어진 중간 도전층(170q)은 ITO용 식각액으로, 몰리브덴으로 만들어진 하부 도전층(170p)은 몰리브덴용 식각액으로 각각 습식 식각한다.
이로써 도 23 및 도 24에 도시한 바와 같은 하부 소스 전극(193p) 및 하부 끝 부분(179p)을 포함하는 하부 데이터선(171p), 중간 소스 전극(193q) 및 중간 끝 부분(179q)을 포함하는 중간 데이터선(171q), 상부 소스 전극(193r) 및 상부 끝 부분(179r)을 포함하는 상부 데이터선(171r), 하부 드레인 전극(195p)을 포함하는 하부 화소 전극(191p), 중간 드레인 전극(195q)을 포함하는 중간 화소 전극(191q) 및 상부 드레인 전극(195r)을 포함하는 상부 화소 전극(191r)이 형성된다.
다음, 도 25에 도시된 바와 같이 데이터선(171) 및 화소 전극(191)을 마스크로 하여 층간 절연막(140)을 식각한다. 이 때 식각은 건식 식각이 바람직하다.
층간 절연막(140)은 소스 전극(193)과 드레인 전극(195)의 아래 부분까지 과식각되어 층간 절연막(140)에 소스 전극(193)과 드레인 전극(195) 사이보다 큰 간격을 가지는 개구부(146)가 형성된다.
다음, 도 26에 도시한 바와 같이, 상부 데이터선(171r) 및 상부 화소 전극(191r) 위에 유기막을 도포하고 사진 식각하여 개구부(146)를 드러내는 개구부(186)를 가진 둑(180)을 형성한다.
이어서 둑(180)의 개구부(186)를 통하여 층간 절연막(140)의 개구부(146)에 게이트 절연 용액을 적하하여 게이트 절연체(144)를 형성한다.
다음, 도 27에 도시된 바와 같이 몰리브덴용 식각액을 사용하여 하부 데이터선(171p)과 하부 드레인 전극(195p)을 과식각한다. 이 때 과식각은 하부 도전층(170p)의 식각 단계에서 식각 시간을 연장하여 수행할 수도 있고 하부 도전층(170p)의 식각 단계 후에 추가적으로 식각을 수행할 수도 있다. 도 27에서 보는 바와 같이, 이러한 과식각에 의해 하부 소스 전극(193p)과 하부 드레인 전극(195p) 사이의 간격은 중간 소스 전극(193q)과 중간 드레인 전극(195q) 사이의 간격 또는 상부 소스 전극(193r)과 상부 드레인 전극(195r) 사이의 간격보다 크다.
다음, 도 28 및 도 29에 도시된 바와 같이 둑(180)의 개구부(186)를 통하여 유기 반도체 용액을 적하하여 하부 소스 전극(193p)과 하부 드레인 전극(195p) 사 이에 유기 반도체(154)를 형성한다.
다음, 도 30 및 도 31에 도시된 바와 같이, 둑(180)의 개구부(186)에 절연 용액을 적하하여 보호막(164)을 형성한다.
다음, 도 18 및 도 19에 도시된 바와 같이 둑(180)을 마스크로 하고 크롬용 식각액을 사용하여 상부 화소 전극(191r)을 식각하여 중간 화소 전극(191q)을 드러낸다.
본 발명의 실시예에 따르면 게이트 전극 위에 형성되어 있는 유기 반도체의 상부에서 유기 반도체의 상부와 소스 전극 및 드레인 전극이 접하는 박막 트랜지스터(Q)를 형성하는 데 있어, 소스 전극과 드레인 전극을 먼저 형성한 후 유기 반도체를 형성함으로써 유기 반도체가 손상되는 것을 방지할 수 있으며, 유기 반도체의 측면으로 화학액 따위가 침투하는 것을 방지할 수 있다. 또한 하부 데이터선의 두께를 조정하여 유기 반도체의 두께를 용이하게 조절할 수 있다.
이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 2는 도 1의 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이고,
도 3, 도 5, 도 9, 도 11, 도 13 및 도 15는 도 1 및 도 2의 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법을 차례로 도시한 배치도이고,
도 4는 도 3의 박막 트랜지스터 표시판을 IV-IV 선을 따라 잘라 도시한 단면도이고,
도 6은 도 5의 박막 트랜지스터 표시판을 VI-VI 선을 따라 잘라 도시한 단면도이고,
도 7 및 도 8은 도 5 및 도 6의 박막 트랜지스터 표시판의 다음 단계에서의 단면도이고,
도 10은 도 9의 박막 트랜지스터 표시판을 X-X 선을 따라 잘라 도시한 단면도이고,
도 12는 도 11의 박막 트랜지스터 표시판을 XII-XII 선을 따라 잘라 도시한 단면도이고,
도 14는 도 13의 박막 트랜지스터 표시판을 XIV-XIV 선을 따라 잘라 도시한 단면도이고,
도 16은 도 15의 박막 트랜지스터 표시판을 XVI-XVI 선을 따라 잘라 도시한 단면도이고,
도 17은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판을 도 1의 II-II 선을 따라 잘라 도시한 단면도이고,
도 18은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 19는 도 18의 박막 트랜지스터 표시판을 XIX-XIX 선을 따라 잘라 도시한 단면도이고,
도 20, 도 23, 도 28 및 도 30은 도 18 및 도 19의 박막 트랜지스터 표시판을 본 실시예에 따라 제조하는 방법을 차례로 도시한 배치도이고,
도 21은 도 20의 박막 트랜지스터 표시판을 XXI-XXI 선을 따라 잘라 도시한 단면도이고,
도 22는 도 20 및 도 21의 다음 단계를 보여주는 단면도이고,
도 24는 도 23의 박막 트랜지스터 표시판을 XXIV-XXIV 선을 따라 잘라 도시한 단면도이고,
도 25 내지 도 27은 도 23 및 도 24의 다음 단계를 보여주는 단면도이고,
도 29는 도 28의 박막 트랜지스터 표시판을 XXIX-XXIX 선을 따라 잘라 도시한 단면도이고,
도 31은 도 30의 박막 트랜지스터 표시판을 XXXI-XXXI 선을 따라 잘라 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
110: 절연 기판 121: 게이트선
124: 게이트 전극 129: 게이트선의 끝 부분
131: 유지 전극선 133: 유지 전극
140: 층간 절연막 144: 게이트 절연체
154: 유기 반도체 160: 유기막
171: 데이터선 179: 데이터선의 끝 부분
146, 186: 개구부 164: 보호막
191: 화소 전극 173, 193: 소스 전극
175, 195: 드레인 전극 Q: 유기 박막 트랜지스터
Claims (19)
- 게이트 전극,상기 게이트 전극 위에 형성되어 있는 절연막,상기 절연막 위에 형성되어 있는 유기 반도체,상기 유기 반도체 위에 형성되어 있으며 서로 마주하는 소스 전극 및 드레인 전극, 그리고상기 드레인 전극과 연결되어 있는 화소 전극을 포함하고,상기 소스 전극 및 상기 드레인 전극은제1 간격을 두고 마주하는 제1 소스 전극 및 제1 드레인 전극, 그리고상기 제1 소스 전극 및 상기 제1 드레인 전극 하부에 각각 위치하며 상기 제1 간격보다 큰 제2 간격을 두고 마주하는 제2 소스 전극 및 제2 드레인 전극을 포함하는 박막 트랜지스터 표시판.
- 제1항에서,상기 유기 반도체는 상기 제2 소스 전극과 상기 제2 드레인 전극 사이에 위치하는 박막 트랜지스터 표시판.
- 제2항에서,상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제1 소스 전극 및 상기 제1 드레인 전극보다 과식각(overetching) 되어 있는 박막 트랜지스터 표시판.
- 제1항에서,상기 제1 소스 전극 및 상기 제1 드레인 전극 위에 형성되어 있으며 상기 유기 반도체를 드러내는 제1 개구부를 가진 둑(bank)을 더 포함하는 박막 트랜지스터 표시판.
- 제4항에서,상기 제1 개구부에 위치하는 보호막을 더 포함하는 박막 트랜지스터 표시판.
- 제4항에서,상기 게이트 전극에 연결되어 있는 게이트선, 그리고상기 소스 전극에 연결되어 있는 데이터선을 더 포함하며,상기 데이터선, 상기 소스 전극 및 상기 드레인 전극과 상기 둑 사이에 위치하며 상기 데이터선, 상기 소스 전극 및 상기 드레인 전극과 실질적으로 동일한 평면 모양을 가지는 유기막을 더 포함하는 박막 트랜지스터 표시판.
- 제1항에서,상기 절연막은 상기 게이트 전극을 드러내는 제2 개구부를 가지며,상기 제2 개구부에 형성되어 있는 게이트 절연체를 더 포함하는 박막 트랜지스터 표시판.
- 제1항에서,상기 제1 소스 전극 및 상기 제1 드레인 전극은 ITO를 포함하고,상기 제2 소스 전극 및 상기 제2 드레인 전극은 금속을 포함하는 박막 트랜지스터 표시판.
- 제8항에서,상기 제1 소스 전극 및 상기 제1 드레인 전극 위에 각각 형성되어 있는 제3 소스 전극 및 제3 드레인 전극을 더 포함하며,상기 제3 소스 전극 및 상기 제3 드레인 전극은 상기 제2 소스 전극 및 상기 제2 드레인 전극과 식각비가 다른 금속을 포함하는박막 트랜지스터 표시판.
- 제9항에서,상기 제2 소스 전극 및 상기 제2 드레인 전극은 몰리브덴을 포함하고 상기 제3 소스 전극 및 상기 제3 드레인 전극은 크롬을 포함하는 박막 트랜지스터 표시판.
- 게이트 전극을 형성하는 단계,상기 게이트 전극 위에 절연막을 형성하는 단계,상기 절연막 위에 하부 도전층 및 상부 도전층을 차례로 형성하는 단계,상기 상부 도전층을 식각하여 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계,상기 하부 도전층을 식각하여 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계,상기 제2 소스 전극 및 상기 제2 드레인 전극을 과식각(overetching)하는 단계, 그리고상기 제2 소스 전극 및 상기 제2 드레인 전극 사이에 유기 반도체를 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제11항에서,상기 제1 소스 전극 및 상기 제1 드레인 전극 위에 제1 개구부를 가진 둑을 형성하는 단계를 더 포함하고,상기 유기 반도체를 형성하는 단계는 상기 제1 개구부를 통하여 유기 반도체 용액을 적하하는박막 트랜지스터 표시판의 제조 방법.
- 제12항에서,상기 하부 도전층을 식각하는 단계 후에상기 절연막에 상기 게이트 전극을 드러내는 제2 개구부를 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제13항에서,상기 제2 개구부를 형성하는 단계는 상기 절연막을 과식각하여 수행하는 박막 트랜지스터 표시판의 제조 방법.
- 제14항에서,상기 둑을 형성하는 단계 후에상기 제2 개구부에 게이트 절연체를 형성하는 단계를 더 포함하는박막 트랜지스터 표시판의 제조 방법.
- 제15항에서,상기 유기 반도체를 형성하는 단계 후에상기 제1 개구부에 보호막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 게이트 전극을 형성하는 단계,상기 게이트 전극 위에 절연막을 형성하는 단계,상기 절연막 위에 하부 도전층 및 상부 도전층을 차례로 형성하는 단계,상기 상부 도전층을 식각하여 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계,상기 하부 도전층을 식각하여 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계,상기 절연막을 과식각하여 상기 게이트 전극을 드러내는 제1 개구부를 형성하는 단계,상기 제1 소스 전극 및 상기 제1 드레인 전극 위에 상기 제1 개구부의 일부를 드러내는 제2 개구부를 가지는 둑을 형성하는 단계, 그리고상기 제1 개구부에 게이트 절연체를 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제17항에서,상기 게이트 절연체를 형성하는 단계 후에상기 제2 소스 전극 및 상기 제2 드레인 전극을 과식각(overetching)하는 단계, 그리고상기 제2 소스 전극 및 상기 제2 드레인 전극 사이에 유기 반도체를 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제18항에서,상기 유기 반도체를 형성하는 단계 후에 상기 제2 개구부에 보호막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
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