KR101301441B1 - 액정표시장치 - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로, 다수의 데이터라인들과 다수의 게이트라인들이 교차되는 액정표시패널; 상기 데이터라인들에 데이터전압을 공급하는 소스 드라이브 IC; 상기 게이트라인들에 게이트펄스를 공급하는 게이트 드라이브 IC; 스케일러가 실장되고 상기 스케일러로부터 출력되는 데이터를 제1 인터페이스 방식으로 전송하는 시스템 보드; 상기 제1 인터페이스 방식으로 전송되는 데이터를 수신하고 제2 인터페이스 방식으로 상기 데이터를 전송하는 인터페이스 보드; 및 상기 제2 인터페이스 방식으로 전송되는 데이터를 수신하여 상기 소스 드라이브 IC에 공급하고 상기 소스 드라이브 IC와 상기 게이트 드라이브 IC의 동작 타이밍을 제어하는 타이밍 콘트롤러가 실장된 콘트롤 보드를 구비한다.

Description

액정표시장치{Liquid crystal display}
본 발명은 액정표시장치에 관한 것이다.
액정표시장치는 경량, 박형, 저소비 전력구동 등의 특징으로 인해 그 응용범위가 점차 넓어지고 있는 추세에 있다. 이 액정표시장치는 노트북 PC와 같은 휴대용 컴퓨터, 사무 자동화 기기, 오디오/비디오 기기, 옥내외 광고 표시장치 등으로 이용되고 있다. 액정표시장치의 대부분을 차지하고 있는 투과형 액정표시자치는 액정층에 인가되는 전계를 제어하여 백라이트 유닛으로부터 입사되는 빛을 변조함으로써 화상을 표시한다.
이러한 액정표시장치는 액정표시모듈과, 액정표시모듈의 구동회로를 구비한다. 액정표시모듈의 구동회로는 액정표시패널의 데이터라인에 데이터전압을 공급하는 데이터 구동회로, 액정표시패널의 스캔라인에 스캔펄스를 공급하는 게이트 구동회로, 및 그 구동회로들의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러를 포함한다. 타이밍 콘트롤러는 콘트롤 보드에 실장되고, 데이터 구동회로의 IC들은 소 스 PCB(Printed Circuit Board)에 실정된다. 콘트롤 보드와 소스 PCB 사이에는 디지털 비디오 데이터와 타이밍 제어신호들이 전송되는 FPC(Flexible Printed Circuit)가 설치된다. 콘트롤 보드는 인터페이스 케이블을 통해 시스템 보드에 연결된다. 시스템 보드에는 스케일러가 실장된다. 스케일러는 액정표시패널의 해상도에 맞게 데이터의 해상도를 변환하여 콘트롤 보드로 전송한다.
시스템 보드와 콘트롤 보드 사이를 연결하는 인터페이스 케이블의 배선 수는 전송하고자 하는 데이터의 양과 클럭신호들에 의해 결정된다. 현재 액정표시장치를 Full-HD 120Hz 구동할 때, 시스템 보드와 콘트롤 보드 사이의 인터페이스 케이블은 LVDS(Low-Voltage Differential Signaling) 인터페이스 방식을 적용한 경우에 48 개의 라인 수를 필요로 한다. 이렇게 LVDS 인터페이스 방식을 적용하더라도 인터페이스 케이블의 배선수가 많고, 인터페이스 케이블을 시스템 보드와 콘트롤 보드에 연결하기 위한 커넥터의 핀의 개수가 많다. 이 때문에 종래의 액정표시장치는 인터페이스 케이블 및 커넥터의 코스트로 인하여 비용 절감에 어려움이 있고, 인터페이스 케이블을 통해 전송되는 고주파수의 클럭신호 등으로 인하여 EMI(Electromagnetic interference)가 높은 문제가 있다.
최근에는 LVDS 인터페이스에 비하여 EMI가 적고 전송 라인 수가 작은 인터페이스 방식이 개발되고 있지만 그 인터페이스로 기존의 LVDS 인터페이스를 대체하기 전까지의 과도기 기간 동안 새로 개발되는 인터페이스와 기존 LVDS 인터페이스를 병용하여 사용하여야 한다. 이 경우에 새로 개발되는 인터페이스와 기존 LVDS 인터페이스를 호환성있게 연결하는 방법이 요구되고 있다.
본 발명은 상기 종래 기술의 문제점들을 해결하고자 안출된 발명으로써 서로 다른 인터페이스를 호환성있게 연결하도록 한 액정표시장치를 제공한다.
본 발명의 액정표시장치는 다수의 데이터라인들과 다수의 게이트라인들이 교차되는 액정표시패널; 상기 데이터라인들에 데이터전압을 공급하는 소스 드라이브 IC; 상기 게이트라인들에 게이트펄스를 공급하는 게이트 드라이브 IC; 스케일러가 실장되고 상기 스케일러로부터 출력되는 데이터를 제1 인터페이스 방식으로 전송하는 시스템 보드; 상기 제1 인터페이스 방식으로 전송되는 데이터를 수신하고 제2 인터페이스 방식으로 상기 데이터를 전송하는 인터페이스 보드; 및 상기 제2 인터페이스 방식으로 전송되는 데이터를 수신하여 상기 소스 드라이브 IC에 공급하고 상기 소스 드라이브 IC와 상기 게이트 드라이브 IC의 동작 타이밍을 제어하는 타이밍 콘트롤러가 실장된 콘트롤 보드를 구비한다.
상기 제2 인터페이스 방식에서 필요한 데이터 전송라인의 수는 상기 제1 인터페이스 방식에서 필요한 데이터 전송라인의 수보다 작다.
본 발명의 다른 실시예에 따른 액정표시장치는 다수의 데이터라인들과 다수의 게이트라인들이 교차되는 액정표시패널; 상기 데이터라인들에 데이터전압을 공급하는 소스 드라이브 IC; 상기 게이트라인들에 게이트펄스를 공급하는 게이트 드라이브 IC; 스케일러가 실장되고 상기 스케일러로부터 출력되는 데이터를 4 쌍의 데이터 전송라인들을 포함하는 인터페이스를 통해 전송하는 시스템 보드; 및 상기 인터페이스를 통해 상기 데이터를 수신하여 상기 소스 드라이브 IC에 공급하고 상기 소스 드라이브 IC와 상기 게이트 드라이브 IC의 동작 타이밍을 제어하는 타이밍 콘트롤러가 실장된 콘트롤 보드를 구비한다.
본 발명의 액정표시장치는 기존의 인터페이스 방식을 채용하는 액정표시장치에서 기존의 인터페이스와 함께 클럭 전송라인이 없고 필요한 데이터 전송라인 수가 작은 인터페이스를 병용하여 인터페이스의 신호 전송라인 수를 줄이고 EMI를 줄일 수 있을 뿐만 아리라 기존 인터페이스와의 호환성을 향상시킬 수 있다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예의 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 1 내지 도 9를 참조하여 본 발명의 바람직한 실시예들에 대하여 상 세히 설명하기로 한다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 액정표시장치는 액정표시패널(10), 다수의 게이트 드라이브 IC들(Integrated circuits)(151 내지 153), 다수의 소스 드라이브 IC들(131 내지 136), 시스템 보드(SB), 인터페이스 보드(INTB) 및 콘트롤 보드(CTRB)를 구비한다.
액정표시패널(10)은 두 장의 유리기판 사이에 액정층이 형성된다. 이 액정표시패널(10)의 액정셀들은 데이터라인들(14)과 게이트라인들(16)의 교차 구조에 의해 매트릭스 형태로 배치된다.
액정표시패널(10)의 하부 유리기판에는 데이터라인들(14), 게이트라인들(16), TFT들, TFT에 접속되어 화소전극들(1)과 공통전극(2) 사이의 전계에 의해 구동되는 액정셀들(Clc), 및 스토리지 커패시터(Cst) 등이 형성된다.
액정표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극(2)이 형성된다.
공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다. 액정표시패널(10)의 상부 유리기판과 하부 유리기판 상에는 광축이 직교하는 편광판이 부착되고 액정과 접하는 계면에 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.
소스 드라이브 IC들(131 내지 136)은 콘트롤 보드(CTRB)로부터 mini LVDS 방식으로 전송되는 디지털 비디오 데이터들을 수신하고 그 데이터들을 콘트롤 보드(CTRB)로부터의 데이터 타이밍 제어신호에 응답하여 아날로그 데이터전압으로 변환한 후에 액정표시패널(10)의 데이터라인들(14)에 공급한다. 이 소스 드라이브 IC들 각각에는 mini LVDS 데이터를 수신하여 복원하는 mini LVDS 수신회로가 내장된다.
게이트 드라이브 IC들(151 내지 153) 각각은 콘트롤 보드(CTRB)로부터의 게이트 타이밍 제어신호에 응답하여 게이트펄스를 발생하고, 그 게이트펄스를 게이트라인들(16)에 순차적으로 공급한다.
시스템 보드(SB)는 디지털 비디오 데이터의 해상도를 액정표시패널(10)의 해상도에 맞게 변환하여 그 디지털 비디오 데이터들 및 타이밍 신호들을 LVDS 클럭과 함께 LVDS 인터페이스 방식으로 인터페이스 보드(INTB)에 전송한다. 타이밍 신호들은 수직 및 수평 동기신호들, 데이터 인에이블신호 및 도트클럭 등을 포함한다.
인터페이스 보드(INTB)는 LVDS 인터페이스 수신회로를 통해 시스템 보드로부터 디지털 비디오 데이터들과 LVDS 클럭을 수신하고 이를 Vbyone 인터페이스 방식으로 변환한다. 그리고 인터페이스 보드(INTB)는 Vbyone 인터페이스 방식으로 보조신호(Auxiliary signal)를 Vbyone 수신회로로 송부한 후에 Vbyone 수신회로로부터 응답신호가 수신된 다음, 디지털 비디오 데이터 및 타이밍 신호를 콘트롤 보드(CTRB)에 전송한다. 여기서, 보조신호는 디지털 비디오 데이터 및 타이밍 신호의 전송에 앞서 낮은 주파수로 몇차례만 전송되므로 EMI를 거의 발생하지 않는다.
콘트롤 보드(CTRB)는 Vbyone 데이터를 수신하고 이를 mini LVDS 데이터로 변환하여 mini LVDS 데이터와 함께 mini LVDS 클럭을 소스 드라이브 IC들(131 내지 136)에 전송한다. 또한, 콘트롤 보드(CTRB)는 소스 드라이브 IC들(131 내지 136)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호와, 게이트 드라이브 IC들(151 내지 153)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 이하에서, 액정표시패널(10)을 Full-HD 120Hz 구동하는 경우를 가정하여 시스템 보드(SB), 인터페이스 보드(INTB) 및 콘트롤 보드(CTRB)의 신호배선 연결 및 동작을 설명하기로 한다.
도 2는 시스템 보드(SB), 인터페이스 보드(INTB) 및 콘트롤 보드(CTRB)를 상세히 나타내는 도면이다.
도 2를 참조하면, 시스템 보드(SB)는 스케일러(SCL)가 실장된다. 스케일러(SCL)에는 LVDS 송신회로가 내장된다. 이 스케일러(SCL)는 디지털 비디오 데이터의 해상도를 변환하여 디지털 비디오 데이터 및 타이밍 신호와 함께 LVDS 클럭을 LVDS 송신회로를 통해 인터페이스 보드(INTB)에 전송한다.
시스템 보드(SB)와 인터페이스 보드(INTB)는 커넥터를 통해 제1 및 제2 케이블(CON1, CON2)이 연결된다. 제1 및 제2 케이블(CON1, CON2)에는 24 쌍(pair)의 전송라인이 나뉘어진다. LVDS 인터페이스 규격에 따라 24 쌍의 전송라인에는 디지털 비디오 데이터 및 타이밍 신호가 전송되는 20 쌍의 데이터 전송라인들과 4 쌍의 LVDS 클럭 전송라인들을 포함한다. 제1 케이블(CON1)에는 10쌍의 데이터 전송라인들과 2 쌍의 LVDS 클럭 전송라인들이 형성된다. 또한, 제2 케이블(CON2)에는 10쌍 의 데이터 전송라인들과 2 쌍의 LVDS 클럭 전송라인들이 형성된다.
인터페이스 보드(INTB)에는 제1 내지 제4 LVDS 수신회로(LIP1 내지 LIP4), LVDS-Vbyone 중계회로(LVC), 제1 및 제2 Vbyone 송신회로(VTX1, VTX2)가 실장된다.
제1 LVDS 수신회로(LIP1)는 제1 케이블(CON1)에 포함된 5 쌍의 데이터 전송라인들 및 1 쌍의 LVDS 클럭 전송라인과 연결되어 시스템 보드(SB)로부터 디지털 비디오 데이터 및 타이밍 신호들과 함께 LVDS 클럭을 수신하고 LVDS 클럭에 따라 디지털 비디오 데이터를 복원하여 LVDS-Vbyone 중계회로(LVC)에 전달한다. 제2 LVDS 수신회로(LIP2)는 제1 케이블(CON1)에 포함된 나머지 5 쌍의 데이터 전송라인들 및 1 쌍의 LVDS 클럭 전송라인과 연결되어 시스템 보드(SB)로부터 디지털 비디오 데이터 및 타이밍 신호들과 함께 LVDS 클럭을 수신하고 LVDS 클럭에 따라 디지털 비디오 데이터를 복원하여 LVDS-Vbyone 중계회로(LVC)에 전달한다. 제3 LVDS 수신회로(LIP3)는 제2 케이블(CON2)에 포함된 5 쌍의 데이터 전송라인들 및 1 쌍의 LVDS 클럭 전송라인과 연결되어 시스템 보드(SB)로부터 디지털 비디오 데이터 및 타이밍 신호들과 함께 LVDS 클럭을 수신하고 LVDS 클럭에 따라 디지털 비디오 데이터를 복원하여 LVDS-Vbyone 중계회로(LVC)에 전달한다. 제4 LVDS 수신회로(LIP4)는 제2 케이블(CON2)에 포함된 나머지 5 쌍의 데이터 전송라인들 및 1 쌍의 LVDS 클럭 전송라인과 연결되어 시스템 보드(SB)로부터 디지털 비디오 데이터 및 타이밍 신호들과 함께 LVDS 클럭을 수신하고 LVDS 클럭에 따라 디지털 비디오 데이터를 복원하여 LVDS-Vbyone 중계회로(LVC)에 전달한다.
LVDS-Vbyone 중계회로(LVC)는 LVDS 수신회로를 포함한다. LVDS-Vbyone 중계 회로(LVC)는 LVDS 수신회로들(LIP1 내지 LIP4)과 Vbyone 송신회로들(VTX1, VTX2) 사이에 배치되어 LVDS 수신회로들(LIP1 내지 LIP4)로부터의 디지털 비디오 데이터를 LVDS 클럭으로 복원한다. 그리고 LVDS-Vbyone 중계회로(LVC)는 복원된 디지털 비디오 데이터와 타이밍 신호들을 Vbyone 송신회로들(VTX1, VTX2)에 분배한다.
제1 Vbyone 송신회로(VTX1)는 LVDS-Vbyone 중계회로(LVC)에 접속되어 디지털 비디오 데이터를 압축하고 압축된 디지털 비디오 데이터들과 함께 타이밍신호를 출력한다. 제2 Vbyone 송신회로(VTX2)는 LVDS-Vbyone 중계회로(LVC)에 접속되어 디지털 비디오 데이터를 압축하고 압축된 디지털 비디오 데이터들과 함께 타이밍신호를 출력한다. Vbyone 송신회로(VTX1, VTX2) 각각은 클럭신호를 발생하지 않고 콘트롤 보드(CTRB)의 Vbyone 수신회로의 동작을 수신모드로 전환시키기 위한 보조신호를 발생한다.
인터페이스 보드(INTB)는 커넥터를 통해 제3 케이블(CON3)을 경유하여 콘트롤 보드(CTRB)에 연결된다. 제3 케이블(CON3)은 4쌍의 데이터 전송라인들과 2 쌍의 보조신호 전송라인들을 포함한다. 제1 Vbyone 송신회로(VTX1)로부터 출력되는 디지털 비디오 데이터 및 타이밍 신호들은 제3 케이블(CON3)에 형성된 2 쌍의 데이터 전송라인들을 통해 콘트롤 보드(CTRB)에 전송되고, 제1 Vbyone 송신회로(VTX1)로부터 출력되는 보조신호는 제3 케이블(CON3)에 형성된 1 쌍의 보조선호 전송라인들을 통해 콘트롤 보드(CTRB)에 전송된다. 제2 Vbyone 송신회로(VTX2)로부터 출력되는 디지털 비디오 데이터 및 타이밍 신호들은 제3 케이블(CON3)에 형성된 다른 2 쌍의 데이터 전송라인들을 통해 콘트롤 보드(CTRB)에 전송되고, 제2 Vbyone 송신회 로(VTX2)로부터 출력되는 보조신호는 제3 케이블(CON3)에 형성된 다른 1 쌍의 보조선호 전송라인들을 통해 콘트롤 보드(CTRB)에 전송된다.
콘트롤 보드(CTRB)는 제1 및 제2 Vbyone 수신회로(VRX1, VRX2), Vbyone-LVDS 중계회로(VLC), 제5 내지 제8 LVDS 수신회로(LIP5 내지 LIP8), 타이밍 콘트롤러(TCON) 등을 구비한다.
제1 Vbyone 수신회로(VRX1)는 수신된 보조신호에 대한 응답신호를 제1 Vbyone 송신회로(VTX1)에 전송한 후에 제3 케이블(CON3)을 통해 제1 Vbyone 송신회로(VTX1)로부터의 디지털 비디오 데이터들을 수신하여 복원한 다음, Vbyone-LVDS 중계회로(VLC)에 전송한다. 제2 Vbyone 수신회로(VRX2)는 수신된 보조신호에 대한 응답신호를 제2 Vbyone 송신회로(VTX2)에 전송한 후에 제3 케이블(CON3)을 통해 제2 Vbyone 송신회로(VTX2)로부터의 디지털 비디오 데이터들을 수신하여 복원한 다음, Vbyone-LVDS 중계회로(VLC)에 전송한다.
Vbyone-LVDS 중계회로(VLC)는 LVDS 인터페이스 규격에 따라 디지털 비디오 데이터를 변환하고 LVDS 클럭을 생성하는 LVDS 송신회로를 포함한다. 이 Vbyone-LVDS 중계회로(VLC)는 제1 및 제2 Vbyone 수신회로(VRX1, VRX2)로부터의 디지털 비디오 데이터를 LVDS 인터페이스 규격에 따라 변환하고 그 디지털 비디오 데이터 및 타이밍신호들과 함께 LVDS 클럭을 제5 내지 제8 LVDS 수신회로들(LIP5 내지 LIP8)에 분배한다.
제5 내지 제8 LVDS 수신회로(LIP5 내지 LIP8) 각각은 콘트롤 보드(CTRB) 상에 형성된 10쌍의 데이터 전송라인들 및 1쌍의 LVDS 클럭 전송라인을 통해 디지털 비디오 데이터 및 타이밍 신호들과 함께 LVDS 클럭을 수신하고 LVDS 클럭에 따라 디지털 비디오 데이터를 복원하여 타이밍 콘트롤러(TCON)에 전송한다. 따라서, Vbyone-LVDS 중계회로(VLC)와 LVDS 수신회로들(LIP5 내지 LIP8) 사이에는 40쌍의 데이터 전송라인들과 4쌍의 LVDS 클럭 전송라인들이 형성된다.
타이밍 콘트롤러(TCON)는 구동회로의 타이밍 제어신호 발생회로, 데이터 샘플링 회로, mini LVDS 송신회로 등을 포함한다. 이 타이밍 콘트롤러(TCON)는 수신된 타이밍 신호들 즉, 수직 및 수평 동기신호, 데이터 인에이블신호, 도트클럭을 이용하여 소스 드라이브 IC들(131 내지 136)의 동작 타이밍을 제어하고 액정표시패널(10)에 공급되는 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 발생함과 아울러, 게이트 드라이브 IC들(151 내지 153)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 또한, 타이밍 콘트롤러(TCON)는 mini LVDS 인터페이스 규격에 따라 디지털 비디오 데이터와 함께 mini LVDS 클럭을 소스 드라이브 IC들(131 내지 136)에 전송한다.
따라서, 본 발명의 제1 실시예에 따른 액정표시장치는 시스템 보드(SB)로부터의 데이터를 LVDS 인터페이스 전송방식으로 인터페이스 보드(INTB)에 전송하고, 인터페이스 보드(INTB)로부터의 데이터를 Vbyone 인터페이스 전송방식으로 콘트롤 보드(CTRB)에 전송하여 LVDS 인터페이스와 Vbyone을 병용한다. 그 결과, 인터페이스 보드(INTB)와 콘트롤 보드(CTRB) 사이에 클럭 전송라인을 제거하여 그 보드들 사이에서 EMI를 최소화할 수 있다.
도 3은 본 발명의 제2 실시예에 따른 액정표시장치를 나타낸다.
도 3을 참조하면, 본 발명의 제1 실시예에 따른 액정표시장치는 액정표시패널(10), 다수의 게이트 드라이브 IC들(151 내지 153), 다수의 소스 드라이브 IC들(131 내지 136), 시스템 보드(SB), 및 콘트롤 보드(CTRB)를 구비한다. 액정표시패널(10), 게이트 드라이브 IC(151 내지 153), 소스 드라이브 IC(131 내지 136)는 전술한 제1 실시예와 실질적으로 동일하므로 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다.
시스템 보드(SB)는 디지털 비디오 데이터의 해상도를 액정표시패널(10)의 해상도에 맞게 변환하여 그 디지털 비디오 데이터들 및 타이밍 신호들을 Vbyone 인터페이스 규격으로 전송한다.
콘트롤 보드(CTRB)는 Vbyone 데이터를 수신하고 이를 mini LVDS 데이터로 변환하여 mini LVDS 데이터와 함께 mini LVDS 클럭을 소스 드라이브 IC들(131 내지 136)에 전송한다. 또한, 콘트롤 보드(CTRB)는 소스 드라이브 IC들(131 내지 136)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호와, 게이트 드라이브 IC들(151 내지 153)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다.
도 4는 도 3에 도시된 시스템 보드(SB) 및 콘트롤 보드(CTRB)의 제1 실시예를 상세히 나타내는 도면이다.
도 4를 참조하면, 시스템 보드(SB)는 스케일러(SCL), 제1 및 제2 Vbyone 송신회로(VTX1, VTX2) 등이 실장된다. 스케일러(SCL)에는 LVDS 송신회로가 내장된다. 이 스케일러(SCL)는 디지털 비디오 데이터의 해상도를 변환하여 디지털 비디 오 데이터 및 타이밍 신호와 함께 LVDS 클럭을 LVDS 송신회로를 통해 제1 및 제2 Vbyone 송신회로(VTX1, VTX2)에 전송한다. 스케일러(SCL)와 제1 및 제2 Vbyone 송신회로(VTX1, VTX2) 사이의 데이터 전송을 위하여, 시스템 보드(SB) 상에는 스케일러(SCL)의 출력단과 Vbyone 송신회로들(VTX1, VTX2)의 입력단을 연결하는 20 쌍의 데이터 전송라인들과 4 쌍의 클럭 전송라인들이 형성된다. 제1 Vbyone 송신회로(VTX1)는 스케일러(SCL)로부터 입력되는 디지털 비디오 데이터를 압축하고 압축된 디지털 비디오 데이터들과 함께 타이밍신호를 출력한다. 제2 Vbyone 송신회로(VTX2)는 스케일러(SCL)로부터 입력되는 디지털 비디오 데이터를 압축하고 압축된 디지털 비디오 데이터들과 함께 타이밍신호를 출력한다. Vbyone 송신회로(VTX1, VTX2) 각각은 클럭신호를 발생하지 않고 콘트롤 보드(CTRB)에 실장된 Vbyone 수신회로의 동작을 수신모드로 전환시키기 위한 보조신호를 발생한다.
콘트롤 보드(CTRB)에는 제1 및 제2 Vbyone 수신회로(VRX1, VRX2), 타이밍 콘트롤러(TCON) 등이 실장된다.
시스템 보드(SB)와 콘트롤 보드(CTRB)는 커넥터와 케이블을 통해 연결된다. 케이블에는 Vbyone 인터페이스 규격에 따라 4 쌍의 데이터 전송라인들과 2 쌍의 보조신호 전송라인들이 형성된다. 제1 Vbyone 송신회로(VTX1)과 제1 Vbyone 수신회로(VRX1)는 2 쌍의 데이터 전송라인들과 1 쌍의 보조신호 전송라인들을 통해 연결된다. 제1 Vbyone 수신회로(VRX1)는 수신된 보조신호에 대한 응답신호를 제1 Vbyone 송신회로(VTX1)에 전송한 후에 2 쌍의 데이터 전송라인들을 통해 디지털 비디오 데이터들을 수신하여 복원한 다음, 복원된 데이터들을 타이밍 콘트롤러(TCON) 에 전송한다. 제2 Vbyone 수신회로(VRX2)는 수신된 보조신호에 대한 응답신호를 제2 Vbyone 송신회로(VTX2)에 전송한 후에 2 쌍의 데이터 전송라인들을 통해 디지털 비디오 데이터들을 수신하여 복원한 다음, 복원된 데이터들을 타이밍 콘트롤러(TCON)에 전송한다.
타이밍 콘트롤러(TCON)는 구동회로의 타이밍 제어신호 발생회로, 데이터 샘플링 회로, mini LVDS 송신회로 등을 포함한다. 이 타이밍 콘트롤러(TCON)는 수신된 타이밍 신호들 즉, 수직 및 수평 동기신호, 데이터 인에이블신호, 도트클럭을 이용하여 소스 드라이브 IC들(131 내지 136)의 동작 타이밍을 제어하고 액정표시패널(10)에 공급되는 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 발생함과 아울러, 게이트 드라이브 IC들(151 내지 153)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 또한, 타이밍 콘트롤러(TCON)는 mini LVDS 인터페이스 규격에 따라 디지털 비디오 데이터와 함께 mini LVDS 클럭을 소스 드라이브 IC들(131 내지 136)에 전송한다.
따라서, 본 발명의 제2 실시예에 따른 액정표시장치는 시스템 보드(SB)와 콘트롤 보드(CTRB)를 직접 연결하고 그들 사이의 데이터 전송을 클럭 전송라인이 필요없는 Vbyone 인터페이스로 전송하여 EMI와 데이터 전송라인들을 줄일 수 있다.
도 5는 도 3에 도시된 시스템 보드(SB) 및 콘트롤 보드(CTRB)의 제2 실시예를 상세히 나타내는 도면이다.
도 5를 참조하면, 시스템 보드(SB)는 스케일러(SCL) 등이 실장된다. 스케일러(SCL)에는 Vbyone 송신회로가 내장된다. 이 스케일러(SCL)는 디지털 비디오 데 이터의 해상도를 변환한다. 이렇게 해상도가 변환된 디지털 비디오 데이터와 함께 타이밍 신호는 스케일러(SCL)에 내장된 Vbyone 송신회로에 의해 Vbyone 인터페이스 규격으로 압축되어 콘트롤 보드(CTRB)에 전송된다. 또한, 스케일러(SCL)의 Vbyone 송신회로는 데이터 전송에 앞서 보조신호를 콘트롤 보드(CTRB)에 전송한다.
시스템 보드(SB)와 콘트롤 보드(CTRB)는 커넥터와 케이블을 통해 연결된다. 케이블에는 Vbyone 인터페이스 규격에 따라 4 쌍의 데이터 전송라인들과 1 쌍의 보조신호 전송라인들이 형성된다. 여기서 시스템 보드(SB)에 실장된 스케일러(SCL)와 콘트롤 보드(CTRB)에 실장된 타이밍 콘트롤러(TCON) 사이에 Vbyone 인터페이스로 데이터가 전송되므로 필요한 보조신호 전송라인은 1 쌍이다.
콘트롤 보드(CTRB)에는 타이밍 콘트롤러(TCON) 등이 실장된다.
타이밍 콘트롤러(TCON)는 Vbyone 수신회로, 구동회로의 타이밍 제어신호 발생회로, 데이터 샘플링 회로, mini LVDS 송신회로 등을 내장한다. 이 타이밍 콘트롤러(TCON)는 수신된 타이밍 신호들 즉, 수직 및 수평 동기신호, 데이터 인에이블신호, 도트클럭을 이용하여 소스 드라이브 IC들(131 내지 136)의 동작 타이밍을 제어하고 액정표시패널(10)에 공급되는 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 발생함과 아울러, 게이트 드라이브 IC들(151 내지 153)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 또한, 타이밍 콘트롤러(TCON)는 Vbyone 수신회로를 이용하여 Vbyone 인터페이스 규격으로 압축된 데이터들을 복원하고 mini LVDS 송신회로를 이용하여 mini LVDS 인터페이스 규격으로 디지털 비디오 데이터를 변환하여 그 데이터들과 함께 mini LVDS 클럭을 소스 드라 이브 IC들(131 내지 136)에 전송한다.
도 5의 실시예는 시스템 보드(SB)와 콘트롤 보드(CTRB) 상에 실장되는 인터페이스 관련 부품 수를 줄일 수 있고 그 보드들 사이의 데이터 전송을 클럭 전송라인이 필요없는 Vbyone 인터페이스로 전송하여 EMI와 데이터 전송라인들을 줄일 수 있다.
한편, 도 5와 같이 스케일러(SCL)와 시스템 보드(SB) 중에서 어느 하나만이 Vbyone 송신회로 또는 수신회로를 내장할 수 있다. 이 경우에 Vbyone 인터페이스 송신단에서 출력되는 보조신호 수와 Vbyone 인터페이스 수신단에서 필요한 보조신호 수가 달라지므로 그 보조신호 수를 호환성있게 일치시키는 신호라인 스위칭 회로가 필요하다. 도 6 내지 도 8은 신호라인 스위칭 회로를 이용하여 Vbyone 인터페이스 송신단과 수신단 사이에 보조신호 라인들을 일치시키는 실시예들을 보여 주는 도면들이다.
도 6은 도 3에 도시된 시스템 보드(SB) 및 콘트롤 보드(CTRB)의 제3 실시예를 상세히 나타내는 도면이다.
도 6을 참조하면, 시스템 보드(SB)는 스케일러(SCL), 라인 스위칭 회로(LSW) 등이 실장된다. 스케일러(SCL)에는 Vbyone 송신회로가 내장된다. 스케일러(SCL)에 내장된 Vbyone 송신회로는 보조신호를 콘트롤 보드(CTRB)에 전송하고 Vbyone 수신회로로부터 응답신호를 수신한 후에 Vbyone 인터페이스 규격으로 디지털 비디오 데이터와 타이밍신호들을 압축하여 콘트롤 보드(CTRB)에 전송한다.
스케일러(SCL)와 라인 스위칭 회로(LSW)는 클럭 전송라인 없이 4 쌍의 데이 터 전송라인들과 1 쌍의 보조신호 전송라인들을 통해 연결된다.
라인 스위칭 회로(LSW)는 자신의 제어단자에 입력되는 옵션신호(OPT1)에 따라 출력되는 보조신호쌍을 조정한다. 옵션신호(OPT1)는 라인 스위칭 회로(LSW)의 제어단자에 공급되는 전압으로 결정될 수 있다. 예컨대, 라인 스위칭 회로(LSW)의 제어단자에 공통전원(Vcc)이 공급되면 옵션신호(OPT1)의 논리값은 하이논리 즉, "1"이 되는 반면, 라인 스위칭 회로(LSW)의 제어단자에 풀다운 저항을 통해 기저전압(GND)이 공급되면 옵션신호(OPT1)의 논리값은 로우논리 즉, "0"이 될 수 있다. 도 6 및 도 7의 실시예들에서, 라인 스위칭 회로(LSW)는 라인 스위칭 회로(LSW)의 제어단자에 하이논리의 옵션신호(OPT1)가 공급될 때 2쌍의 보조신호를 발생하는 반면, 로우논리의 옵션신호(OPT1)가 공급될 때 1쌍의 보조신호를 발생한다. 물론, 라인 스위칭 회로(LSW)의 동작은 위와 같은 조건에 한정되는 것이 아니다. 예컨대, 라인 스위칭 회로(LSW)는 라인 스위칭 회로(LSW)의 제어단자에 하이논리의 옵션신호(OPT1)가 공급될 때 1쌍의 보조신호를 발생하는 반면, 로우논리의 옵션신호(OPT1)가 공급될 때 2쌍의 보조신호를 발생할 수도 있다.
콘트롤 보드(CTRB)는 두 개의 Vbyone 수신회로들(VRX), 타이밍 콘트롤러(TCON) 등이 실장된다. 시스템 보드(SB)와 콘트롤 보드(CTRB)는 커넥터와 케이블을 통해 연결된다. 케이블은 클럭신호 전송라인 없이 4 쌍의 데이터 전송라인들과 1 쌍의 보조신호 전송라인을 포함한다.
Vbyone 수신회로들(VRX) 각각은 Vbyone 인터페이스로 데이터를 수신하기 위해서는 보조신호를 입력받아야 한다. 따라서, Vbyone 수신회로들(VRX) 각각의 입 력단은 2 쌍의 데이터 전송라인과 1 쌍의 보조신호 전송라인과 연결되어야 한다. 한편, 시스템 보드(SB)의 스케일러(SCL)는 4 쌍의 데이터 전송라인들을 통해 디지털 비디오 데이터 및 타이밍 신호를 출력하여 1 쌍의 보조신호 전송라인을 통해 보조신호를 출력한다. 따라서, Vbyone 송신단과 Vbyone 수신단에서 필요한 보조신호 라인 수가 일치되지 않는다.
이러한 보조신호 라인 수의 불일치 문제를 해결하기 위하여, 시스템 보드(SB)에 실장된 라인 스위칭 회로(LSW)의 제어단자에는 하이논리의 옵션신호(OPT1)가 인가된다. 따라서, 라인 스위칭 회로(LSW)는 1 쌍의 보조신호라인들을 통해 입력되는 스케일러(SCL)로부터의 보조신호를 두 개의 Vbyone 수신회로들(VRX) 에 1 쌍씩 연결된 총 2 쌍의 보조신호 전송라인들로 분배한다. 또한, 라인 스위칭 회로(LSW)는 4 쌍의 데이터 전송라인들을 통해 입력되는 스케일러(SCL)로부터의 디지털 비디오 데이터 및 타이밍 신호들을 두 개의 Vbyone 수신회로들(VRX) 에 2 쌍씩 연결된 총 4 쌍의 보조신호 전송라인들로 분배한다.
Vbyone 수신회로들(VRX) 각각은 수신된 보조신호에 대한 응답신호를 라인 스위칭 회로(LSW)를 경유하여 스케일러(SCL)의 Vbyone 송신회로에 전송하고 라인 스위칭 회로(LSW)를 경유하여 Vbyone 인터페이스 규격으로 전송되는 디지털 비디오 데이터를 복원하고 그 데이터들과 타이밍신호들을 타이밍 콘트롤러(TCON)에 전송한다.
타이밍 콘트롤러(TCON)는 구동회로의 타이밍 제어신호 발생회로, 데이터 샘플링 회로, mini LVDS 송신회로 등을 포함한다. 이 타이밍 콘트롤러(TCON)는 두 개의 Vbyone 수신회로들(VRX)로부터 수신된 타이밍 신호들 즉, 수직 및 수평 동기신호, 데이터 인에이블신호, 도트클럭을 이용하여 소스 드라이브 IC들(131 내지 136)의 동작 타이밍을 제어하고 액정표시패널(10)에 공급되는 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 발생함과 아울러, 게이트 드라이브 IC들(151 내지 153)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 또한, 타이밍 콘트롤러(TCON)는 mini LVDS 인터페이스 규격에 따라 디지털 비디오 데이터와 함께 mini LVDS 클럭을 소스 드라이브 IC들(131 내지 136)에 전송한다.
도 7은 도 3에 도시된 시스템 보드(SB) 및 콘트롤 보드(CTRB)의 제4 실시예를 상세히 나타내는 도면이다.
도 7을 참조하면, 시스템 보드(SB)는 라인 스위칭 회로(LSW)의 제어단자에 로우논리의 옵션신호가 공급되는 것을 제외하면 그 구성이 도 6에 도시된 그 것과 실질적으로 동일하다. 따라서, 스케일러(SCL)와 라인 스위칭 회로(LSW)는 클럭 전송라인 없이 4 쌍의 데이터 전송라인들과 1 쌍의 보조신호 전송라인들을 통해 연결된다. 이 전송라인들을 통해 스케일러(SCL)는 Vbyone 인터페이스 규격으로 압축된 디지털 비디오 데이터들과 타이밍 신호, 그리고 보조신호를 라인 스위칭 회로(LSW)에 전송한다.
콘트롤 보드(CTRB)는 도 5의 실시예와 실질적으로 동일하다. 따라서, 콘트롤 보드(CTRB)에는 타이밍 콘트롤러(TCON) 등이 실장된다. 이 콘트롤 보드(CTRB)는 4 쌍의 데이터 전송라인들과 1 쌍의 보조신호 전송라인을 포함한 케이블과, 그 케이블을 보드에 연결하기 위한 커넥터를 통해 시스템 보드(SB)의 라인 스위칭 회로(LSW)의 출력단에 연결된다.
타이밍 콘트롤러(TCON)는 Vbyone 수신회로, 구동회로의 타이밍 제어신호 발생회로, 데이터 샘플링 회로, mini LVDS 송신회로 등을 내장한다. 따라서, 타이밍 콘트롤러(TCON)의 입력단은 케이블에 형성된 4 쌍의 데이터 전송라인들과 1 쌍의 보조신호 전송라인이 연결된다.
시스템 보드(SB)에 실장된 라인 스위칭 회로(LSW)의 제어단자에는 로우논리의 옵션신호(OPT1)가 인가된다. 따라서, 라인 스위칭 회로(LSW)는 1 쌍의 보조신호라인들을 통해 입력되는 스케일러(SCL)로부터의 보조신호를 타이밍 콘트롤러(TCON)의 보조신호 입력단자들에 연결된 1 쌍의 보조신호 전송라인들로 그대로 전달(bypass)한다. 또한, 라인 스위칭 회로(LSW)는 4 쌍의 데이터 전송라인들을 통해 입력되는 스케일러(SCL)로부터의 디지털 비디오 데이터 및 타이밍 신호들을 타이밍 콘트롤러(TCON)의 데이터 입력단자들에 연결된 4 쌍의 데이터 전송라인들로 전달한다.
도 8 및 도 9는 도 3에 도시된 시스템 보드(SB) 및 콘트롤 보드(CTRB)의 제5 및 제6 실시예들을 상세히 나타내는 도면들이다. 이 제5 및 제6 실시예는 전술한 제3 및 제4 실시예와 달리 라인 스위칭 회로(LSW)를 콘트롤 보드(CTRB)에 실장한다.
도 8을 참조하면, 시스템 보드(SB)에는 도 4의 실시예와 마찬가지로 스케일러(SCL), 제1 및 제2 Vbyone 송신회로(VTX1, VTX2) 등이 실장된다. 스케일러(SCL) 에는 LVDS 송신회로가 내장된다. 이 스케일러(SCL)는 내장된 LVDS 송신회로를 통해 20 쌍의 데이터 전송라인들을 통해 디지털 비디오 데이터와 타이밍신호들을 출력하고 4 쌍의 클럭 전송라인들을 통해 LVDS 클럭을 출력한다. Vbyone 송신회로들(VTX1, VTX2) 각각은 스케일러(SCL)로부터 입력되는 디지털 비디오 데이터를 Vbyone 인터페이스 규격으로 압축하고 압축된 디지털 비디오 데이터들과 함께 타이밍신호를 출력하고 또한, 1 쌍의 보조신호들을 출력한다. 이 Vbyone 송신회로들(VTX1, VTX2)의 출력단은 커넥터를 통해 시스템 보드(SB)와 콘트롤 보드(CTRB)를 연결하는 케이블을 통해 콘트롤 보드(CTRB)에 실장된 라인 스위칭 회로(LSW)의 입력단과 연결된다. 케이블에는 4 쌍의 데이터 전송라인들과 2 쌍의 보조신호 전송라인들을 포함한다.
콘트롤 보드(CTRB)에 실장된 타이밍 콘트롤러(TCON)는 Vbyone 수신회로, 구동회로의 타이밍 제어신호 발생회로, 데이터 샘플링 회로, mini LVDS 송신회로 등을 내장한다. 타이밍 콘트롤러(TCON)의 Vbyone 수신회로는 4 쌍의 데이터 전송라인들과 1 쌍의 보조신호 전송라인만을 필요로 한다. 이에 비하여, 시스템 보드(SB)의 Vbyone 송신회로 각각은 보조신호쌍을 발생하므로 시스템 보드(SB)에서 출력되는 보조신호와 타이밍 콘트롤러(TCON)의 입력단에 포함된 보조라인 수가 일치하지 않는다.
라인 스위칭 회로(LSW)는 자신의 제어단자에 입력되는 옵션신호(OPT2)에 따라 출력되는 보조신호쌍을 조정한다. 옵션신호(OPT2)는 전술한 바와 같이 라인 스위칭 회로(LSW)의 제어단자에 공급되는 전압으로 결정될 수 있다. 도 8 및 도 9의 실시예들에서, 라인 스위칭 회로(LSW)는 하이논리의 옵션신호(OPT2)에 응답하여 2 쌍의 보조신호를 1 쌍의 보조신호로 변환하여 1 쌍의 보조신호 전송라인으로 출력하는 반면, 로우논리의 옵션신호(OPT2)에 응답하여 2 쌍의 보조신호를 그대로 2 쌍의 보조신호 전송라인으로 출력한다. 물론, 라인 스위칭 회로(LSW)의 동작은 위와 같은 조건에 한정되는 것이 아니다. 예컨대, 라인 스위칭 회로(LSW)는 위의 동작과는 역으로 하이논리의 옵션신호(OPT1)에 응답하여 2쌍의 보조신호를 출력하는 반면, 로우논리의 옵션신호(OPT1)에 응답하여 1쌍의 보조신호를 출력할 수도 있다.
도 8의 실시예에서, 라인 스위칭 회로(LSW)의 제어단자에는 하이논리의 옵션신호(OPT2)가 입력된다. 따라서, 라인 스위칭 회로(LSW)는 2 쌍의 보조신호 전송라인들을 통해 입력되는 2 쌍의 보조신호들을 1 쌍의 보조신호로 변환하고 그 보조신호들을 1 쌍의 보조신호 전송라인을 통해 타이밍 콘트롤러(TCON)의 보조신호 입력단자에 공급한다. 또한, 라인 스위칭 회로(LSW)는 4 쌍의 데이터 전송라인들을 통해 입력되는 디지털 비디오 데이터 및 타이밍신호들을 4 쌍의 데이터 전송라인들을 통해 타이밍 콘트롤러(TCON)의 데이터 입력단자와 타이밍 신호 입력단자에 공급한다.
도 9를 참조하면, 시스템 보드(SB)는 도 8의 실시예와 동일하다. 시스템 보드(SB)의 Vbyone 송신회로들(VTX1, VTX2) 각각은 스케일러(SCL)로부터 입력되는 디지털 비디오 데이터를 Vbyone 인터페이스 규격으로 압축하고 압축된 디지털 비디오 데이터들과 함께 타이밍신호를 출력하고 또한, 1 쌍의 보조신호들을 출력한다. 시스템 보드(SB)와 콘트롤 보드(CTRB)는 커넥터와 케이블을 통해 연결된다. 따라서, 시스템 보드(SB)는 케이블에 형성된 4 쌍의 데이터 전송라인들을 통해 디지털 비디오 데이터와 타이밍 신호들을 콘트롤 보드(CTRB)로 전송하고 또한, 케이블에 형성된 2 쌍의 보조신호 전송라인들을 통해 보조신호들을 콘트롤 보드(CTRB)로 전송한다.
콘트롤 보드(CTRB)에는 라인 스위칭 회로(LSW), 제1 및 제2 Vbyone 수신회로(VRX1, VRX2), 타이밍 콘트롤러(TCON) 등이 실장된다. 이 콘트롤 보드(CTRB)는 4 쌍의 데이터 전송라인들과 2 쌍의 보조신호 전송라인을 포함한 케이블과, 그 케이블을 보드에 연결하기 위한 커넥터를 통해 시스템 보드(SB)의 라인 스위칭 회로(LSW)의 출력단에 연결된다.
라인 스위칭 회로(LSW)의 제어단자에는 로우논리의 옵션신호(OPT2)가 공급된다. 따라서, 라인 스위칭 회로(LSW)는 로우논리의 옵션신호(OPT2)에 응답하여 2 쌍의 보조신호 전송라인을 통해 입력되는 2 쌍의 보조신호를 그대로 2 쌍의 보조신호 전송라인으로 출력한다. 라인 스위칭 회로(LSW)의 출력 중에서 2 쌍의 데이터와 1 쌍의 보조신호는 제1 Vbyone 수신회로(VRX1)에 공급되고, 나머지 2 쌍의 데이터와 1 쌍의 보조신호는 제2 Vbyone 수신회로(VRX2)에 공급된다.
Vbyone 수신회로들(VRX1, VRX2) 각각은 Vbyone 인터페이스 규격에 따라 입력된 디지털 비디오 데이터를 복원하여 타이밍 콘트롤러(TCON)에 공급한다.
한편, 전술한 실시예들은 액정표시패널이 Full HD 120Hz로 구동되는 실시예이다. 따라서, 액정표시패널의 해상도나 구동 주파수가 변하면 전술한 인터페이스들의 라인 수 등이 달라질 수 있다.
전술한 실시예에서 Vbyone 인터페이스 방식은 LVDS 인터페이스 방식에 비하여 필요한 전송라인 수가 작은 어떠한 인터페이스 방식으로도 대체될 수 있다. LVDS 인터페이스 방식은 RSDS(Reduced Swing Differential Signaling) 인터페이스 방식으로 대체될 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 본 발명의 제1 실시예에 따른 액정표시장치를 나타내는 블록도이다.
도 2는 도 1에 도시된 시스템 보드, 인터페이스 보드 및 콘트롤 보드를 상세히 나타내는 블록도이다.
도 3은 본 발명의 제2 실시예에 따른 액정표시장치를 나타내는 블록도이다.
도 4는 도 3에 도시된 시스템 보드와 콘트롤 보드의 제1 실시예를 나타내는 블록도이다.
도 5는 도 3에 도시된 시스템 보드와 콘트롤 보드의 제2 실시예를 나타내는 블록도이다.
도 6은 도 3에 도시된 시스템 보드와 콘트롤 보드의 제3 실시예를 나타내는 블록도이다.
도 7은 도 3에 도시된 시스템 보드와 콘트롤 보드의 제4 실시예를 나타내는 블록도이다.
도 8은 도 3에 도시된 시스템 보드와 콘트롤 보드의 제5 실시예를 나타내는 블록도이다.
도 9는 도 3에 도시된 시스템 보드와 콘트롤 보드의 제6 실시예를 나타내는 블록도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
SB : 시스템 보드 INTB : 인터페이스 보드
CTRB : 콘트롤 보드

Claims (9)

  1. 다수의 데이터라인들과 다수의 게이트라인들이 교차되는 액정표시패널;
    상기 데이터라인들에 데이터전압을 공급하는 소스 드라이브 IC;
    상기 게이트라인들에 게이트펄스를 공급하는 게이트 드라이브 IC;
    스케일러가 실장되고 상기 스케일러로부터 출력되는 데이터를 제1 인터페이스 방식으로 전송하는 시스템 보드;
    상기 제1 인터페이스 방식으로 전송되는 데이터를 수신하고 제2 인터페이스 방식으로 상기 데이터를 전송하는 인터페이스 보드; 및
    상기 제2 인터페이스 방식으로 전송되는 데이터를 수신하여 상기 소스 드라이브 IC에 공급하고 상기 소스 드라이브 IC와 상기 게이트 드라이브 IC의 동작 타이밍을 제어하는 타이밍 콘트롤러가 실장된 콘트롤 보드를 구비하고,
    상기 제2 인터페이스 방식에서 필요한 데이터 전송라인의 수는 상기 제1 인터페이스 방식에서 필요한 데이터 전송라인의 수보다 작고,
    상기 제1 인터페이스 방식은 클럭 전송라인을 포함하고, 상기 제2 인터페이스 방식은 클럭 전송라인을 포함하지 않는 것을 특징으로 하는 액정표시장치.
  2. 삭제
  3. 다수의 데이터라인들과 다수의 게이트라인들이 교차되는 액정표시패널;
    상기 데이터라인들에 데이터전압을 공급하는 소스 드라이브 IC;
    상기 게이트라인들에 게이트펄스를 공급하는 게이트 드라이브 IC;
    스케일러가 실장되고 상기 스케일러로부터 출력되는 데이터를 4 쌍의 데이터 전송라인들을 포함하는 인터페이스를 통해 전송하는 시스템 보드; 및
    상기 인터페이스를 통해 상기 데이터를 수신하여 상기 소스 드라이브 IC에 공급하고 상기 소스 드라이브 IC와 상기 게이트 드라이브 IC의 동작 타이밍을 제어하는 타이밍 콘트롤러가 실장된 콘트롤 보드를 구비하는 것을 특징으로 하는 액정표시장치.
  4. 제 3 항에 있어서,
    상기 인터페이스는 상기 4 쌍의 데이터 전송라인들과 함께, 보조신호가 전송되는 2 쌍의 보조신호 전송라인들을 포함하여 상기 시스템 보드 상에 실장되는 인터페이스 송신회로; 및 상기 콘트롤 보드 상에 실장되어 상기 보조신호를 수신한 후에 상기 데이터를 수신하고 수신된 데이터를 상기 타이밍 콘트롤러에 전송하는 인터페이스 수신회로를 구비하고;
    상기 스케일러는 20 쌍의 데이터 전송라인을 통해 상기 인터페이스 송신회로에 데이터를 전송하고 4 쌍의 클럭 전송라인을 통해 클럭신호를 상기 인터페이스 송신회로에 전송하는 것을 특징으로 하는 액정표시장치.
  5. 제 3 항에 있어서,
    상기 인터페이스는 상기 4 쌍의 데이터 전송라인들과 함께, 보조신호가 전송되는 1 쌍의 보조신호 전송라인들을 포함하여 상기 스케일러 내에 내장되는 인터페이스 송신회로; 및 상기 타이밍 콘트롤러 내에 내장되어 상기 보조신호를 수신한 후에 상기 데이터를 수신하는 인터페이스 수신회로를 구비하는 것을 특징으로 하는 액정표시장치.
  6. 제 3 항에 있어서,
    상기 인터페이스는 상기 4 쌍의 데이터 전송라인들과 함께, 보조신호가 전송되는 1 쌍의 보조신호 전송라인들을 포함하여 상기 스케일러 내에 내장되는 인터페이스 송신회로; 및 상기 콘트롤 보드 상에 실장되어 상기 4 쌍의 데이터 전송라인들을 통해 데이터를 수신하고 2 쌍의 보조신호 전송라인들을 통해 상기 보조신호를 수신하는 인터페이스 수신회로를 구비하고;
    상기 시스템 보드는 상기 스케일러와 상기 인터페이스 송신회로 사이에 배치되어 상기 인터페이스 송신회로로부터의 보조신호를 상기 2 쌍의 보조신호 전송라인으로 분배하는 라인 스위칭 회로를 더 구비하는 것을 특징으로 하는 액정표시장치.
  7. 제 3 항에 있어서,
    상기 인터페이스는 상기 4 쌍의 데이터 전송라인들과 함께, 보조신호가 전송 되는 1 쌍의 보조신호 전송라인들을 포함하여 상기 스케일러 내에 내장되는 인터페이스 송신회로; 및 상기 타이밍 콘트롤러 내에 내장되어 상기 4 쌍의 데이터 전송라인들을 통해 데이터를 수신하고 상기 1 쌍의 보조신호 전송라인들을 통해 상기 보조신호를 수신하는 인터페이스 수신회로를 구비하고;
    상기 시스템 보드는 상기 스케일러와 상기 인터페이스 송신회로 사이에 배치되어 상기 스케일러로부터의 상기 데이터와 상기 보조신호를 상기 타이밍 콘트롤러로 전달하는 라인 스위칭 회로를 더 구비하는 것을 특징으로 하는 액정표시장치.
  8. 제 3 항에 있어서,
    상기 인터페이스는 상기 4 쌍의 데이터 전송라인들과 함께, 보조신호가 전송되는 2 쌍의 보조신호 전송라인들을 포함하여 상기 시스템 보드 상에 실장되는 인터페이스 송신회로; 및 상기 타이밍 콘트롤러 내에 내장되어 상기 4 쌍의 데이터 전송라인들을 통해 상기 데이터를 수신하고 1 쌍의 보조신호 전송라인들을 통해 상기 보조신호를 수신하는 인터페이스 수신회로를 구비하고;
    상기 콘트롤 보드는 상기 인터페이스 송신회로와 상기 타이밍 콘트롤러 사이에 배치되어 상기 인터페이스 송신회로로부터의 보조신호를 상기 1 쌍의 보조신호 전송라인으로 전송하는 라인 스위칭 회로를 더 구비하고;
    상기 스케일러는 20 쌍의 데이터 전송라인을 통해 상기 인터페이스 송신회로에 데이터를 전송하고 4 쌍의 클럭 전송라인을 통해 클럭신호를 상기 인터페이스 송신회로에 전송하는 것을 특징으로 하는 액정표시장치.
  9. 제 3 항에 있어서,
    상기 인터페이스는 상기 4 쌍의 데이터 전송라인들과 함께, 보조신호가 전송되는 2 쌍의 보조신호 전송라인들을 포함하여 상기 시스템 보드 상에 실장되는 인터페이스 송신회로; 및 상기 시스템 보드 상에 실장되어 상기 4 쌍의 데이터 전송라인들을 통해 상기 데이터를 수신하고 상기 2 쌍의 보조신호 전송라인들을 통해 상기 보조신호를 수신하는 인터페이스 수신회로를 구비하고;
    상기 콘트롤 보드는 상기 인터페이스 송신회로와 상기 타이밍 콘트롤러 사이에 배치되어 상기 인터페이스 송신회로로부터의 보조신호를 상기 2 쌍의 보조신호 전송라인으로 전송하는 라인 스위칭 회로를 더 구비하고;
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