KR101296299B1 - 공유 아날로그 프론트-엔드를 구비한 복수-프로토콜 통신 수신기 - Google Patents

공유 아날로그 프론트-엔드를 구비한 복수-프로토콜 통신 수신기 Download PDF

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Abstract

실시예에 따라서, 통신 수신기는 수신된 신호들을 증폭하게 구성된 가변 이득 증폭기(VGA); VGA를 제어하게 구성된 VGA 제어기; VGA의 출력에 결합된 복수의 아날로그-디지털 변환기(ADC) 회로들을 포함하고, 복수의 ADC 회로들은 통신 수신기가 제 1 통신 프로토콜의 신호들을 처리하게 구성될 때는 동작하며, 통신 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때는 ADC 회로들의 일부만이 동작한다.

Description

공유 아날로그 프론트-엔드를 구비한 복수-프로토콜 통신 수신기{MULTI-PROTOCOL COMMUNICATIONS RECEIVER WITH SHARED ANALOG FRONT-END}
관련출원에 대한 상호참조
이 출원은 참조로서 여기에 포함시키는 2010년 7월 1일에 출원된 "Multi-Protocol Communications Receiver With Shared Analog Front-End" 명칭의 미국 특허 가출원 제61/360,571호의 우선권을 주장한다.
다수의 서로 다른 통신 표준들 또는 프로토콜들이 있다. 통신 또는 네트워킹 수신기(트랜시버 또는 송신기/수신기에 제공될 수 있는)는 이들 표준들 또는 프로토콜들 중 하나 이상을 수용할 수 있다. 새로운 프로토콜이 개발 또는 추가될 때, 제조업자는 이것이 기존의 트랜시버에 의해 취급될 수 없다면 새로운 프로토콜을 수용하기 위해 흔히 새로운 칩(또는 새로운 트랜시버)를 개발할 수도 있다.
본 발명은 한 아날로그 프론트 엔드를 공유하는 복수-프로토콜 통신 수신기를 제공하는 것을 목적으로 한다.
한 아날로그 프론트 엔드를 공유하는 복수-프로토콜 통신 수신기에 관한 여러 실시예들이 개시된다. 실시예에 따라, 통신 수신기는 수신된 신호들을 증폭하게 구성된 가변 이득 증폭기(VGA); VGA를 제어하게 구성된 VGA 제어기; VGA의 출력에 결합된 복수의 아날로그-디지털 변환기(ADC) 회로들을 포함하고, 복수의 ADC 회로들은 통신 수신기가 제 1 통신 프로토콜의 신호들을 처리하게 구성될 때는 동작하며, 통신 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때는 ADC 회로들의 일부만이 동작한다.
또 다른 실시예에 따라, 통신 수신기는 복수의 아날로그-디지털 변환기(ADC) 회로를 포함하는 아날로그 프론트 엔드를 포함하며, 복수의 ADC 회로들은 통신 수신기가 제 1 통신 프로토콜의 신호들을 처리하게 구성될 때는 동작하며, 통신 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때는 ADC 회로들의 일부만이 동작한다.
실시예에 따라, 방법은 수신기가 제 1 통신 프로토콜의 신호들을 처리하게 구성되는 제 1 모드, 및 상기 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성되는 제 2 모드를 포함하는 복수의 모드들 중 한 모드에서 동작하게 통신 수신기를 구성하는 단계를 포함하며, 통신 수신기의 복수의 아날로그-디지털 변환기(ADC) 회로들은 수신기가 제 1 통신 프로토콜의 신호들을 처리하게 구성될 때 동작하게 구성되며; 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때는 통신 수신기의 ADC 회로들 중 일부만이 동작하고, ADC 회로들 중 나머지 부분은 동작하지 않게 구성된다.
발명의 일면에 따라서, 통신 수신기는
수신된 신호들을 증폭하게 구성된 가변 이득 증폭기(VGA);
VGA를 제어하게 구성된 VGA 제어기;
VGA의 출력에 결합된 복수의 아날로그-디지털 변환기(ADC) 회로들을 포함하고,
복수의 ADC 회로들은 통신 수신기가 제 1 통신 프로토콜의 신호들을 처리하게 구성될 때는 동작하며, 통신 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때는 ADC 회로들의 일부만이 동작한다.
바람직하게는, 각각의 ADC 회로는 샘플 양자화 회로를 포함한다.
바람직하게는, 통신 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때에는, ADC 회로들 중 하나만이 동작하며, 복수의 ADC 회로들 중 나머지 그룹은 턴 오프된다.
바람직하게는, 제 1 통신 프로토콜은 IEEE(Institute of Electrical and Electronics Engineers) 10GBASE-LRM(레거시 복수-모드 파이버), IEEE 10GBASE-SR/LR(단일 모드 및 복수-모드 파이버) 또는 IEEE 10GBASE-KR(구리 백본) 또는 향상된 소형 폼 팩터 플러그식 모듈 SFP+을 위한 SFF 8431 명세 중 적어도 하나를 포함하며, 제 2 통신 프로토콜은 파이버 채널 또는 저 파워 모드에서 동작하는 제 1 통신 프로토콜들 중 하나를 포함한다.
바람직하게는, 통신 수신기는,
복수의 ADC 회로들의 출력에 결합된 제 1 서브-회로로서, 제 1 서브-회로는 통신 수신기가 제 1 통신 프로토콜의 신호들을 처리하게 구성될 때 동작하며 통신 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때에 턴 오프되는, 제 1 서브-회로; 및
VGA의 출력에 결합된 제 2 서브-회로로서, 제 2 서브-회로는 통신 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때 동작하며 통신 수신기가 제 1 통신 프로토콜의 신호들을 처리하게 구성될 때에 턴 오프되는, 제 2 서브-회로를 더 포함한다.
바람직하게는, 제 1 서브-회로는,
ADC 회로들의 출력에 결합된 등화기 회로;
등화기 회로의 출력에 결합된 슬라이서; 및
ADC 회로들에 결합된 타이밍 복구회로를 포함하고, 타이밍 복구회로는 제 1 통신 프로토콜에 연관된 신호들에 대해 타이밍 복구를 수행하게 구성된다.
바람직하게는, 등화기 회로는 피드 포워드 등화기 및 판정 피드백 등화기(FFE/DFE)를 포함한다.
바람직하게는, 제 2 서브-회로는,
VGA의 출력에 결합된 슬라이서; 및
ADC 회로들에 결합된 타이밍 복구회로를 포함하고, 타이밍 복구 회로는 제 2 통신 프로토콜에 연관된 신호들에 대해 타이밍 복구를 수행하게 구성된다.
일면에 따라서, 통신 수신기는,
복수의 아날로그-디지털 변환기(ADC) 회로를 포함하는 아날로그 프론트 엔드를 포함하며,
복수의 ADC 회로들은 통신 수신기가 제 1 통신 프로토콜의 신호들을 처리하게 구성될 때는 동작하며, 통신 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때는 ADC 회로들의 일부만이 동작한다.
바람직하게는, 아날로그 프론트 엔드는 적어도 가변 이득 증폭기(VGA)를 포함한다.
바람직하게는, 통신 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때에는, ADC 회로들 중 하나만이 동작하며, 복수의 ADC 회로들 중 나머지 그룹은 턴 오프된다.
바람직하게는, 제 1 통신 프로토콜은 IEEE(Institute of Electrical and Electronics Engineers) 10GBASE-LRM(레거시 복수-모드 파이버), IEEE 10GBASE-SR/LR(단일 모드 및 복수-모드 파이버) 또는 IEEE 10GBASE-KR(구리 백본) 또는 향상된 소형 폼 팩터 플러그식 모듈 SFP+을 위한 SFF 8431 명세 중 적어도 하나를 포함하며, 제 2 통신 프로토콜은 파이버 채널 또는 저 파워 모드에서 동작하는 10BASE-SR/LR(단일 모드 및 복수-모드 파이버)을 포함한다.
바람직하게는, 통신 수신기는, 복수의 ADC 회로들의 출력에 결합된 제 1 서브-회로로서, 제 1 서브-회로는 통신 수신기가 제 1 통신 프로토콜의 신호들을 처리하게 구성될 때 동작하며 통신 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때에 턴 오프되는, 제 1 서브-회로; 및
아날로그 프론트 엔드에 결합된 제 2 서브-회로로서, 제 2 서브-회로는 통신 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때 동작하며 통신 수신기가 제 1 통신 프로토콜의 신호들을 처리하게 구성될 때에 턴 오프되는, 제 2 서브-회로를 더 포함한다.
바람직하게는, 제 1 서브-회로는,
ADC 회로들의 출력에 결합된 등화기 회로;
등화기 회로의 출력에 결합된 슬라이서; 및
ADC 회로들에 결합된 타이밍 복구회로를 포함하고, 타이밍 복구회로는 제 1 통신 프로토콜에 연관된 신호들에 대해 타이밍 복구를 수행하게 구성된다.
바람직하게는, 제 2 서브-회로는,
VGA의 출력에 결합된 슬라이서; 및
ADC 회로들에 결합된 타이밍 복구회로를 포함하고, 타이밍 복구 회로는 제 2 통신 프로토콜에 연관된 신호들에 대해 타이밍 복구를 수행하게 구성된다.
일면에 따라서, 방법은
수신기가 제 1 통신 프로토콜의 신호들을 처리하게 구성되는 제 1 모드, 및 상기 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성되는 제 2 모드를 포함하는 복수의 모드들 중 한 모드에서 동작하게 통신 수신기를 구성하는 단계를 포함하며,
상기 통신 수신기의 복수의 아날로그-디지털 변환기(ADC) 회로들은 상기 수신기가 제 1 통신 프로토콜의 신호들을 처리하게 구성될 때 동작하게 구성되며;
상기 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때는 상기 통신 수신기의 상기 ADC 회로들 중 일부만이 동작하고, 상기 ADC 회로들 중 나머지 부분은 동작하지 않게 구성된다.
바람직하게는, 제 1 통신 프로토콜은 IEEE(Institute of Electrical and Electronics Engineers) 10GBASE-LRM(레거시 복수-모드 파이버), IEEE 10GBASE-SR/LR(단일 모드 및 복수-모드 파이버) 또는 IEEE 10GBASE-KR(구리 백본)를 포함하며, 제 2 통신 프로토콜은 파이버 채널을 포함한다.
바람직하게는, 복수의 ADC 회로들은 수신기가 제 1 모드에서 구성될 때 모든 비트들을 샘플링하여 양자화하게 구성될 수 있고, 수신기가 제 2 모드에서 구성될 때 ADC 회로의 일부가 이들 제어를 위해 비트들의 일부만을 샘플링하여 양자화하게 구성될 수 있다.
바람직하게는, 통신 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때 통신 수신기의 복수의 ADC 회로들 중 하나만이 동작하게 구성되며, 복수의 ADC 회로들 중 나머지 부분은 파워를 보존하기 위해 동작하지 않는다.
본 발명에 따르면, 한 아날로그 프론트 엔드를 공유하는 복수-프로토콜 통신 수신기가 구현될 수 있다.
도 1은 실시예에 따른 통신 수신기의 블록도이다.
도 2는 실시예에 따른 ADC들을 예시한 블록도이다.
도 3은 실시예에 따른 수신기의 동작을 예시한 흐름도이다.
도 1은 실시예에 따른 통신 수신기(110)를 도시한 블록도이다. 데이터는 채널(104)을 통해 송신기(TX)(102)에 의해 송신될 수 있고, 통신 수신기(110)에 의해 수신될 수 있다. 통신 수신기(110)는 신호들을 송신하기 위한 송신기(도시되지 않았으나 TX(102)와 유사한) 및 신호들을 수신하여 처리하기 위한 수신기(110) 둘 다를 포함할 수 있는 통신 트랜시버(송신기/수신기)의 일부일 수 있다.
네트워킹 노드 또는 장치는 채널(104)의 각 측 상에 제공될 수 있는데, 각 노드는 예를 들면 통신(또는 네트워크) 트랜시버, 전체적인 제어를 제공하며 명령들을 실행하는 프로세서, 데이터 및 명령들을 저장하기 위한 메모리, 및 그외 회로들을 포함한다. 채널(104)은 예를 들면 유선채널(예를 들면, 구리선, 광섬유 케이블, 동축 케이블, 또는 그외 연결을 통해 제공되는 채널), 무선 채널, 등과 같은 임의의 통신 채널일 수 있다. 도 1에 도시된 수신기(110)는 수신기 아키텍처의 실시예를 도시한 것이며, 그외 수신기 아키텍처들도 사용될 수 있다.
실시예에 따라서, 통신 수신기(110)는 복수의 통신 프로토콜을 위한 신호들을 수용 또는 처리할 수 있기 때문에 복수-프로토콜 수신기인 것으로 간주될 수 있다. 실시예에 따라서, 경로(130)(EDC 경로(130) 또는 전자 분산 제어 경로라고도 할 수 있는)는 이를테면 IEEE 10GBASE-LRM(레거시 복수-모드 파이버를 위한), IEEE 10GBASE-SR/LR(단일 모드 및 복수-모드 파이버) 또는 IEEE 10GBASE-KR(구리 백플레인)과 같은 하나 이상의 IEEE(Institute of Electrical and Electronics Engineers) 프로토콜들을 위한 신호들을 처리하기 위해 사용될 수 있는 일군의 블록들 또는 회로들을 포함할 수 있다. 이들 모든 IEEE 프로토콜들은 동일한 일군의 블록들 또는 회로들(경로(130))이 이들 IEEE 프로토콜들 중 하나 이상을 위한 신호들을 처리할 수 있게 하는 몇몇 신호 특징들을 공통으로 포함한다. 또한, 실시예에서, EDC 경로(130)는 종종 SFP+라고도 하는 "향상된 소형 폼 팩터 플러그식 모듈 SFP+을 위한 SFF 8431 명세"와 같은 그외 다른 명세 또는 프로토콜들을 지원할 수도 있다.
유사하게, 파이버 채널(FC) 경로(132)는 파이버 채널(FC) 신호들을 처리하기 위해 사용될 수 있는 일군의 블록들 또는 회로들을 포함할 수 있다. 또 다른 실시예에서, 파이버 채널(FC)을 지원하는 것 외에도, FC 경로(132)는 예를 들면 이하 상세히 기술되는 바와 같이, ADC 회로들 중 일부만이 턴 온 되고, 일부 ADC 회로들(ADC(116) 중)은 턴 오프 되는 택일적 "저 전력" 모드에서 10GBASE-SR/LR(단일 모드 및 복수-모드 파이버)를 지원할 수도 있다. 하나 이상의 블록들 또는 회로들은 이하 상세히 기술되는 바와 같이 EDC 경로(130) 및 FC 경로(132) 둘 다에 공통일 수 있다.
신호는 채널(104)를 통해 송신기(TX)(102)에 의해 송신될 수 있고, 수신기(110)에 의해 수신될 수 있다. 가변 이득 증폭기(VGA)(112)는 신호를 수신하여 수신된 신호의 진폭을 증폭(또는 증가)할 수 있다. 실시예에서, VGA(112)는 실질적으로 일정한 진폭(또는 특정한 한 범위의 진폭들)을 갖는 출력 아날로그 신호를 라인들(113A)을 통해 제공하기 위해, 수신된 아날로그 신호를 증폭할 수 있다. VGA(112)는 VGA(112)가 예를 들면 특정한 한 범위의 진폭들 내에서 신호를 출력하게, VGA 제어기(114)에 의해 제어될 수 있다. 아날로그-디지털 변환기(ADC)(116)는 예를 들면 수신된 아날로그 신호를 샘플링하여 양자화함으로써 수신된 아날로그 신호를 디지털 신호(VGA(112)로부터 출력)로 변환할 수 있다.
ADC(116)의 디지털 출력은 VGA 제어기(114)에 입력될 수 있다. 라인(117A)을 통해 ADC(116)로부터 수신된 디지털 진폭 신호에 기초하여, VGA 제어기는 VGA 출력 신호가 한 범위의 진폭들 이내에 있도록 VGA(112)의 신호 출력의 진폭을 조절하기 위해서 제어 신호를 라인(115)을 통해 VGA(112)에 출력할 수 있다. 예를 들어, 라인(117A)을 통해 수신된 디지털 진폭 신호가 제 1 임계값 이상이라면, VGA 제어기는 VGA(112)가 자신의 출력 신호의 진폭을 감소하게 신호를 라인(115)를 통해 VGA(112)에 출력할 수 있다. 마찬가지로, 라인(117A)을 통해 수신된 디지털 진폭 신호가 제 2 임계값 미만이라면, VGA 제어기(114)는 VGA(112)가 자신의 출력 신호의 진폭을 증가시키게 신호를 라인(115)를 통해 출력할 수 있다.
ADC(116)로부터 출력된 디지털 신호는 라인(117B)를 통해 등화기(118)에 입력된다. 등화기(118)는 예를 들면 도 1에 FFE/DFE(118)로서 도시된 피드 포워드 등화기(FFE) 및 판정 피드백 등화기(DFE)를 포함할 수 있다. 등화기(118)는 예를 들면 수신된 신호의 펄스를 더 정사각 펄스가 되게 하기 위해서, 디지털 신호 또는 펄스를 정형(shaping)할 수 있다. 등화기(118)로부터 신호 출력은 슬라이서(또는 0/1 판정 블록)에 입력되는데, 슬라이서(120)는 신호를 샘플링하고(각각의 비트 위치마다) 각 비트에 대해 수신된 신호가 0인지(예를 들면 제 1 임계값 이상의 진폭을 갖는지), 아니면 1인지(예를 들면, 제 2 임계값 미만의 진폭을 갖는지)를 판정한다. 이에 따라, 슬라이서(120)는 일련의 0들 및 1들을 처리를 위해 프로세서(134)에 출력할 수 있다. 프로세서(134)는 하드웨어 프로세서, 또는 수신된 디지털 데이터를 처리하기 위해 메모리에 저장된 소프트웨어 명령들을 실행하는 마이크로프로세서, 또는 하드웨어 및/또는 소프트웨어의 조합일 수 있다.
실시예에 따라, EDC 타이밍 복구(EDC TR)(122)는 등화기(118)의 출력을 입력으로서 수신할 수 있고, 수신된 신호의 피크들 및/또는 골들(valley)을 판정할 수 있다. 예를 들면 EDC TR(122)은 골들(또는 저 진폭 지점들)을 검출하고, 이어서 피크들(또는 고 진폭 지점들)을 판정하고, 이어서 예를 들어 슬라이서(120)에 의한 가장 정확한 0/1 검출을 제공하는 피크 또는 최선의 지점에서 수신 아날로그 신호를 더 잘 혹은 더 정확하게 샘플링하기 위해서, 수신된 신호를 어디에서 샘플링할지를 ADC(116)에 지시하는 신호를 라인(123)을 통해 제공할 수 있다. 따라서, EDC TR(122)은 예를 들면 수신기(및 슬라이서) 동작을 개선하기 위해서 ADC(116)가 수신된 아날로그 신호를 샘플링할 곳을 조절하기 위해 제어 신호를 라인(123)를 통해 제공할 수 있다.
실시예에서, EDC TR(122)은 특정하게, 예를 들어 동일 또는 유사한 데이터 형식 혹은 데이터/시그널링 제약을 사용할 수 있는 일군의 IEEE 프로토콜들을 위한 타이밍 복구를 수행하게(또는 ADC(116)에 대해 샘플링 제어를 제공하게) 구성될 수 있다. 예를 들어, EDC 경로(130)에 의해 처리되는 IEEE 프로토콜들(및 아마도 이외 다른 명세 또는 프로토콜들)은, 적어도 어떤 경우들에 있어서는, 0들 및 1들을 특정하게 스크램블한 스크램블 형식 또는 데이터 형식을 요구할 수도 있다. 이에 따라, EDC TR(122)은, 실시예에 따라, 이들 IEEE 프로토콜들을 위한 특정한 신호 혹은 데이터 형식 및/또는 규칙들에 기초하여 타이밍 복구(또는 샘플링 제어)를 수행하게 특정하게 구성될 수 있다. EDC 경로(130)는 이외 다른 프로토콜들 또는 명세를 지원할 수 있다.
또한, 수신기(110)는 파이버 채널 신호들 및/또는, 예를 들어 ADC들(예를 들면, 도 2) 중 하나 이상이 파워가 오프될 수 있는 또는 턴 오프 될 수 있는 FC 경로의 저 파워 모드를 사용하여 처리될 수 있는 그외 다른 프로토콜들 또는 명세의 신호들을 위한 파이버 채널(FC) 경로(132)를 포함할 수 있다.
FC 경로(132)에 있어서, VGA(112)에 의해 출력된 증폭된 신호는 라인(113A)을 통해 ADC(116)에 그리고 라인(113B)을 통해 아날로그 피킹 필터(APF)(124)에 입력된다. 일실시예에서, ADC(116)는 VGA(112)로부터 수신된 아날로그 신호의 각각 및 모든 비트를 샘플링하여 양자화할 수 있다. 양자화된 또는 디지털화된 비트들 또는 신호들은 라인(117A)을 통해 VGA 제어기(114)에 입력될 수 있고, VGA 제어기(114)는 EDC 경로(130)에 대해 위에 기술된 바와 같이 VGA(112)를 제어하기 위한 제어신호를 라인(115)을 통해 출력할 수 있다. 또 다른 실시예에서, VGA 제어를 위해서 수신된 신호의 비트들 중 일부만을 샘플링하기 위해서 ADC(116)의 일부만이 동작할 수 있는데(예를 들면, FC 모드 동안에 또는 FC 경로(132)의 블록들이 FC 신호들을 처리하는 동안), 이것은 파워가 보존될 수 있게 한다. 이 제 2 실시예는 도 2에 관련하여 이하 더 상세히 기술된다.
다시 FC 경로(132)를 참조하면, APF(124)는 수신된 아날로그 신호에 대한 양자화를 제공하기 위한(또는 등화하기 위한) 아날로그 등화기일 수 있다. 수신된 파이버 채널 신호는 IEEE/EDC 신호보다 더 양호(예를 들면, 덜 왜곡된다)할 수 있으며, 결국, DFE/FFE 등화기는 특히 EDC 경로(130)에 유용할 수 있으나, FC 경로(132)에 대해선 필요하지 않을 수 있다. APF(124)는 등화된 아날로그 신호를 라인들(125, 127)을 통해 슬라이서(126)에 그리고 파이버 채널 타이밍 복구회로(FC TR)(128)에 각각 출력한다. 슬라이서(126)(또는 0/1 판정 블록)은 라인(125)을 통해 등화된 아날로그 신호를 샘플링하고(각각의 비트 위치마다), 각 비트에 대해 수신된 신호가 0인지(예를 들면 제 1 임계값 이상의 진폭을 갖는지), 아니면 1인지(예를 들면, 제 2 임계값 미만의 진폭을 갖는지)를 판정한다. 이에 따라, 슬라이서(126)는 수신된 아날로그 신호에 기초하여, 모든 비트들을 샘플링하고, 일련의 0들 및 1들을 처리를 위해 프로세서(134)에 출력할 수 있다.
파이버 채널 타이밍 복구회로(FC TR(128))은 수신된 신호에서 피크들(또는 고 전압 지점들) 및/또는 골들(또는 저 전압 지점들)을 검출할 수 있고, 또는 0들 및 1들을 검출할 수 있으며, 수신된 아날로그 신호를 어디에서 슬라이스할지 또는 샘플링할지를(예를 들면, 각 비트에 대해 신호의 피크에서 샘플을 더 잘 샘플링하기 위해 슬라이서를 조절하기 위해서) 슬라이서(126)에 지시하는 제어신호를 라인(129)을 통해 입력할 수 있다. 실시예에서, FC TR(128)은 파이버 채널 신호들에 대해 타이밍 복구를 수행하게 구성된 타이밍 복구 회로일 수 있다. 예를 들어, 신호 또는 데이터 형식, 스크램블 형식, 또는 파이버 채널을 위한 그외 다른 프로토콜은 하나 이상의 IEEE 프로토콜들과는 다를 수 있고, 따라서 별도의 타이밍 복구 회로를 필요로 할 수도 있다.
도 1에 도시된 바와 같이, 수신기(110)는 EDC/IEEE 경로(130) 및 FC 경로(132) 둘 다를 위해 사용되는 공유회로를 포함할 수 있다. 이 공유회로는 예를 들면 VGA(112), ADC(116), 및 VGA 제어기(114)를 포함할 수 있는 공유된(혹은 공통의) 아날로그 프론트 엔드인 것으로 간주될 수 있다. 이에 따라, 예들 들어, EDC 경로(130)는 공유 아날로그 프론트 엔드(예를 들면, VGA(112), VGA 제어기(114) 및 ADC(116)와, 이에 더하여 등화기(FFE/DFE)(118), 슬라이서(120) 및 EDC TR(122)을 포함할 수 있는 제 1 서브-회로를 포함할 수 있다. 마찬가지로, FC 경로(132)는 공유 아날로그 프론트 엔드(예를 들면, 블록들(112, 114, 116))와, 이에 더하여 APF(124), 슬라이서(126) 및 FC TR(128)을 포함할 수 있는 제 2 서브-회로를 포함할 수 있다.
실시예에서, 수신기(110)는 예를 들면 2가지 모드들 중 한 모드에서 동작하게 구성될 수 있다. 예를 들어, 수신기(110)는 EDC 경로(130)가 IEEE 프로토콜(예들로서, 이를테면 위에 언급된 IEEE 프로토콜들 중 하나 이상)의 신호들을 수신하여 처리할 수 있는 EDC/IEEE 모드에서 동작하게 구성될 수 있다. 또는, 수신기(110)는 FC 경로(132)의 블록들 또는 회로들이 파이버 채널 신호들을 수신하여 처리할 수 있는 FC 모드에서 동작하게 구성될 수 있다.
실시예에서, 수신기(110)는 파워가 EDC/IEEE 경로(130)(VGA(112), VGA 제어기(114), ADC(116), 등화기(118), 슬라이서(120) 및 EDC TR(122)을 포함하는)의 블록들/회로들에 인가되고, 예를 들면 파워를 보존하기 위해서 파워가 FC 경로(132)(APF(124), 슬라이서(126) 및 FC TR(128))의 비공유 블록들에 인가되지 않을 수 있는 EDC/IEEE 모드로 구성될 수 있다. 이에 따라, 이 실시예에서, 블록들(124, 126, 127)은 파워를 보존하기 위해서 IEEE/EDC 모드 동안엔 동작하지 않을 수 있다(또는 턴 오프 될 수 있다).
유사하게, 수신기(110)는 파워가 FC 경로(132)(VGA(112), VGA 제어기(114), ADC(116), APF(124), 슬라이서(126) 및 FC TR(128)을 포함하는)에 인가되어 이들이 동작하게 하고, 예를 들면 파워를 보존하기 위해서 파워가 IEEE/EDC 경로(130)(등화기(118), 슬라이서(120) 및 EDC TR(122))의 비공유 블록들에 인가되지 않을 수 있는 FC 모드로 구성될 수 있다. 이에 따라, 이 실시예에서, 블록들(118, 120, 122)은 파워를 보존하기 위해서 FC 모드 동안엔 동작하지 않을 수 있다(또는 턴 오프 될 수 있다).
언급된 바와 같이, 수신기(110)는 예를 들어, 2가지 모드들 중 한 모드에서 동작하게 구성될 수 있다. 예를 들어, 수신기(110)는 EDC 경로(130)가 IEEE 프로토콜(이를테면, 예들로서, 위에 언급된 IEEE 프로토콜들 중 하나 이상)의 신호들을 수신하여 처리할 수 있는 EDC/IEEE 모드에서 동작하게 구성될 수 있다. 또는, 수신기(110)는 FC 경로(132)의 블록들 또는 회로들이 파이버 채널 신호들(및 아마도 FC 경로(132)의 저 전력 모드에서 처리될 수 있는 그외 다른 명세 또는 프로토콜들의 신호들)을 수신하여 처리할 수 있는 FC 모드에서 동작하게 구성될 수 있다. 모드는 예를 들면 레지스터 또는 메모리(135) 내 메모리 위치를 IEEE/EDC 모드를 위한 제 1 코드, 및 FC 모드를 위한 제 2 코드로 구성함으로써 선택될 수 있다. 프로세서(134)는 레지스터 또는 메모리(134) 내 코드를 읽을 수 있고, 확인된 경로(EDC 경로(130) 또는 FC 경로(132))에 파워가 인가되게 하며 예를 들어 비선택된 경로의 비공유 블록들엔 파워가 인가되지 않게 할 수 있다. 예를 들어, 사용자는 레지스터 또는 메모리(135) 내 메모리 위치에 코드를 기입할 수 있거나, 프로세서(134)는 수신기(110)가 EDC/IEEE 모드 혹은 FC 모드에서 동작하도록 구성되게 레지스터 또는 메모리 위치(예를 들면, 프로세서(134)에 의해 실행되는 소프트웨어 또는 펌웨어에 기초하여)에 코드를 기입할 수 있다. 이들은 단지 예들이며, 수신기(110)를 위한 복수의 동작 모드들 중 하나를 선택하기 위해서 다른 기술들이 사용될 수도 있다.
도 2는 실시예에 따라 도 1에 도시된 아날로그-디지털 변환기(ADC)(116)를 도시한 블록도이다. ADC(116)는 복수의 아날로그-디지털 변환기들(116A, 116B, 116C, 116D)를 포함할 수 있다. 4개의 ADC들이 도시되었지만, 임의의 개수가 사용될 수 있다. ADC들(116A, 116B, 116C, 116D)은 인터리브되거나 병렬로 연결될 수 있고, 각각의 ADC는 라인(210)을 통해 아날로그 신호를 수신할 수 있다. 일실시예에서, 각각의 개개의 ADC(116A, 116B, 116C, 116D)는 각각 수신된 신호를 샘플링하여 양자화하여 라인(212)을 통해 양자화된 신호를 출력하는 샘플 양자화 회로(샘플러 및 양자화기 회로들)를 포함할 수 있다.
그러나, 일실시예에서, 인터리브된 혹은 병렬 구성의 ADC들(116A ~ 116D)에 기인하여, 도 2에서 각각의 ADC(116A ~ 116D)는 수신된 아날로그 신호의 데이터 레이트 미만인 데이터 레이트로 동작할 수 있다. 예를 들어, 데이터 신호는 각각의 개개의 ADC(116A ~ 116D)의 동작속도(또는 데이터 레이트)의 배수로 동작할 수 있고, 배수는 예를 들면 ADC들(116A, 116B, 116C, 116D)의 개수일 수 있다. 예를 들어, 이 예에선 4개의 ADC들(ADC들(116A ~ 116D)가 있기 때문에, 각각의 ADC(116A, 116B, 116C, 116D)는 수신된 아날로그 데이터 신호의 속도의 1/4로 동작할 수 있고, 각각의 ADC(116)는 수신된 비트의 1/4번째만을 샘플링하여 양자화할 수 있다. 이에 따라, 실시예에서, 수신된 신호는 10 Gbps의 데이터 레이트를 제공할 수 있고, 각각의 개개의 ADC(116A, 116B, 116C, 116D)는 2.5 Gsamples/s(Gsps)의 샘플링 레이트로 동작할 수 있다. 이에 따라, 이 실시예에서, 도 2에서 4개의 ADC들(116A ~ 116D) 각각은 예를 들면 2.5 Gsps의 데이터 레이트로, 매 4번째 비트를 샘플링하여 양자화할 수 있으므로, 일군의 ADC들(116A ~ 116D)은 전체적으로 4*2.5 Gsps = 10 Gsps의 데이터 레이트로 샘플링하여 양자화할 수 있으며, 이것은 수신된 신호의 데이터 레이트(예를 들면, 10 Gbps)와 같다(혹은 대안적으로, 이보다 크거나 동일할 수 있다). 이것은 단지 일실시예이며, 다른 데이터 레이트들 및 ADC들의 개수가 사용될 수 있다.
IEEE/EDC 모드 동안에, 수신된 신호의 각각(및 모든) 비트를 샘플링하고 양자화하기 위해 복수의(예를 들면 전부) ADC 회로들(116A, 116B, 116C, 116D)이 동작할 수 있다. 이에 따라 IEEE EDC 경로의 회로들은 1) VAG 제어기(114)가 수신된 아날로그 신호의 각 비트에 대한 양자화된 진폭값들을 수신하고 VGA를 제어하기 위해(예를 들면, VGA(112)에 의해 출력된 신호의 진폭을 제어하기 위해서) 신호를 라인(115)을 통해 출력할 수 있게 하며; 2) 양자화기(FFE/DFE)(118)가 수신된 신호의 각각 및 모든 비트가 ADC(116)에 의해 샘플링되고 양자화되는 것에 기초하여 디지털 등화를 수행할 수 있게 한다. 이것은 EDC TR(122)이 적합하게 동작하여 ADC(116)에 대한 데이터 샘플림 지점을 조절할 수 있게 한다. 이에 따라, IEEE/EDC 모드에 있는 동안, 파워는 복수의 ADC들(예를 들면, 116A, 116B, 116C, 116D)의 각각에 인가되어 이들 ADC들 각각(또는 전부)는 수신된 데이터 비트들의 각각을 샘플링하고 양자화하게 동작한다.
FC 모드 동안에, VGA(112)로부터 출력된 아날로그 데이터 신호는 APF(124)에 의해 등화되고 이어서 신호가 샘플링되는 슬라이서(126)에 입력된다. 이에 따라, FC 모드 동안에, 아날로그 신호의 데이터 샘플링은 슬라이서(126)에 일어난다. FC 모드에서, ADC(116)는 VGA 제어기(114)가 VGA(112)를 위한 출력 진폭을 제어 또는 조절하는 것을 할 수 있게 하기 위해서 충분한 데이터를 라인(117A)을 통해 VGA 제어기(114)에 제공하기 위해서만 사용된다(블록들(118, 120, 122)은 FC 모드 동안엔 동작하지 않는 것에 유의한다). 그러므로, 실시예에 따라서, VGA 제어기(114)가 적합하게 동작할 수 있게 하는데 충분한 데이터를 제공하기 위해서, 수신된 아날로그 신호의 데이터 비트들 전부가 샘플링되어 양자화될 필요가 있는 것은 아니다. 그보다는, VGA 제어기(114)가 충분히 VGA(112)를 제어할 수 있게 하기 위해서 데이터 비트들 중 일부만이 ADC(116)에 의해 샘플링되고 양자화될 필요가 있다. 그러므로, 예를 들어, 수신된 아날로그 신호의 하나 걸러 비트(혹은 비트들 중 단지 절반)가 ADC(116)에 의해 샘플링되어 양자화되거나, 매 4번째 비트가 ADC(116)에 의해 샘플링되어 양자화될 수 있는데(이들은 단지 예일 뿐이다), 이것은 VGA(112)의 진폭을 조절함에 있어 VAG 제어기가 올바르게 동작할 수 있게 VGA 제어기(114)에 충분한 레이트로 양자화된 데이터를 제공할 수 있다.
예를 들어, VGA 제어기(114)는 임계값(또는 임계값들)에 관하여 신호의 피크들을 발견할 수 있고, 이어서 신호가 이러한 임계값 이상인지 아니면 미만인지에 기초하여 VGA(112)에 제어 신호를 출력할 수 있다. 실시예에서, VAG 제어기(114)가 수신된 아날로그 신호의 비트들의 일부만에 대해 양자화된 데이터를 수신하는 것만으로 충분할 수 있다. 예를 들어 매 4번째 비트에 대해 양자화된 신호를 수신하는 것만으로 충분할 수 있다. 이에 따라, 이 예에서, 비트들 중 일부만이 ADC(116)에 의해 샘플링되고 양자화될 수 있기 때문에, ADC들(116A, 116B, 116C, 116D)의 일부만이 동작할 필요가 있다.
이에 따라, 예를 들어, FC 모드에서 비트들 중 반이 ADC(116)에 의해 샘플링되어 양자화될 것이라면, 예를 들어 하나 걸러 비트가 샘플링되어 양자화될 것이라면, 4개의 ADC들 중 단지 두 개만이 동작할 수 있다. 예를 들어, FC 모드에서 파워를 보존하기 위해서, ADC(116A, 116C)에 파워가 인가될 수 있고(따라서 이들 두 ADC들은 데이터 비트들 중 반 또는 4개의 데이터 비트들 중 2개의 비트만을 샘플링하여 양자화하게 동작한다), 반면 ADC들(116B, 116D)에는 파워가 인가되지 않을 수 있다(따라서 이들 두 ADC들은 동작하지 않는다).
또 다른 실시예에서, 4개 데이터 비트들 중 하나(또는 1/4)만이 ADC(116)에 의해 샘플링되어 양자화될 것이다. 그러므로, 이 예에서, ADC들 중 단지 하나만이 동작할 필요가 있고, 다른 3개의 ADC들은 동작하지 않는다. 이에 따라, 예를 들어, 파워는 ADC(116A)에만 인가되어 ADC(116A)는 수신된 아날로그 데이터 신호의 매 4번째 비트를 샘플링하여 양자화하게 동작할 수 있고, ADC들(116B, 116C, 116D)엔 파워가 인가되지 않으므로 이들 3개의 ADC들은 예를 들면 FC 모드에서 파워를 보존하기 위해 동작하지 않는다.
그러므로, 실시예에 따라, 모든 4개의 ADC들(116)은 모든 데이터 비트들이 샘프링되게 하는 IEEE/EDC 모드를 위해 동작할 수도 있다. 반면에, ADC들(116)의 일부만이 VGA 제어를 위한 아날로그 신호의 비트들 중 일부만을 샘플링하여 양자화하는 FC 모드에서 동작할 수 있다.
실시예에서, 파이버 채널(FC)을 지원하는 것 외에도, FC 경로(132)는 하나 이상의 다른 프로토콜들도 지원할 수 있다. 예를 들어, 일실시예에서, FC 경로(132)는 택일적 "저 파워" 모드에서 10GBASE-SR/LR(단일 모드 및 복수-모드 파이버)을 지원할 수 있다. 10GBASE-SR/LR의 이 저 파워 모드를 지원하는 FC 경로(132)에 대한 이유는 FC에 대해 기술된 것과 동일하다. 즉, 10GBASE-SR/LR 채널이 양호함을 알게 되었다면, 10GBASE-SR/LR을 지원하기 위해 FC 경로(132)의 더 간단하고 더 낮은 파워 모드가 사용될 수 있다(예를 들어, 모든 ADC 회로들이 동작되거나 기동되는 것이 아니며 파워를 절약하기 위해 ADC 회로의 일부만이 동작하거나 기동/턴 온 된다).
실시예에 따라, 통신 수신기(예를 들면, 110)은 수신된 신호들을 증폭하게 구성된 가변 이득 증폭기(VGA)(예를 들면, 112); VGA를 제어하게 구성된 VGA 제어기; VGA의 출력에 결합된 복수의 아날로그-디지털 변환기(ADC) 회로들(예를 들면, 116A ~ 116D)를 포함할 수 있고, 복수의 ADC 회로들은 통신 수신기가 제 1 통신 프로토콜(예를 들면, IEEE/EDC 모드)의 신호들을 처리하게 구성될 때 동작하며, ADC 회로들 중 일부만은 통신 수신기가 제 2 통신 프로토콜(예를 들면, FC 모드)의 신호들을 처리하게 구성될 때 동작한다.
실시예에서, 각각의 ADC 회로는 샘플 양자화 회로를 포함할 수 있다. 실시예에서, 통신 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때에는, ADC 회로들(예를 들면, 116A) 중 하나만이 동작할 수 있고 복수의 ADC 회로들 중 나머지 그룹(예를 들면, 116B, 116C, 116D)은 턴 오프 된다.
실시예에서, 제 1 통신 프로토콜은 IEEE(Institute of Electrical and Electronics Engineers) 10GBASE-LRM(레거시 복수-모드 파이버), IEEE 10GBASE-SR/LR(단일 모드 및 복수-모드 파이버) 또는 IEEE 10GBASE-KR(구리 백본) 중 적어도 하나를 포함할 수 있고, 제 2 통신 프로토콜은 파이버 채널을 포함한다.
실시예에서, 통신 수신기는 다음을 더 포함할 수 있다:
복수의 ADC 회로들의 출력에 결합된 제 1 서브-회로로서, 제 1 서브-회로는 통신 수신기가 제 1 통신 프로토콜의 신호들을 처리하게 구성될 때 동작하며 통신 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때에 턴 오프되는, 제 1 서브-회로; 및 VGA의 출력에 결합된 제 2 서브-회로로서, 제 2 서브-회로는 통신 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때 동작하며 통신 수신기가 제 1 통신 프로토콜의 신호들을 처리하게 구성될 때에 턴 오프되는, 제 2 서브-회로.
실시예에서, 제 1 서브-회로는 ADC 회로들의 출력에 결합된 등화기 회로; 등화기 회로의 출력에 결합된 슬라이서; 및 ADC 회로들에 결합된 타이밍 복구회로를 포함할 수 있고, 제 1 통신 프로토콜에 연관된 신호들에 대해 타이밍 복구를 수행하게 구성된다.
실시예에서, 등화기 회로는 피드 포워드 등화기 및 판정 피드백 등화기(FFE/DFE)를 포함할 수 있다.
실시예에서, 제 2 서브-회로는, VGA의 출력에 결합된 슬라이서; 및 ADC 회로들에 결합된 타이밍 복구회로를 포함하고, 타이밍 복구회로는 제 2 통신 프로토콜에 연관된 신호들에 대해 타이밍 복구를 수행하게 구성된다.
또 다른 실시예에서, 통신 수신기는 복수의 아날로그-디지털 변환기(ADC) 회로를 포함하는 아날로그 프론트 엔드를 포함하며, 복수의 ADC 회로들은 통신 수신기가 제 1 통신 프로토콜의 신호들을 처리하게 구성될 때는 동작하며, 통신 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때는 ADC 회로들의 일부만이 동작한다.
일실시예에서, 아날로그 프론트 엔드는 적어도 가변 이득 증폭기(VGA)를 포함한다. 실시예에서, 통신 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때에는, ADC 회로들 중 하나만이 동작하며, 복수의 ADC 회로들 중 나머지 그룹은 턴 오프 된다.
실시예에서, 제 1 통신 프로토콜은 IEEE(Institute of Electrical and Electronics Engineers) 10GBASE-LRM(레거시 복수-모드 파이버), IEEE 10GBASE-SR/LR(단일 모드 및 복수-모드 파이버) 또는 IEEE 10GBASE-KR(구리 백본) 중 적어도 하나를 포함하며, 제 2 통신 프로토콜은 파이버 채널을 포함할 수 있다.
통신 수신기는, 복수의 ADC 회로들의 출력에 결합된 제 1 서브-회로로서, 제 1 서브-회로는 통신 수신기가 제 1 통신 프로토콜의 신호들을 처리하게 구성될 때 동작하며 통신 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때에 턴 오프되는, 제 1 서브-회로; 및 아날로그 프론트 엔드에 결합된 제 2 서브-회로로서, 제 2 서브-회로는 통신 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때 동작하며 통신 수신기가 제 1 통신 프로토콜의 신호들을 처리하게 구성될 때에 턴 오프된다.
실시예에서, 제 1 서브-회로는, ADC 회로들의 출력에 결합된 등화기 회로; 등화기 회로의 출력에 결합된 슬라이서; 및 ADC 회로들에 결합된 타이밍 복구회로를 포함하고, 타이밍 복구회로는 제 1 통신 프로토콜에 연관된 신호들에 대해 타이밍 복구를 수행하게 구성된다. 제 2 서브-회로는, VGA의 출력에 결합된 슬라이서; 및 ADC 회로들에 결합된 타이밍 복구회로를 포함하고, 타이밍 복구 회로는 제 2 통신 프로토콜에 연관된 신호들에 대해 타이밍 복구를 수행하게 구성된다.
도 3은 실시예에 따른 통신 수신기의 동작을 예시한 흐름도이다. 동작(310)은 수신기가 제 1 통신 프로토콜의 신호들을 처리하게 구성되는 제 1 모드, 및 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성되는 제 2 모드를 포함하는 복수의 모드들 중 한 모드에서 동작하게 통신 수신기를 구성하는 단계를 포함하며, 동작(320)에서, 통신 수신기의 복수의 아날로그-디지털 변환기(ADC) 회로들은 수신기가 제 1 통신 프로토콜의 신호들을 처리하게 구성될 때 동작하게 구성되며; 동작(330)에서, 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때는 통신 수신기의 ADC 회로들 중 일부만이 동작하고, ADC 회로들 중 나머지 부분은 동작하지 않게 구성된다.
실시예에서, 제 1 통신 프로토콜은 IEEE(Institute of Electrical and Electronics Engineers) 10GBASE-LRM(레거시 복수-모드 파이버), IEEE 10GBASE-SR/LR(단일 모드 및 복수-모드 파이버) 또는 IEEE 10GBASE-KR(구리 백본) 중 적어도 하나를 포함하며, 제 2 통신 프로토콜은 파이버 채널을 포함할 수 있다.
실시예에서, 복수의 ADC 회로들은 수신기가 제 1 모드에서 구성될 때 모든 비트들을 샘플링하여 양자화하게 구성될 수 있고, 수신기가 제 2 모드에서 구성될 때 ADC 회로의 일부가 이들 제어를 위해 비트들의 일부만을 샘플링하여 양자화하게 구성될 수 있다.
실시예에서, 통신 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때 통신 수신기의 복수의 ADC 회로들 중 하나만이 동작하게 구성되며, 복수의 ADC 회로들 중 나머지 부분은 파워를 보존하기 위해 동작하지 않는다.
여기에 기술된 여러 기술들의 구현들은 디지털 전자회로에서, 혹은 컴퓨터 하드웨어, 펌웨어, 소프트웨어, 혹은 이들의 조합에서 구현될 수 있다. 구현들은 컴퓨터 프로그램 제품, 즉 데이터 처리 장치, 예를 들면 프로그램가능 프로세서, 컴퓨터, 혹은 복수의 컴퓨터들에 의한 실행을 위해서, 혹은 이들의 동작을 제어하기 위해서, 정보 캐리어, 예를 들면 기계판독가능 저장장치 혹은 전파되는 신호에 실체적으로 구현되는 컴퓨터 프로그램으로서 구현될 수 있다. 위에서 기술된 컴퓨터 프로그램(들)과 같은 컴퓨터 프로그램은 컴파일된 혹은 번역된 언어들을 포함한 임의의 형태의 프로그래밍 언어로 작성될 수 있고, 독자형 프로그램으로서, 혹은 계산환경에서 사용하기에 적합한 모듈, 성분, 서브루틴, 혹은 그외 유닛으로서, 이들을 포함한 임의의 형태로 배치될 수 있다. 컴퓨터 프로그램은 한 컴퓨터 상에서 혹은 한 사이트에 혹은 복수의 사이트들에 걸쳐 분포되고 통신 네트워크에 의해 상호연결된 복수의 컴퓨터들 상에서 실행되게 배치될 수 있다.
방법의 단계들은 입력 데이터에 동작하고 출력을 발생함으로써 기능들을 수행하기 위한 컴퓨터 프로그램을 실행하는 하나 이상의 프로그램가능 프로세서들에의해 수행될 수 있다. 또한, 방법의 단계들은 하드웨어 회로들 또는 블록들, 전용 로직 회로, 예를 들면, FPGA(필드 프로그램가능 게이트 어레이), 및/또는 ASIC(응용특정의 집적회로)에 의해 수행될 수 있고, 장치는 이들로서 구현될 수 있다.
컴퓨터 프로그램의 실행에 적합한 프로세서들은 예로서, 범용 및 전용 마이크로프로세서들, 및 임의의 종류의 디지털 컴퓨터의 임의의 하나 이상의 프로세서들을 포함한다. 일반적으로, 프로세서는 판독전용 메모리 혹은 랜덤 액세스 메모리 혹은 둘 다로부터 명령들 및 데이터를 수신할 것이다. 컴퓨터의 요소들은 명령들을 실행하기 위한 적어도 한 프로세서 및 명령들 및 데이터를 저장하기 위한 하나 이상의 메모리 장치들을 포함할 수 있다. 일반적으로, 컴퓨터는 데이터를 저장하기 위한 하나 이상의 대량저장 장치들, 예를 들면 자기, 자기-광학 디스크들, 혹은 광학 디스크들로부터 데이터를 수신하거나 이에 데이터를 데이터를 전송하거나, 둘 다를 행하게 이들을 포함하거나,이들에 동작적으로 결합될 수 있다. 컴퓨터 프로그램 명령들 및 데이터를 구현하는데 적합한 정보 캐리어들은 예로서 반도체 메모리 장치들, 예를 들면, EPROM, EEPROM, 및 플래시 메모리 장치들; 자기 디스크들, 예를 들면, 내부 하드디스크들 혹은 착탈가능 디스크들; 자기-광학 디스크들; 및 CD-ROM 및 DVD-ROM 디스크들을 포함한, 모든 형태들의 비휘발성 메모리를 포함한다. 프로세서 및 메모리는 전용 로직 회로에 의해 보충되거나, 이에 탑재될 수 있다.
여기에 기술된 바와 같이 기술된 구현예들의 어떤 특징들이 예시되었지만, 이제 당업자들에게 많은 수정들, 대치들, 변경들 및 등가물들이 생겨날 것이다. 그러므로, 첨부된 청구항들은 실시예들의 범위 내에 드는 모든 이러한 수정들 및 변경들을 포함하는 것이다.

Claims (15)

  1. 통신 수신기로서,
    수신된 신호들을 증폭하게 구성된 가변 이득 증폭기(VGA);
    상기 VGA를 제어하게 구성된 VGA 제어기;
    상기 VGA의 출력에 결합된 복수의 아날로그-디지털 변환기(ADC) 회로들;
    상기 복수의 ADC 회로들의 출력에 결합된 제 1 서브-회로로서, 상기 통신 수신기가 상기 제 1 통신 프로토콜의 신호들을 처리하게 구성될 때에는 상기 제 1 서브-회로가 동작하고, 상기 통신 수신기가 상기 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때에는 상기 제 1 서브-회로가 턴 오프되는, 상기 제 1 서브-회로; 및
    상기 VGA의 출력에 결합된 제 2 서브-회로로서, 상기 통신 수신기가 상기 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때에는 상기 제 2 서브-회로가 동작하고, 상기 통신 수신기가 상기 제 1 통신 프로토콜의 신호들을 처리하게 구성될 때에는 상기 제 2 서브-회로가 턴 오프되는, 상기 제 2 서브-회로를 포함하고,
    상기 통신 수신기가 제 1 통신 프로토콜의 신호들을 처리하게 구성될 때에는 상기 복수의 ADC 회로들이 동작하고, 상기 통신 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때에는 상기 ADC 회로들의 일부만이 동작하는, 통신 수신기.
  2. 청구항 1에 있어서,
    각각의 ADC 회로는 샘플 양자화 회로를 포함하는, 통신 수신기.
  3. 청구항 1에 있어서,
    상기 통신 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때에는, 상기 ADC 회로들 중 하나만이 동작하고, 상기 복수의 ADC 회로들 중 나머지 그룹은 턴 오프되는, 통신 수신기.
  4. 청구항 1에 있어서,
    상기 제 1 통신 프로토콜은 IEEE(Institute of Electrical and Electronics Engineers) 10GBASE-LRM(레거시 복수-모드 파이버), IEEE 10GBASE-SR/LR(단일 모드 및 복수-모드 파이버) 또는 IEEE 10GBASE-KR(구리 백본) 또는 향상된 소형 폼 팩터 플러그식 모듈 SFP+을 위한 SFF 8431 명세 중 적어도 하나를 포함하며, 상기 제 2 통신 프로토콜은 파이버 채널 또는 저 파워 모드에서 동작하는 상기 제 1 통신 프로토콜들 중 하나를 포함하는, 통신 수신기.
  5. 삭제
  6. 청구항 1에 있어서,
    상기 제 1 서브-회로는,
    상기 ADC 회로들의 출력에 결합된 등화기 회로;
    상기 등화기 회로의 출력에 결합된 슬라이서; 및
    상기 ADC 회로들에 결합된 타이밍 복구회로를 포함하고, 상기 타이밍 복구회로는 상기 제 1 통신 프로토콜에 연관된 신호들에 대해 타이밍 복구를 수행하게 구성된, 통신 수신기.
  7. 청구항 6에 있어서,
    상기 등화기 회로는 피드 포워드 등화기 및 판정 피드백 등화기(FFE/DFE)를 포함하는, 통신 수신기.
  8. 청구항 1에 있어서,
    상기 제 2 서브-회로는,
    상기 VGA의 출력에 결합된 슬라이서; 및
    상기 ADC 회로들에 결합된 타이밍 복구회로를 포함하고, 상기 타이밍 복구 회로는 상기 제 2 통신 프로토콜에 연관된 신호들에 대해 타이밍 복구를 수행하게 구성된, 통신 수신기.
  9. 복수의 아날로그-디지털 변환기(ADC) 회로를 포함하는 아날로그 프론트 엔드;
    상기 복수의 ADC 회로들의 출력에 결합된 제 1 서브-회로로서, 상기 통신 수신기가 상기 제 1 통신 프로토콜의 신호들을 처리하게 구성될 때에는 상기 제 1 서브-회로가 동작하고, 상기 통신 수신기가 상기 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때에는 상기 제 1 서브-회로가 턴 오프되는, 상기 제 1 서브-회로; 및
    상기 VGA의 출력에 결합된 제 2 서브-회로로서, 상기 통신 수신기가 상기 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때에는 상기 제 2 서브-회로가 동작하고, 상기 통신 수신기가 상기 제 1 통신 프로토콜의 신호들을 처리하게 구성될 때에는 상기 제 2 서브-회로가 턴 오프되는, 상기 제 2 서브-회로를 포함하고,
    상기 통신 수신기가 제 1 통신 프로토콜의 신호들을 처리하게 구성될 때에는 상기 복수의 ADC 회로들이 동작하고, 상기 통신 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때에는 상기 ADC 회로들의 일부만이 동작하는, 통신 수신기.
  10. 청구항 9에 있어서,
    상기 아날로그 프론트 엔드는 적어도 가변 이득 증폭기(VGA)를 포함하는, 통신 수신기.
  11. 청구항 9에 있어서,
    상기 통신 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때에는, 상기 ADC 회로들 중 하나만이 동작하고, 상기 복수의 ADC 회로들 중 나머지 그룹은 턴 오프되는, 통신 수신기.
  12. 청구항 9에 있어서,
    상기 제 1 통신 프로토콜은 IEEE(Institute of Electrical and Electronics Engineers) 10GBASE-LRM(레거시 복수-모드 파이버), IEEE 10GBASE-SR/LR(단일 모드 및 복수-모드 파이버) 또는 IEEE 10GBASE-KR(구리 백본) 또는 향상된 소형 폼 팩터 플러그식 모듈 SFP+을 위한 SFF 8431 명세 중 적어도 하나를 포함하며, 상기 제 2 통신 프로토콜은 파이버 채널 또는 저 파워 모드에서 동작하는 10BASE-SR/LR(단일 모드 및 복수-모드 파이버)을 포함하는, 통신 수신기.
  13. 삭제
  14. 청구항 9에 있어서,
    상기 제 1 서브-회로는,
    상기 ADC 회로들의 출력에 결합된 등화기 회로;
    상기 등화기 회로의 출력에 결합된 슬라이서; 및
    상기 ADC 회로들에 결합된 타이밍 복구회로를 포함하고, 상기 타이밍 복구회로는 상기 제 1 통신 프로토콜에 연관된 신호들에 대해 타이밍 복구를 수행하게 구성된, 통신 수신기.
  15. 통신 수신기가 제 1 통신 프로토콜의 신호들을 처리하게 구성되는 제 1 모드, 및 상기 통신 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성되는 제 2 모드를 포함하는 복수의 모드들 중 한 모드에서 동작하게 상기 통신 수신기를 구성하는 단계를 포함하고,
    상기 통신 수신기가 제 1 통신 프로토콜의 신호들을 처리하게 구성될 때, 상기 통신 수신기의 복수의 아날로그-디지털 변환기(ADC) 회로들이 동작하도록 구성되고;
    상기 통신 수신기가 제 2 통신 프로토콜의 신호들을 처리하게 구성될 때, 상기 통신 수신기의 상기 ADC 회로들 중 일부만이 동작하고, 상기 ADC 회로들 중 나머지 부분은 동작하지 않도록 구성되고,
    상기 통신 수신기가 제 1 모드에서 구성될 때, 상기 복수의 ADC 회로들은 모든 비트들을 샘플링하여 양자화하도록 구성되고, 상기 통신 수신기가 제 2 모드에서 구성될 때에는, 상기 ADC 회로들의 일부가 이득 제어를 위하여 비트들의 일부만을 샘플링하여 양자화하도록 구성되는, 통신 수신기를 구성하는 방법.
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