KR101288059B1 - Package module of battery protection circuits - Google Patents

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Abstract

본 발명은 배터리 보호회로의 패키지 모듈에 관한 것으로, 본 발명에 따른 배터리 보호회로의 패키지모듈은, 양쪽가장자리부분에 각각 구비되며, 베어셀이 내장된 배터리 캔과 연결되는 제1내부연결단자 및 제2내부연결단자가 각각 배치되는 제1내부연결단자영역 및 제2내부연결단자영역과; 상기 제1내부연결단자영역에 인접되며, 복수의 외부연결단자들이 배치되는 외부연결단자영역과; 상기 외부연결단자영역과 상기 제2내부연결단자영역 사이에 배치되며, 상기 배터리 보호회로를 구성하는 복수의 수동소자들, 프로텍션 IC, 제1FET칩 및 제2FET칩이 배치되는 보호회로영역을 구비하여, 상부면에는 상기 복수의 외부연결단자들이 노출되고, 하부면에는 상기 제1내부연결단자 및 상기 제2내부연결단자가 노출되도록 패키징된 구조를 가진다. 본 발명에 따르면, 별도의 모듈제조공정이 필요하였던 기존 방법보다 제조공정이 최소화 되며, 배터리 팩의 구성이 용이하고 소형화 및 집적화가 가능하다.The present invention relates to a package module of a battery protection circuit, wherein the package module of the battery protection circuit according to the present invention is provided at both edge portions, respectively, and includes a first internal connection terminal and a first connection terminal connected to a battery can having a built-in bare cell. A first internal connection terminal region and a second internal connection terminal region on which the internal connection terminals are disposed; An external connection terminal region adjacent to the first internal connection terminal region and having a plurality of external connection terminals; A protection circuit area disposed between the external connection terminal area and the second internal connection terminal area and including a plurality of passive elements constituting the battery protection circuit, a protection IC, a first FET chip, and a second FET chip; The upper surface has a structure in which the plurality of external connection terminals are exposed, and the lower surface is packaged to expose the first internal connection terminal and the second internal connection terminal. According to the present invention, the manufacturing process is minimized compared to the existing method, which required a separate module manufacturing process, and the battery pack can be easily configured and miniaturized and integrated.

Figure R1020120001178
Figure R1020120001178

Description

배터리 보호회로의 패키지 모듈{Package module of battery protection circuits}Package module of battery protection circuits

본 발명은 배터리 보호회로의 패키지 모듈에 관한 것으로, 보다 구체적으로는, 소형화가 가능하고, 배터리 팩 또는 배터리 캔에 용이하게 장착가능한 배터리 보호회로의 패키지 모듈에 관한 것이다.
The present invention relates to a package module of a battery protection circuit, and more particularly, to a package module of a battery protection circuit that can be miniaturized and can be easily mounted on a battery pack or a battery can.

일반적으로 휴대폰, PDA 등의 휴대단말기 등에 배터리가 사용되고 있다.Generally, batteries are used in mobile terminals such as mobile phones and PDAs.

리튬이온 배터리는 휴대단말기 등에 가장 널리 사용되는 배터리로 과충전, 과전류시에 발열하고, 발열이 지속되어 온도가 상승하게 되면 성능열화는 물론 폭발의 위험성까지 갖는다.Lithium-ion batteries are the most widely used batteries in portable terminals and the like. They generate heat during overcharging and overcurrent, and if the heat continues to increase in temperature, performance deterioration and risk of explosion occur.

따라서, 통상의 배터리에는 과충전, 과방전 및 과전류를 감지하고 차단하는 보호회로모듈이 실장되어 있거나, 배터리 외부에서 과충전, 과방전, 발열을 감지하고 배터리의 동작을 차단하는 보호회로를 설치하여 사용한다.Therefore, a conventional battery is equipped with a protection circuit module for detecting and blocking overcharge, over-discharge, and over-current, or a protection circuit for detecting overcharge, over-discharge, .

이러한 종래의 보호회로는 인쇄회로기판(PCB)에 프로텍션(prtection) IC와 2개의 FET, 저항, 및 커패시터 등을 납땜으로 접합시켜 이루어지는 것이 일반적이다. 그러나 이러한 종래의 보호회로는 프로텍션(prtection) IC와 2개의 FET 및 저항, 커패시터 등이 차지하는 공간이 너무 커서 소형화에 한계가 있다는 문제점이 있다. Such a conventional protection circuit is generally formed by soldering a protection IC and two FETs, resistors, and capacitors to a printed circuit board (PCB). However, such a conventional protection circuit has a problem in that the space occupied by a protection IC, two FETs, a resistor, a capacitor, and the like is too large to limit the miniaturization.

또한, 상기 보호회로의 배터리 팩에의 장착시 별도의 작업이 필요하고, 보호회로를 장착 후에, 별도의 배선이나 와이어 본딩 또는 PCB 기판의 패턴 또는 PCB 기판의 노출된 단자를 통해 외부 연결단자나 내부연결단자들과 연결시켜 줘야 하는 등 작업이 복잡하다는 문제점이 있었다.
In addition, when the protection circuit is mounted on the battery pack, a separate work is required, and after mounting the protection circuit, the external connection terminal or the internal connection through a separate wiring or wire bonding or a pattern of the PCB board or an exposed terminal of the PCB board There is a problem that the work is complicated, such as the need to connect to the connectors.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 배터리 보호회로의 패키지 모듈을 제공하는 데 있다.Accordingly, an object of the present invention is to provide a package module of a battery protection circuit that can overcome the above-mentioned conventional problems.

본 발명의 다른 목적은 집적화 및 소형화에 유리한 배터리 보호회로의 패키지 모듈을 제공하는 데 있다.Another object of the present invention is to provide a package module of a battery protection circuit, which is advantageous for integration and miniaturization.

본 발명의 또 다른 목적은 배터리 팩이나 배터리 캔에의 장착이 용이한 배터리 보호회로의 패키지 모듈을 제공하는 데 있다.It is still another object of the present invention to provide a package module of a battery protection circuit which is easily mounted on a battery pack or a battery can.

본 발명의 또 다른 목적은 패키지 모듈 제조에서 공정단순화를 이룰 수 있는 배터리 보호회로의 패키지 모듈을 제공하는 데 있다.
Still another object of the present invention is to provide a package module of a battery protection circuit which can achieve a process simplification in manufacturing a package module.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 배터리 보호회로의 패키지모듈은, 양쪽가장자리부분에 각각 구비되며, 베어셀이 내장된 배터리 캔과 연결되는 제1내부연결단자 및 제2내부연결단자가 각각 배치되는 제1내부연결단자영역 및 제2내부연결단자영역과; 상기 제1내부연결단자영역에 인접되며, 복수의 외부연결단자들이 배치되는 외부연결단자영역과; 상기 외부연결단자영역과 상기 제2내부연결단자영역 사이에 배치되며, 상기 배터리 보호회로를 구성하는 복수의 수동소자들, 프로텍션 IC, 제1FET칩 및 제2FET칩이 배치되는 보호회로영역을 구비하여, 상부면에는 상기 복수의 외부연결단자들이 노출되고, 하부면에는 상기 제1내부연결단자 및 상기 제2내부연결단자가 노출되도록 패키징된 구조를 가진다.According to an embodiment of the present invention for achieving some of the technical problems described above, the package module of the battery protection circuit according to the present invention, respectively provided at both edge portions, the first internal connected to the battery can with a built-in bare cell A first internal connection terminal region and a second internal connection terminal region on which a connection terminal and a second internal connection terminal are disposed; An external connection terminal region adjacent to the first internal connection terminal region and having a plurality of external connection terminals; A protection circuit area disposed between the external connection terminal area and the second internal connection terminal area and including a plurality of passive elements constituting the battery protection circuit, a protection IC, a first FET chip, and a second FET chip; The upper surface has a structure in which the plurality of external connection terminals are exposed, and the lower surface is packaged to expose the first internal connection terminal and the second internal connection terminal.

상기 보호회로영역은, 상기 제2FET칩이 배치되기 위한 제2FET영역, 적어도 하나의 저항 및 적어도 하나의 커패시터를 포함하는 상기 복수의 수동소자들이 배치되기 위한 수동소자영역, 과방전 및 과충전 동작을 제어하는 상기 프로텍션(protection) IC가 배치되기 위한 IC영역, 및 상기 제1FET 칩이 배치되기 위한 제1FET영역의 순차적 배치구조를 가질 수 있다.The protection circuit region controls a passive element region for arranging the plurality of passive elements including a second FET region for disposing the second FET chip, at least one resistor and at least one capacitor, and over discharge and overcharge operations. An IC region for arranging the protection IC and a first FET region for arranging the first FET chip may be sequentially disposed.

상기 배터리 보호회로의 패키지 모듈은, 상기 IC영역에 구비되어 상기 프로텍션(protection) IC가 장착되는 제1다이패드와; 상기 제1FET영역에 구비되어 상기 제1FET칩이 장착되는 제2다이패드와; 상기 제2FET영역에 구비되어 상기 제2FET칩이 장착되는 제3다이패드와; 상기 수동소자영역에 구비되어 상기 복수의 수동소자들 각각이 적어도 두 개의 도전성 라인들 사이에 배치되도록, 복수의 도전성 라인들을 구성하는 제1 내지 제7 수동소자용 리드와; 상기 외부연결단자 영역에 구비되어 상기 복수의 외부연결단자들을 구성하는 제1 내지 제3외부연결단자용 리드와; 상기 복수의 외부연결단자용 리드들 중 제1외부연결단자용 리드에서 연장되어 구성되며, 상기 제1내부연결단자 영역에 구비되어 상기 제1내부연결단자를 구성하는 제1내부연결단자용 리드와; 상기 제2내부연결단자 영역에 구비되어 상기 제2내부연결단자를 구성하는 제2내부연결단자용 리드를 구비하는 리드프레임 구조를 가질 수 있다. The package module of the battery protection circuit may include: a first pad disposed in the IC area and mounted with the protection IC; A second die pad provided in the first FET region and on which the first FET chip is mounted; A third die pad provided in the second FET region and on which the second FET chip is mounted; First to seventh passive element leads provided in the passive element region and constituting a plurality of conductive lines such that each of the plurality of passive elements is disposed between at least two conductive lines; A lead for the first to third external connection terminals provided in the external connection terminal region and constituting the plurality of external connection terminals; A first internal connection terminal lead extending from a first external connection terminal lead among the plurality of external connection terminal leads, the first internal connection terminal lead being disposed in the first internal connection terminal area and constituting the first internal connection terminal; ; It may have a lead frame structure provided in the second internal connection terminal region having a lead for the second internal connection terminal constituting the second internal connection terminal.

상기 제2다이패드와 상기 제3다이패드는 별도의 도전성 플레이트(plate)를 이용한 점(spot) 용접에 의해 서로 전기적으로 연결될 수 있다.The second die pad and the third die pad may be electrically connected to each other by spot welding using a separate conductive plate.

상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는 상기 제1FET칩의 게이트 단자와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는 제7수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC의 기준전압단자(VSS)는 상기 제1FET칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC의 배터리 전압을 감지하고 충전전압 및 방전전압이 인가되는 전압인가 단자(VDD)는 제2수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)는 제6수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 제1수동소자용 리드는 상기 제1외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2수동소자용 리드는 상기 프로텍션 IC에서 배터리 전압을 감지하고 충전전압 및 방전전압이 인가되는 전압인가 단자(VDD)와 와이어 본딩을 통해 전기적으로 연결되고, 제3수동소자용 리드는 상기 제1FET칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고, 제4수동소자용 리드는 제2외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 제5수동소자용 리드는 상기 제2FET칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제6수동소자용 리드는 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제1FET칩의 소오스 단자는 상기 프로텍션 IC의 기준전압단자(VSS), 상기 제3수동소자용 리드, 및 상기 제2내부연결단자용 리드와 각각 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2FET칩의 소오스 단자는 상기 제5수동소자용 리드 및 상기 제3외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2FET칩의 게이트 단자는 상기 제7수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 상기 복수의 수동소자들 중 제1저항은 상기 제1수동소자용 리드와 상기 제2수동소자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 제2저항은 상기 제5수동소자용 리드와 상기 제6수동소자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 서지보호회로를 구성하는 제3저항은 상기 제4수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 제1커패시터는 상기 제2수동소자용 리드와 상기 제3수동소자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 제2커패시터는 상기 제3수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 상기 서지보호회로를 구성하는 배리스터(varistor)는 상기 제3저항과 병렬로 구성되어 상기 제4수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치될 수 있다.In the protection IC, a discharge blocking signal output terminal DO for outputting a discharge blocking signal for turning off the first FET in an over-discharge state is electrically connected to a gate terminal of the first FET chip through wire bonding. The charge blocking signal output terminal CO outputting the charge blocking signal for turning off the second FET in the overcharge state is electrically connected to the seventh passive element lead through wire bonding, and the reference voltage terminal of the protection IC VSS) is electrically connected to a source terminal of the first FET chip through wire bonding, and a voltage applying terminal VDD for sensing a battery voltage of the protection IC and applying a charge voltage and a discharge voltage is a lead for a second passive element. Is electrically connected to each other through wire bonding, and a sensing terminal (V-) for detecting a charge / discharge state in the protection IC is connected to a sixth passive element li. Is electrically connected to each other through wire bonding, the lead for the first passive element is electrically connected to the lead for the first external connection terminal, and the lead for the second passive element is a battery voltage in the protection IC. Senses and is electrically connected to the voltage applying terminal (VDD) to which the charge voltage and the discharge voltage are applied through wire bonding, and the lead for the third passive element is electrically connected to the source terminal of the first FET chip through wire bonding. The fourth passive element lead is electrically connected to the second external connection terminal lead through wire bonding, and the fifth passive element lead is electrically connected to the source terminal of the second FET chip through wire bonding. The sixth passive element lead is electrically connected to a sensing terminal (V-) for detecting a charge / discharge state in the protection IC through wire bonding, and the first FET. The source terminal of is electrically connected to the reference voltage terminal (VSS) of the protection IC, the lead for the third passive element, and the lead for the second internal connection terminal, respectively through wire bonding, and the source terminal of the second FET chip. Is electrically connected to the fifth passive element lead and the third external connection terminal lead through wire bonding, and the gate terminal of the second FET chip is electrically connected to the seventh passive element lead through wire bonding. And a first resistor of the plurality of passive elements is disposed between the lead for the first passive element and the lead for the second passive element, and a second resistor of the plurality of passive elements is for the fifth passive element. A third resistor disposed between a lead and the sixth passive element lead, and constituting a surge protection circuit among the plurality of passive elements, is disposed between the fourth passive element lead and the fifth passive element lead. And a first capacitor of the plurality of passive elements is disposed between the lead for the second passive element and a lead for the third passive element, and a second capacitor of the plurality of passive elements is for the third passive element. A varistor disposed between the lead and the fifth passive element lead, wherein the varistor constituting the surge protection circuit among the plurality of passive elements is configured in parallel with the third resistor and the lead for the fourth passive element. It may be disposed between the lead for the fifth passive element.

상기 보호회로 영역에는, 상기 제1FET영역 및 상기 제2내부연결단자영역에 인접되는 퓨즈영역이 더 구비되며, 상기 퓨즈영역에는 퓨즈연결용 리드가 구비될 수 있다.The protection circuit region may further include a fuse region adjacent to the first FET region and the second internal connection terminal region, and a fuse connection lead may be provided in the fuse region.

상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는 상기 제1FET칩의 게이트 단자와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는 제7수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC의 기준전압단자(VSS)는 상기 제1FET칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC의 배터리 전압을 감지하고 충전전압 및 방전전압이 인가되는 전압인가 단자(VDD)는 제2수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)는 제6수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 제1수동소자용 리드는 상기 제1외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2수동소자용 리드는 상기 프로텍션 IC에서 배터리 전압을 감지하고 충전전압 및 방전전압이 인가되는 전압인가 단자(VDD)와 와이어 본딩을 통해 전기적으로 연결되고, 제3수동소자용 리드는 상기 제1FET칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고, 제4수동소자용 리드는 제2외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 제5수동소자용 리드는 상기 제2FET칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제6수동소자용 리드는 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제1FET칩의 소오스 단자는 상기 프로텍션 IC의 기준전압단자(VSS), 상기 제3수동소자용 리드, 및 상기 퓨즈 연결용 리드와 각각 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2FET칩의 소오스 단자는 상기 제5수동소자용 리드 및 상기 제3외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2FET칩의 게이트 단자는 상기 제7수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 상기 복수의 수동소자들 중 제1저항은 상기 제1수동소자용 리드와 상기 제2수동소자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 제2저항은 상기 제5수동소자용 리드와 상기 제6수동소자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 서지보호회로를 구성하는 제3저항은 상기 제4수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 제1커패시터는 상기 제2수동소자용 리드와 상기 제3수동소자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 제2커패시터는 상기 제3수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 상기 서지보호회로를 구성하는 배리스터(varistor)는 상기 제3저항과 병렬로 구성되어 상기 제4수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치되고, 배터리 팩의 과전류 억제를 위한 PTC(Positive Temperature Coefficient thermistor(resistor))소자 또는 퓨즈(fuse)는 상기 퓨즈연결용 리드와 상기 제2내부연결단자용 리드 사이에 배치될 수 있다.In the protection IC, a discharge blocking signal output terminal DO for outputting a discharge blocking signal for turning off the first FET in an over-discharge state is electrically connected to a gate terminal of the first FET chip through wire bonding. The charge blocking signal output terminal CO outputting the charge blocking signal for turning off the second FET in the overcharge state is electrically connected to the seventh passive element lead through wire bonding, and the reference voltage terminal of the protection IC VSS) is electrically connected to a source terminal of the first FET chip through wire bonding, and a voltage applying terminal VDD for sensing a battery voltage of the protection IC and applying a charge voltage and a discharge voltage is a lead for a second passive element. Is electrically connected to each other through wire bonding, and a sensing terminal (V-) for detecting a charge / discharge state in the protection IC is connected to a sixth passive element li. Is electrically connected to each other through wire bonding, the lead for the first passive element is electrically connected to the lead for the first external connection terminal, and the lead for the second passive element is a battery voltage in the protection IC. Senses and is electrically connected to the voltage applying terminal (VDD) to which the charge voltage and the discharge voltage are applied through wire bonding, and the lead for the third passive element is electrically connected to the source terminal of the first FET chip through wire bonding. The fourth passive element lead is electrically connected to the second external connection terminal lead through wire bonding, and the fifth passive element lead is electrically connected to the source terminal of the second FET chip through wire bonding. The sixth passive element lead is electrically connected to a sensing terminal (V-) for detecting a charge / discharge state in the protection IC through wire bonding, and the first FET. The source terminal of is electrically connected to the reference voltage terminal (VSS) of the protection IC, the third passive element lead, and the fuse connection lead through wire bonding, and the source terminal of the second FET chip is connected to the first terminal. The lead for the passive element and the lead for the third external connection terminal are electrically connected through wire bonding, and the gate terminal of the second FET chip is electrically connected to the lead for the seventh passive element through wire bonding, A first resistor of the plurality of passive elements is disposed between the lead for the first passive element and the lead for the second passive element, and a second resistor of the plurality of passive elements is the lead for the fifth passive element and the A third resistor disposed between the sixth passive element lead and a surge protection circuit among the plurality of passive elements is disposed between the fourth passive element lead and the fifth passive element lead, The first capacitor of the plurality of passive elements is disposed between the second passive element lead and the third passive element lead, and the second capacitor of the plurality of passive elements is connected to the third passive element lead. A varistor disposed between the lead for the fifth passive element, and the varistor constituting the surge protection circuit among the plurality of passive elements is configured in parallel with the third resistor, so that the lead for the fourth passive element and the fourth A positive temperature coefficient thermistor (PTC) element or a fuse for suppressing overcurrent of the battery pack is disposed between the fuse connection lead and the second internal connection terminal lead. Can be deployed.

상기 보호회로영역, 상기 외부연결단자영역, 상기 제1내부연결단자영역 및 제2내부연결단자영역은, PCB 기판, 세라믹 기판 및 플라스틱 기판 중에서 선택된 어느 하나의 베이스 기판 상에 배치되는 구조를 가지며, 상기 보호회로영역은, 적어도 하나의 저항 및 적어도 하나의 커패시터를 포함하는 상기 복수의 수동소자들이 배치되기 위한 수동소자영역, 상기 제2FET칩이 배치되기 위한 제2FET영역, 과방전 및 과충전 동작을 제어하는 상기 프로텍션(protection) IC가 배치되기 위한 IC영역, 상기 제1FET 칩이 배치되기 위한 제1FET영역의 순차적 배치구조를 가지며, 상기 제1FET영역 및 상기 제2FET 영역은 상기 IC영역을 중앙에 두고 상기 IC 영역을 감싸는 형태로 서로 연결되는 배치구조를 가질 수 있다.The protective circuit region, the external connection terminal region, the first internal connection terminal region, and the second internal connection terminal region may have a structure disposed on any one of a base substrate selected from a PCB substrate, a ceramic substrate, and a plastic substrate. The protection circuit area may include a passive device area for arranging the plurality of passive devices including at least one resistor and at least one capacitor, a second FET area for placing the second FET chip, and control over discharge and overcharge operations. And a sequential arrangement structure of an IC region for placing the protection IC and a first FET region for placing the first FET chip, wherein the first FET region and the second FET region have the IC region at the center. It may have an arrangement structure that is connected to each other in a form surrounding the IC region.

상기 보호회로 영역에는, 상기 제1FET영역 및 상기 제2내부연결단자영역에 인접되며, PTC(Positive Temperature Coefficient thermistor(resistor))소자 또는 퓨즈(fuse)의 연결을 위한 퓨즈영역이 더 구비될 수 있다.The protection circuit region may further include a fuse region adjacent to the first FET region and the second internal connection terminal region and connected to a positive temperature coefficient thermistor (PTS) device or a fuse. .

상기 외부연결단자영역에는 제1 내지 제3 외부연결단자가 배치되고, 상기 제1내부연결단자영역에는 제1외부연결단자에서 연장되어 구성되는 제1내부연결단자가 배치되고, 상기 제2내부연결단자영역에는 제2내부연결단자가 배치되고, 상기 수동소자영역에는 상기 외부연결단자영역, 상기 보호회로영역 및 상기 제2내부연결단자영역 중에서 선택된 적어도 하나의 영역까지 연장되도록 형성된 제1 내지 제6의 도전성 라인이 배치되고, 상기 제1FET영역 및 상기 제2FET 영역에는 상기 IC영역을 중앙에 두고 상기 IC영역을 감싸는 도넛형상을 가지는 하나의 도전성 패드가 배치되거나 상기 IC 영역을 사이에 두고 서로 대칭되며 전기적으로 서로 연결되어 도넛형상을 이루는 두 개의 도전성패드가 배치되고, 상기 퓨즈영역에는 퓨즈연결용 도전성 라인이 배치되는 구조를 가질 수 있다.First to third external connection terminals are disposed in the external connection terminal region, and a first internal connection terminal configured to extend from a first external connection terminal is disposed in the first internal connection terminal region, and the second internal connection is disposed. Second internal connection terminals are disposed in the terminal area, and the first to sixth parts are formed in the passive element area to extend to at least one area selected from the external connection terminal area, the protection circuit area, and the second internal connection terminal area. Conductive lines are disposed, and one conductive pad having a donut shape surrounding the IC area with the IC area in the first and second FET areas is disposed or symmetric with each other with the IC area therebetween. Two conductive pads electrically connected to each other to form a donut shape are disposed, and a conductive line for fuse connection is disposed in the fuse area. It may have a structure.

상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는 상기 제1FET 칩의 게이트 단자와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는 상기 제2FET칩의 게이트 단자와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC의 기준전압단자(VSS)는 상기 제1FET 칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC의 배터리 전압을 감지하고 충전전압 및 방전전압이 인가되는 전압인가 단자(VDD)는 상기 IC영역까지 연장되어 배치되는 제3도전성라인과 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)는 상기 IC영역까지 연장되어 배치되는 제6도전성 라인과 와이어 본딩을 통해 전기적으로 연결되고, 제1도전성 라인은 상기 수동소자영역에서 상기 외부연결단자영역까지 연장 배치되어 상기 제1외부연결단자와 전기적으로 연결되고, 제2도전성 라인은 상기 수동소자영역에서 상기 퓨즈영역의 상기 퓨즈연결용 도전성 라인과 전기적으로 연결되도록 연장 배치되고, 제3도전성 라인은 상기 수동소자영역에서 상기 IC영역까지 연장배치되어, 상기 전압인가 단자(VDD)와 전기적으로 연결되고, 제4도전성 라인은 상기 수동소자영역에서 상기 외부연결단자영역까지 연장 배치되어 제2외부연결단자와 전기적으로 연결되고, 제5도전성 라인은 상기 수동소자영역에서 상기 외부연결단자영역까지 연장 배치되어, 상기 제2FET칩의 소오스단자 및 제3외부연결단자와 전기적으로 연결되고, 제6도전성 라인은 상기 수동소자영역에서 상기 IC영역까지 연장되어 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)와 전기적으로 연결되고, 상기 제1FET칩의 소오스 단자는 상기 프로텍션 IC의 기준전압단자(VSS) 및 상기 퓨즈 연결용 도전성라인과 각각 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2FET칩의 소오스 단자는 상기 제5도전성 라인과 와이어 본딩을 통해 전기적으로 연결되고, 상기 복수의 수동소자들 중 제1저항은 상기 제1도전성 라인과 상기 제3도전성 라인 사이에 배치되고, 상기 복수의 수동소자들 중 제2저항은 상기 제5도전성 라인과 상기 제6도전성 라인 사이에 배치되고, 상기 복수의 수동소자들 중 서지보호회로를 구성하는 제3저항은 상기 제4도전성 라인과 상기 제5도전성 라인 사이에 배치되고, 상기 복수의 수동소자들 중 제1커패시터는 상기 제2도전성 라인과 상기 제3도전성 라인 사이에 배치되고, 상기 복수의 수동소자들 중 제2커패시터는 상기 제2도전성 라인과 상기 제5도전성 라인 사이에 배치되고, 상기 복수의 수동소자들 중 상기 서지보호회로를 구성하는 배리스터(varistor)는 상기 제3저항과 병렬로 구성되어 상기 제4도전성 라인과 상기 제5도전성 라인 사이에 배치되고, 배터리 팩의 과전류 억제를 위한 PTC소자 또는 퓨즈(fuse)는 상기 퓨즈연결용 도전성라인과 상기 제2내부연결단자 사이에 배치될 수 있다.In the protection IC, a discharge blocking signal output terminal DO for outputting a discharge blocking signal for turning off the first FET in an over-discharge state is electrically connected to a gate terminal of the first FET chip through wire bonding. In the overcharge state, the charge cutoff signal output terminal CO outputting the charge cutoff signal for turning off the second FET is electrically connected to the gate terminal of the second FET chip through wire bonding, and the reference voltage terminal of the protection IC is VSS is electrically connected to a source terminal of the first FET chip through wire bonding, and senses the battery voltage of the protection IC and extends the voltage applying terminal VDD to which the charge voltage and the discharge voltage are applied. The wires are electrically connected to the third conductive line, which is arranged in a predetermined manner, and detects a charge / discharge state of the protection IC. The sensing terminal V− is electrically connected to a sixth conductive line extending through the IC region through wire bonding, and the first conductive line extends from the passive element region to the external connection terminal region. An electrical connection with a first external connection terminal, and a second conductive line extending from the passive element region to be electrically connected to the conductive line for fuse connection of the fuse region, and a third conductive line in the passive element region. Extends to the IC region, and is electrically connected to the voltage applying terminal VDD, and a fourth conductive line extends from the passive element region to the external connection terminal region and is electrically connected to a second external connection terminal The fifth conductive line extends from the passive element region to the external connection terminal region, so that the source terminal of the second FET chip and Is electrically connected to a third external connection terminal, and the sixth conductive line extends from the passive element region to the IC region and is electrically connected to a detection terminal V- for detecting a charge / discharge state in the protection IC. The source terminal of the first FET chip is electrically connected to the reference voltage terminal VSS of the protection IC and the conductive line for fuse connection, respectively, and the source terminal of the second FET chip is connected to the fifth conductive line. Electrically connected through wire bonding, a first resistor of the plurality of passive elements is disposed between the first conductive line and the third conductive line, and a second resistor of the passive elements is the fifth resistor The third resistor disposed between the conductive line and the sixth conductive line and constituting a surge protection circuit among the plurality of passive elements is the fourth conductive line and the fifth conductive line. A first capacitor of the plurality of passive elements is disposed between the second conductive line and the third conductive line, and a second capacitor of the plurality of passive elements is disposed between the second conductive line and the second conductive line. A varistor disposed between the fifth conductive line and constituting the surge protection circuit among the plurality of passive elements is configured in parallel with the third resistor to between the fourth conductive line and the fifth conductive line. The PTC element or fuse for suppressing overcurrent of the battery pack may be disposed between the conductive line for fuse connection and the second internal connection terminal.

상기 배터리 보호회로의 패키지 모듈은, 베어셀이 내장되며 상기 제1내부연결단자 및 상기 제2내부연결단자가 연결되기 위한 단자들이 외부에 노출된 배터리 캔과, 상기 배터리캔의 상부면에 결합되고, 상기 복수의 외부연결단자들이 외부에 노출되도록 하는 외부연결단자용 관통홀들을 가지는 상부케이스 사이에 배치되어 배터리 팩을 구성할 수 있다.The package module of the battery protection circuit may include a battery can having a bare cell therein and having terminals for connecting the first internal connection terminal and the second internal connection terminal exposed to the outside, and an upper surface of the battery can. The battery pack may be disposed between the upper cases having through holes for the external connection terminals to expose the plurality of external connection terminals to the outside.

상기 배터리 보호회로의 패키지 모듈은, 상기 제1내부연결단자 및 상기 제2내부연결단자가 연결되기 위한 단자들이 외부에 노출된 상기 배터리 캔과 결합되어 배터리 팩을 형성하며, 하부면에 노출된 상기 제1내부연결단자 및 상기 제2내부연결단자가 상기 배터리 캔의 외부에 노출된 단자들과 접촉하도록 결합되고, 상부면은 상기 복수의 외부연결단자들을 외부에 노출시키는 구조의 배터리 캔 상부케이스 구조를 가질 수 있다.The package module of the battery protection circuit may be coupled to the battery can having the terminals connected to the first internal connection terminal and the second internal connection terminal to the outside to form a battery pack, and the exposed surface of the battery module. The first internal connection terminal and the second internal connection terminal are coupled to contact the terminals exposed to the outside of the battery can, the upper surface of the battery can upper case structure of the structure to expose the plurality of external connection terminals to the outside It can have

상기 복수의 외부연결단자들, 상기 제1내부연결단자 및 상기 제2내부연결단자 중에서 선택된 적어도 하나의 연결단자는, 상기 배터리 보호회로의 패키지 모듈의 외부로 노출된 부분의 전부 또는 일부가 도금될 수 있다. At least one connection terminal selected from the plurality of external connection terminals, the first internal connection terminal and the second internal connection terminal may be plated with all or a part of an externally exposed portion of the package module of the battery protection circuit. Can be.

상기 복수의 외부연결단자들, 상기 제1내부연결단자 및 상기 제2내부연결단자의 도금을 위한 도금물질은 금, 은, 니켈, 주석 및 크롬 중에서 선택된 적어도 하나의 도금물질일 수 있다.
The plating material for plating the plurality of external connection terminals, the first internal connection terminal and the second internal connection terminal may be at least one plating material selected from gold, silver, nickel, tin, and chromium.

본 발명에 따르면, 리드프레임 구조나, PCB, 세라믹 및 플라스틱 등의 베이스 기판을 이용하여 배터리 보호회로를 구성하는 복수의 수동소자들, 칩들, 외부연결단자들, 내부연결단자들을 하나의 패키지 모듈로 구성이 가능하므로, 별도의 모듈제조공정이 필요하였던 기존 방법보다 제조공정이 최소화 되며, 배터리 캔에의 장착이 편리하고, 소형화에 유리한 장점이 있다.
According to the present invention, a plurality of passive elements, chips, external connection terminals and internal connection terminals constituting a battery protection circuit using a lead frame structure or a base substrate such as a PCB, ceramics and plastics are combined into one package module. Since it is possible to configure, the manufacturing process is minimized compared to the existing method, which requires a separate module manufacturing process, it is convenient to install in the battery can, there is an advantage in miniaturization.

도 1은 본 발명에 따른 배터리 보호회로의 패키지 모듈 구성을 위한 배터리 보호회로의 회로도이다.
도 2는 본 발명의 제1실시예에 따른 패키지 모듈의 내부 배치구조를 나타낸 것이다.
도 3은 도 2의 패키지 모듈의 외형을 나타낸 것이다.
도 4는 본 발명의 제2실시예에 따른 패키지 모듈의 내부 배치구조를 나타낸 것이다.
도 5는 도 4의 패키지 모듈의 외형을 나타낸 것이다.
도 6은 도전성 플레이트를 이용한 점 용접 과정을 설명하기 위한 도면이다.
도 7은 도 3 또는 도 5의 패키지 모듈의 배터리 캔과의 결합과정을 나타낸 것이다.
도 8은 본 발명의 실시예들에 따른 패키지 모듈이 장착된 배터리 팩의 외형을 나타낸 것이다.
도 9는 본 발명의 제3실시예에 따른 패키지 모듈의 내부 배치구조를 나타낸 것이다.
도 10은 본 발명의 제4실시예에 따른 패키지 모듈의 내부 배치구조를 나타낸 것이다.
도 11은 도 10의 패키지 모듈의 외형을 나타낸 것이다.
도 12는 도 11의 패키지 모듈의 배터리 캔과의 결합과정을 나타낸 것이다.1 is a circuit diagram of a battery protection circuit for the package module configuration of the battery protection circuit according to the present invention.
2 shows an internal layout structure of a package module according to the first embodiment of the present invention.
3 is a view illustrating an external appearance of the package module of FIG. 2.
Figure 4 shows the internal arrangement of the package module according to a second embodiment of the present invention.
FIG. 5 illustrates an appearance of the package module of FIG. 4.
6 is a view for explaining a spot welding process using a conductive plate.
FIG. 7 illustrates a coupling process of the package module of FIG. 3 or 5 with a battery can.
8 is a view illustrating an appearance of a battery pack in which a package module is mounted according to embodiments of the present invention.
9 illustrates an internal layout structure of a package module according to a third embodiment of the present invention.
10 illustrates an internal layout structure of a package module according to a fourth embodiment of the present invention.
FIG. 11 illustrates an appearance of the package module of FIG. 10.
FIG. 12 illustrates a process of coupling the battery module of the package module of FIG. 11.

이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings without intending to intend to provide a thorough understanding of the present invention to a person having ordinary skill in the art to which the present invention belongs.

도 1은 본 발명에 따른 배터리 보호회로의 패키지 모듈 구성을 위한 배터리 보호회로의 회로도를 나타낸 것이다.Figure 1 shows a circuit diagram of a battery protection circuit for the package module configuration of the battery protection circuit according to the present invention.

도 1에 도시된 바와 같이, 본 발명에 따른 배터리 보호회로(500)는 배터리 셀에 연결되기 위한 제1 및 제2내부연결단자(B+,B-), 충전시에는 충전기에 연결되고, 방전시에는 배터리 전원에 의하여 동작되는 전자기기(예, 휴대단말기 등)와 연결되기 위한 제1 내지 제3 외부연결단자들(P+,CF,P-)을 구비한다. 여기서 제1 내지 제3 외부연결단자들(P+,CF,P-) 중 제1외부연결단자(P+) 및 제3외부연결단자(P-)는 전원공급을 위한 것이고 나머지 하나의 외부연결단자인 제2외부연결단자(CF)는 배터리 셀 용량 측정 및 ESD(Electrostatic Discharge), 서지(surge) 보호를 위한 보호단자로서 기능한다. As shown in FIG. 1, the battery protection circuit 500 according to the present invention includes first and second internal connection terminals B + and B- to be connected to a battery cell, is connected to a charger during charging, and is discharged. It includes first to third external connection terminals (P +, CF, P-) for connecting to an electronic device (eg, a mobile terminal, etc.) operated by a battery power source. Here, the first external connection terminal P + and the third external connection terminal P- among the first to third external connection terminals P +, CF, and P- are for power supply and the other external connection terminal is The second external connection terminal CF functions as a protection terminal for measuring battery cell capacity, electrostatic discharge (ESD), and surge protection.

그리고 상기 배터리 보호회로(500)는 두개의 FET칩들(FET1, FET2), 프로텍션 IC(120), 저항(R1,R2,R3), 배리스터(varistor)(V1), 및 커패시터(C1,C2)의 연결구조를 가진다. The battery protection circuit 500 includes two FET chips FET1 and FET2, a protection IC 120, resistors R1, R2 and R3, a varistor V1, and capacitors C1 and C2. It has a connection structure.

상기 두개의 FET칩들(FET1, FET2)은 드레인 단자들이 전기적으로 서로 연결되어 있는 제1FET칩(FET1)과 제2FET칩(FET2)으로 구성된다.The two FET chips FET1 and FET2 include a first FET chip FET1 and a second FET chip FET2 having drain terminals electrically connected to each other.

프로텍션 IC(120)는 저항(R1)을 통하여 배터리의 (+)단자인 제1내부연결단자(B+)와 연결되고 제1노드(n1)를 통해 충전전압 또는 방전전압이 인가되는 전압인가와 배터리 전압을 감지하는 단자(VDD단자), 프로텍션IC(110) 내부의 동작전압에 대한 기준이 되는 기준단자(VSS단자), 충방전 및 과전류 상태를 감지하기 위한 감지단자(V-단자), 과방전 상태에서 제1FET(FET1)를 오프시키기 위한 방전차단신호 출력단자(DO단자), 과충전 상태에서 제2FET(FET2)를 오프시키기 위한 충전차단신호 출력단자(C0단자)를 갖는다. The protection IC 120 is connected to the first internal connection terminal B +, which is a (+) terminal of the battery, through the resistor R1, and is supplied with a charge voltage or a discharge voltage through the first node n1 and the battery. Voltage sensing terminal (VDD terminal), reference terminal (VSS terminal) as a reference for the operating voltage inside the protection IC 110, sensing terminal (V-terminal), over-discharge for sensing the charge and discharge and overcurrent conditions And a discharge cutoff signal output terminal (DO terminal) for turning off the first FET (FET1) in a state, and a charge cutoff signal output terminal (C0 terminal) for turning off the second FET (FET2) in an overcharge state.

이때, 프로텍션 IC(120)의 내부는 기준전압 설정부, 기준전압과 충방전 전압을 비교하기 위한 비교부, 과전류 검출부, 충방전 검출부를 구비하고 있다. 여기서 충전 및 방전상태의 판단 기준은 유저가 요구하는 스펙(SPEC)으로 변경이 가능하며 그 정해진 기준에 따라 프로텍션 IC(120)의 각 단자별 전압차를 인지하여 충ㆍ방전 상태를 판정한다. At this time, the inside of the protection IC 120 includes a reference voltage setting unit, a comparison unit for comparing the reference voltage with the charge / discharge voltage, an overcurrent detection unit, and a charge / discharge detection unit. Here, the criterion for determining the charge and discharge states can be changed to a specification required by the user, and the charge / discharge state is determined by recognizing the voltage difference of each terminal of the protection IC 120 according to the determined criterion.

상기 프로텍션 IC(120)는 방전시에 과방전상태에 이르게 되면, DO단자는 로우(LOW)로 되어 제1FET(FET1)를 오프시키고, 과충전 상태에 이르게 되면 CO단자가 로우로 되어 제2FET(FET2)를 오프시키고, 과전류가 흐르는 경우에는 충전시에는 제2FET(FET2), 방전시에는 제1FET(FET1)를 오프시키도록 구성되어 있다.When the protection IC 120 reaches an overdischarge state during discharge, the DO terminal goes low to turn off the first FET1, and when the overcharge state reaches the overcharge state, the CO terminal goes low to cause a second FET2. ) Is turned off, and when the overcurrent flows, the second FET (FET2) is charged during charging and the first FET (FET1) is turned off when discharging.

상기 저항(R1)과 상기 커패시터(C1)는 상기 프로텍션 IC(120)의 공급전원의 변동을 안정시키는 역할을 한다. 저항(R1)은 배터리의 전원(V1) 공급노드인 제1노드(n1)와 상기 프로텍션 IC(120)의 VDD 단자 사이에 연결되고, 상기 커패시터(C1)은 상기 프로텍션 IC의 VDD단자와 VSS단자 사이에 연결된다. The resistor R1 and the capacitor C1 serve to stabilize the fluctuation of the power supply of the protection IC 120. The resistor R1 is connected between the first node n1, which is a power supply V1 of the battery, and the VDD terminal of the protection IC 120, and the capacitor C1 is connected to the VDD terminal and the VSS terminal of the protection IC. Is connected between.

여기서 제1노드(n1)는 제1내부연결단자(B+)와 제1외부연결단자(P+)에 연결되어 있다.Here, the first node n1 is connected to the first internal connection terminal B + and the first external connection terminal P +.

저항(R1)을 크게 하면 전압 검출시 프로텍션 IC(120) 내부에 침투되는 전류에 의해서 검출전압이 높아지기 때문에 저항(R1)의 값은 1KΩ 이하의 적당한 값으로 설정된다. 또한 안정된 동작을 위해서 상기 커패시터(C1)의 값은 0.01μF 이상의 적당한 값을 가진다.When the resistance R1 is increased, the detection voltage becomes higher due to the current penetrated into the protection IC 120 at the time of voltage detection. Therefore, the value of the resistor R1 is set to an appropriate value of 1 K or less. Also, for stable operation, the value of the capacitor C1 has an appropriate value of 0.01 mu F or more.

그리고 저항(R1)과 저항(R2)은 프로텍션 IC(120)의 절대 최대정격을 초과하는 고전압 충전기 또는 충전기가 거꾸로 연결되는 경우 전류 제한 저항이 된다. 저항(R2)은 상기 프로텍션 IC(120)의 V-단자와 상기 제2FET칩(FET2)의 소오스 단자(S2)가 연결된 제2노드(n2) 사이에 연결된다. 저항(R1)과 저항(R2)은 전원소비의 원인이 될 수 있으므로 통상 저항(R1)과 저항(R2)의 저항값의 합은 1KΩ 보다 크게 설정된다. 그리고 저항(R2)이 너무 크다면 과충전 차단후에 복귀가 일어나지 않을 수 있으므로, 저항(R2)의 값은 10KΩ 또는 그 이하의 값으로 설정된다. And the resistors R1 and R2 become current limiting resistors when the high voltage charger or charger exceeding the absolute maximum rating of the protection IC 120 is connected upside down. The resistor R2 is connected between the V-terminal of the protection IC 120 and the second node n2 to which the source terminal S2 of the second FET chip FET2 is connected. Since the resistors R1 and R2 may cause power consumption, the sum of the resistance values of the resistors R1 and R2 is usually set to be larger than 1 K ?. If the resistance R2 is too large, the return may not occur after the overcharge cutoff, so that the value of the resistance R2 is set to a value of 10K or less.

커패시터(C2)는 상기 제2노드(n2)(또는 제3외부연결단자(P-))와 상기 제1FET(FET1)의 소오스 단자(S1)(또는 VSS 단자, 제2내부연결단자(B-)) 사이에 연결되는 구조를 가진다. 커패시터(C2)는 상기 배터리 보호회로 제품의 특성에 크게 영향을 끼치지는 않지만, 유저의 요청이나 안정성을 위해 추가되고 있다. 상기 커패시터(C2)는 전압변동이나 외부 노이즈에 대한 내성을 향상시켜 시스템을 안정화 시키는 효과를 위한 것이다. The capacitor C2 is connected to the source node S1 (or VSS terminal and the second internal connection terminal B−) of the second node n2 (or the third external connection terminal P−) and the first FET1. )) Has a structure that is connected between. The capacitor C2 does not significantly affect the characteristics of the battery protection circuit product, but is added for user's request or stability. The capacitor C2 is for the effect of stabilizing the system by improving resistance to voltage fluctuations or external noise.

그리고 저항(R3) 및 배리스터(V1)는 ESD(Electrostatic Discharge), 서지(surge) 보호를 위한 소자들로써, 서로 병렬연결되는 구조로 제2외부연결단자(CF)와 상기 제2노드(n2)(또는 제3외부연결단자(P-)) 사이에 연결 배치된다. 상기 배리스터(V1)는 과전압 발생시 저항이 낮아지는 소자로, 과전압이 발생되는 경우 저항이 낮아져 과전압으로 인한 회로손상 등을 최소화할 수 있다.In addition, the resistor R3 and the varistor V1 are elements for ESD protection and surge protection. The resistor R3 and the varistor V1 are connected in parallel to each other to form a second external connection terminal CF and the second node n2 ( Or it is connected between the third external connection terminal (P-). The resistance of the varistor (V1) is lowered when an overvoltage occurs. When the overvoltage is generated, the resistance of the varistor (V1) is lowered, thereby minimizing circuit damage due to overvoltage.

본 발명에서는 외부연결단자들(P+,P-,CF), 내부연결단자(B+,B-)를 포함하여 도 1의 배터리 보호회로(500)를 패키징하여 구성한 배터리 보호회로의 패키지 모듈을 구현하고 있다. 이하 설명한다.The present invention implements a package module of a battery protection circuit configured by packaging the battery protection circuit 500 of FIG. 1 including external connection terminals (P +, P-, CF) and internal connection terminals (B +, B-). have. It demonstrates below.

도 2는 본 발명의 제1실시예에 따른 배터리 보호회로의 패키지 모듈의 배치구조를 나타낸 것으로, 리드프레임 구조를 가지는 경우를 도시한 것이다.2 illustrates an arrangement structure of a package module of a battery protection circuit according to a first embodiment of the present invention, and illustrates a case having a lead frame structure.

도 2의 (a)는 상기 프로텍션 IC, 두 개의 FET칩들 및 수동소자들이 배치되기 전의 리드프레임 구조를 나타낸 것이고, 도 3의 (b)는 상기 프로텍션 IC, 두 개의 FET칩들 및 수동소자들이 배치된 이후의 리드프레임 구조를 나타낸 것이다.FIG. 2 (a) shows a lead frame structure before the protection IC, two FET chips and passive devices are arranged, and FIG. 3 (b) shows the protection IC, two FET chips and passive devices arranged thereon. After the lead frame structure is shown.

도 2의 (a)에 도시된 바와 같이, 본 발명의 제1실시예에 따른 배터리 보호회로의 패키지 모듈은 제1내부연결단자영역(A1), 외부연결단자영역(A2), 보호회로영역(A3), 제2내부연결단자영역(A4)이 순차적으로 배치되는 구조를 가진다. As shown in (a) of FIG. 2, the package module of the battery protection circuit according to the first embodiment of the present invention includes a first internal connection terminal region A1, an external connection terminal region A2, and a protection circuit region ( A3), the second internal connection terminal region A4 is sequentially arranged.

상기 보호회로영역(A3)은 상기 외부연결단자영역(A2)과 상기 제2내부연결단자영역(A4)사이에 배치되는 것으로, 상기 배터리 보호회로를 구성하는 적어도 하나의 저항 및 적어도 하나의 커패시터를 포함하는 복수의 수동소자들, 프로텍션 IC(120), 제1FET칩(FET1), 제2FET칩(FET2)이 배치되는 영역이다.The protection circuit area A3 is disposed between the external connection terminal area A2 and the second internal connection terminal area A4 and includes at least one resistor and at least one capacitor constituting the battery protection circuit. A plurality of passive elements including the protection IC 120, the first FET chip FET1, and the second FET chip FET2 are disposed.

상기 보호회로 영역(A3)은, 상기 제2FET칩(FET2)이 배치되기 위한 제2FET영역(A31), 상기 복수의 수동소자들이 배치되는 수동소자영역(A32), 상기 프로텍션 IC가 배치되기 위한 IC영역(A33), 및 상기 제1FET칩(FET1)이 배치되기 위한 제1FET영역(A34)의 순차적 배치구조를 가질 수 있다. The protection circuit area A3 may include a second FET area A31 in which the second FET chip FET2 is disposed, a passive device area A32 in which the plurality of passive devices are disposed, and an IC in which the protection IC is disposed. The region A33 and the first FET region A34 for arranging the first FET chip FET1 may be sequentially arranged.

예를 들어, 상기 외부연결단자영역(A2)에서 우측으로 인접하여 상기 제2FET영역(A31), 상기 제2FET영역(A31)에 우측으로 인접하여 상기 수동소자영역(A32), 상기 수동소자영역(A32)에 우측으로 인접하여 상기 IC영역(A33), 상기 IC 영역(A33)에 우측으로 인접되고, 상기 제2내부연결단자영역(A4)에서 좌측으로 인접되도록 하여 상기 제1FET영역(A34)이 배치되는 구조를 가질 수 있다. 이외에도 다양한 배치구조를 가질 수 있음은 당연하다.For example, the passive element region A32 and the passive element region adjacent to the right side of the external connection terminal region A2 to the right side of the second FET region A31 and to the right side of the second FET region A31. The first FET region A34 is adjacent to the right side of A32 to the right side of the IC region A33 and the IC region A33 and to the left side of the second internal connection terminal region A4. It may have a structure arranged. Naturally, it can have various arrangements.

상기 제1내부연결단자영역(A1) 및 상기 제2외부단자영역(A4)은 상기 패키지 모듈의 양쪽가장자리부분에 각각 구비되며, 베어 셀이 내장된 배터리 캔과 연결되는 제1내부연결단자로서 기능하는 제1내부연결단자용 리드(B+)와 제2내부연결단자로서 기능하는 제2내부연결단자용 리드(B-)가 각각 배치된다.The first internal connection terminal region A1 and the second external terminal region A4 are provided at both edge portions of the package module, respectively, and function as first internal connection terminals connected to a battery can having a bare cell embedded therein. The first internal connection terminal lead B + and the second internal connection terminal lead B- functioning as the second internal connection terminal are respectively disposed.

상기 외부연결단자영역(A2)은 상기 제1내부연결단자영역(A1)에 인접되며, 복수의 외부연결단자들로서 기능하는 복수의 외부연결단자용 리드들인 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)가 각각 순차적으로 배치된다. 예를 들어 좌에서 우로 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)가 각각 순차적으로 배치될 수 있다. 이외에도 상기 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)의 배치순서는 다양하게 달라질 수 있다. The external connection terminal region A2 is adjacent to the first internal connection terminal region A1, and leads for first to third external connection terminals that are leads for a plurality of external connection terminals functioning as a plurality of external connection terminals. P +, CF, P-) are arranged sequentially. For example, the leads P +, CF, and P- for the first to third external connection terminals may be sequentially disposed from the left to the right. In addition, the arrangement order of the leads P +, CF, P- for the first to third external connection terminals may vary.

여기서 제1외부연결단자용 리드(P+)와 상기 제1내부연결단자용 리드(B+)는 서로 연결되어 있다. 즉 상기 제1내부연결단자용 리드(B+)는 상기 제1외부연결단자용 리드(P+)에서 연장되어 구성되거나, 상기 제1외부연결단자용 리드(P+)가 상기 제1내부연결단자용 리드(B+)에서 연장되어 구성될 수 있다.The lead P + for the first external connection terminal and the lead B + for the first internal connection terminal are connected to each other. That is, the lead B + for the first internal connection terminal is configured to extend from the lead P + for the first external connection terminal, or the lead P + for the first external connection terminal is the lead for the first internal connection terminal. It can be configured to extend from (B +).

상기 IC영역(A33)은 상기 프로텍션(protection) IC(120)가 배치되기 위한 영역으로 상기 프로텍션(protection) IC(120)가 배치되기 위한 제1다이패드(DP1)가 배치될 수 있다. 상기 프로텍션 IC(120)는 IC의 상부면에 외부연결을 위한 단자들(VDD,VSS,DO,CO,V-)이 배치되어 있다.The IC region A33 is a region in which the protection IC 120 is disposed, and a first die DP1 in which the protection IC 120 is disposed may be disposed. The protection IC 120 has terminals VDD, VSS, DO, CO, and V- for external connection on the upper surface of the IC.

상기 제1FET영역(A34)은 상기 제1FET칩(FET1)이 장착 배치되기 위한 영역으로 상기 제1FET칩(FET1)이 장착 배치되기 위한 제2다이패드(DP2)가 배치될 수 있다. 상기 제1FET칩(FET1)은 게이트단자(G1) 및 소오스 단자(S1)를 상기 제1FET칩(FET1)의 상부면에 구비하는 구조를 가지고, 드레인 단자(D1)가 하부면에 구비되는 구조를 가질 수 있으며, 상기 제2다이패드(DP2)에 장착시 상기 제2다이패드(DP2)와 상기 드레인단자(D1)가 전기적으로 연결되도록 배치될 수 있다.The first FET region A34 is a region in which the first FET chip FET1 is mounted, and a second die pad DP2 for mounting the first FET chip FET1 may be disposed. The first FET chip FET1 has a structure in which a gate terminal G1 and a source terminal S1 are provided on an upper surface of the first FET chip FET1, and a drain terminal D1 is provided on a lower surface of the first FET chip FET1. When mounted on the second die pad DP2, the second die pad DP2 and the drain terminal D1 may be electrically connected to each other.

상기 제2FET영역(A31)은 상기 제2FET칩(FET2)이 장착 배치되기 위한 영역으로 상기 제2FET칩(FET2)이 장착 배치되기 위한 제3다이패드(DP3)가 배치될 수 있다. 상기 제2FET칩(FET2)은 게이트단자(G2) 및 소오스 단자(S2)를 상기 제2FET칩(FET2)의 상부면에 구비하는 구조를 가지고, 드레인 단자(D2)가 하부면에 구비되는 구조를 가질 수 있으며, 상기 제3다이패드(DP3)에 장착시 상기 제3다이패드(DP3)와 상기 드레인단자(D2)가 전기적으로 연결되도록 배치될 수 있다.The second FET region A31 is a region in which the second FET chip FET2 is mounted, and a third die pad DP3 for mounting the second FET chip FET2 may be disposed. The second FET chip FET2 has a structure in which a gate terminal G2 and a source terminal S2 are provided on an upper surface of the second FET chip FET2, and a drain terminal D2 is provided on a lower surface thereof. It may have a, and may be arranged so that the third die pad (DP3) and the drain terminal (D2) is electrically connected to the third die pad (DP3).

상기 제1다이패드 내지 제3다이패드(DP1,DP2,DP3)는 후속공정의 패키징시 외부로 노출되도록 하여 외부연결단자로서 기능하도록 할 수도 있으며, 방열특성을 개선하도록 할 수 있다. The first to third pads DP1, DP2, and DP3 may be exposed to the outside during packaging in a subsequent process to function as an external connection terminal and to improve heat dissipation characteristics.

특히 상기 제2다이패드(DP2) 및 상기 제3다이패드(DP3)는 패키징 전 또는 패키징 이후에 도전성 플레이트를 통해 전기적으로 서로 연결되어 상기 제1FET칩(FET1) 및 상기 제2FET칩(FET2)이 공통드레인 구조를 가지게 된다. 이는 도 6에서 다시 설명한다.In particular, the second pad DP2 and the third pad DP3 are electrically connected to each other through a conductive plate before or after packaging, so that the first FET chip FET1 and the second FET chip FET2 are connected to each other. It has a common drain structure. This is described again in FIG. 6.

상기 수동소자영역(A32)은 상기 배터리 보호회로를 구성하는 복수의 수동소자들(R1,R2,R3,C1,C2,V1)이 배치되기 위한 것으로, 복수의 도전성 라인들로 구성된 제1 내지 제7 수동소자용 리드(L1,L2,L3,L4,L5,L6,L7)가 배치된다.The passive element region A32 is for arranging a plurality of passive elements R1, R2, R3, C1, C2, and V1 constituting the battery protection circuit. 7 Passive element leads L1, L2, L3, L4, L5, L6, L7 are arranged.

제1 내지 제3수동소자용 리드(L1,L2,L3) 및 제7수동소자용 리드(L7)는 상기 수동소자영역(A32)의 상부쪽에 배치되는 배치구조를 가질 수 있고, 제4 내지 제6수동소자용 리드(L4,L5,L6)는 상기 수동소자영역(A32)의 하부쪽에 배치되는 구조를 가질 수 있다.The first to third passive element leads L1, L2 and L3 and the seventh passive element lead L7 may have an arrangement structure disposed on the upper side of the passive element region A32. The six passive element leads L4, L5, and L6 may have a structure disposed below the passive element region A32.

제1수동소자용 리드(L1)는 상기 제2FET영역(A31)에 인접된 수동소자영역(A32)의 상부영역에 일정크기로 배치되고, 제2수동소자용 리드(L2)는 상기 제1수동소자용 리드(L1)에 인접하여 일정크기로 배치된다. 제3수동소자용 리드(L3)는 상기 IC영역(A33)에 인접된 수동소자영역(A32)의 상부영역에 상기 제2수동소자용 리드(L2)에 인접하여 일정크기로 배치된다. 상기 제3수동소자용 리드(L3)는 꺽임구조로 배치될 수 있다. 그리고 상기 제7수동소자용 리드(L7)는 상기 제2수동소자용 리드(L2)와 상기 제3수동소자용 리드(L3) 사이에 배치될 수 있다.The first passive element lead L1 is disposed at a predetermined size in an upper region of the passive element region A32 adjacent to the second FET region A31, and the second passive element lead L2 is formed in the first passive element region. It is arranged in a predetermined size adjacent to the element lead L1. The third passive element lead L3 is disposed in a predetermined size adjacent to the second passive element lead L2 in an upper region of the passive element region A32 adjacent to the IC region A33. The third passive element lead L3 may be arranged in a bent structure. The seventh passive element lead L7 may be disposed between the second passive element lead L2 and the third passive element lead L3.

제4수동소자용 리드(L4)는 상기 제2FET영역(A31)에 인접된 수동소자영역(A32)의 하부영역에 일정크기로 배치되고, 제5수동소자용 리드(L5)와 제6수동소자용 리드(L6)는 상기 제5수동소자용 리드(L5)가 상기 제6수동소자용 리드(L6)를 둘러싸는 형태로 상기 제4수동소자용 리드(L1)와 인접되고 상기 제4수동소자용 리드(L1)와 상기 IC영역(A33) 사이에 배치된다. The fourth passive element lead L4 is disposed at a predetermined size in the lower region of the passive element region A32 adjacent to the second FET region A31, and the fifth passive element lead L5 and the sixth passive element are formed. The lead L6 has a form in which the fifth passive element lead L5 surrounds the sixth passive element lead L6 and is adjacent to the fourth passive element lead L1 and the fourth passive element. It is arranged between the lead L1 and the IC region A33.

도 2의 (b)에 도시된 바와 같이, 도 2의 (a)의 배치영역에 복수의 수동소자들(R1,R2,R3,C1,C2,V1), 제1FET칩(FET1), 제2FET칩(FET2) 및 상기 프로텍션 IC(120)가 배치되고, 와이어 본딩 등을 통해 도 1에 도시된 등가회로를 구성하게 된다.As shown in FIG. 2B, a plurality of passive elements R1, R2, R3, C1, C2, V1, the first FET chip FET1, and the second FET are disposed in the arrangement region of FIG. The chip FET2 and the protection IC 120 are disposed to form the equivalent circuit shown in FIG. 1 through wire bonding or the like.

우선 상기 IC영역(A33)의 상기 제1다이패드(DP1) 상에 상기 프로텍션 IC(120), 상기 제1FET영역(A34)의 제2다이패드(DP2) 상에 상기 제1FET칩(FET1), 및 상기 제2FET영역(A31)의 제3다이패드(DP3) 상에 상기 제2FET칩(FET2)을 장착 배치한다. First, the protection IC 120 on the first pad DP1 of the IC region A33, the first FET chip FET1 on the second pad DP2 of the first FET region A34, and the like. And mounting the second FET chip FET2 on the third die pad DP3 of the second FET region A31.

그리고, 상기 프로텍션 IC(120)의 방전차단신호 출력단자(DO)는 상기 제1FET칩(FET1)의 게이트 단자(G1)와 와이어 본딩을 통해 전기적으로 연결하고, 상기 프로텍션 IC(120)의 충전차단신호 출력단자(CO)는 제7수동소자용 리드(L7)와 와이어 본딩을 통해 전기적으로 연결되도록 한다.In addition, the discharge blocking signal output terminal DO of the protection IC 120 is electrically connected to the gate terminal G1 of the first FET chip FET1 through wire bonding, and the charge blocking of the protection IC 120 is performed. The signal output terminal CO is electrically connected to the seventh passive element lead L7 through wire bonding.

상기 프로텍션 IC(120)의 기준전압단자(VSS)는 상기 제1FET칩(FET1)의 소오스단자(S1)와 와이어 본딩을 통해 전기적으로 연결하고, 상기 프로텍션 IC(120)의 전압인가 단자(VDD)는 제2수동소자용 리드(L2)와 와이어 본딩을 통해 전기적으로 연결되도록 한다. 상기 프로텍션 IC(120)에서 충방전 상태를 감지하기 위한 감지단자(V-)는 제6수동소자용 리드(L6)와 와이어 본딩을 통해 전기적으로 연결되도록 한다.The reference voltage terminal VSS of the protection IC 120 is electrically connected to the source terminal S1 of the first FET chip FET1 through wire bonding, and the voltage applying terminal VDD of the protection IC 120 is connected. Is electrically connected to the second passive element lead L2 through wire bonding. The detection terminal V− for detecting the charge / discharge state of the protection IC 120 is electrically connected to the sixth passive element lead L6 through wire bonding.

그리고, 상기 제1수동소자용 리드(L1)는 상기 제1외부연결단자용 리드(P+)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2수동소자용 리드(L2)는 상기 프로텍션 IC(120)의 전압인가 단자(VDD)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제3수동소자용 리드(L3)는 상기 제1FET칩(FET1)의 소오스단자(S1)와 와이어 본딩을 통해 전기적으로 연결된다. In addition, the first passive element lead L1 is electrically connected to the first external connection terminal lead P + through wire bonding, and the second passive element lead L2 is connected to the protection IC 120. Is electrically connected to the voltage applying terminal (VDD) through wire bonding, and the third passive element lead L3 is electrically connected to the source terminal S1 of the first FET chip FET1 through wire bonding. do.

상기 제4수동소자용 리드(L4)는 제2외부연결단자용 리드(CF)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제5수동소자용 리드(L5)는 상기 제2FET칩(FET2)의 소오스단자(S2)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제6수동소자용 리드는 상기 프로텍션 IC(120)에서 충방전 상태를 감지하기 위한 감지단자(V-)와 와이어 본딩을 통해 전기적으로 연결된다.The fourth passive element lead L4 is electrically connected to the second external connection terminal lead CF through wire bonding, and the fifth passive element lead L5 is connected to the second FET chip FET2. The sixth passive element lead is electrically connected to a source terminal S2 through wire bonding, and the sixth passive element lead is electrically connected to a sensing terminal V- for detecting a charge / discharge state by the protection IC 120. Connected.

그리고, 상기 제1FET칩(FET1)의 소오스 단자(S1)는 상기 프로텍션 IC(120)의 기준전압단자(VSS), 상기 제3수동소자용 리드(L3), 및 상기 제2내부연결단자용 리드(B-)와 각각 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2FET칩(FET2)의 소오스 단자(S2)는 상기 제5수동소자용 리드(L5) 및 상기 제3외부연결단자용 리드(P-)와 와이어 본딩을 통해 전기적으로 연결될 수 있다.The source terminal S1 of the first FET chip FET1 may include a reference voltage terminal VSS of the protection IC 120, a lead L3 for the third passive element, and a lead for the second internal connection terminal. (B-) is electrically connected to each other through wire bonding, and the source terminal S2 of the second FET chip FET2 is the lead L5 for the fifth passive element and the lead P for the third external connection terminal. And can be electrically connected via wire bonding.

또한, 상기 제2FET칩(FET2)의 게이트 단자(G2)는 상기 제7수동소자용 리드(L7)와 와이어 본딩을 통해 전기적으로 연결될 수 있다.In addition, the gate terminal G2 of the second FET chip FET2 may be electrically connected to the seventh passive element lead L7 through wire bonding.

상기 복수의 수동소자들 중 제1저항(R1)은 상기 제1수동소자용 리드(L1)와 상기 제2수동소자용 리드(L2) 사이에 배치되고, 상기 복수의 수동소자들 중 제2저항(R2)은 상기 제5수동소자용 리드(L5)와 상기 제6수동소자용 리드(L6) 사이에 배치되고, 상기 복수의 수동소자들 중 서지보호회로를 구성하는 제3저항(R3)은 상기 제4수동소자용 리드(L4)와 상기 제5수동소자용 리드(L5) 사이에 배치될 수 있다.A first resistor R1 of the plurality of passive elements is disposed between the first passive element lead L1 and the second passive element lead L2 and a second resistor of the plurality of passive elements is included. R2 is disposed between the fifth passive element lead L5 and the sixth passive element lead L6, and the third resistor R3 constituting a surge protection circuit among the plurality of passive elements is The lead L4 for the fourth passive element and the lead L5 for the fifth passive element may be disposed.

상기 복수의 수동소자들 중 제1커패시터(C1)는 상기 제2수동소자용 리드(L2)와 상기 제3수동소자용 리드(L3) 사이에 배치되고, 상기 복수의 수동소자들 중 제2커패시터(C2)는 상기 제3수동소자용 리드(L3)와 상기 제5수동소자용 리드(l5) 사이에 배치되고, 상기 복수의 수동소자들 중 상기 서지보호회로를 구성하는 배리스터(V1)는 상기 제3저항(R3)과 병렬로 구성되어 상기 제4수동소자용 리드(L4)와 상기 제5수동소자용 리드(L5) 사이에 배치될 수 있다.The first capacitor C1 of the plurality of passive elements is disposed between the second passive element lead L2 and the third passive element lead L3, and the second capacitor among the plurality of passive elements. C2 is disposed between the third passive element lead L3 and the fifth passive element lead l5, and the varistor V1 constituting the surge protection circuit of the plurality of passive elements is the The third resistor R3 may be disposed in parallel and disposed between the fourth passive element lead L4 and the fifth passive element lead L5.

상술한 배치구조를 가지는 배터리 보호회로를 몰딩하는 등의 패키징공정을 통해 도 3에 도시된 바와 같이 패키징하여 패키지 모듈(P1)을 구성하게 된다.The package module P1 is configured by packaging as shown in FIG. 3 through a packaging process such as molding a battery protection circuit having the above-described arrangement structure.

도 3의 (a)는 본 발명의 제1실시예에 따른 배터리 보호회로의 패키지 모듈(P1)의 상부면을 나타낸 것이고, 도 3의 (b)는 패키지 모듈(P1)의 하부면을 나타낸 것이다.FIG. 3A illustrates the top surface of the package module P1 of the battery protection circuit according to the first embodiment of the present invention, and FIG. 3B illustrates the bottom surface of the package module P1. .

도 3에 도시된 바와 같이, 본 발명의 제1실시예에 따른 배터리 보호회로의 패키지 모듈(P1)은 상부면에는 상기 외부연결단자들(P+,CF,P-)이 노출되고, 하부면에는 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-)가 노출되도록 구성된다. As shown in FIG. 3, in the package module P1 of the battery protection circuit according to the first embodiment of the present invention, the external connection terminals P +, CF, and P− are exposed on an upper surface thereof, and a lower surface thereof. The first internal connection terminal B + and the second internal connection terminal B− are exposed.

여기서 패키지 모듈(P1)의 상부면에는 방열이나 기타 필요에 따라 상기 제1 내지 제3다이패드(DP1,DP2,DP3)의 하부면(상기 프로텍션 IC(120), 제1FET칩(FET1) 및 제2FET칩(FET2)이 장착된 면의 반대면)이 노출되도록 패키징될 수 있다.The upper surface of the package module P1 may have a lower surface (the protection IC 120, the first FET chip FET1, and the first surface of the first to third pads DP1, DP2, and DP3 depending on heat dissipation or other needs). The opposite side of the surface on which the 2FET chip (FET2) is mounted) may be packaged so as to be exposed.

도 3의 패키지 모듈(P1) 상태에서 도 6에 도시된 바와 같이, 상기 패키지 모듈(P1)의 상부면에 노출된, 상기 제2다이패드(DP2)의 하부면 및 상기 제3다이패드(DP3)의 하부면을 서로 연결하는 니켈(Ni) 등의 도전성 플레이트(plate)(CP)를 배치하고, 이들을 점 용접(spot welding) 하여 상기 제2다이패드(DP2)와 상기 제3다이패드(DP3)를 서로 전기적으로 연결하여 상기 제1FET칩(FET1)의 드레인과 상기 제2FET칩(FET2)의 드레인이 서로 전기적으로 연결되도록 할 수 있다. As shown in FIG. 6 in the package module P1 of FIG. 3, the bottom surface of the second die DP2 and the third pad DP3 exposed to the top surface of the package module P1. A conductive plate (CP), such as nickel (Ni), which connects the lower surfaces of the () to each other, is spot welded to the second and third third pads DP2 and DP3. ) May be electrically connected to each other so that the drain of the first FET chip FET1 and the drain of the second FET chip FET2 are electrically connected to each other.

도 4는 본 발명의 제2실시예에 따른 배터리 보호회로의 패키지 모듈의 배치구조를 나타낸 것으로, 리드프레임 구조를 가지는 경우를 도시한 것이다.4 illustrates an arrangement structure of a package module of a battery protection circuit according to a second exemplary embodiment of the present invention, and illustrates a case having a lead frame structure.

도 4의 (a)는 상기 프로텍션 IC, 두 개의 FET칩들 및 수동소자들이 배치되기 전의 리드프레임 구조를 나타낸 것이고, 도 4의 (b)는 상기 프로텍션 IC, 두 개의 FET칩들 및 수동소자들이 배치된 이후의 리드프레임 구조를 나타낸 것이다.4A illustrates a leadframe structure before the protection IC, two FET chips, and passive devices are disposed, and FIG. 4B illustrates the protection IC, two FET chips, and passive devices. After the lead frame structure is shown.

도 2와 비교하는 경우에는 상기 보호회로 영역(A3)에, 상기 제1FET영역(A34) 및 상기 제2내부연결단자영역(A4) 사이에 퓨즈영역(A35)이 더 구비되고, 상기 퓨즈영역(A35)에는 퓨즈연결용 리드(L8)가 구비되는 점에 차이가 있다. 이에 따라 와이어 연결구조도 달라질 수 있다.2, a fuse region A35 is further provided in the protection circuit region A3 between the first FET region A34 and the second internal connection terminal region A4. A35 is different in that the fuse connection lead L8 is provided. Accordingly, the wire connection structure may also vary.

도 4의 (a)에 도시된 바와 같이, 본 발명의 제2실시예에 따른 배터리 보호회로의 패키지 모듈은 제1내부연결단자영역(A1), 외부연결단자영역(A2), 보호회로영역(A3), 제2내부연결단자영역(A4)이 순차적으로 배치되는 구조를 가진다. As shown in (a) of FIG. 4, the package module of the battery protection circuit according to the second embodiment of the present invention includes a first internal connection terminal region A1, an external connection terminal region A2, and a protection circuit region ( A3), the second internal connection terminal region A4 is sequentially arranged.

상기 보호회로영역(A3)은 상기 외부연결단자영역(A2)과 상기 제2내부연결단자영역(A4)사이에 배치되는 것으로, 상기 배터리 보호회로를 구성하는 적어도 하나의 저항 및 적어도 하나의 커패시터를 포함하는 복수의 수동소자들, 프로텍션 IC(120), 제1FET칩(FET1), 제2FET칩(FET2), 배터리 팩의 과전류 억제를 위한 PTC(Positive Temperature Coefficient thermistor(resistor))소자 또는 퓨즈(fuse)가 배치되는 영역이다.The protection circuit area A3 is disposed between the external connection terminal area A2 and the second internal connection terminal area A4 and includes at least one resistor and at least one capacitor constituting the battery protection circuit. A plurality of passive elements, a protection IC 120, a first FET chip (FET1), a second FET chip (FET2), a positive temperature coefficient coefficient (PTC) device or fuse for suppressing overcurrent of the battery pack ) Is the area where it is arranged.

상기 보호회로 영역(A3)은, 상기 제2FET칩(FET2)이 배치되기 위한 제2FET영역(A31), 상기 복수의 수동소자들이 배치되는 수동소자영역(A32), 상기 프로텍션 IC가 배치되기 위한 IC영역(A33), 상기 제1FET칩(FET1)이 배치되기 위한 제1FET영역(A34), 및 상기 퓨즈영역(A35)의 순차적 배치구조를 가질 수 있다. The protection circuit area A3 may include a second FET area A31 in which the second FET chip FET2 is disposed, a passive device area A32 in which the plurality of passive devices are disposed, and an IC in which the protection IC is disposed. A region A33, a first FET region A34 for disposing the first FET chip FET1, and a fuse region A35 may have a sequential arrangement structure.

예를 들어, 상기 외부연결단자영역(A2)에서 우측으로 인접하여 상기 제2FET영역(A31), 상기 제2FET영역(A31)에 우측으로 인접하여 상기 수동소자영역(A32), 상기 수동소자영역(A32)에 우측으로 인접하여 상기 IC영역(A33), 상기 IC 영역(A33)에 우측으로 인접되고, 상기 제2내부연결단자영역(A4)에서 좌측으로 인접되도록 하여 상기 제1FET영역(A34)이 배치되고, 상기 제1FET영역(A34)에 우측으로 인접하여 상기 퓨즈영역(A35)이 배치되는 구조를 가질 수 있다. 이외에도 다양한 배치구조를 가질 수 있음은 당연하다.For example, the passive element region A32 and the passive element region adjacent to the right side of the external connection terminal region A2 to the right side of the second FET region A31 and to the right side of the second FET region A31. The first FET region A34 is adjacent to the right side of A32 to the right side of the IC region A33 and the IC region A33 and to the left side of the second internal connection terminal region A4. The fuse region A35 may be disposed adjacent to the right side of the first FET region A34. Naturally, it can have various arrangements.

상기 제1내부연결단자영역(A1) 및 상기 제2외부단자영역(A4)은 상기 패키지 모듈의 양쪽가장자리부분에 각각 구비되며, 베어 셀이 내장된 배터리 캔과 연결되는 제1내부연결단자로서 기능하는 제1내부연결단자용 리드(B+)와 제2내부연결단자로서 기능하는 제2내부연결단자용 리드(B-)가 각각 배치된다.The first internal connection terminal region A1 and the second external terminal region A4 are provided at both edge portions of the package module, respectively, and function as first internal connection terminals connected to a battery can having a bare cell embedded therein. The first internal connection terminal lead B + and the second internal connection terminal lead B- functioning as the second internal connection terminal are respectively disposed.

상기 외부연결단자영역(A2)은 상기 제1내부연결단자영역(A1)에 인접되며, 복수의 외부연결단자들로서 기능하는 복수의 외부연결단자용 리드들인 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)가 각각 순차적으로 배치된다. 예를 들어 좌에서 우로 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)가 각각 순차적으로 배치될 수 있다. 이외에도 상기 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)의 배치순서는 다양하게 달라질 수 있다. The external connection terminal region A2 is adjacent to the first internal connection terminal region A1, and leads for first to third external connection terminals that are leads for a plurality of external connection terminals functioning as a plurality of external connection terminals. P +, CF, P-) are arranged sequentially. For example, the leads P +, CF, and P- for the first to third external connection terminals may be sequentially disposed from the left to the right. In addition, the arrangement order of the leads P +, CF, P- for the first to third external connection terminals may vary.

여기서 제1외부연결단자용 리드(P+)와 상기 제1내부연결단자용 리드(B+)는 서로 연결되어 있다. 즉 상기 제1내부연결단자용 리드(B+)는 상기 제1외부연결단자용 리드(P+)에서 연장되어 구성되거나, 상기 제1외부연결단자용 리드(P+)가 상기 제1내부연결단자용 리드(B+)에서 연장되어 구성될 수 있다.The lead P + for the first external connection terminal and the lead B + for the first internal connection terminal are connected to each other. That is, the lead B + for the first internal connection terminal is configured to extend from the lead P + for the first external connection terminal, or the lead P + for the first external connection terminal is the lead for the first internal connection terminal. It can be configured to extend from (B +).

상기 IC영역(A33)은 상기 프로텍션(protection) IC(120)가 배치되기 위한 영역으로 상기 프로텍션(protection) IC(120)가 배치되기 위한 제1다이패드(DP1)가 배치될 수 있다. 상기 프로텍션 IC(120)는 IC의 상부면에 외부연결을 위한 단자들(VDD,VSS,DO,CO,V-)이 배치되어 있다.The IC region A33 is a region in which the protection IC 120 is disposed, and a first die DP1 in which the protection IC 120 is disposed may be disposed. The protection IC 120 has terminals VDD, VSS, DO, CO, and V- for external connection on the upper surface of the IC.

상기 제1FET영역(A34)은 상기 제1FET칩(FET1)이 장착 배치되기 위한 영역으로 상기 제1FET칩(FET1)이 장착 배치되기 위한 제2다이패드(DP2)가 배치될 수 있다. 상기 제1FET칩(FET1)은 게이트단자(G1) 및 소오스 단자(S1)를 상기 제1FET칩(FET1)의 상부면에 구비하는 구조를 가지고, 드레인 단자(D1)가 하부면에 구비되는 구조를 가질 수 있으며, 상기 제2다이패드(DP2)에 장착시 상기 제2다이패드(DP2)와 상기 드레인단자(D1)가 전기적으로 연결되도록 배치될 수 있다.The first FET region A34 is a region in which the first FET chip FET1 is mounted, and a second die pad DP2 for mounting the first FET chip FET1 may be disposed. The first FET chip FET1 has a structure in which a gate terminal G1 and a source terminal S1 are provided on an upper surface of the first FET chip FET1, and a drain terminal D1 is provided on a lower surface of the first FET chip FET1. When mounted on the second die pad DP2, the second die pad DP2 and the drain terminal D1 may be electrically connected to each other.

상기 제2FET영역(A31)은 상기 제2FET칩(FET2)이 장착 배치되기 위한 영역으로 상기 제2FET칩(FET2)이 장착 배치되기 위한 제3다이패드(DP3)가 배치될 수 있다. 상기 제2FET칩(FET2)은 게이트단자(G2) 및 소오스 단자(S2)를 상기 제2FET칩(FET2)의 상부면에 구비하는 구조를 가지고, 상기 제2FET칩(FET2)의 드레인 단자(D2)가 하부면에 구비되는 구조를 가질 수 있으며, 상기 제3다이패드(DP3)에 장착시 상기 제3다이패드(DP3)와 상기 제2FET칩(FET2)의 드레인단자(D2)가 전기적으로 연결되도록 배치될 수 있다.The second FET region A31 is a region in which the second FET chip FET2 is mounted, and a third die pad DP3 for mounting the second FET chip FET2 may be disposed. The second FET chip FET2 has a structure in which a gate terminal G2 and a source terminal S2 are provided on an upper surface of the second FET chip FET2, and the drain terminal D2 of the second FET chip FET2. May have a structure provided on a lower surface thereof, and when the third die DP3 and the drain terminal D2 of the second FET chip FET2 are electrically connected to the third die DP3. Can be deployed.

상기 제1다이패드 내지 제3다이패드(DP1,DP2,DP3)는 후속공정의 패키징시 외부로 노출되도록 하여 외부연결단자로서 기능하도록 할 수도 있으며, 방열특성을 개선하도록 할 수 있다. The first to third pads DP1, DP2, and DP3 may be exposed to the outside during packaging in a subsequent process to function as an external connection terminal and to improve heat dissipation characteristics.

특히 상기 제2다이패드(DP2) 및 상기 제3다이패드(DP3)는 패키징 전 또는 패키징 이후에 도전성 플레이트를 통해 전기적으로 서로 연결되어 상기 제1FET칩(FET1) 및 상기 제2FET칩(FET2)이 공통드레인 구조를 가지게 된다. 이는 본 발명의 제1실시예의 경우에 도 6을 통해 설명한 바와 동일한 방법으로 수행될 수 있다.In particular, the second pad DP2 and the third pad DP3 are electrically connected to each other through a conductive plate before or after packaging, so that the first FET chip FET1 and the second FET chip FET2 are connected to each other. It has a common drain structure. This may be performed in the same manner as described with reference to FIG. 6 in the case of the first embodiment of the present invention.

상기 수동소자영역(A32)은 상기 배터리 보호회로를 구성하는 복수의 수동소자들(R1,R2,R3,C1,C2,V1)이 배치되기 위한 것으로, 복수의 도전성 라인들로 구성된 제1 내지 제7 수동소자용 리드(L1,L2,L3,L4,L5,L6,L7)가 배치된다.The passive element region A32 is for arranging a plurality of passive elements R1, R2, R3, C1, C2, and V1 constituting the battery protection circuit. 7 Passive element leads L1, L2, L3, L4, L5, L6, L7 are arranged.

제1 내지 제3수동소자용 리드(L1,L2,L3) 및 제7수동소자용 리드(L7)는 상기 수동소자영역(A32)의 상부쪽에 배치되는 배치구조를 가질 수 있고, 제4 내지 제6수동소자용 리드(L4,L5,L6)는 상기 수동소자영역(A32)의 하부쪽에 배치되는 구조를 가질 수 있다.The first to third passive element leads L1, L2 and L3 and the seventh passive element lead L7 may have an arrangement structure disposed on the upper side of the passive element region A32. The six passive element leads L4, L5, and L6 may have a structure disposed below the passive element region A32.

제1수동소자용 리드(L1)는 상기 제2FET영역(A31)에 인접된 수동소자영역(A32)의 상부영역에 일정크기로 배치되고, 제2수동소자용 리드(L2)는 상기 제1수동소자용 리드(L1)에 인접하여 일정크기로 배치된다. 제3수동소자용 리드(L3)는 상기 IC영역(A33)에 인접된 수동소자영역(A32)의 상부영역에 상기 제2수동소자용 리드(L2)에 인접하여 일정크기로 배치된다. 상기 제3수동소자용 리드(L3)는 꺽임구조로 배치될 수 있다. 그리고 상기 제7수동소자용 리드(L7)는 상기 제2수동소자용 리드(L2)와 상기 제3수동소자용 리드(L3) 사이에 배치될 수 있다.The first passive element lead L1 is disposed at a predetermined size in an upper region of the passive element region A32 adjacent to the second FET region A31, and the second passive element lead L2 is formed in the first passive element region. It is arranged in a predetermined size adjacent to the element lead L1. The third passive element lead L3 is disposed in a predetermined size adjacent to the second passive element lead L2 in an upper region of the passive element region A32 adjacent to the IC region A33. The third passive element lead L3 may be arranged in a bent structure. The seventh passive element lead L7 may be disposed between the second passive element lead L2 and the third passive element lead L3.

제4수동소자용 리드(L4)는 상기 제2FET영역(A31)에 인접된 수동소자영역(A32)의 하부영역에 일정크기로 배치되고, 제5수동소자용 리드(L5)와 제6수동소자용 리드(L6)는 상기 제5수동소자용 리드(L5)가 상기 제6수동소자용 리드(L6)를 둘러싸는 형태로 상기 제4수동소자용 리드(L1)와 인접되고 상기 제4수동소자용 리드(L1)와 상기 IC영역(A33) 사이에 배치된다. The fourth passive element lead L4 is disposed at a predetermined size in the lower region of the passive element region A32 adjacent to the second FET region A31, and the fifth passive element lead L5 and the sixth passive element are formed. The lead L6 has a form in which the fifth passive element lead L5 surrounds the sixth passive element lead L6 and is adjacent to the fourth passive element lead L1 and the fourth passive element. It is arranged between the lead L1 and the IC region A33.

상기 퓨즈영역(A35)에는 상기 퓨즈연결용 리드(L8)가 구비된다.The fuse region A35 includes the fuse connection lead L8.

도 4의 (b)에 도시된 바와 같이, 도 4의 (a)의 배치영역에 복수의 수동소자들(R1,R2,R3,C1,C2,V1), 제1FET칩(FET1), 제2FET칩(FET2) 및 상기 프로텍션 IC(120)가 배치되고, 와이어 본딩 등을 통해 도 1에 도시된 등가회로를 구성하게 된다. 이외에 PTC 또는 퓨즈가 배치된다.As shown in FIG. 4B, a plurality of passive elements R1, R2, R3, C1, C2, V1, a first FET chip FET1, and a second FET are disposed in the arrangement region of FIG. 4A. The chip FET2 and the protection IC 120 are disposed to form the equivalent circuit shown in FIG. 1 through wire bonding or the like. In addition, a PTC or fuse is disposed.

우선 상기 IC영역(A33)의 상기 제1다이패드(DP1) 상에 상기 프로텍션 IC(120), 상기 제1FET영역(A34)의 제2다이패드(DP2) 상에 상기 제1FET칩(FET1), 및 상기 제2FET영역(A31)의 제3다이패드(DP3) 상에 상기 제2FET칩(FET2)을 장착 배치한다. First, the protection IC 120 on the first pad DP1 of the IC region A33, the first FET chip FET1 on the second pad DP2 of the first FET region A34, and the like. And mounting the second FET chip FET2 on the third die pad DP3 of the second FET region A31.

그리고, 상기 프로텍션 IC(120)의 방전차단신호 출력단자(DO)는 상기 제1FET칩(FET1)의 게이트 단자(G1)와 와이어 본딩을 통해 전기적으로 연결하고, 상기 프로텍션 IC(120)의 충전차단신호 출력단자(CO)는 제7수동소자용 리드(L7)와 와이어 본딩을 통해 전기적으로 연결되도록 한다.In addition, the discharge blocking signal output terminal DO of the protection IC 120 is electrically connected to the gate terminal G1 of the first FET chip FET1 through wire bonding, and the charge blocking of the protection IC 120 is performed. The signal output terminal CO is electrically connected to the seventh passive element lead L7 through wire bonding.

상기 프로텍션 IC(120)의 기준전압단자(VSS)는 상기 제1FET칩(FET1)의 소오스단자(S1)와 와이어 본딩을 통해 전기적으로 연결하고, 상기 프로텍션 IC(120)의 전압인가 단자(VDD)는 제2수동소자용 리드(L2)와 와이어 본딩을 통해 전기적으로 연결되도록 한다. 상기 프로텍션 IC(120)에서 충방전 상태를 감지하기 위한 감지단자(V-)는 제6수동소자용 리드(L6)와 와이어 본딩을 통해 전기적으로 연결되도록 한다.The reference voltage terminal VSS of the protection IC 120 is electrically connected to the source terminal S1 of the first FET chip FET1 through wire bonding, and the voltage applying terminal VDD of the protection IC 120 is connected. Is electrically connected to the second passive element lead L2 through wire bonding. The detection terminal V− for detecting the charge / discharge state of the protection IC 120 is electrically connected to the sixth passive element lead L6 through wire bonding.

그리고, 상기 제1수동소자용 리드(L1)는 상기 제1외부연결단자용 리드(P+)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2수동소자용 리드(L2)는 상기 프로텍션 IC(120)의 전압인가 단자(VDD)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제3수동소자용 리드(L3)는 상기 제1FET칩(FET1)의 소오스단자(S1)와 와이어 본딩을 통해 전기적으로 연결된다. In addition, the first passive element lead L1 is electrically connected to the first external connection terminal lead P + through wire bonding, and the second passive element lead L2 is connected to the protection IC 120. Is electrically connected to the voltage applying terminal (VDD) through wire bonding, and the third passive element lead L3 is electrically connected to the source terminal S1 of the first FET chip FET1 through wire bonding. do.

상기 제4수동소자용 리드(L4)는 제2외부연결단자용 리드(CF)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제5수동소자용 리드(L5)는 상기 제2FET칩(FET2)의 소오스단자(S2)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제6수동소자용 리드는 상기 프로텍션 IC(120)에서 충방전 상태를 감지하기 위한 감지단자(V-)와 와이어 본딩을 통해 전기적으로 연결된다.The fourth passive element lead L4 is electrically connected to the second external connection terminal lead CF through wire bonding, and the fifth passive element lead L5 is connected to the second FET chip FET2. The sixth passive element lead is electrically connected to a source terminal S2 through wire bonding, and the sixth passive element lead is electrically connected to a sensing terminal V- for detecting a charge / discharge state by the protection IC 120. Connected.

그리고, 상기 제1FET칩(FET1)의 소오스 단자(S1)는 상기 프로텍션 IC(120)의 기준전압단자(VSS), 상기 제3수동소자용 리드(L3), 및 상기 퓨즈연결용 리드(L8)와 각각 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2FET칩(FET2)의 소오스 단자(S2)는 상기 제5수동소자용 리드(L5) 및 상기 제3외부연결단자용 리드(P-)와 와이어 본딩을 통해 전기적으로 연결될 수 있다.The source terminal S1 of the first FET chip FET1 includes a reference voltage terminal VSS of the protection IC 120, a lead L3 for the third passive element, and a lead L8 for fuse connection. Are electrically connected to each other through wire bonding, and the source terminal S2 of the second FET chip FET2 is connected to the lead L5 for the fifth passive element and the lead P- for the third external connection terminal. It can be electrically connected via bonding.

또한, 상기 제2FET칩(FET2)의 게이트 단자(G2)는 상기 제7수동소자용 리드(L7)와 와이어 본딩을 통해 전기적으로 연결될 수 있다.In addition, the gate terminal G2 of the second FET chip FET2 may be electrically connected to the seventh passive element lead L7 through wire bonding.

상기 복수의 수동소자들 중 제1저항(R1)은 상기 제1수동소자용 리드(L1)와 상기 제2수동소자용 리드(L2) 사이에 배치되고, 상기 복수의 수동소자들 중 제2저항(R2)은 상기 제5수동소자용 리드(L5)와 상기 제6수동소자용 리드(L6) 사이에 배치되고, 상기 복수의 수동소자들 중 서지보호회로를 구성하는 제3저항(R3)은 상기 제4수동소자용 리드(L4)와 상기 제5수동소자용 리드(L5) 사이에 배치될 수 있다.A first resistor R1 of the plurality of passive elements is disposed between the first passive element lead L1 and the second passive element lead L2 and a second resistor of the plurality of passive elements is included. R2 is disposed between the fifth passive element lead L5 and the sixth passive element lead L6, and the third resistor R3 constituting a surge protection circuit among the plurality of passive elements is The lead L4 for the fourth passive element and the lead L5 for the fifth passive element may be disposed.

상기 복수의 수동소자들 중 제1커패시터(C1)는 상기 제2수동소자용 리드(L2)와 상기 제3수동소자용 리드(L3) 사이에 배치되고, 상기 복수의 수동소자들 중 제2커패시터(C2)는 상기 제3수동소자용 리드(L3)와 상기 제5수동소자용 리드(l5) 사이에 배치되고, 상기 복수의 수동소자들 중 상기 서지보호회로를 구성하는 배리스터(V1)는 상기 제3저항(R3)과 병렬로 구성되어 상기 제4수동소자용 리드(L4)와 상기 제5수동소자용 리드(L5) 사이에 배치될 수 있다.The first capacitor C1 of the plurality of passive elements is disposed between the second passive element lead L2 and the third passive element lead L3, and the second capacitor among the plurality of passive elements. C2 is disposed between the third passive element lead L3 and the fifth passive element lead l5, and the varistor V1 constituting the surge protection circuit of the plurality of passive elements is the The third resistor R3 may be disposed in parallel and disposed between the fourth passive element lead L4 and the fifth passive element lead L5.

배터리 팩의 과전류 억제를 위한 PTC(Positive Temperature Coefficient thermistor(resistor))소자 또는 퓨즈(fuse)(f)는 상기 퓨즈연결용 리드(L8)와 상기 제2내부연결단자용 리드(B-) 사이에 배치될 수 있다.A PTC (Positive Temperature Coefficient Thermistor) element or a fuse (f) for suppressing overcurrent of a battery pack is disposed between the fuse connection lead L8 and the second internal connection terminal lead B-. Can be deployed.

상술한 배치구조를 가지는 배터리 보호회로를 몰딩하는 등의 패키징공정을 통해 도 5에 도시된 바와 같이 패키징하여 패키지 모듈(P2)을 구성하게 된다.The package module P2 is configured by packaging as illustrated in FIG. 5 through a packaging process such as molding a battery protection circuit having the above-described arrangement structure.

도 5의 (a)는 본 발명의 제2실시예에 따른 배터리 보호회로의 패키지 모듈(P2)의 상부면을 나타낸 것이고, 도 5의 (b)는 패키지 모듈(P2)의 하부면을 나타낸 것이다.FIG. 5A illustrates the top surface of the package module P2 of the battery protection circuit according to the second embodiment of the present invention, and FIG. 5B illustrates the bottom surface of the package module P2. .

도 5에 도시된 바와 같이, 본 발명의 제2실시예에 따른 배터리 보호회로의 패키지 모듈(P2)은 상부면에는 상기 외부연결단자들(P+,CF,P-)이 노출되고, 하부면에는 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-)가 노출되도록 구성된다. As shown in FIG. 5, in the package module P2 of the battery protection circuit according to the second embodiment of the present invention, the external connection terminals P +, CF, and P− are exposed on the upper surface thereof, and on the lower surface thereof. The first internal connection terminal B + and the second internal connection terminal B− are exposed.

여기서 패키지 모듈(P2)의 상부면에는 방열이나 기타 필요에 따라 상기 제1 내지 제3다이패드(DP1,DP2,DP3)의 하부면(상기 프로텍션 IC(120), 제1FET칩(FET1) 및 제2FET칩(FET2)이 장착된 면의 반대면)이 노출되도록 패키징될 수 있다.The upper surface of the package module P2 may have a lower surface (the protection IC 120, the first FET chip FET1, and the first surface of the first to third pads DP1, DP2, and DP3 depending on heat dissipation or other needs). The opposite side of the surface on which the 2FET chip (FET2) is mounted) may be packaged so as to be exposed.

도 5의 패키지 모듈(P1) 상태에서 도 6에 도시된 바와 같이, 상기 패키지 모듈(P2)의 상부면에 노출된, 상기 제2다이패드(DP2)의 하부면 및 상기 제3다이패드(DP3)의 하부면을 서로 연결하는 니켈(Ni) 등의 도전성 플레이트(plate)(CP)를 배치하고, 이들을 점 용접(spot welding) 하여 상기 제2다이패드(DP2)와 상기 제3다이패드(DP3)를 서로 전기적으로 연결하여 상기 제1FET칩(FET1)의 드레인과 상기 제2FET칩(FET2)의 드레인이 서로 전기적으로 연결되도록 할 수 있다. As shown in FIG. 6 in the package module P1 of FIG. 5, the bottom surface of the second die DP2 and the third pad DP3 exposed to the top surface of the package module P2. A conductive plate (CP), such as nickel (Ni), which connects the lower surfaces of the () to each other, is spot welded to the second and third third pads DP2 and DP3. ) May be electrically connected to each other so that the drain of the first FET chip FET1 and the drain of the second FET chip FET2 are electrically connected to each other.

도 7은 본 발명의 제1실시예 또는 제2실시예에 따른 배터리 보호회로의 패키지 모듈(P1, P2)을 배터리 팩에 장착하는 과정을 나타낸 도면이다.FIG. 7 is a diagram illustrating a process of mounting the package modules P1 and P2 of the battery protection circuit according to the first or second embodiment of the present invention to a battery pack.

도 7에 도시된 바와 같이, 배터리 보호회로의 패키지 모듈(P1, P2)은 베어셀이 내장된 배터리 캔(VC)의 상부면과 상부케이스(VP) 사이에 삽입되어 도 8에 도시된 바와 같은 배터리 팩을 구성하게 된다.As shown in FIG. 7, the package modules P1 and P2 of the battery protection circuit are inserted between the upper surface of the battery can VC having the bare cells and the upper case VP, as shown in FIG. 8. The battery pack will be configured.

상기 배터리 캔(VC)의 상부면에는 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-)가 연결되기 위한 단자들이 외부에 노출되어 있고, 도 6에서 설명한 바와 같은 점(Spot) 용접방법으로 상기 패키지 모듈(P1,P2)과 결합될 수 있다. Terminals for connecting the first internal connection terminal B + and the second internal connection terminal B− are exposed to the outside on an upper surface of the battery can VC, and as described with reference to FIG. Spot) can be combined with the package module (P1, P2) by the welding method.

상기 상부케이스(VP)는 플라스틱 재질로 상기 외부연결단자들(P+,CF,P-)이 노출될 수 있도록 대응되는 부분이 관통되어 있다. 즉 관통홀이 형성되어 있다. The upper case VP is made of a plastic material and has a corresponding portion therethrough to expose the external connection terminals P +, CF, and P-. That is, the through hole is formed.

이와 달리, 상기 패키지 모듈(P1,P2)을 상기 배터리 캔(VC)와 결합되는 상부케이스 구조로 형성하는 것도 가능하다. 예를 들어, 하부면에는 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-)가 상기 배터리 캔(VC)의 외부에 노출된 단자들과 접촉하도록 결합되고, 상부면은 상기 복수의 외부연결단자들(P+,CF,P-)을 외부에 노출시키는 구조의 배터리 캔 상부케이스 구조를 가질 수도 있다. Alternatively, the package modules P1 and P2 may be formed in an upper case structure coupled to the battery can VC. For example, the first internal connection terminal B + and the second internal connection terminal B− are coupled to a lower surface of the lower surface to contact terminals exposed to the outside of the battery can VC, and the upper surface of the first internal connection terminal B +. It may have a battery can upper case structure of the structure for exposing the plurality of external connection terminals (P +, CF, P-) to the outside.

도 9는 본 발명의 제3실시예에 따른 배터리 보호회로의 패키지 모듈의 배치구조를 나타낸 것으로, PCB 기판, 세라믹 기판, 플라스틱 기판 등의 베이스 기판(100)에 제1내부연결단자영역(A1), 외부연결단자영역(A2), 보호회로영역(A3), 제2내부연결단자영역(A4)을 배치한 경우를 도시한 것이다.FIG. 9 illustrates an arrangement structure of a package module of a battery protection circuit according to a third embodiment of the present invention, wherein the first internal connection terminal region A1 is connected to a base substrate 100 such as a PCB substrate, a ceramic substrate, and a plastic substrate. 3 illustrates a case where the external connection terminal area A2, the protection circuit area A3, and the second internal connection terminal area A4 are disposed.

도 9의 (a)는 상기 프로텍션 IC(120), 제1FET칩(FET1), 제2FET칩(FET2), 및 수동소자들이 배치되기 전의 기판 구조를 나타낸 것이고, 도 9의 (b)는 상기 프로텍션 IC(120), 제1FET칩(FET1), 제2FET칩(FET2), 및 복수의 수동소자들이 배치된 이후의 기판 구조를 나타낸 것이다.FIG. 9A illustrates a substrate structure before the protection IC 120, the first FET chip FET1, the second FET chip FET2, and the passive devices are arranged, and FIG. 9B illustrates the protection. The substrate structure after the IC 120, the first FET chip FET1, the second FET chip FET2, and the plurality of passive elements are arranged.

도 9의 (a)에 도시된 바와 같이, 본 발명의 제3실시예에 따른 배터리 보호회로의 패키지 모듈은 제1내부연결단자영역(A1), 외부연결단자영역(A2), 보호회로영역(A3), 제2내부연결단자영역(A4)이 순차적으로 배치되는 구조를 가진다. 상기 보호회로영역(A3)은 상기 외부연결단자영역(A2)과 상기 제2내부연결단자영역(A4)사이에 배치되는 것이다. As shown in FIG. 9A, the package module of the battery protection circuit according to the third embodiment of the present invention includes a first internal connection terminal region A1, an external connection terminal region A2, and a protection circuit region ( A3), the second internal connection terminal region A4 is sequentially arranged. The protection circuit area A3 is disposed between the external connection terminal area A2 and the second internal connection terminal area A4.

상기 제1내부연결단자영역(A1) 및 상기 제2외부단자영역(A4)은 상기 패키지 모듈의 양쪽가장자리부분에 각각 구비되며, 베어 셀이 내장된 배터리 캔과 연결되는 제1내부연결단자(B+)와 제2내부연결단자(B-)가 패턴형성을 통해 각각 배치된다.The first internal connection terminal region A1 and the second external terminal region A4 are respectively provided at both edge portions of the package module, and the first internal connection terminal B + connected to a battery can having a bare cell embedded therein. ) And the second internal connection terminal B- are disposed through pattern formation, respectively.

상기 외부연결단자영역(A2)은 상기 제1내부연결단자영역(A1)에 인접되며, 복수의 외부연결단자들인 제1 내지 제3 외부연결단자(P+,CF,P-)가 각각 순차적으로 패턴 형성되어 배치된다. 상기 제1 내지 제3 외부연결단자(P+,CF,P-)의 배치순서는 다양하게 달라질 수 있다. 여기서 제1외부연결단자(P+)와 상기 제1내부연결단자(B+)는 서로 연결되어 있다. 즉 상기 제1내부연결단자(B+)는 상기 제1외부연결단자(P+)에서 연장되어 구성되거나, 상기 제1외부연결단자(P+)가 상기 제1내부연결단자(B+)에서 연장되어 구성될 수 있다.The external connection terminal region A2 is adjacent to the first internal connection terminal region A1, and the first to third external connection terminals P +, CF, and P-, which are a plurality of external connection terminals, are sequentially patterned. Formed and placed. The arrangement order of the first to third external connection terminals P +, CF, and P- may vary. Here, the first external connection terminal P + and the first internal connection terminal B + are connected to each other. That is, the first internal connection terminal B + is configured to extend from the first external connection terminal P +, or the first external connection terminal P + is configured to extend from the first internal connection terminal B +. Can be.

상기 보호회로영역(A3)은, 적어도 하나의 저항 및 적어도 하나의 커패시터를 포함하는 상기 복수의 수동소자들이 배치되기 위한 수동소자영역(A32), 상기 제2FET칩(FET2)이 배치되기 위한 제2FET영역(A31), 상기 프로텍션(protection) IC가 배치되기 위한 IC영역(A33), 상기 제1FET 칩(FET1)이 배치되기 위한 제1FET영역(A34)의 순차적 배치구조를 가질 수 있다. The protection circuit region A3 may include a passive element region A32 for disposing the plurality of passive elements including at least one resistor and at least one capacitor, and a second FET for disposing the second FET chip FET2. A region A31, an IC region A33 for arranging the protection IC, and a first FET region A34 for arranging the first FET chip FET1 may be sequentially arranged.

여기서 상기 제1FET영역 (A34)및 상기 제2FET 영역(A31)은 상기 IC영역(A33)을 중앙에 두고 상기 IC 영역(A33)을 감싸는 형태로 서로 연결되는 배치구조를 가질 수 있다. 다시 말해, 상기 제1FET영역 (A34)및 상기 제2FET 영역(A31)은 중앙부분이 비어있는 사각의 도넛형상을 가지고 중앙부분을 기준으로 서로 대칭되도록 상기 제1FET 칩(FET1) 및 상기 제2FET칩(FET2)이 배치될 수 있고, 상기 중앙부분에 상기 IC 영역(A33)이 배치될 수 있다.The first FET region A34 and the second FET region A31 may have an arrangement structure in which the IC region A33 is centered and connected to each other so as to surround the IC region A33. In other words, the first FET region A34 and the second FET region A31 have a square donut shape with an empty central portion and are symmetrical with each other with respect to the central portion. (FET2) may be disposed, and the IC region A33 may be disposed at the center portion.

예를 들어, 상기 제1FET영역(A34) 및 상기 제2FET 영역(A31)에는 상기 IC영역(A33)을 중앙에 두고 상기 IC영역(A33)을 감싸는 구조를 가지는 도넛형상의 하나의 도전성 패드(P1)가 패턴형성되어 배치되거나 상기 IC 영역(A33)을 사이에 두고 서로 대칭되며 전기적으로 서로 연결되는 두 개의 도전성패드가 서로 연결되어 도넛형상을 가지도록 배치되는 구조를 가질 수 있다. 도 9에서는 도넛형상의 하나의 도전성 패드(P1)를 가지는 경우를 나타내었으며, 이하에서는 하나의 도전성 패드를 가지는 경우만을 설명하기로 한다.For example, a donut-shaped conductive pad P1 having a structure surrounding the IC region A33 with the IC region A33 at the center in the first FET region A34 and the second FET region A31. ) May have a structure in which two conductive pads symmetrically arranged and electrically connected to each other with the IC region A33 interposed therebetween are connected to each other to have a donut shape. In FIG. 9, a case of having a donut-shaped conductive pad P1 is described, and only a case of having one conductive pad will be described below.

또한 상기 IC영역(A33)에는 프로텍션 IC 장착을 위한 패드(P2)가 패턴 형성될 수 있다.In addition, a pad P2 for mounting a protection IC may be formed in the IC region A33.

상기 보호회로 영역(A3)에는, 상기 제1FET영역(A34) 및 상기 제2내부연결단자영역(A4)에 인접되며, PTC(Positive Temperature Coefficient thermistor(resistor))소자 또는 퓨즈(fuse)의 연결을 위한 퓨즈영역(A35)이 더 구비되어 배치될 수 있다. 상기 퓨즈영역(A35)에는 퓨즈연결용 도전성 라인(FR)이 배치될 수 있다.The protection circuit region A3 is adjacent to the first FET region A34 and the second internal connection terminal region A4 and connects a PTC (Positive Temperature Coefficient Thermistor) element or a fuse. The fuse area A35 may be further provided and disposed. The fuse line A35 may have a conductive line FR connected to the fuse.

상기 수동소자영역(A32)은 상기 배터리 보호회로를 구성하는 복수의 수동소자들(R1,R2,R3,C1,C2,V1)이 배치되기 위한 것으로, 복수의 도전성 라인들(CR1,CR2,CR3,CR4,CR5,CR6)이 패턴 형성되어 적절히 배치된다.The passive element area A32 is for arranging a plurality of passive elements R1, R2, R3, C1, C2, and V1 constituting the battery protection circuit, and the plurality of conductive lines CR1, CR2, and CR3. , CR4, CR5, CR6) are patterned and appropriately arranged.

상기 복수의 도전성 라인들(CR1,CR2,CR3,CR4,CR5,CR6) 중 제1도전성 라인(CR1)은 상기 외부연결단자영역(A2)에 인접된 수동소자영역(A32)에 일정크기로 배치되고 상기 외부연결단자영역(A2)까지 연장되어 상기 제1외부연결단자(P+)와 전기적으로 연결되도록 배치된다. A first conductive line CR1 of the plurality of conductive lines CR1, CR2, CR3, CR4, CR5, and CR6 is disposed in a predetermined size in the passive element region A32 adjacent to the external connection terminal region A2. And extends to the external connection terminal area A2 to be electrically connected to the first external connection terminal P +.

상기 복수의 도전성 라인들(CR1,CR2,CR3,CR4,CR5,CR6) 중 제2도전성 라인(CR2)은 상기 수동소자영역(A32)에 일정크기로 배치되고 상기 제2FET영역(A31), 상기 IC영역(A33), 및 상기 제1FET영역(A34)을 거쳐 상기 퓨즈영역(A35)까지 연장 배치될 수 있으며, 상기 퓨즈영역(A35)에 형성되어 있는 퓨즈연결용 도전성 라인(FR)과 전기적으로 연결된다. 상기 제2도전성 라인(CR2) 상기 제2FET영역(A31), 상기 IC영역(A33), 및 상기 제1FET영역(A34)과는 절연되면서 상기 제2FET영역(A31), 상기 IC영역(A33), 및 상기 제1FET영역(A34)의 주변까지 연장 배치되도록 할 수 있다. The second conductive line CR2 of the plurality of conductive lines CR1, CR2, CR3, CR4, CR5, and CR6 is disposed in the passive element region A32 to have a predetermined size, and the second FET region A31 and the It may be disposed to extend through the IC region A33 and the first FET region A34 to the fuse region A35, and may be electrically connected to a conductive line FR connected to the fuse formed in the fuse region A35. Connected. The second conductive line CR2 is insulated from the second FET region A31, the IC region A33, and the first FET region A34 while being insulated from the second FET region A31, the IC region A33, And extending to the periphery of the first FET region A34.

그리고 상기 퓨즈영역(A35)이 배치되지 않은 경우에는 상기 제2도전성 라인(CR2)은 상기 제2내부연결단자영역(A4)까지 연장배치되어 상기 제2외부연결단자(B-)와 전기적 연결구조를 가질 수 있다. When the fuse area A35 is not disposed, the second conductive line CR2 extends to the second internal connection terminal area A4 and is electrically connected to the second external connection terminal B-. It can have

상기 복수의 도전성 라인들(CR1,CR2,CR3,CR4,CR5,CR6) 중 제3도전성 라인(CR3)은 상기 수동소자영역(A32)에 일정크기로 배치되고 상기 제2FET영역(A31), 상기 IC영역(A33), 및 상기 제1FET영역(A34)까지 연장배치될 수 있다. A third conductive line CR3 of the plurality of conductive lines CR1, CR2, CR3, CR4, CR5, and CR6 is disposed in the passive element region A32 to have a predetermined size, and the second FET region A31 and the It may be extended to the IC region A33 and the first FET region A34.

상기 제3도전성 라인(CR3)은 상기 제2FET영역(A31), 상기 IC영역(A33), 및 상기 제1FET영역(A34)과는 절연되면서 상기 제2FET영역(A31), 상기 IC영역(A33), 및 상기 제1FET영역(A34)의 아랫면에 매몰되어 중첩되도록 배치되어 단자연결영역이 상기 IC영역(A33)에 인접되도록 배치될 수 있다. 또한 상기 제3도전성 라인(CR3)은 다른 도전성 라인들(CR1,CR2,CR4,CR5,CR6)과 서로 절연되면서 중첩 배치될 수 있다. The third conductive line CR3 is insulated from the second FET region A31, the IC region A33, and the first FET region A34 while being insulated from the second FET region A31 and the IC region A33. And buried in the lower surface of the first FET region A34 so as to overlap each other, and the terminal connection region may be disposed adjacent to the IC region A33. In addition, the third conductive line CR3 may be disposed to be insulated from and overlap with other conductive lines CR1, CR2, CR4, CR5, and CR6.

이는 상기 프로텍션 IC(120)에서 충전전압 및 방전전압이 인가되는 전압인가단자(VDD)와의 와이어 본딩 등의 전기적 연결을 용이하게 하기 위함이다.This is to facilitate electrical connection such as wire bonding with the voltage applying terminal VDD to which the charge voltage and the discharge voltage are applied in the protection IC 120.

제4도전성 라인(CR4)은 상기 외부연결단자영역(A2)에 인접된 수동소자영역(A32)에 일정크기로 배치되고 상기 외부연결단자영역(A2)까지 연장되어 상기 제2외부연결단자(CF)와 전기적으로 연결되도록 배치된다. The fourth conductive line CR4 is disposed in a predetermined size in the passive element region A32 adjacent to the external connection terminal region A2 and extends to the external connection terminal region A2 to extend the second external connection terminal CF. ) Is arranged to be electrically connected.

제5도전성 라인(CR5)은 상기 수동소자영역(A32)에 일정크기로 배치되고 상기 외부연결단자영역(A2)까지 연장되어 상기 제3외부연결단자(P-)와 전기적으로 연결되도록 배치된다. 그리고 상기 제5도전성 라인(CR5)은 상기 제2FET영역(A31)에 인접되는 부분까지 연장 배치될 수 있다. 이는 상기 제2FET칩(FET2)의 소오스 단자와 와이어 본딩 등을 용이하게 하기 위함이다.The fifth conductive line CR5 is disposed to have a predetermined size in the passive element region A32 and extends to the external connection terminal region A2 to be electrically connected to the third external connection terminal P-. The fifth conductive line CR5 may extend to a portion adjacent to the second FET region A31. This is to facilitate bonding of the source terminal and the wire of the second FET chip FET2.

제6도전성 라인(CR6)은 상기 수동소자영역(A32)에 일정크기로 배치되고 상기 제2FET영역(A31), 상기 IC영역(A33), 및 상기 제1FET영역(A34)에 인접되도록 연장 배치될 수 있다. 이는 상기 프로텍션 IC(120)의 감지단자(V-)와의 와이어 본딩 등의 전기적 연결을 용이하게 하기 위함이다.The sixth conductive line CR6 is disposed to have a predetermined size in the passive element region A32 and extends to be adjacent to the second FET region A31, the IC region A33, and the first FET region A34. Can be. This is to facilitate the electrical connection such as wire bonding with the sensing terminal (V-) of the protection IC (120).

도 9의 (b)에 도시된 바와 같이, 도 9의 (a)에 도시된 바와 같은, 내부연결단자(B+,B-), 외부연결단자들(P+,CF,P-), 복수의 도전성 라인들(CR1,CR2,CR3,CR4,CR5,CR6)이 배치된 베이스 기판(100)에 상기 프로텍션 IC(120), 제1FET칩(FET1), 제2FET칩(FET2), 및 수동소자들이 배치되고, 소자 장착이나 와이어 본딩 등을 통해 도 1에 도시된 등가회로를 구성하게 된다.As shown in FIG. 9B, the internal connection terminals B + and B-, the external connection terminals P +, CF, and P-conductor, as shown in FIG. The protection IC 120, the first FET chip FET1, the second FET chip FET2, and the passive elements are disposed on the base substrate 100 on which the lines CR1, CR2, CR3, CR4, CR5, and CR6 are disposed. Then, the equivalent circuit shown in FIG. 1 is configured through element mounting, wire bonding, or the like.

이때 상기 배터리 보호회로에 배터리 팩의 과전류 억제를 위한 PTC(Positive Temperature Coefficient thermistor(resistor))소자 또는 퓨즈(fuse)가 더 배치되는 경우에는 상기 제2내부연결단자영역(A4)에 인접된 상기 퓨즈영역(A35)에 상기 제2내부연결단자(B-)와 전기적 연결구조를 가지는 퓨즈 연결용 도전성 라인(FR)을 추가로 배치하여, 상기 퓨즈연결용 도전성 라인(FR)과 상기 제2내부연결단자(B-) 사이에 상기 PTC 소자(PTC)또는 퓨즈(f)가 배치되도록 할 수 있다. In this case, when a PTC (Positive Temperature Coefficient Thermistor) element or a fuse is further disposed in the battery protection circuit for overcurrent suppression of the battery pack, the fuse adjacent to the second internal connection terminal region A4. A conductive line FR for connecting a fuse having an electrical connection structure with the second internal connection terminal B- is further disposed in an area A35 so that the fuse connecting conductive line FR and the second internal connection are formed. The PTC element PTC or the fuse f may be disposed between the terminals B−.

우선 상기 IC영역(A33)의 패드(P2) 상에 상기 프로텍션 IC(120), 상기 제1FET영역(A34)의 도전성 패드(P1)에 상기 제1FET칩(FET1), 및 상기 제2FET영역(A31에 위치된 도전성 패드(P1) 상에 상기 제2FET칩(FET2)을 장착 배치한다. First, the protection IC 120 on the pad P2 of the IC region A33, the first FET chip FET1 and the second FET region A31 on the conductive pad P1 of the first FET region A34. The second FET chip FET2 is mounted and disposed on the conductive pad P1 positioned at.

상기 제1FET칩(FET1) 및 상기 제2FET칩(FET2)은 상기 도전성 패드(P1)에 장착됨에 의해 드레인이 서로 연결되는 공통드레인 구조로 연결되게 된다. 즉 상기 제1FET칩(FET1) 및 제2FET칩(FET2)의 하부면 각각은 드레인 단자가 구비되는 구조를 가지므로 상기 제1FET칩(FET1) 및 상기 제2FET칩(FET2)은 상기 도전성 패드(P1)를 통해 공통 드레인 구조를 가지도록 전기적으로 연결되게 된다.The first FET chip FET1 and the second FET chip FET2 are connected to the common pad structure in which drains are connected to each other by being mounted on the conductive pad P1. That is, since each of the lower surfaces of the first FET chip FET1 and the second FET chip FET2 has a structure in which a drain terminal is provided, the first FET chip FET1 and the second FET chip FET2 have the conductive pad P1. ) Is electrically connected to have a common drain structure.

상기 프로텍션 IC(120)의 방전차단신호 출력단자(DO)는 상기 제1FET 칩(FET1)의 게이트 단자(G1)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC(120)의 충전차단신호 출력단자(CO)는 상기 제2FET칩(FET2)의 게이트 단자(G2)와 와이어 본딩을 통해 전기적으로 연결되게 된다.The discharge blocking signal output terminal DO of the protection IC 120 is electrically connected to the gate terminal G1 of the first FET chip FET1 through wire bonding, and the charge blocking signal output of the protection IC 120 is output. The terminal CO is electrically connected to the gate terminal G2 of the second FET chip FET2 through wire bonding.

상기 프로텍션 IC(120)의 기준전압단자(VSS)는 상기 제1FET 칩(FET1)의 소오스단자(S1)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC(120)의 배터리 전압을 감지하고 충전전압 및 방전전압이 인가되는 전압인가 단자(VDD)는 상기 IC영역(A33)까지 연장되어 배치되는 제3도전성라인(CR3)과 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC(120)에서 충방전 상태를 감지하기 위한 감지단자(V-)는 상기 IC영역(A33)까지 연장되어 배치되는 제6도전성 라인(CR6)과 와이어 본딩을 통해 전기적으로 연결된다.The reference voltage terminal VSS of the protection IC 120 is electrically connected to a source terminal S1 of the first FET chip FET1 through wire bonding, and detects and charges a battery voltage of the protection IC 120. The voltage applying terminal VDD to which the voltage and the discharge voltage are applied is electrically connected to the third conductive line CR3 extending to the IC region A33 through wire bonding, and charged by the protection IC 120. The sensing terminal V− for sensing the discharge state is electrically connected to the sixth conductive line CR6 extending to the IC region A33 through wire bonding.

상기 제1도전성 라인(CR1)은 상기 수동소자영역(A32)에서 상기 외부연결단자영역(A2)까지 연장 배치되어 상기 제1외부연결단자(P+)와 전기적으로 연결되고, 상기 제2도전성 라인(CR2)은 상기 수동소자영역(A32)에서 상기 퓨즈영역(A35)의 상기 퓨즈연결용 도전성 라인(FR)과 전기적으로 연결되도록 연장 배치될 수 있다.The first conductive line CR1 extends from the passive element region A32 to the external connection terminal region A2 to be electrically connected to the first external connection terminal P +, and the second conductive line CR The CR2 may be extended in the passive element region A32 to be electrically connected to the conductive line FR for connecting the fuse of the fuse region A35.

상기 퓨즈영역(A35)이 존재하지 않는 경우에는 상기 제2도전성 라인(CR2)은 상기 제2내부연결단자(B-) 및 사이 제1FET(FET1)의 소오스 단자와 전기적 연결구조를 가질 수 있다.When the fuse region A35 does not exist, the second conductive line CR2 may have an electrical connection structure with the source terminal of the second internal connection terminal B− and the first FET FET1 therebetween.

상기 제3도전성 라인(CR3)은 상기 수동소자영역(A32)에서 상기 IC영역(A33)까지 연장배치되어, 상기 전압인가 단자(VDD)와 전기적으로 연결되고, 제4도전성 라인(CR4)은 상기 수동소자영역(A32)에서 상기 외부연결단자영역(A2)까지 연장 배치되어 제2외부연결단자(CF)와 전기적으로 연결된다. The third conductive line CR3 extends from the passive element region A32 to the IC region A33, and is electrically connected to the voltage applying terminal VDD, and the fourth conductive line CR4 is connected to the third conductive line CR4. It extends from the passive element region A32 to the external connection terminal region A2 and is electrically connected to the second external connection terminal CF.

상기 제5도전성 라인(CR5)은 상기 수동소자영역(A32)에서 상기 외부연결단자영역(A2)까지 연장 배치되며, 상기 제2FET칩(FET2)의 소오스단자(S2) 및 제3외부연결단자(P-)와 전기적으로 연결되고, 상기 제6도전성 라인(CR6)은 상기 수동소자영역(A32)에서 상기 IC영역(A33)까지 연장되어 상기 프로텍션 IC(120)에서 충방전 상태를 감지하기 위한 감지단자(V-)와 전기적으로 연결된다.The fifth conductive line CR5 extends from the passive element region A32 to the external connection terminal region A2, and has a source terminal S2 and a third external connection terminal of the second FET chip FET2. Electrically connected to P-, and the sixth conductive line CR6 extends from the passive element region A32 to the IC region A33 so as to sense a charge / discharge state in the protection IC 120. It is electrically connected to the terminal V-.

상기 제1FET칩(FET1)의 소오스 단자(S1)는 상기 프로텍션 IC(120)의 기준전압단자(VSS) 및 상기 퓨즈 연결용 도전성라인(FR)과 각각 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2FET칩(FET2)의 소오스 단자(S2)는 상기 제5도전성 라인(CR5)과 와이어 본딩을 통해 전기적으로 연결될 수 있다.The source terminal S1 of the first FET chip FET1 is electrically connected to the reference voltage terminal VSS of the protection IC 120 and the conductive line FR for connection to the fuse through wire bonding, respectively. The source terminal S2 of the 2FET chip FET2 may be electrically connected to the fifth conductive line CR5 through wire bonding.

상기 복수의 수동소자들 중 제1저항(R1)은 상기 제1도전성 라인(CR1)과 상기 제3도전성 라인(CR3) 사이에 배치되고, 상기 복수의 수동소자들 중 제2저항(R2)은 상기 제5도전성 라인(CR5)과 상기 제6도전성 라인(CR6) 사이에 배치될 수 있다.The first resistor R1 of the plurality of passive elements is disposed between the first conductive line CR1 and the third conductive line CR3, and the second resistor R2 of the plurality of passive elements is It may be disposed between the fifth conductive line CR5 and the sixth conductive line CR6.

상기 복수의 수동소자들 중 서지보호회로를 구성하는 제3저항(R3)은 상기 제4도전성 라인(CR4)과 상기 제5도전성 라인(CR5) 사이에 배치되고, 상기 복수의 수동소자들 중 제1커패시터(C1)는 상기 제2도전성 라인(CR2)과 상기 제3도전성 라인(CR3) 사이에 배치되고, 상기 복수의 수동소자들 중 제2커패시터(C2)는 상기 제2도전성 라인(CR2)과 상기 제5도전성 라인(CR5) 사이에 배치될 수 있다. A third resistor R3 constituting a surge protection circuit among the plurality of passive elements is disposed between the fourth conductive line CR4 and the fifth conductive line CR5, and the third resistor R3 of the passive elements is selected from among the plurality of passive elements. One capacitor C1 is disposed between the second conductive line CR2 and the third conductive line CR3, and the second capacitor C2 of the plurality of passive elements is the second conductive line CR2. And the fifth conductive line CR5.

상기 복수의 수동소자들 중 상기 서지보호회로를 구성하는 배리스터(varistor)(V1)는 상기 제3저항(R3)과 병렬로 구성되어 상기 제4도전성 라인(CR4)과 상기 제5도전성 라인(CR5) 사이에 배치되고, 배터리 팩의 과전류 억제를 위한 PTC소자 또는 퓨즈(fuse)는 상기 퓨즈연결용 도전성라인(FR)과 상기 제2내부연결단자(B-) 사이에 배치될 수 있다.Varistor V1 constituting the surge protection circuit among the plurality of passive elements is configured in parallel with the third resistor R3 to form the fourth conductive line CR4 and the fifth conductive line CR5. The PTC element or fuse for suppressing overcurrent of the battery pack may be disposed between the conductive line FR for connecting the fuse and the second internal connection terminal B−.

상술한 배치구조를 가지는 배터리 보호회로를 EMC 몰딩 등의 몰딩하는 등의 공정을 통해 패키지 모듈(미도시)을 구성하게 된다. 이때 상기 IC영역(A33) 및 상기 제1FET영역(A34), 및 상기 제2FET영역(A31)을 부분 몰딩 또는 캡슐화(encapsulation) 하는 공정을 포함하는 패키징 공정이 수행될 수 있다. A package module (not shown) is configured through a process such as molding a battery protection circuit having the above-described arrangement structure, such as EMC molding. In this case, a packaging process including a process of partially molding or encapsulating the IC region A33, the first FET region A34, and the second FET region A31 may be performed.

이때 패키지 모듈의 상부면에는 상기 외부연결단자들(P+,CF,P-)이 노출되고, 하부면에는 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-)가 노출되도록 구성될 수 있다. 이때 상기 수동소자들(R1,R2,R3,C1,C2,V1)의 상부면이 노출되도록 패키징하는 것도 In this case, the external connection terminals P +, CF, and P- are exposed on the upper surface of the package module, and the first internal connection terminals B + and the second internal connection terminals B- are exposed on the lower surface of the package module. Can be configured. At this time, packaging the upper surface of the passive elements (R1, R2, R3, C1, C2, V1) is also exposed

상기 패키지 모듈은 베어셀이 내장된 배터리 캔(VC)의 상부면과 상부케이스(VP) 사이에 삽입되어 도 8에 도시된 바와 같은 배터리 팩을 구성하게 된다.The package module is inserted between the upper surface of the battery can VC in which the bare cell is embedded and the upper case VP to form a battery pack as shown in FIG. 8.

이와 달리, 상기 패키지 모듈을 상기 배터리 캔(VC)과 결합되는 상부케이스 구조로 형성하는 것도 가능하다. 예를 들어, 상기 패키지 모듈은, 하부면에는 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-)가 상기 배터리 캔(VC)의 외부에 노출된 단자들과 접촉하도록 결합되고, 상부면은 상기 복수의 외부연결단자들(P+,CF,P-)을 외부에 노출시키는 구조의 배터리 캔 상부케이스 구조를 가질 수도 있다. Alternatively, the package module may have a top case structure coupled to the battery can VC. For example, the package module is coupled to the bottom surface such that the first internal connection terminal B + and the second internal connection terminal B− come into contact with terminals exposed to the outside of the battery can VC. The upper surface may have a battery can upper case structure of exposing the plurality of external connection terminals P +, CF, and P− to the outside.

도 10은 본 발명의 제4실시예에 따른 배터리 보호회로의 패키지 모듈의 배치구조를 나타낸 것으로, 배터리 캔과 결합되어 배터리 팩을 구성하는 상부케이스 형태로 패키징된 구조를 나타낸 것이다.FIG. 10 illustrates a layout structure of a package module of a battery protection circuit according to a fourth embodiment of the present invention, and illustrates a structure packaged in an upper case form coupled to a battery can to form a battery pack.

도 10에 도시된 바와 같이, 본 발명의 제4실시예에 따른 배터리 보호회로의 패키지 모듈은, 배터리 팩을 구성하는 상부케이스의 형태의 플라스틱 사출물 또는 세라믹 타입의 사출물 구조를 가지는 베이스 기판(200)에 도 2의 배치구조를 가지는 패키지 모듈을 구현한 것이다.As shown in FIG. 10, the package module of the battery protection circuit according to the fourth embodiment of the present invention includes a base substrate 200 having a plastic injection molding or a ceramic injection molding in the form of an upper case constituting the battery pack. The package module having the layout structure of FIG. 2 is implemented.

상기 베이스 기판(200)은 일반적인 배터리 팩을 구성하는 상부케이스와 동일한 형상을 가지도록 구성되며, 일면에 배터리 보호회로를 구성하고 이를 패키징하여 구성하게 된다. 상기 베이스 기판(200)에의 배치구조는 도 2의 배치구조, 도 4의 배치구조, 도 9의 배치구조를 가질 수 있다.The base substrate 200 is configured to have the same shape as the upper case constituting a general battery pack, and constitutes by packaging a battery protection circuit on one surface. The arrangement on the base substrate 200 may have the arrangement of FIG. 2, the arrangement of FIG. 4, and the arrangement of FIG. 9.

도 2, 도 4 및 도 9의 경우에 비해 상기 베이스 기판(200)은 상기 상부케이스와 동일한 형상을 가져야 하기 때문에 사이즈가 더 크게 된다. 따라서 상기 상부케이스 구조의 베이스 기판(200)의 일면의 일부에 도 2의 배치구조, 도 4의 배치구조, 도 9의 배치구조를 가지는 배터리 보호회로를 구현하고 이를 패키징 할 수 있다.Compared to the case of FIGS. 2, 4, and 9, the base substrate 200 must have the same shape as that of the upper case. Therefore, a battery protection circuit having the arrangement structure of FIG. 2, the arrangement structure of FIG. 4, and the arrangement structure of FIG. 9 may be implemented and packaged on a portion of one surface of the base substrate 200 of the upper case structure.

도 11에 도시된 바와 같이, 본 발명의 제4실시예에 따른 배터리 보호회로의 패키지 모듈(P3)은 상부면에는 상기 외부연결단자들(P+,CF,P-)이 노출되고, 하부면에는 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-)가 노출되도록 구성된다. 이때 상기 수동소자들(R1,R2,R3,C1,C2,V1)의 상부면이 노출되도록 패키징하는 것도 가능하다.As shown in FIG. 11, in the package module P3 of the battery protection circuit according to the fourth embodiment of the present invention, the external connection terminals P +, CF, and P− are exposed on an upper surface thereof, and a lower surface thereof. The first internal connection terminal B + and the second internal connection terminal B− are exposed. At this time, it is also possible to package so that the upper surface of the passive elements (R1, R2, R3, C1, C2, V1) is exposed.

그리고 상기 패키지 모듈(P3)이 장착되는 배터리 팩이나 배터리 캔(VC)의 사이즈와 동일하게 구성되도록 하기 위해, 상기 패키지 모듈(P3)의 사이즈를 배터리 팩이나 배터리 캔(VC)의 사이즈와 동일하도록 연장 또는 확장되어 상기 배터리 캔(VC)과 결합되어 배터리 팩을 구성하는 상부케이스 구조를 가지도록 형성될 수 있다. 이 경우 별도의 상부케이스를 구비함이 없이 상기 패키지 모듈(P3)을 상기 배터리 캔(VC)에 장착하는 것 만으로 배터리 팩이 완성되게 된다. The size of the package module P3 is equal to the size of the battery pack or the battery can VC so that the package module P3 is configured to have the same size as the battery pack or the battery can VC on which the package module P3 is mounted. It may be formed to have an upper case structure that is extended or extended to be combined with the battery can VC to form a battery pack. In this case, the battery pack is completed by simply mounting the package module P3 to the battery can VC without having a separate upper case.

도 12는 본 발명의 제4실시예에 따른 배터리 보호회로의 패키지 모듈(P3)을 배터리 팩에 장착하는 과정을 나타낸 도면이다.12 is a diagram illustrating a process of mounting a package module P3 of a battery protection circuit according to a fourth embodiment of the present invention to a battery pack.

도 12에 도시된 바와 같이, 상기 패키지 모듈(P3)은 베어셀이 내장된 배터리 캔(VC)의 상부면에 장착되어 별도의 상부케이스 없이 도 8에 도시된 바와 같은 배터리 팩을 구성하게 된다. As shown in FIG. 12, the package module P3 is mounted on an upper surface of a battery can VC having a bare cell therein to configure a battery pack as shown in FIG. 8 without a separate upper case.

본 발명의 실시예들에서 상기 복수의 외부연결단자들(P+,CF,P-), 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-) 중에서 적어도 하나의 연결단자는, 상기 배터리 보호회로의 패키지 모듈의 외부로 노출된 부분의 전부 또는 일부를 도금하는 것이 가능하다. In embodiments of the present invention, at least one of the plurality of external connection terminals P +, CF, and P-, the first internal connection terminal B +, and the second internal connection terminal B- In addition, it is possible to plate all or part of the exposed portion of the package module of the battery protection circuit.

상기 복수의 외부연결단자들(P+,CF,P-), 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-) 모두의 외부 노출부분 전체를 도금하는 것도 가능하고, 노출부분의 일부만을 도금하는 것도 가능하다. It is possible to plate the entire external exposed portion of all of the plurality of external connection terminals P +, CF, P-, the first internal connection terminal B + and the second internal connection terminal B-, and It is also possible to plate only part of the part.

또한, 상기 복수의 외부연결단자들(P+,CF,P-), 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-)를 노출여부와 관계없이 전체를 도금하는 것도 가능하다. In addition, the plurality of external connection terminals P +, CF, and P-, the first internal connection terminal B +, and the second internal connection terminal B- may be plated in their entirety regardless of exposure. Do.

다른 예로, 상기 복수의 외부연결단자들(P+,CF,P-), 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-) 중 일부 선택된 연결단자만을 부분적으로 도금하는 것도 가능하다. 이 경우에도 패키지 모듈 외부로 노출된 부분 중 일부부분만을 도금할 수도 있고, 전체를 도금하는 것도 가능하다. As another example, partially plating only some selected connection terminals among the plurality of external connection terminals P +, CF, and P-, the first internal connection terminal B +, and the second internal connection terminal B-. It is possible. Even in this case, only a part of the portions exposed to the outside of the package module may be plated, or the whole may be plated.

상기 복수의 외부연결단자들(P+,CF,P-), 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-)의 도금을 위한 도금물질은 금, 은, 니켈, 주석 및 크롬 중에서 선택된 적어도 하나의 도금물질이 이용될 수 있다. Plating materials for plating the plurality of external connection terminals P +, CF, P-, the first internal connection terminal B + and the second internal connection terminal B- are gold, silver, nickel, and tin. And at least one plating material selected from chromium may be used.

상술한 바와 같이, 본 발명에 따르면, 리드프레임구조나, PCB, 세라믹 및 플라스틱, 플라스틱 사출물, 세라믹 사출물 등의 베이스 기판을 이용하여 배터리 보호회로를 구성하는 복수의 수동소자들, 칩들, 외부연결단자들, 내부연결단자들을 하나의 패키지 모듈로 구성이 가능하므로, 배터리 캔에의 장착이 편리하고, 소형화에 유리한 장점이 있다. As described above, according to the present invention, a plurality of passive elements, chips, and external connection terminals constituting a battery protection circuit using a base frame such as a lead frame structure, PCB, ceramic and plastic, plastic injection molding, ceramic injection molding, or the like For example, since the internal connection terminals can be configured as one package module, it is convenient to mount the battery can and has an advantage in miniaturization.

상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
The foregoing description of the embodiments is merely illustrative of the present invention with reference to the drawings for a more thorough understanding of the present invention, and thus should not be construed as limiting the present invention. It will be apparent to those skilled in the art that various changes and modifications may be made without departing from the basic principles of the present invention.

120 : 프로텍션 IC 100,200 : 베이스 기판
A1 : 제1내부연결단자영역 A2 : 외부연결단자영역
A3 : 보호회로영역 A31 : 제2FET영역
A32 : 수동소자 영역 A33 : IC영역
A34 : 제1FET영역 A35 : 퓨즈영역
A4 : 제2내부연결단자영역120: protection IC 100,200: base substrate
A1: first internal connection terminal area A2: external connection terminal area
A3: protection circuit area A31: second FET area
A32: Passive element area A33: IC area
A34: first FET area A35: fuse area
A4: 2nd internal connection terminal area

Claims (15)

배터리 보호회로의 패키지모듈에 있어서:
상기 패키지 모듈의 양쪽가장자리부분에 각각 구비되며, 베어셀이 내장된 배터리 캔과 연결되는 제1내부연결단자 및 제2내부연결단자가 각각 배치되는 제1내부연결단자영역 및 제2내부연결단자영역과;
상기 제1내부연결단자영역에 인접되며, 복수의 외부연결단자들이 배치되는 외부연결단자영역과;
상기 외부연결단자영역과 상기 제2내부연결단자영역 사이에 배치되며, 상기 배터리 보호회로를 구성하는 복수의 수동소자들, 프로텍션 IC, 제1FET칩 및 제2FET칩이 배치되는 보호회로영역을 구비하여,
상부면에는 상기 복수의 외부연결단자들이 노출되고, 하부면에는 상기 제1내부연결단자 및 상기 제2내부연결단자가 노출되도록 패키징된 구조를 가지고,
상기 보호회로영역은, 상기 제2FET칩이 배치되기 위한 제2FET영역, 적어도 하나의 저항 및 적어도 하나의 커패시터를 포함하는 상기 복수의 수동소자들이 배치되기 위한 수동소자영역, 과방전 및 과충전 동작을 제어하는 상기 프로텍션(protection) IC가 배치되기 위한 IC영역, 및 상기 제1FET 칩이 배치되기 위한 제1FET영역의 순차적 배치구조를 가지며,
상기 IC영역에는 상기 프로텍션(protection) IC가 장착되는 제1다이패드가 구비되고, 상기 제1FET영역에는 상기 제1FET칩이 장착되는 제2다이패드가 구비되고, 상기 제2FET영역에는 상기 제2FET칩이 장착되는 제3다이패드가 구비되고, 상기 수동소자영역에는 상기 복수의 수동소자들 각각이 적어도 두 개의 도전성 라인들 사이에 배치되도록, 복수의 도전성 라인들을 구성하는 제1 내지 제7 수동소자용 리드가 구비되고, 상기 외부연결단자 영역에는 상기 복수의 외부연결단자들을 구성하는 제1 내지 제3외부연결단자용 리드가 구비되고, 상기 제1내부연결단자 영역에는 상기 복수의 외부연결단자용 리드들 중 제1외부연결단자용 리드에서 연장되어 상기 제1내부연결단자를 구성하는 제1내부연결단자용 리드가 구비되고, 상기 제2내부연결단자 영역에는 상기 제2내부연결단자를 구성하는 제2내부연결단자용 리드를 구비하는 리드프레임 구조를 가짐을 특징으로 하는 배터리 보호회로의 패키지모듈.
In the package module of the battery protection circuit:
The first internal connection terminal region and the second internal connection terminal region which are respectively provided at both edge portions of the package module and have a first internal connection terminal and a second internal connection terminal respectively connected to a battery can having a bare cell. and;
An external connection terminal region adjacent to the first internal connection terminal region and having a plurality of external connection terminals;
A protection circuit area disposed between the external connection terminal area and the second internal connection terminal area and including a plurality of passive elements constituting the battery protection circuit, a protection IC, a first FET chip, and a second FET chip; ,
An upper surface of the plurality of external connection terminals are exposed, the lower surface has a structure packaged to expose the first internal connection terminal and the second internal connection terminal,
The protection circuit region controls a passive element region for arranging the plurality of passive elements including a second FET region for disposing the second FET chip, at least one resistor and at least one capacitor, and over discharge and overcharge operations. The IC region for arranging the protection IC and the first FET region for arranging the first FET chip;
The IC area includes a first die pad on which the protection IC is mounted, the first FET area includes a second die pad on which the first FET chip is mounted, and the second FET area includes a second die pad. And a third die pad to be mounted, and in the passive element region, for the first to seventh passive elements configuring the plurality of conductive lines such that each of the plurality of passive elements is disposed between at least two conductive lines. A lead is provided, and the external connection terminal region includes first to third external connection terminal leads constituting the plurality of external connection terminals, and the first internal connection terminal region includes a plurality of leads for the external connection terminal. Among them, a first internal connection terminal lead extending from the first external connection terminal lead and constituting the first internal connection terminal is provided. The package module of the battery protection circuit, characterized in that it has a lead frame structure having a lead for the second internal connection terminal constituting the secondary connection terminal.
삭제delete 삭제delete 청구항 1에 있어서,
상기 제2다이패드와 상기 제3다이패드는 별도의 도전성 플레이트(plate)를 이용한 점(spot) 용접에 의해 서로 전기적으로 연결됨을 특징으로 하는 배터리 보호회로의 패키지 모듈.
The method according to claim 1,
And the second and third die pads are electrically connected to each other by spot welding using a separate conductive plate.
청구항 4에 있어서,
상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는 상기 제1FET칩의 게이트 단자와 와이어 본딩을 통해 전기적으로 연결되고,
상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는 제7수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
상기 프로텍션 IC의 기준전압단자(VSS)는 상기 제1FET칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고,
상기 프로텍션 IC의 배터리 전압을 감지하고 충전전압 및 방전전압이 인가되는 전압인가 단자(VDD)는 제2수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)는 제6수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
제1수동소자용 리드는 상기 제1외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
상기 제2수동소자용 리드는 상기 프로텍션 IC에서 배터리 전압을 감지하고 충전전압 및 방전전압이 인가되는 전압인가 단자(VDD)와 와이어 본딩을 통해 전기적으로 연결되고,
제3수동소자용 리드는 상기 제1FET칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고,
제4수동소자용 리드는 제2외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
제5수동소자용 리드는 상기 제2FET칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고,
상기 제6수동소자용 리드는 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)와 와이어 본딩을 통해 전기적으로 연결되고,
상기 제1FET칩의 소오스 단자는 상기 프로텍션 IC의 기준전압단자(VSS), 상기 제3수동소자용 리드, 및 상기 제2내부연결단자용 리드와 각각 와이어 본딩을 통해 전기적으로 연결되고,
상기 제2FET칩의 소오스 단자는 상기 제5수동소자용 리드 및 상기 제3외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
상기 제2FET칩의 게이트 단자는 상기 제7수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
상기 복수의 수동소자들 중 제1저항은 상기 제1수동소자용 리드와 상기 제2수동소자용 리드 사이에 배치되고,
상기 복수의 수동소자들 중 제2저항은 상기 제5수동소자용 리드와 상기 제6수동소자용 리드 사이에 배치되고,
상기 복수의 수동소자들 중 서지보호회로를 구성하는 제3저항은 상기 제4수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치되고,
상기 복수의 수동소자들 중 제1커패시터는 상기 제2수동소자용 리드와 상기 제3수동소자용 리드 사이에 배치되고,
상기 복수의 수동소자들 중 제2커패시터는 상기 제3수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치되고,
상기 복수의 수동소자들 중 상기 서지보호회로를 구성하는 배리스터(varistor)는 상기 제3저항과 병렬로 구성되어 상기 제4수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치됨을 특징으로 하는 배터리 보호회로의 패키지모듈.
The method of claim 4,
In the protection IC, the discharge blocking signal output terminal DO outputting a discharge blocking signal for turning off the first FET in an over-discharge state is electrically connected to the gate terminal of the first FET chip through wire bonding.
In the protection IC, the charge blocking signal output terminal CO outputting the charge blocking signal for turning off the second FET in an overcharge state is electrically connected to the seventh passive element lead through wire bonding.
The reference voltage terminal VSS of the protection IC is electrically connected to the source terminal of the first FET chip through wire bonding.
The voltage applying terminal VDD sensing the battery voltage of the protection IC and applying the charge voltage and the discharge voltage is electrically connected to the second passive element lead through wire bonding.
The detection terminal (V-) for detecting a charge / discharge state in the protection IC is electrically connected to the sixth passive element lead through wire bonding,
The lead for the first passive element is electrically connected to the lead for the first external connection terminal through wire bonding,
The second passive element lead is electrically connected to a voltage sensing terminal VDD to which a charge voltage and a discharge voltage are applied by sensing the battery voltage in the protection IC through wire bonding,
The third passive element lead is electrically connected to the source terminal of the first FET chip through wire bonding,
The fourth passive element lead is electrically connected to the second external connection terminal lead through wire bonding,
The lead for the fifth passive element is electrically connected to the source terminal of the second FET chip through wire bonding,
The sixth passive element lead is electrically connected to a sensing terminal (V-) and wire bonding for detecting a charge / discharge state in the protection IC.
The source terminal of the first FET chip is electrically connected to the reference voltage terminal VSS of the protection IC, the lead for the third passive element, and the lead for the second internal connection terminal, respectively, through wire bonding.
The source terminal of the second FET chip is electrically connected to the fifth passive element lead and the third external connection terminal lead through wire bonding.
The gate terminal of the second FET chip is electrically connected to the seventh passive element lead through wire bonding,
A first resistor of the plurality of passive elements is disposed between the lead for the first passive element and the lead for the second passive element,
A second resistor of the plurality of passive elements is disposed between the lead for the fifth passive element and the lead for the sixth passive element,
A third resistor constituting the surge protection circuit among the plurality of passive elements is disposed between the lead for the fourth passive element and the lead for the fifth passive element,
A first capacitor of the plurality of passive elements is disposed between the lead for the second passive element and the lead for the third passive element,
A second capacitor of the plurality of passive elements is disposed between the lead for the third passive element and the lead for the fifth passive element,
Varistors constituting the surge protection circuit among the plurality of passive elements are arranged in parallel with the third resistor and disposed between the fourth passive element lead and the fifth passive element lead. Package module of battery protection circuit.
청구항 4에 있어서,
상기 보호회로 영역에는, 상기 제1FET영역 및 상기 제2내부연결단자영역에 인접되는 퓨즈영역이 더 구비되며, 상기 퓨즈영역에는 퓨즈연결용 리드가 구비됨을 특징으로 하는 배터리 보호회로의 패키지모듈.
The method of claim 4,
The protection circuit region further includes a fuse region adjacent to the first FET region and the second internal connection terminal region, and the fuse region includes a fuse connection lead.
청구항 6에 있어서,
상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는 상기 제1FET칩의 게이트 단자와 와이어 본딩을 통해 전기적으로 연결되고,
상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는 제7수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
상기 프로텍션 IC의 기준전압단자(VSS)는 상기 제1FET칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고,
상기 프로텍션 IC의 배터리 전압을 감지하고 충전전압 및 방전전압이 인가되는 전압인가 단자(VDD)는 제2수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)는 제6수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
제1수동소자용 리드는 상기 제1외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
상기 제2수동소자용 리드는 상기 프로텍션 IC에서 배터리 전압을 감지하고 충전전압 및 방전전압이 인가되는 전압인가 단자(VDD)와 와이어 본딩을 통해 전기적으로 연결되고,
제3수동소자용 리드는 상기 제1FET칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고,
제4수동소자용 리드는 제2외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
제5수동소자용 리드는 상기 제2FET칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고,
상기 제6수동소자용 리드는 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)와 와이어 본딩을 통해 전기적으로 연결되고,
상기 제1FET칩의 소오스 단자는 상기 프로텍션 IC의 기준전압단자(VSS), 상기 제3수동소자용 리드, 및 상기 퓨즈 연결용 리드와 각각 와이어 본딩을 통해 전기적으로 연결되고,
상기 제2FET칩의 소오스 단자는 상기 제5수동소자용 리드 및 상기 제3외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
상기 제2FET칩의 게이트 단자는 상기 제7수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
상기 복수의 수동소자들 중 제1저항은 상기 제1수동소자용 리드와 상기 제2수동소자용 리드 사이에 배치되고,
상기 복수의 수동소자들 중 제2저항은 상기 제5수동소자용 리드와 상기 제6수동소자용 리드 사이에 배치되고,
상기 복수의 수동소자들 중 서지보호회로를 구성하는 제3저항은 상기 제4수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치되고,
상기 복수의 수동소자들 중 제1커패시터는 상기 제2수동소자용 리드와 상기 제3수동소자용 리드 사이에 배치되고,
상기 복수의 수동소자들 중 제2커패시터는 상기 제3수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치되고,
상기 복수의 수동소자들 중 상기 서지보호회로를 구성하는 배리스터(varistor)는 상기 제3저항과 병렬로 구성되어 상기 제4수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치되고,
배터리 팩의 과전류 억제를 위한 PTC(Positive Temperature Coefficient thermistor(resistor))소자 또는 퓨즈(fuse)는 상기 퓨즈연결용 리드와 상기 제2내부연결단자용 리드 사이에 배치됨을 특징으로 하는 배터리 보호회로의 패키지 모듈.
The method of claim 6,
In the protection IC, the discharge blocking signal output terminal DO outputting a discharge blocking signal for turning off the first FET in an over-discharge state is electrically connected to the gate terminal of the first FET chip through wire bonding.
In the protection IC, the charge blocking signal output terminal CO outputting the charge blocking signal for turning off the second FET in an overcharge state is electrically connected to the seventh passive element lead through wire bonding.
The reference voltage terminal VSS of the protection IC is electrically connected to the source terminal of the first FET chip through wire bonding.
The voltage applying terminal VDD sensing the battery voltage of the protection IC and applying the charge voltage and the discharge voltage is electrically connected to the second passive element lead through wire bonding.
The detection terminal (V-) for detecting a charge / discharge state in the protection IC is electrically connected to the sixth passive element lead through wire bonding,
The lead for the first passive element is electrically connected to the lead for the first external connection terminal through wire bonding,
The second passive element lead is electrically connected to a voltage sensing terminal VDD to which a charge voltage and a discharge voltage are applied by sensing the battery voltage in the protection IC through wire bonding,
The third passive element lead is electrically connected to the source terminal of the first FET chip through wire bonding,
The fourth passive element lead is electrically connected to the second external connection terminal lead through wire bonding,
The lead for the fifth passive element is electrically connected to the source terminal of the second FET chip through wire bonding,
The sixth passive element lead is electrically connected to a sensing terminal (V-) and wire bonding for detecting a charge / discharge state in the protection IC.
The source terminal of the first FET chip is electrically connected to the reference voltage terminal (VSS) of the protection IC, the third passive element lead, and the fuse connection lead through wire bonding, respectively.
The source terminal of the second FET chip is electrically connected to the fifth passive element lead and the third external connection terminal lead through wire bonding.
The gate terminal of the second FET chip is electrically connected to the seventh passive element lead through wire bonding,
A first resistor of the plurality of passive elements is disposed between the lead for the first passive element and the lead for the second passive element,
A second resistor of the plurality of passive elements is disposed between the lead for the fifth passive element and the lead for the sixth passive element,
A third resistor constituting the surge protection circuit among the plurality of passive elements is disposed between the lead for the fourth passive element and the lead for the fifth passive element,
A first capacitor of the plurality of passive elements is disposed between the lead for the second passive element and the lead for the third passive element,
A second capacitor of the plurality of passive elements is disposed between the lead for the third passive element and the lead for the fifth passive element,
Varistors constituting the surge protection circuit among the plurality of passive elements are arranged in parallel with the third resistor and disposed between the fourth passive element lead and the fifth passive element lead.
A PTC (Positive Temperature Coefficient Thermistor) element or fuse for suppressing overcurrent of a battery pack is disposed between the fuse connection lead and the second internal connection terminal lead. module.
배터리 보호회로의 패키지모듈에 있어서:
상기 패키지 모듈의 양쪽가장자리부분에 각각 구비되며, 베어셀이 내장된 배터리 캔과 연결되는 제1내부연결단자 및 제2내부연결단자가 각각 배치되는 제1내부연결단자영역 및 제2내부연결단자영역과;
상기 제1내부연결단자영역에 인접되며, 복수의 외부연결단자들이 배치되는 외부연결단자영역과;
상기 외부연결단자영역과 상기 제2내부연결단자영역 사이에 배치되며, 상기 배터리 보호회로를 구성하는 복수의 수동소자들, 프로텍션 IC, 제1FET칩 및 제2FET칩이 배치되는 보호회로영역을 구비하여,
상부면에는 상기 복수의 외부연결단자들이 노출되고, 하부면에는 상기 제1내부연결단자 및 상기 제2내부연결단자가 노출되도록 패키징된 구조를 가지고,
상기 보호회로영역, 상기 외부연결단자영역, 상기 제1내부연결단자영역 및 제2내부연결단자영역은, PCB 기판, 세라믹 재질의 기판 및 플라스틱 재질의 기판 중에서 선택된 어느 하나의 베이스 기판 상에 배치되는 구조를 가지며,
상기 보호회로영역은, 적어도 하나의 저항 및 적어도 하나의 커패시터를 포함하는 상기 복수의 수동소자들이 배치되기 위한 수동소자영역, 상기 제2FET칩이 배치되기 위한 제2FET영역, 과방전 및 과충전 동작을 제어하는 상기 프로텍션(protection) IC가 배치되기 위한 IC영역, 상기 제1FET 칩이 배치되기 위한 제1FET영역의 순차적 배치구조를 가지며,
상기 제1FET영역 및 상기 제2FET 영역은 상기 IC영역을 중앙에 두고 상기 IC 영역을 감싸는 형태로 서로 연결되는 배치구조를 가짐을 특징으로 하는 배터리 보호회로의 패키지 모듈.
In the package module of the battery protection circuit:
The first internal connection terminal region and the second internal connection terminal region which are respectively provided at both edge portions of the package module and have a first internal connection terminal and a second internal connection terminal respectively connected to a battery can having a bare cell. and;
An external connection terminal region adjacent to the first internal connection terminal region and having a plurality of external connection terminals;
A protection circuit area disposed between the external connection terminal area and the second internal connection terminal area and including a plurality of passive elements constituting the battery protection circuit, a protection IC, a first FET chip, and a second FET chip; ,
An upper surface of the plurality of external connection terminals are exposed, the lower surface has a structure packaged to expose the first internal connection terminal and the second internal connection terminal,
The protection circuit region, the external connection terminal region, the first internal connection terminal region and the second internal connection terminal region may be disposed on any one of the base substrates selected from a PCB substrate, a ceramic substrate, and a plastic substrate. Has a structure,
The protection circuit area may include a passive device area for arranging the plurality of passive devices including at least one resistor and at least one capacitor, a second FET area for placing the second FET chip, and control over discharge and overcharge operations. The IC region for arranging the protection IC and the first FET region for arranging the first FET chip,
And the first FET region and the second FET region have an arrangement structure connected to each other in such a manner as to surround the IC region with the IC region at the center thereof.
청구항 8에 있어서,
상기 보호회로 영역에는, 상기 제1FET영역 및 상기 제2내부연결단자영역에 인접되며, PTC(Positive Temperature Coefficient thermistor(resistor))소자 또는 퓨즈(fuse)의 연결을 위한 퓨즈영역이 더 구비됨을 특징으로 하는 배터리 보호회로의 패키지모듈.
The method according to claim 8,
The protection circuit region is adjacent to the first FET region and the second internal connection terminal region, and further includes a fuse region for connecting a PTC (Positive Temperature Coefficient Thermistor (RESistor)) element or a fuse. The package module of the battery protection circuit.
청구항 9에 있어서,
상기 외부연결단자영역에는 제1 내지 제3 외부연결단자가 배치되고,
상기 제1내부연결단자영역에는 제1외부연결단자에서 연장되어 구성되는 제1내부연결단자가 배치되고,
상기 제2내부연결단자영역에는 제2내부연결단자가 배치되고,
상기 수동소자영역에는 상기 외부연결단자영역, 상기 보호회로영역 및 상기 제2내부연결단자영역 중에서 선택된 적어도 하나의 영역까지 연장되도록 형성된 제1 내지 제6의 도전성 라인이 배치되고,
상기 제1FET영역 및 상기 제2FET 영역에는 상기 IC영역을 중앙에 두고 상기 IC영역을 감싸는 도넛형상을 가지는 하나의 도전성 패드가 배치되거나 상기 IC 영역을 사이에 두고 서로 대칭되며 전기적으로 서로 연결되어 도넛형상을 이루는 두 개의 도전성패드가 배치되고,
상기 퓨즈영역에는 퓨즈연결용 도전성 라인이 배치되는 구조를 가짐을 특징으로 하는 배터리 보호회로의 패키지모듈.
The method according to claim 9,
First to third external connection terminals are disposed in the external connection terminal region,
The first internal connection terminal is disposed in the first internal connection terminal area, the first internal connection terminal extending from the first external connection terminal,
A second internal connection terminal is disposed in the second internal connection terminal region;
The passive element region includes first to sixth conductive lines formed to extend to at least one region selected from the external connection terminal region, the protection circuit region, and the second internal connection terminal region.
In the first FET region and the second FET region, a conductive pad having a donut shape surrounding the IC region with the IC region in the center is disposed, or a donut-shaped symmetrical and electrically connected to each other with the IC region therebetween. Two conductive pads forming a
The fuse module has a structure in which a conductive line for connecting the fuse is disposed, the package module of the battery protection circuit.
청구항 10에 있어서,
상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는 상기 제1FET 칩의 게이트 단자와 와이어 본딩을 통해 전기적으로 연결되고,
상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는 상기 제2FET칩의 게이트 단자와 와이어 본딩을 통해 전기적으로 연결되고,
상기 프로텍션 IC의 기준전압단자(VSS)는 상기 제1FET 칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고,
상기 프로텍션 IC의 배터리 전압을 감지하고 충전전압 및 방전전압이 인가되는 전압인가 단자(VDD)는 상기 IC영역까지 연장되어 배치되는 제3도전성라인과 와이어 본딩을 통해 전기적으로 연결되고,
상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)는 상기 IC영역까지 연장되어 배치되는 제6도전성 라인과 와이어 본딩을 통해 전기적으로 연결되고,
제1도전성 라인은 상기 수동소자영역에서 상기 외부연결단자영역까지 연장 배치되어 상기 제1외부연결단자와 전기적으로 연결되고,
제2도전성 라인은 상기 수동소자영역에서 상기 퓨즈영역의 상기 퓨즈연결용 도전성 라인과 전기적으로 연결되도록 연장 배치되고,
제3도전성 라인은 상기 수동소자영역에서 상기 IC영역까지 연장배치되어, 상기 전압인가 단자(VDD)와 전기적으로 연결되고,
제4도전성 라인은 상기 수동소자영역에서 상기 외부연결단자영역까지 연장 배치되어 제2외부연결단자와 전기적으로 연결되고,
제5도전성 라인은 상기 수동소자영역에서 상기 외부연결단자영역까지 연장 배치되어, 상기 제2FET칩의 소오스단자 및 제3외부연결단자와 전기적으로 연결되고,
제6도전성 라인은 상기 수동소자영역에서 상기 IC영역까지 연장되어 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)와 전기적으로 연결되고,
상기 제1FET칩의 소오스 단자는 상기 프로텍션 IC의 기준전압단자(VSS) 및 상기 퓨즈 연결용 도전성라인과 각각 와이어 본딩을 통해 전기적으로 연결되고,
상기 제2FET칩의 소오스 단자는 상기 제5도전성 라인과 와이어 본딩을 통해 전기적으로 연결되고,
상기 복수의 수동소자들 중 제1저항은 상기 제1도전성 라인과 상기 제3도전성 라인 사이에 배치되고,
상기 복수의 수동소자들 중 제2저항은 상기 제5도전성 라인과 상기 제6도전성 라인 사이에 배치되고,
상기 복수의 수동소자들 중 서지보호회로를 구성하는 제3저항은 상기 제4도전성 라인과 상기 제5도전성 라인 사이에 배치되고,
상기 복수의 수동소자들 중 제1커패시터는 상기 제2도전성 라인과 상기 제3도전성 라인 사이에 배치되고,
상기 복수의 수동소자들 중 제2커패시터는 상기 제2도전성 라인과 상기 제5도전성 라인 사이에 배치되고,
상기 복수의 수동소자들 중 상기 서지보호회로를 구성하는 배리스터(varistor)는 상기 제3저항과 병렬로 구성되어 상기 제4도전성 라인과 상기 제5도전성 라인 사이에 배치되고,
배터리 팩의 과전류 억제를 위한 PTC소자 또는 퓨즈(fuse)는 상기 퓨즈연결용 도전성라인과 상기 제2내부연결단자 사이에 배치됨을 특징으로 하는 배터리 보호회로의 패키지 모듈.
The method of claim 10,
In the protection IC, the discharge blocking signal output terminal DO outputting a discharge blocking signal for turning off the first FET in an over-discharge state is electrically connected to the gate terminal of the first FET chip through wire bonding.
In the protection IC, the charge blocking signal output terminal CO outputting the charge blocking signal for turning off the second FET in an overcharge state is electrically connected to the gate terminal of the second FET chip through wire bonding.
The reference voltage terminal VSS of the protection IC is electrically connected to the source terminal of the first FET chip through wire bonding.
The voltage applying terminal VDD sensing the battery voltage of the protection IC and applying the charge voltage and the discharge voltage is electrically connected to the third conductive line extending to the IC region through wire bonding.
The detection terminal V- for detecting a charge / discharge state in the protection IC is electrically connected to the sixth conductive line extending to the IC region through wire bonding.
The first conductive line extends from the passive element region to the external connection terminal region and is electrically connected to the first external connection terminal.
The second conductive line extends in the passive element region to be electrically connected to the conductive line for the fuse connection of the fuse region.
A third conductive line extends from the passive element region to the IC region, and is electrically connected to the voltage applying terminal VDD;
A fourth conductive line extends from the passive element region to the external connection terminal region and is electrically connected to a second external connection terminal;
A fifth conductive line extends from the passive element region to the external connection terminal region and is electrically connected to a source terminal and a third external connection terminal of the second FET chip,
The sixth conductive line extends from the passive element region to the IC region and is electrically connected to a sensing terminal V- for detecting a charge / discharge state in the protection IC.
The source terminal of the first FET chip is electrically connected to the reference voltage terminal (VSS) of the protection IC and the conductive line for fuse connection, respectively, through wire bonding.
The source terminal of the second FET chip is electrically connected to the fifth conductive line through wire bonding.
A first resistor of the plurality of passive elements is disposed between the first conductive line and the third conductive line,
A second resistor of the plurality of passive elements is disposed between the fifth conductive line and the sixth conductive line,
A third resistor constituting a surge protection circuit among the plurality of passive elements is disposed between the fourth conductive line and the fifth conductive line,
A first capacitor of the plurality of passive elements is disposed between the second conductive line and the third conductive line,
A second capacitor of the plurality of passive elements is disposed between the second conductive line and the fifth conductive line,
Varistors constituting the surge protection circuit among the plurality of passive elements are arranged in parallel with the third resistor and disposed between the fourth conductive line and the fifth conductive line,
The PTC element or fuse for suppressing the over-current of the battery pack is disposed between the conductive line for the fuse connection and the second internal connection terminal.
청구항 1 및 청구항 4 내지 청구항 11 중 어느 하나의 청구항에 있어서,
상기 배터리 보호회로의 패키지 모듈은, 베어셀이 내장되며 상기 제1내부연결단자 및 상기 제2내부연결단자가 연결되기 위한 단자들이 외부에 노출된 배터리 캔과, 상기 배터리캔의 상부면에 결합되고, 상기 복수의 외부연결단자들이 외부에 노출되도록 하는 외부연결단자용 관통홀들을 가지는 상부케이스 사이에 배치되어 배터리 팩을 구성함을 특징으로 하는 배터리 보호회로의 패키지 모듈.
The method according to any one of claims 1 and 4 to 11,
The package module of the battery protection circuit may include a battery can having a bare cell therein and having terminals for connecting the first internal connection terminal and the second internal connection terminal exposed to the outside, and an upper surface of the battery can. And a battery pack disposed between the upper cases having through holes for the external connection terminals to expose the plurality of external connection terminals to the outside to form a battery pack.
청구항 1 및 청구항 4 내지 청구항 11 중 어느 하나의 청구항에 있어서,
상기 배터리 보호회로의 패키지 모듈은, 상기 제1내부연결단자 및 상기 제2내부연결단자가 연결되기 위한 단자들이 외부에 노출된 상기 배터리 캔과 결합되어 배터리 팩을 형성하며, 하부면에 노출된 상기 제1내부연결단자 및 상기 제2내부연결단자가 상기 배터리 캔의 외부에 노출된 단자들과 접촉하도록 결합되고, 상부면은 상기 복수의 외부연결단자들을 외부에 노출시키는 구조의 배터리 캔 상부케이스 구조를 가짐을 특징으로 하는 배터리 보호회로의 패키지 모듈.
The method according to any one of claims 1 and 4 to 11,
The package module of the battery protection circuit may be coupled to the battery can having the terminals connected to the first internal connection terminal and the second internal connection terminal to the outside to form a battery pack, and the exposed surface of the battery module. The first internal connection terminal and the second internal connection terminal are coupled to contact the terminals exposed to the outside of the battery can, the upper surface of the battery can upper case structure of the structure to expose the plurality of external connection terminals to the outside Package module of a battery protection circuit, characterized in that has a.
청구항 1 및 청구항 4 내지 청구항 11 중 어느 하나의 청구항에 있어서,
상기 복수의 외부연결단자들, 상기 제1내부연결단자 및 상기 제2내부연결단자 중에서 선택된 적어도 하나의 연결단자는, 상기 배터리 보호회로의 패키지 모듈의 외부로 노출된 부분의 전부 또는 일부가 도금되는 것을 특징으로 하는 배터리 보호회로의 패키지 모듈.
The method according to any one of claims 1 and 4 to 11,
At least one connection terminal selected from the plurality of external connection terminals, the first internal connection terminal, and the second internal connection terminal may be plated with all or a portion of an externally exposed portion of the package module of the battery protection circuit. Package module of a battery protection circuit, characterized in that.
청구항 14에 있어서,
상기 복수의 외부연결단자들, 상기 제1내부연결단자 및 상기 제2내부연결단자의 도금을 위한 도금물질은 금, 은, 니켈, 주석 및 크롬 중에서 선택된 적어도 하나의 도금물질임을 특징으로 하는 배터리 보호회로의 패키지 모듈.The method according to claim 14,
Battery protection, characterized in that the plating material for plating the plurality of external connection terminals, the first internal connection terminal and the second internal connection terminal is at least one plating material selected from gold, silver, nickel, tin and chromium. Package module in the circuit.
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