KR101279469B1 - Cof package having improved heat dissipation - Google Patents

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Abstract

본 발명은 방열성을 향상시킨 칩 온 필름(Chip On Flim) 패키지를 개시한다. 본 발명의 일 실시예에 따른 칩 온 필름 패키지는 방열을 위한 비아홀이 형성된 절연층, 상기 절연층의 일 면 상에 위치된 회로패턴부, 상기 회로패턴부와 동일한 층에서 상기 비아홀 상에 위치되는 적어도 하나의 방열 더미부, 및 상기 방열 더미부 상에 실장된 전자소자칩을 포함한다. 본 발명에 의해, COF 패키지로부터 발생하는 열을 효율적으로 외부로 발산하여 COF 칩이 과열되어 오동작하거나, 손상되는 것을 방지할 수 있다.The present invention discloses a chip on film package having improved heat dissipation. Chip on film package according to an embodiment of the present invention is an insulating layer formed via holes for heat dissipation, a circuit pattern portion located on one surface of the insulating layer, is located on the via hole in the same layer as the circuit pattern portion At least one heat dissipation dummy part, and an electronic device chip mounted on the heat dissipation dummy part. According to the present invention, it is possible to efficiently dissipate heat generated from the COF package to the outside to prevent the COF chip from overheating and malfunction or damage.

Description

방열성을 향상시킨 칩 온 필름 패키지{COF PACKAGE HAVING IMPROVED HEAT DISSIPATION}Chip-on-film package with improved heat dissipation {COF PACKAGE HAVING IMPROVED HEAT DISSIPATION}

본 발명은 칩 온 필름 패키지에 관한 것으로, 더욱 상세하게는 방열성을 향상시킨 칩 온 필름 패키지에 관한 것이다. The present invention relates to a chip on film package, and more particularly to a chip on film package with improved heat dissipation.

최근 반도체 장치의 박형화, 소형화, 고집적화, 고속화 및 다핀화 추세에 따라서 반도체 칩 실장 기술 분야에서는 테이프 배선 기판의 사용이 늘어나고 있다. 테이프 배선 기판은 폴리이미드 수지 등의 절연 재료로 구성된 얇은 필름에 배선 패턴 및 그와 연결된 리드가 형성된 구조로서, 반도체 칩 상에 미리 형성된 범프와 테이프 배선 기판의 리드를 일괄적으로 접합시키는 탭(TAB; Tape Automated Bonding) 기술의 적용이 가능하다. 이러한 특성으로 인하여 테이프 배선기판은 탭 테이프(TAB tape)라 불리기도 한다. 또한, 테이프 배선 기판과 그를 적용한 반도체 패키지의 일 예로 테이프 캐리어 패키지(TCP; Tape Carrier Package)가 있다. Recently, with the trend of thinning, miniaturization, high integration, high speed, and pinning of semiconductor devices, the use of tape wiring boards is increasing in the field of semiconductor chip mounting technology. The tape wiring board has a structure in which a wiring pattern and a lead connected thereto are formed on a thin film made of an insulating material such as polyimide resin, and a tab (TAB) for collectively joining bumps previously formed on a semiconductor chip and the leads of the tape wiring board (TAB) Tape Automated Bonding technology can be applied. Due to these characteristics, the tape wiring board is also called a TAB tape. In addition, an example of a tape wiring board and a semiconductor package to which the tape wiring board is applied is a tape carrier package (TCP).

그러나, 더 낮은 비용, 미세한 피치(fine pitch), 유연성, 및 수동 요소들을 운반할 수 있음(capable of carrying passive elements)으로 인해서, 대형 TFT-LCD 패널들에서 칩-온-글래스(COG: chip-on-glass) 패키징 및 칩-온-필름(COF: chip-on-film) 패키징을 채용하는 드라이버 IC들의 비율이 증가하고 있다.However, due to lower cost, fine pitch, flexibility, and capable of carrying passive elements, chip-on-glass (COG) in large TFT-LCD panels The proportion of driver ICs employing on-glass packaging and chip-on-film (COF) packaging is increasing.

그러므로, COG 및 COF 패키징을 갖춘 드라이버 IC들에 대한 시장 요구(market requirement)들이 더 많아지고 있다.Therefore, there are more market requirements for driver ICs with COG and COF packaging.

TFT-LCD 패널들의 더 높은 프레임 주파수, 구동 전압, 및 더 높은 디스플레이 채널에 대한 요구들로 인해서, 드라이버 IC의 열 소산 능력(thermal dissipation capability)이 점점 더 중요해지고 있다. Due to the demand for higher frame frequencies, drive voltages, and higher display channels of TFT-LCD panels, the thermal dissipation capability of driver ICs is becoming increasingly important.

도 1은 선행 기술에 따른 COF 패키징 구조를 나타낸 도면이다.1 shows a COF packaging structure according to the prior art.

도 1에 도시된 바와 같이, COF 패키징 구조는 폴리이미드 필름(110), 폴리이미드 필름(110)의 일 면 상에 위치된 접착층(adhensive layer)(120), 접착층(120) 상에 위치된 금속층(130), 금속층(130) 상에 배치된 솔더 레지스트층(140)을 포함한다. 금속층(130)은 에칭 공정을 통해 회로패턴층(130)이 되며, 회로패턴층(130) 상에 본딩패드로서 금속범프(150)들을 통해 전자소자칩(160)가 접합되어 있다. 그리고 전자소자칩(160)를 고정하고 보호하기 위해 수지 등을 이용하여 몰딩부(170)가 형성될 수도 있다.As shown in FIG. 1, the COF packaging structure includes a polyimide film 110, an adhesive layer 120 located on one side of the polyimide film 110, and a metal layer located on the adhesive layer 120. 130, a solder resist layer 140 disposed on the metal layer 130. The metal layer 130 becomes the circuit pattern layer 130 through an etching process, and the electronic device chip 160 is bonded through the metal bumps 150 as a bonding pad on the circuit pattern layer 130. In addition, the molding unit 170 may be formed using a resin or the like to fix and protect the electronic device chip 160.

이러한 COF 패키징 구조에서 회로패턴층(130)은 폴리이미드 필름(110) 및 솔더 레지스트층(140)에 의해 둘러싸여 있고, 전자소자칩(16)가 또한 몰딩부(170)에 의해 몰딩되어 있어서, COF 패키징 구조의 발열성은 매우 낮다. In this COF packaging structure, the circuit pattern layer 130 is surrounded by the polyimide film 110 and the solder resist layer 140, and the electronic device chip 16 is also molded by the molding unit 170, thereby providing a COF. The exothermicity of the packaging structure is very low.

그런데, 대형 TFT-LCD 패널들에서 칩-온-글래스(COG: chip-onglass) 키징 및 칩-온-필름(COF: chip-on-film) 패키징을 채용하는 드라이버 IC들의 비율이 증가하고 있다. 그에 따라, COG 및 COF 패키징을 갖춘 드라이버 IC들에 대한 시장 요구(market requirement)들이 더 많아지고 있으므로, COF 패키징 구조의 발열성을 향상시킬 필요가 있다.However, the proportion of driver ICs employing chip-on-glass (COG) and chip-on-film (COF) packaging in large TFT-LCD panels is increasing. Accordingly, there are more market requirements for driver ICs with COG and COF packaging, and there is a need to improve the heat generation of the COF packaging structure.

본 발명은 전술한 문제를 해결하기 위해 안출된 것으로서, 본 발명의 목적은, 방열성이 우수한 COF 패키지를 제공하는 데 있다.The present invention has been made to solve the above-described problem, an object of the present invention is to provide a COF package excellent in heat dissipation.

전술한 문제를 해결하기 위한 본 발명의 일 실시형태에 따른 칩 온 필름(Chip On Flim) 패키지는 방열을 위한 비아홀이 형성된 절연층, 상기 절연층의 일 면 상에 위치된 회로패턴부, 상기 회로패턴부와 동일한 층에서 상기 비아홀 상에 위치되는 적어도 하나의 방열 더미부, 및 상기 방열 더미부 상에 실장된 전자소자칩을 포함한다. According to an embodiment of the present invention, a chip on film (Chip On Flim) package includes an insulating layer having a via hole for heat dissipation, a circuit pattern part disposed on one surface of the insulating layer, and the circuit And at least one heat dissipation dummy part positioned on the via hole in the same layer as the pattern part, and an electronic device chip mounted on the heat dissipation dummy part.

상기 방열 더미부는 상기 회로패턴층과 동시에 형성될 수 있다.The heat dissipation dummy part may be simultaneously formed with the circuit pattern layer.

상기 칩 온 필름 패키지는 상기 비아홀을 히트싱크 재료(Heat Sink Material)로 채움으로써 형성된 히트싱크부를 더 포함할 수 있다.The chip on film package may further include a heat sink formed by filling the via hole with a heat sink material.

상기 히트싱크 재료는 열 전도도가 높은 재료일 수 있다.The heat sink material may be a material having high thermal conductivity.

상기 히트싱크부는 상기 비아홀을 채운 히트싱크 재료에 연속하여 상기 비아홀의 부근에 부착된 히트싱크 재료를 포함할 수 있다.The heat sink portion may include a heat sink material attached to the vicinity of the via hole in succession to the heat sink material filling the via hole.

상기 절연층은 폴리이미드(polyimide: PI) 필름으로 구현될 수 있다.The insulating layer may be implemented as a polyimide (PI) film.

상기 방열 더미부는 상기 회로패턴부에 연결될 수 있다.The heat dissipation dummy part may be connected to the circuit pattern part.

상기 방열 더미부는 상기 방열 더미부로부터 연장되어 상기 회로패턴부에 연결되는 연결부를 포함할 수 있다.The heat dissipation dummy part may include a connection part extending from the heat dissipation dummy part and connected to the circuit pattern part.

상기 비아홀은 상기 방열 더미부보다 작은 크기를 가질 수 있다.The via hole may have a size smaller than that of the heat radiation dummy part.

본 발명은 COF 패키지에서 절연층 상의 회로패턴부 상에 실장되는 전자회로칩의 열을 발산하기 위한 방열 더미부를 회로패턴부와 동일한 층에 포함하고, 방열 더미부를 외부에 노출시키는 비아홀을 절연층에 형성하여 COF 패키지로부터 발생하는 열을 효율적으로 외부로 발산하여 반도체 칩이 과열되어 오동작하거나, 손상되는 것을 방지할 수 있다. 즉, 본 발명에 따르면, 칩의 온도는 낮추고 이를 통해 전자소자칩의 열에 의한 불량률을 현저하게 줄이는 효과가 있다.The present invention includes a heat dissipation dummy part for dissipating heat of an electronic circuit chip mounted on a circuit pattern part on an insulating layer in a COF package in the same layer as the circuit pattern part, and via holes exposing the heat dissipation dummy part to the outside in the insulating layer. It is possible to efficiently dissipate heat generated from the COF package to the outside to prevent the semiconductor chip from overheating, malfunction or damage. That is, according to the present invention, the temperature of the chip is lowered, thereby reducing the defective rate due to heat of the electronic device chip.

도 1은 선행 기술에 따른 COF 패키징 구조를 나타낸 도면이다.
도 2은 본 발명의 개념을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시형태들에 따른 COF 패키지들을 나타낸 도면이다.
도 4는 COF 패키지에서 전자소자칩이 제거된 상태에서 정면에서 바라본 도면을 나타낸 도면이다.
도 5는 본 발명의 다른 실시형태들에 따른 COF 패키지들을 나타낸 도면이다.
도 6는 COF 패키지에서 전자소자칩이 제거된 상태에서 정면에서 바라본 도면을 나타낸 도면이다.
도 7은 본 발명에 따른 COF 패키지의 일부를 확대한 실제 사진을 나타낸다.1 shows a COF packaging structure according to the prior art.
2 is a view for explaining the concept of the present invention.
3 illustrates COF packages in accordance with one embodiment of the present invention.
4 is a view showing the front view with the electronic device chip removed from the COF package.
5 illustrates COF packages in accordance with other embodiments of the present invention.
6 is a view showing a front view in the state in which the electronic device chip is removed from the COF package.
7 shows an enlarged actual photograph of a portion of a COF package according to the present invention.

이하에서는 첨부한 도면을 참조하여 바람직한 실시형태에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, well-known functions or constructions are not described in detail to avoid unnecessarily obscuring the subject matter of the present invention. In addition, the size of each component in the drawings may be exaggerated for the sake of explanation and does not mean a size actually applied.

도 2은 본 발명의 개념을 설명하기 위한 도면이다.2 is a view for explaining the concept of the present invention.

도 2(a)를 참조하면, COF 패키지는 열 발산용 비아홀(212)이 형성된 절연층(210), 절연층(210)의 일 면 상에 형성된 회로패턴부(230), 상기 회로패턴부(230)와 동일한 층에 형성되는 방열 더미부(240)를 포함한다. 또한, COF 패키지는 솔더 레지스트층, 전자소자칩 등을 포함할 수 있다. 절연층(210)는 폴리이미드(polyimide: PI) 필름으로 구현되는 것이 바람직하다. 도 2(a)를 참조하면, 절연층(210)에는 열 발산을 위한 비아홀(212)이 전자소자칩(도시생략)이 실장되는 영역에 형성되어 있다. 방열 더미부(240)는 절연층(210)의 비아홀(212) 상에 위치되어 전자소자칩으로부터 발생하는 열을 비아홀(212)을 통해 외부로 발산한다. 비아홀(212)은 절연층(210)의 일부를 레이저로 식각함으로써 형성될 수 있다. 다시 말해, 방열 더미부(240)를 외부에 노출시키는 비아홀을 절연층에 형성한다. Referring to FIG. 2A, the COF package includes an insulating layer 210 having a heat dissipation via hole 212, a circuit pattern portion 230 formed on one surface of the insulating layer 210, and a circuit pattern portion ( And a heat dissipation dummy part 240 formed on the same layer as 230. In addition, the COF package may include a solder resist layer, an electronic device chip, and the like. The insulating layer 210 is preferably implemented with a polyimide (PI) film. Referring to FIG. 2A, a via hole 212 for heat dissipation is formed in the insulating layer 210 in a region where an electronic device chip (not shown) is mounted. The heat dissipation dummy part 240 is disposed on the via hole 212 of the insulating layer 210 and radiates heat generated from the electronic device chip to the outside through the via hole 212. The via hole 212 may be formed by etching a portion of the insulating layer 210 with a laser. In other words, a via hole for exposing the heat dissipation dummy part 240 to the outside is formed in the insulating layer.

다시 말해, 절연층(210) 상의 회로패턴부(230) 상에 실장되는 전자회로칩의 열을 발산하기 위한 방열 더미부(240)가 회로패턴부(230)와 동일한 층에 형성된다. 구체적으로, 방열 더미부(240)는 전자소자칩과 열 발산용 비아홀(212) 사이에 위치하며, 그에 따라, 전자소자칩에서 발생하는 열은 방열 더미부(240)로 전도되어 비아홀(212)을 통해 발산될 수 있다. In other words, a heat dissipation dummy part 240 for dissipating heat of the electronic circuit chip mounted on the circuit pattern part 230 on the insulating layer 210 is formed on the same layer as the circuit pattern part 230. In detail, the heat dissipation dummy part 240 is positioned between the electronic device chip and the heat dissipation via hole 212, and thus, heat generated from the electronic device chip is conducted to the heat dissipation dummy part 240 to be transferred to the via hole 212. Can be divergent through.

이러한 방열 더미부(240)는 절연층(210) 상에 회로패턴부(230)와 동시에 형성될 수 있다. 구체적으로, 회로패턴부(230)는 절연층(210) 상에 금속층을 형성한 후, 금속층에 대해 에칭 공정을 수행함으로써 형성되는데, 이 때, 금속층은 회로패턴부(230) 뿐만 아니라 방열을 위한 더미부(240)를 포함하는 패턴으로 에칭된다. 방열 더미부(240)는 회로패턴부가 형성되는 금속층으로부터 만들어지기 때문에, 열 전도도가 높다.또한, 방열 더미부(240)는 선택적으로 회로패턴부(230)와 물리적으로 연결되는데, 이 경우 회로패턴부(230)로부터 발생하는 열이 방열 더미부(240)로 전달된다. 방열 더미부(240)는 직접 회로패턴부(230)에 연결될 수 있다. 다르게, 방열 더미부(240)는 상기 방열 더미부로부터 연장되어 회로패턴부(230)에 연결되는 연결부(242)를 포함할 수 있다. The heat dissipation dummy part 240 may be simultaneously formed on the insulating layer 210 with the circuit pattern part 230. Specifically, the circuit pattern portion 230 is formed by forming a metal layer on the insulating layer 210, and then performing an etching process for the metal layer, wherein the metal layer is used for heat radiation as well as the circuit pattern portion 230. It is etched in a pattern including the dummy part 240. Since the heat dissipation dummy part 240 is made from the metal layer on which the circuit pattern part is formed, the thermal conductivity is high. In addition, the heat dissipation dummy part 240 is physically connected to the circuit pattern part 230, in this case, the circuit pattern. Heat generated from the unit 230 is transferred to the heat dissipation dummy unit 240. The heat dissipation dummy part 240 may be connected to the direct circuit pattern part 230. Alternatively, the heat dissipation dummy part 240 may include a connection part 242 extending from the heat dissipation dummy part and connected to the circuit pattern part 230.

본 발명의 다른 실시예에 따라, 절연층(210)에 형성된 비아홀(212)을 히트싱크 재료(Heat Sink Material)로 채움으로써 히트 싱크부가 형성될 수 있다. 이 경우, 회로패턴층(230)에서 발생된 열은 절연층(210)에 형성된 비아홀(212)을 채운 히트싱크 재료를 통해 방출된다. 여기에서, 히트싱크의 재료는 열 전도율이 높은 재료로부터 선택될 수 있으며, 열 전도율이 높은 재료는 당업계에 잘 공지되어 있다.According to another exemplary embodiment of the present invention, the heat sink may be formed by filling the via hole 212 formed in the insulating layer 210 with a heat sink material. In this case, heat generated in the circuit pattern layer 230 is discharged through the heat sink material filling the via hole 212 formed in the insulating layer 210. Here, the material of the heat sink may be selected from a material having high thermal conductivity, and a material having high thermal conductivity is well known in the art.

도 2(b)를 참조하면, 본 발명의 또 다른 실시예에 따라, 비아홀(212) 만이 아니라 비아홀(70)의 부근에도 히트싱크 재료를 부착함으로써, 히트싱크부(290)을 형성할 수도 있다. 즉, 도시된 바와 같이, 히트싱크 재료는 비아홀(70)을 채운 히트싱크 재료에 연속하도록 상기 비아홀(70)에 인접하여 부착될 수 있다. 그에 따라, 비아홀(212)을 통해 전달되는 열이 히트싱크부(290)을 통해 발산될 수 있다. Referring to FIG. 2B, according to another embodiment of the present invention, the heat sink material 290 may be formed by attaching a heat sink material not only to the via hole 212 but also to the vicinity of the via hole 70. . That is, as shown, the heat sink material may be attached adjacent to the via hole 70 to be continuous with the heat sink material filling the via hole 70. Accordingly, heat transferred through the via hole 212 may be dissipated through the heat sink 290.

도 3은 본 발명의 일 실시형태들에 따른 COF 패키지들을 나타낸 도면이다. 도 3의 (a) 및 (b)를 참조하면, COF 패키지는 열 발산용 비아홀(312)이 형성된 절연층(310), 절연층(310)의 일 면 상에 형성된 회로패턴부(330), 상기 회로패턴부(330)와 동일한 층에 형성되는 방열 더미부(340), 전자소자칩(360) 및 전자소자칩(360)을 몰딩하는 밀봉부(370)을 포함한다. 3 illustrates COF packages in accordance with one embodiment of the present invention. Referring to FIGS. 3A and 3B, the COF package includes an insulating layer 310 having a heat dissipation via hole 312, a circuit pattern portion 330 formed on one surface of the insulating layer 310, The heat dissipation dummy part 340, the electronic device chip 360, and the sealing part 370 molding the electronic device chip 360 are formed on the same layer as the circuit pattern part 330.

도 3(a) 및 도 3(b)에서, 전자소자칩(360)은 회로패턴부(330)에 직접 연결되어 있다. 일 실시예에 따라 도 3(a)에서 전자소자칩(360)은 방열 더미부(340)에 직접 접촉하지 않도록 회로패턴부(330)에 실장되며, 다른 실시예에 따라 도 3(b)에서 전자소자칩(360)은 방열 더미부(340)에 직접 접촉하도록 회로패턴부(330)에 실장되어 있다. In FIGS. 3A and 3B, the electronic device chip 360 is directly connected to the circuit pattern unit 330. According to an embodiment, in FIG. 3A, the electronic device chip 360 is mounted on the circuit pattern part 330 so as not to directly contact the heat dissipation dummy part 340, and according to another embodiment, in FIG. 3B. The electronic device chip 360 is mounted on the circuit pattern part 330 to directly contact the heat radiating dummy part 340.

도 3(a) 및 도 3(b)를 참조하면, 절연층(310)의 일 면에는 회로패턴부(330) 및 방열 더미부(340)가 위치하며, 회로패턴부(330) 및 방열 더미부(340)는 동시에 형성될 수 있다. 예컨대, 절연층(310)의 일 면 상에는 금속층을 형성한 후, 금속층에 대해 회로패턴부(330) 및 방열 더미부(340)가 형성되도록 에칭 공정이 수행될 수 있다.Referring to FIGS. 3A and 3B, the circuit pattern part 330 and the heat dissipation dummy part 340 are located on one surface of the insulating layer 310, and the circuit pattern part 330 and the heat dissipation dummy. The unit 340 may be formed at the same time. For example, after the metal layer is formed on one surface of the insulating layer 310, an etching process may be performed such that the circuit pattern part 330 and the heat dissipation dummy part 340 are formed on the metal layer.

전자소자칩(360)은 회로패턴부(330) 및 방열 더미부(340) 상에 위치한다. 구체적으로, 전자소자칩(360)은 방열 더미부(340)를 커버하는 동시에, 회로패턴부(330)의 일부와 접촉하도록 위치하는데, 이 경우 방열 더미부(340)의 크기는 전자소자칩(360)의 크기보다 작은 것이 바람직하다. The electronic device chip 360 is positioned on the circuit pattern part 330 and the heat dissipation dummy part 340. Specifically, the electronic device chip 360 covers the heat dissipation dummy part 340 and is positioned to be in contact with a part of the circuit pattern part 330. In this case, the size of the heat dissipation dummy part 340 is the electronic device chip ( It is desirable to be smaller than the size of 360).

그리고, 절연층(310)에는 열 발산을 위한 비아홀(312)이 방열 더미부(340)에 대응한 위치에 형성되어 있다. 다시 말해, 방열 더미부(340)가 위치하는 절연층(310)의 일부분에 비아홀(312)가 형성되며, 비아홀(312)는 방열 더미부(340)보다 작은 크기를 갖는다. In the insulating layer 310, a via hole 312 for heat dissipation is formed at a position corresponding to the heat radiating dummy part 340. In other words, the via hole 312 is formed in a portion of the insulating layer 310 in which the heat dissipation dummy part 340 is located, and the via hole 312 has a smaller size than the heat dissipation dummy part 340.

그에 따라, 전자소자칩(360)으로부터 열이 발생하면, 전자소자칩(360)의 바로 아래 위치한 방열 더미부(340)로 전달된다. 또한, 방열 더미부(340)는 전자소자칩(360)에 의해 발생된 열에 의해 가열되는데(heated), 방열 더미부(340)의 열은 방열 더미부(340)를 외부로 노출시키는 비아홀(312)를 통해 발산된다. 그에 따라, COF 패키지의 방열이 용이하게 된다. Accordingly, when heat is generated from the electronic device chip 360, the heat is transferred to the heat dissipation dummy part 340 positioned directly below the electronic device chip 360. In addition, the heat dissipation dummy part 340 is heated by heat generated by the electronic device chip 360, and the heat of the heat dissipation dummy part 340 is a via hole 312 exposing the heat dissipation dummy part 340 to the outside. Is emitted through). Thus, heat dissipation of the COF package is facilitated.

도 4는 COF 패키지에서 전자소자칩이 제거된 상태에서 정면에서 바라본 도면을 나타낸 도면이다. 4 is a view showing the front view with the electronic device chip removed from the COF package.

도 4(a) 및 4(b)를 참조하면, 절연층(310) 상에 회로패턴부(330) 및 방열 더미부(340)이 형성되어 있다. 방열부(340)의 바로 밑에는 비아홀(312)이 형성되어 있는데, 도면에서는 점선으로 표시되어 있다. 또한, 방열 더미부(340)을 커버하는 동시에 회로패턴부(330)의 일부를 커버하는 점선으로 된 사각형(362)은 추후 회로소자칩(360)이 실장되는 영역을 나타낸다. Referring to FIGS. 4A and 4B, the circuit pattern part 330 and the heat dissipation dummy part 340 are formed on the insulating layer 310. A via hole 312 is formed directly under the heat dissipation unit 340, which is indicated by a dotted line in the drawing. In addition, a dotted line 362 covering the heat dissipation dummy part 340 and a part of the circuit pattern part 330 indicates a region in which the circuit device chip 360 is mounted later.

도시된 바와 같이, 일 실시예에 따르면 방열 더미부(340)의 실장 영역 내에서 복수개의 비아홀(312)이 형성될 수도 있고(도 3(a)), 다른 실시예에 따라 하나의 비아홀(312)이 형성될 수 있다(도 3(b)). 비아홀(312)의 개수는 다양한 조건 예컨대, 회로패턴의 디자인에 따라 결정될 수 있다. As shown, according to one embodiment, a plurality of via holes 312 may be formed in the mounting area of the heat dissipation dummy part 340 (FIG. 3A), and one via hole 312 according to another embodiment. ) May be formed (FIG. 3 (b)). The number of via holes 312 may be determined according to various conditions, for example, the design of a circuit pattern.

도 5는 본 발명의 다른 실시형태들에 따른 COF 패키지들을 나타낸 도면이다. 5 illustrates COF packages in accordance with other embodiments of the present invention.

도 5에 도시된 COF 패키지들은 기본적으로 도 3에 도시된 COF 패키지들과 그 구성이 유사하므로, 도 3의 관련 설명을 참조한다. 또한, 도 3의 COF 패키지들과 도 5의 COF 패키지들 사이의 차이점을 제외하고 그 상세한 설명을 생략한다.Since the COF packages shown in FIG. 5 are basically similar in structure to the COF packages shown in FIG. 3, the related description of FIG. 3 is referred to. Also, a detailed description thereof is omitted except for the difference between the COF packages of FIG. 3 and the COF packages of FIG. 5.

도 5(a) 및 도 5(b)에서, 전자소자칩(460)은 전자소자칩(460)은 방열 더미부(340) 상에 실장된다. 일 실시예에 따라 도 5(a)에서 전자소자칩(460)은 방열 더미부(440)에 접착제(450)을 통해 일부만 접착되며, 다른 실시예에 따라 도 5(b)에서 전자소자칩(460)은 접착제(452)를 통해 방열 더미부(440)의 전체에 접촉할 수 있다.In FIGS. 5A and 5B, the electronic device chip 460 is mounted on the heat dissipation dummy part 340. According to an embodiment, the electronic device chip 460 is partially bonded to the heat dissipation dummy part 440 through the adhesive 450 in FIG. 5A, and the electronic device chip (FIG. 5B) is according to another embodiment. The 460 may contact the entire heat dissipation dummy part 440 through the adhesive 452.

도 5의 (a) 및 (b)를 참조하면, COF 패키지는 열 발산용 비아홀(412)이 형성된 절연층(410), 절연층(410)의 일 면 상에 형성된 회로패턴부(430), 상기 회로패턴부(430)와 동일한 층에 형성되는 방열 더미부(440), 전자소자칩(460) 및 전자소자칩(460)을 몰딩하는 몰딩부(470)을 포함한다. 또한, COF 패키지들은 전자소자칩(460)과 회로패턴부(430)을 연결하기 위한 와이어(480)을 더 포함한다. 그리고, 전자소자칩(460)은 방열 더미부(440)에 상에 실장되며, 회로패턴부(430)과는 와이어(480)를 통해 연결 또는 접속된다.Referring to FIGS. 5A and 5B, the COF package includes an insulating layer 410 having a heat dissipation via hole 412, a circuit pattern part 430 formed on one surface of the insulating layer 410, The heat dissipation dummy part 440, the electronic device chip 460, and the molding part 470 molding the electronic device chip 460 are formed on the same layer as the circuit pattern part 430. In addition, the COF packages further include a wire 480 for connecting the electronic device chip 460 and the circuit pattern unit 430. The electronic device chip 460 is mounted on the heat dissipation dummy part 440 and is connected or connected to the circuit pattern part 430 through the wire 480.

도시된 바와 같이, 절연층(410)의 일 면에는 회로패턴부(430) 및 방열 더미부(440)가 위치하며, 전술한 바와 같이, 회로패턴부(430) 및 방열 더미부(440)는 동시에 형성될 수 있다. As shown, the circuit pattern part 430 and the heat dissipation dummy part 440 are located on one surface of the insulating layer 410. As described above, the circuit pattern part 430 and the heat dissipation dummy part 440 are Can be formed at the same time.

전자소자칩(460)은 방열 더미부(440) 상에 위치한다. 구체적으로, 전자소자칩(460)은 방열 더미부(440) 바로 위에 위치하고 회로패턴부(430)과는 와이어(480)를 통해 연결되도록 배열된다. The electronic device chip 460 is positioned on the heat radiating dummy part 440. Specifically, the electronic device chip 460 is disposed directly above the heat dissipation dummy part 440 and arranged to be connected to the circuit pattern part 430 through the wire 480.

도 6는 COF 패키지에서 전자소자칩이 제거된 상태에서 정면에서 바라본 도면을 나타낸 도면이다. 6 is a view showing a front view in the state in which the electronic device chip is removed from the COF package.

도 6(a) 및 6(b)를 참조하면, 절연층(410) 상에 회로패턴부(430) 및 복수개의 방열 더미부(440)이 형성되어 있다. 이 복수개의 방열 더미부(440)는 회로소자칩(360)이 실장되는 영역(462) 내에 위치되어 있다. 또한, 복수개의 방열 더미부(440)에 대응한 위치에 복수개의 비아홀(412)이 형성되어 있는데, 도면에서는 점선으로 표시되어 있다. 비아홀(412)의 크기는 대응하는 방열 더미부(440)의 크기보다 작으며, 그 형상은 방열 더미부(440)의 형상과 유사할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 비아홀(412)의 크기가 대응하는 방열 더미부(440)의 크기보다 작기만 하면, 어떠한 형상도 가질 수 있다.6A and 6B, a circuit pattern part 430 and a plurality of heat dissipation dummy parts 440 are formed on the insulating layer 410. The plurality of heat dissipation dummy parts 440 are located in an area 462 in which the circuit device chip 360 is mounted. In addition, a plurality of via holes 412 are formed at positions corresponding to the plurality of heat dissipation dummy parts 440, which are indicated by dotted lines in the drawing. The size of the via hole 412 is smaller than that of the corresponding heat dissipation dummy part 440, and the shape of the via hole 412 may be similar to that of the heat dissipation dummy part 440. However, the present invention is not limited thereto and may have any shape as long as the size of the via hole 412 is smaller than the size of the corresponding heat dissipation dummy part 440.

도 6(a)와 같이, 방열 더미부(440)는 상기 방열 더미부로부터 연장되어 회로패턴부(430)에 물리적으로 연결하기 위한 연결부(442)를 포함할 수 있고, 도 6(b)와 같이, 방열 더미부(440)는 회로패턴부(430)와 물리적으로 이격될 수 있다. 방열 더미부(440)가 연결부(442)를 통해 회로패턴부(430)에 연결되면, 회로패턴부(430)로부터 발생하는 열이 더 잘 방열 더미부(440)로 전달될 수 있다. 도 7은 본 발명에 따른 COF 패키지의 일부를 확대한 실제 사진을 나타낸다.As shown in FIG. 6A, the heat dissipation dummy part 440 may include a connection part 442 extending from the heat dissipation dummy part and physically connected to the circuit pattern part 430. Likewise, the heat radiating dummy part 440 may be physically spaced apart from the circuit pattern part 430. When the heat dissipation dummy part 440 is connected to the circuit pattern part 430 through the connection part 442, heat generated from the circuit pattern part 430 may be better transmitted to the heat dissipation dummy part 440. 7 shows an enlarged actual photograph of a portion of a COF package according to the present invention.

도 7를 참조하면, 도면부호 10, 30, 50 및 60에 의해 지시된 사진은 OCF 패키지에서 회로패턴부의 회로 설계 도면을 나타내며, 도면부호 12, 32, 52 및 62는 해당 회로 설계도에 따라 실제로 구현된 COF 패키지의 대응하는 부분들을 나타낸다. Referring to FIG. 7, the photographs indicated by reference numerals 10, 30, 50 and 60 show a circuit design diagram of a circuit pattern portion in an OCF package, and reference numerals 12, 32, 52 and 62 are actually implemented according to the corresponding circuit design diagram. The corresponding parts of the generated COF package.

도 7의 좌측 상부를 참조하면, 하나의 방열 더미부(240)가 형성되어 있고, 방열 더미부(240)의 실장 영역 내에서 절연층(210) 상에 복수개의 비아홀(212)가 형성되어 있다. 방열 더미부(240)는 회로패턴부(230)와 이격되어 있다. 도 7의 좌측 상부를 참조하면, 복수개의 방열 더미부(240)가 형성되어 있고, 각각의 방열 더미부(240)에 대응하여 비아홀(212)들이 각각 형성되어 있다.Referring to the upper left of FIG. 7, one heat dissipation dummy part 240 is formed, and a plurality of via holes 212 are formed on the insulating layer 210 in the mounting region of the heat dissipation dummy part 240. . The heat dissipation dummy part 240 is spaced apart from the circuit pattern part 230. Referring to the upper left of FIG. 7, a plurality of heat dissipation dummy parts 240 are formed, and via holes 212 are formed to correspond to the heat dissipation dummy parts 240, respectively.

또한, 도 7의 우측 상부를 참조하면, 복수개의 방열 더미부(240)가 형성되어 있고, 각각의 방열 더미부(240)에 대응하여 비아홀(212)들이 각각 형성되어 있다. 그리고, 각각의 방열 더미부(240)는 연결부(242)를 통해 회로패턴부(230)에 물리적으로 연결되어 있다. 도 7의 우측 하부를 참조하면, 하나의 방열 더미부(240)가 형성되어 있고, 방열 더미부(240)의 실장 영역 내에서 절연층(210) 상에 하나의 비아홀(212)가 형성되어 있다. In addition, referring to the upper right side of FIG. 7, a plurality of heat dissipation dummy parts 240 are formed, and via holes 212 are formed to correspond to the heat dissipation dummy parts 240, respectively. Each of the heat dissipation dummy parts 240 is physically connected to the circuit pattern part 230 through the connection part 242. Referring to the lower right side of FIG. 7, one heat dissipation dummy part 240 is formed, and one via hole 212 is formed on the insulating layer 210 in the mounting region of the heat dissipation dummy part 240. .

이와 같이, 본 발명은 COF 패키지에서 절연층 상의 회로패턴부 상에 실장되는 전자회로칩의 열을 발산하기 위한 방열 더미부를 회로패턴부와 동일한 층에 포함하고, 방열 더미부를 외부에 노출시키는 비아홀을 절연층에 형성하여 COF 패키지로부터 발생하는 열을 효율적으로 외부로 발산하여 반도체 칩이 과열되어 오동작하거나, 손상되는 것을 방지할 수 있다.As described above, the present invention includes a via hole for dissipating heat from an electronic circuit chip mounted on a circuit pattern portion on an insulating layer in a COF package in the same layer as the circuit pattern portion and exposing the heat dissipation dummy portion to the outside. It is formed on the insulating layer to efficiently dissipate heat generated from the COF package to the outside to prevent the semiconductor chip from overheating, malfunction or damage.

한편, 도 3 내지 도 7에는 도시되지 않았지만, 도 2를 참조하여 설명된 바와 같이, 절연층에 형성된 비아홀을 히트싱크 재료(Heat Sink Material)로 채움으로써 히트싱크부를 형성할 수 있다. 이 경우, 회로패턴부에서 발생된 열은 절연층에 형성된 비아홀을 채운 히트싱크 재료를 통해 방출된다. 다른 실시예에서는 비아홀 만이 아니라 비아홀의 부근에도 히트싱크 재료를 부착시킴으로써, 히트싱크부를 형성할 수도 있다. 그에 따라, 비아홀을 채운 히트싱크 재료를 통해 전달되는 열이 히트싱크부을 통해 발산될 수 있다. Although not shown in FIGS. 3 to 7, as described with reference to FIG. 2, the heat sink may be formed by filling the via hole formed in the insulating layer with a heat sink material. In this case, heat generated in the circuit pattern portion is released through the heat sink material filling the via holes formed in the insulating layer. In another embodiment, the heat sink material may be formed by attaching the heat sink material not only in the via hole but also in the vicinity of the via hole. Thus, heat transferred through the heat sink material filling the via holes can be dissipated through the heat sink portion.

전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.In the foregoing detailed description of the present invention, specific examples have been described. However, various modifications are possible within the scope of the present invention. The technical spirit of the present invention should not be limited to the above-described embodiments of the present invention, but should be determined by the claims and equivalents thereof.

210: 절연층 212: 비아홀
230: 회로패턴부 240: 방열 더미부210: insulating layer 212: via hole
230: circuit pattern portion 240: heat dissipation dummy portion

Claims (9)

방열을 위한 비아홀이 형성된 절연층;
상기 절연층의 일 면 상에 위치된 회로패턴부;
상기 회로패턴부와 동일한 층에서 상기 비아홀 상에 위치되는 적어도 하나의 방열 더미부;
상기 방열 더미부 상에 실장된 전자소자칩을 포함하며,
상기 방열 더미부는 상기 회로패턴부에 연결된, 칩 온 필름(Chip On Flim) 패키지.An insulating layer having a via hole for heat dissipation;
A circuit pattern part located on one surface of the insulating layer;
At least one heat dissipation dummy part disposed on the via hole in the same layer as the circuit pattern part;
An electronic device chip mounted on the heat dissipation dummy part,
The heat dissipation dummy part is connected to the circuit pattern part, a chip on film (Chip On Flim) package. 제1항에 있어서,
상기 방열 더미부는 상기 회로패턴부와 동시에 형성되는 칩 온 필름 패키지.The method of claim 1,
The heat dissipation dummy portion is a chip on film package formed at the same time as the circuit pattern portion. 제1항에 있어서,
상기 비아홀을 히트싱크 재료(Heat Sink Material)로 채움으로써 형성된 히트싱크부를 더 포함하는 칩 온 필름 패키지.The method of claim 1,
The chip on film package further comprises a heat sink formed by filling the via hole with a heat sink material. 삭제delete 제3항에 있어서,
상기 히트싱크부는 상기 비아홀을 채운 히트싱크 재료에 연속하도록 상기 비아홀에 인접하여 부착된 히트싱크 재료를 포함하는 것을 칩 온 필름 패키지.The method of claim 3,
And the heat sink portion includes a heat sink material attached adjacent to the via hole so as to be continuous with the heat sink material filling the via hole. 제1항에 있어서,
상기 절연층은 폴리이미드(polyimide: PI) 필름으로 구현되는 칩 온 필름 패키지.The method of claim 1,
The insulating layer is a chip-on film package implemented with a polyimide (PI) film. 삭제delete 제1항에 있어서,
상기 방열 더미부는 상기 방열 더미부로부터 연장되어 상기 회로패턴부에 연결되는 연결부를 포함하는 칩 온 필름 패키지.The method of claim 1,
The heat dissipation dummy portion is a chip on film package including a connection portion extending from the heat dissipation dummy portion connected to the circuit pattern portion. 제1항에 있어서,
상기 비아홀은 상기 방열 더미부보다 작은 크기를 갖는 칩 온 필름 패키지.
The method of claim 1,
The via hole is a chip on film package having a smaller size than the heat radiation dummy portion.
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