KR101369279B1 - Cof package having improved heat dissipation - Google Patents

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Abstract

본 발명은 방열성을 향상시킨 칩 온 필름(Chip On Film) 패키지를 개시한다. 본 발명의 일 실시예에 따른 칩 온 필름 패키지는 방열을 위한 비아홀이 형성된 절연층; 상기 절연층의 일 면 상에 위치된 회로부; 상기 회로부에 전기적으로 접속되며 칩 실장 영역에 실장되는 IC칩; 및 상기 회로부와 동일한 층에 상기 칩 실장 영역에 대응하여 위치하며 상기 칩 실장 영역 밖으로 연장된 부분을 갖는 적어도 하나의 더미 패턴부를 포함하며, 상기 비아홀은 상기 연장된 부분에 대응하여 형성되어 있다. 본 발명에 의해, COF 패키지로부터 발생하는 열을 효율적으로 외부로 발산하여 COF 칩이 과열되어 오동작하거나, 손상되는 것을 방지할 수 있다.The present invention discloses a chip on film package having improved heat dissipation. Chip on film package according to an embodiment of the present invention is an insulating layer formed via holes for heat dissipation; A circuit unit on one surface of the insulating layer; An IC chip electrically connected to the circuit unit and mounted in a chip mounting area; And at least one dummy pattern part positioned on the same layer as the circuit part and corresponding to the chip mounting area and having a portion extending out of the chip mounting area, wherein the via hole is formed corresponding to the extended part. According to the present invention, it is possible to efficiently dissipate heat generated from the COF package to the outside to prevent the COF chip from overheating and malfunction or damage.

Description

방열성을 향상시킨 칩 온 필름 패키지{COF PACKAGE HAVING IMPROVED HEAT DISSIPATION}Chip-on-film package with improved heat dissipation {COF PACKAGE HAVING IMPROVED HEAT DISSIPATION}

본 발명은 칩 온 필름 패키지에 관한 것으로, 더욱 상세하게는 방열성을 향상시킨 칩 온 필름 패키지에 관한 것이다.The present invention relates to a chip on film package, and more particularly to a chip on film package with improved heat dissipation.

최근 반도체 장치의 박형화, 소형화, 고집적화, 고속화 및 다핀화 추세에 따라서 반도체 칩 실장 기술 분야에서는 테이프 배선 기판의 사용이 늘어나고 있다. 테이프 배선 기판은 폴리이미드 수지 등의 절연 재료로 구성된 얇은 필름에 배선 패턴 및 그와 연결된 리드가 형성된 구조로서, 반도체 칩 상에 미리 형성된 범프와 테이프 배선 기판의 리드를 일괄적으로 접합시키는 탭(TAB; Tape Automated Bonding) 기술의 적용이 가능하다. 이러한 특성으로 인하여 테이프 배선기판은 탭 테이프(TAB tape)라 불리기도 한다. 또한, 테이프 배선 기판과 그를 적용한 반도체 패키지의 일 예로 테이프 캐리어 패키지(TCP; Tape Carrier Package)가 있다. Recently, with the trend of thinning, miniaturization, high integration, high speed, and pinning of semiconductor devices, the use of tape wiring boards is increasing in the field of semiconductor chip mounting technology. The tape wiring board has a structure in which a wiring pattern and a lead connected thereto are formed on a thin film made of an insulating material such as polyimide resin, and a tab (TAB) for collectively joining bumps previously formed on a semiconductor chip and the leads of the tape wiring board (TAB) Tape Automated Bonding technology can be applied. Due to these characteristics, the tape wiring board is also called a TAB tape. In addition, an example of a tape wiring board and a semiconductor package to which the tape wiring board is applied is a tape carrier package (TCP).

그러나, 더 낮은 비용, 미세한 피치(fine pitch), 유연성, 및 수동 요소들을 운반할 수 있음(capable of carrying passive elements)으로 인해서, 대형 TFT-LCD 패널들에서 칩-온-글래스(COG: chip-on-glass) 패키징 및 칩-온-필름(COF: chip-on-film) 패키징을 채용하는 드라이버 IC들의 비율이 증가하고 있다.However, due to lower cost, fine pitch, flexibility, and capable of carrying passive elements, chip-on-glass (COG) in large TFT-LCD panels The proportion of driver ICs employing on-glass packaging and chip-on-film (COF) packaging is increasing.

그러므로, COG 및 COF 패키징을 갖춘 드라이버 IC들에 대한 시장 요구(market requirement)들이 더 많아지고 있다.Therefore, there are more market requirements for driver ICs with COG and COF packaging.

도 1은 선행 기술에 따른 COF 패키징 구조를 나타낸 도면이다.1 shows a COF packaging structure according to the prior art.

도 1에 도시된 바와 같이, COF 패키징 구조는 폴리이미드 필름(110), 폴리이미드 필름(110)의 일 면 상에 위치된 접착층(adhesive layer)(120), 접착층(120) 상에 위치된 금속층(130), 금속층(130) 상에 배치된 솔더 레지스트층(140)을 포함한다. 금속층(130)은 에칭 공정을 통해 회로패턴층(130)이 되며, 회로패턴층(130) 상에 본딩패드로서 금속범프(150)들을 통해 IC칩(160)가 접합되어 있다. 그리고 IC칩(160)를 고정하고 보호하기 위해 수지 등을 이용하여 몰딩부가 형성될 수도 있다.As shown in FIG. 1, the COF packaging structure includes a polyimide film 110, an adhesive layer 120 located on one side of the polyimide film 110, and a metal layer located on the adhesive layer 120. 130, a solder resist layer 140 disposed on the metal layer 130. The metal layer 130 becomes the circuit pattern layer 130 through an etching process, and the IC chip 160 is bonded through the metal bumps 150 as a bonding pad on the circuit pattern layer 130. In addition, a molding part may be formed using a resin or the like to fix and protect the IC chip 160.

이러한 COF 패키징 구조에서 회로패턴을 형성하는 금속층(130)은 폴리이미드 필름(110) 및 솔더 레지스트층(140)에 의해 둘러싸여 있고, IC칩(16)이 또한 몰딩부에 의해 몰딩되어 있어서, COF 패키징 구조의 열 소산 능력(thermal dissipation capability)이 매우 낮다. In this COF packaging structure, the metal layer 130 forming the circuit pattern is surrounded by the polyimide film 110 and the solder resist layer 140, and the IC chip 16 is also molded by the molding part, so that the COF packaging The thermal dissipation capability of the structure is very low.

그런데, 대형 TFT-LCD 패널들에서 칩-온-글래스(COG: chip-on-glass) 패키징 및 칩-온-필름(COF: chip-on-film) 패키징을 채용하는 드라이버 IC들의 비율이 증가하고 있다. TFT-LCD 패널들에서 더 높은 프레임 주파수, 구동 전압, 및 더 높은 디스플레이 채널에 대한 요구들로 인해서, 드라이버 IC의 열 소산 능력(thermal dissipation capability)이 점점 더 중요해지고 있다.However, the proportion of driver ICs employing chip-on-glass (COG) and chip-on-film (COF) packaging in large TFT-LCD panels is increasing. have. Due to the demand for higher frame frequency, drive voltage, and higher display channel in TFT-LCD panels, the thermal dissipation capability of the driver IC is becoming increasingly important.

그에 따라, COG 및 COF 패키징을 갖춘 드라이버 IC들에 대한 시장 요구(market requirement)들이 더 많아지고 있으므로, COF 패키징 구조에서 열 소산 능력을 향상시킬 필요가 있다.Accordingly, there are more market requirements for driver ICs with COG and COF packaging, and there is a need to improve the heat dissipation capability in the COF packaging structure.

본 발명은 전술한 문제를 해결하기 위해 안출된 것으로서, 본 발명의 목적은, 열 소산 능력이 우수한 COF 패키지를 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a COF package having excellent heat dissipation capability.

전술한 문제를 해결하기 위한 본 발명의 일 실시형태에 따른 칩 온 필름(Chip On Film) 패키지는, 절연층, 절연층에 형성되는 비아홀, 절연층 상의 회로부, 절연층 상의 더미 패턴부, 및 더미 패턴부 상에 위치하며 회로부에 접속되는 IC칩을 포함하며, 여기서 더미 패턴부는 IC칩이 실장되는 칩 실장 영역의 외부로 연장되는 연장부를 포함하고, 비아홀은 연장부에 대응하여 마련된다.A chip on film package according to an embodiment of the present invention for solving the above-described problems includes an insulating layer, a via hole formed in the insulating layer, a circuit portion on the insulating layer, a dummy pattern portion on the insulating layer, and a dummy And an IC chip positioned on the pattern portion and connected to the circuit portion, wherein the dummy pattern portion includes an extension portion extending out of the chip mounting region in which the IC chip is mounted, and a via hole is provided corresponding to the extension portion.

상기 절연층은 폴리이미드(polyimide: PI) 필름으로 구현될 수 있다.The insulating layer may be implemented as a polyimide (PI) film.

상기 더미 패턴부는 상기 회로부와 동시에 형성될 수 있다.The dummy pattern portion may be formed simultaneously with the circuit portion.

상기 칩 온 필름 패키지는 상기 절연층과 상기 회로부 사이에 위치하여 상기 회로부를 상기 절연층에 접착시키는 시드층을 더 포함할 수 있다. The chip on film package may further include a seed layer positioned between the insulating layer and the circuit part to bond the circuit part to the insulating layer.

상기 시드층은 상기 절연층에 형성된 상기 비아홀에 대응하여 홀을 포함할 수 있다. The seed layer may include a hole corresponding to the via hole formed in the insulating layer.

상기 칩 온 필름 패키지는 상기 시드층의 홀을 금속으로 도금함으로써 형성된 방열 도금부를 더 포함하는 칩 온 필름 패키지.The chip on film package further comprises a heat dissipation plated portion formed by plating the hole of the seed layer with a metal.

상기 칩 온 필름 패키지는 상기 회로부 상에 상기 회로부의 솔더링을 방지하기 위한 솔더 레지스트층을 더 포함할 수 있다. The chip on film package may further include a solder resist layer for preventing soldering of the circuit portion on the circuit portion.

상기 칩 온 필름 패키지는 상기 회로부와 상기 솔더 레지스트층 사이에 위치하며 상기 회로부를 도금한 도금층을 더 포함할 수 있다.The chip on film package may further include a plating layer between the circuit part and the solder resist layer and plating the circuit part.

상기 칩 온 필름 패키지는 상기 절연층의 다른 면에 상기 비아홀에 대응하여 위치하고 부착된 방열 패드부를 더 포함할 수 있다.The chip on film package may further include a heat dissipation pad part disposed on the other surface of the insulating layer to correspond to the via hole.

상기 더미 패턴부는 상기 회로부에 연결될 수 있다.The dummy pattern part may be connected to the circuit part.

상기 더미 패턴부는 상기 더미 패턴부로부터 연장되어 상기 회로부에 연결되는 연결부를 포함할 수 있다.The dummy pattern part may include a connection part extending from the dummy pattern part and connected to the circuit part.

상기 비아홀은 상기 더미 패턴부보다 작은 크기를 가질 수 있다.The via hole may have a smaller size than the dummy pattern portion.

상기 더미 패턴부는 상기 회로부의 전력을 수신하는 파워 단자에 연결될 수 있다.The dummy pattern portion may be connected to a power terminal that receives power of the circuit portion.

근래 디스플레이 장치에서 COF 패키징을 채용하는 드라이버 IC에 대한 수요가 증가함에 따라, COF 패키징 구조에서 열 소산 능력을 향상시킬 필요가 있었다.Recently, as the demand for driver ICs employing COF packaging in display devices increases, there is a need to improve heat dissipation capability in COF packaging structures.

본 발명은 COF 패키지에서 절연층 상의 회로부 상에 실장되는 전자회로칩의 열을 발산하기 위한 더미 패턴부를 회로부와 동일한 층에 포함하고, 더미 패턴부의 연장부를 외부에 노출시키는 비아홀을 절연층에 형성하여 COF 패키지로부터 발생하는 열을 효율적으로 외부로 발산하여 반도체 칩이 과열되어 오동작하거나, 손상되는 것을 방지할 수 있다. 즉, 본 발명에 따르면, 칩의 온도는 낮추고 이를 통해 IC칩의 열에 의한 불량률을 현저하게 줄이는 효과가 있다.The present invention includes a dummy pattern portion for dissipating heat of an electronic circuit chip mounted on a circuit portion on an insulating layer in a COF package in the same layer as the circuit portion, and forming a via hole in the insulating layer to expose an extension of the dummy pattern portion to the outside. By efficiently dissipating heat generated from the COF package to the outside, the semiconductor chip may be prevented from being overheated and malfunctioning or damaged. That is, according to the present invention, the temperature of the chip is lowered, thereby reducing the defective rate due to heat of the IC chip.

도 1은 선행 기술에 따른 COF 패키징 구조를 나타낸 도면이다.
도 2은 본 발명의 일 실시예에 따른 테이프 캐리어의 정면을 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 COF 패키지의 단면을 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 COF 패키지의 정면을 확대한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 COF 패키지의 정면을 확대한 도면이다.
도 6 내지 도 8은 본 발명의 실시형태들에 따른 COF 패키지들의 단면을 나타낸 도면이다. 1 shows a COF packaging structure according to the prior art.
2 is a front view of a tape carrier according to an embodiment of the present invention.
3 is a cross-sectional view of a COF package according to an embodiment of the present invention.
Figure 4 is an enlarged view of the front of the COF package according to an embodiment of the present invention.
Figure 5 is an enlarged view of the front of the COF package according to another embodiment of the present invention.
6 through 8 are cross-sectional views of COF packages in accordance with embodiments of the present invention.

이하에서는 첨부한 도면을 참조하여 바람직한 실시형태에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, well-known functions or constructions are not described in detail to avoid unnecessarily obscuring the subject matter of the present invention. In addition, the size of each component in the drawings may be exaggerated for the sake of explanation and does not mean a size actually applied.

도 2은 본 발명의 일 실시예에 따른 테이프 캐리어의 정면을 도시한 도면이다. 2 is a front view of a tape carrier according to an embodiment of the present invention.

도 2를 참조하면, 반도체장치인 테이프캐리어(200)는, 박막의 절연테이프(210)를 포함한다. 절연테이프(210)는 유연한 절곡성을 갖도록 두께 10μm∼25μm의 박막을 사용하여 형성되어있다. 그러나, 절연테이프(210)의 두께는 이에 한정되지 않고 당업계에 자명한 범위 내에서 결정될 수 있다. 절연테이프(210)는 예컨대 폴리이미드계의 수지에 의해 형성할 수 있다. 절연테이프(210)는 그 위에 실장된 복수개의 IC 칩 즉, 복수개의 발광소자가 서로 분리되도록 절단될 수 있다. 다시 말해, 절연테이프(210)는 띠형으로 형성되어 있고, 길이방향을 따라 일정간격으로 COF 패키지들이 배치된다. Referring to FIG. 2, the tape carrier 200, which is a semiconductor device, includes a thin insulating tape 210. The insulating tape 210 is formed using a thin film having a thickness of 10 μm to 25 μm so as to have flexible bendability. However, the thickness of the insulating tape 210 is not limited thereto and may be determined within a range apparent in the art. The insulating tape 210 may be formed of, for example, a polyimide resin. The insulating tape 210 may be cut to separate a plurality of IC chips, that is, a plurality of light emitting devices mounted thereon. In other words, the insulating tape 210 is formed in a band shape, and the COF packages are arranged at regular intervals along the longitudinal direction.

구체적으로 설명하면, 절연 테이프(210) 상에 금속층이 형성된 후, 금속층을 패턴닝함으로써 회로부(230)가 형성된다. IC칩(발광 소자)이 칩 장착 영역(204)에 탑재된다. 이 경우, 회로부(230)의 배선은 IC칩의 대응하는 단자들과 전기적으로 접속된다. 본 발명에 따라, 회로부(230)의 형성시에 IC칩으로부터 발생하는 열이 전달되는 더미 패턴부(240)가 형성되는데, 더미 패턴부(240)는 금속층의 패턴닝 공정시 형성된다. 이후, 절연 테이프(210)는 COF 패키지들이 각각 분리되도록 절단된다. 도 3을 참조하여 하나의 OCF 패키지의 구성을 설명한다.Specifically, after the metal layer is formed on the insulating tape 210, the circuit unit 230 is formed by patterning the metal layer. An IC chip (light emitting device) is mounted in the chip mounting region 204. In this case, the wiring of the circuit portion 230 is electrically connected to the corresponding terminals of the IC chip. According to the present invention, the dummy pattern portion 240 through which heat generated from the IC chip is transferred when the circuit portion 230 is formed is formed, and the dummy pattern portion 240 is formed during the patterning process of the metal layer. Thereafter, the insulating tape 210 is cut so that the COF packages are separated from each other. Referring to Figure 3 will be described the configuration of one OCF package.

도 3은 본 발명의 일 실시예에 따른 COF 패키지의 단면을 나타낸 도면이다. 3 is a cross-sectional view of a COF package according to an embodiment of the present invention.

도 3을 참조하면, COF 패키지는 열 발산용 비아홀(212)이 형성된 절연층(210), 절연층(210)의 일 면 상에 형성된 회로부(230), 상기 회로부(230)와 동일한 층에 형성되는 더미 패턴부(240)를 포함한다. 또한, COF 패키지는 솔더 레지스트층 및 IC칩을 포함할 수 있다. IC칩은 회로부(230)와 전기적으로 접속되어 있다. IC칩은 발광소자, 예컨대, LED일 수 있다.Referring to FIG. 3, the COF package is formed on an insulating layer 210 having a heat dissipation via hole 212, a circuit portion 230 formed on one surface of the insulating layer 210, and the same layer as the circuit portion 230. The dummy pattern part 240 is included. The COF package may also include a solder resist layer and an IC chip. The IC chip is electrically connected to the circuit unit 230. The IC chip may be a light emitting device, for example, an LED.

절연층(210)에는 열 발산을 위한 비아홀(212)이 형성되어 있다. 더미 패턴부(240)는 IC칩에 대응하여 위치하며, IC칩으로부터 발생하는 열을 전달받아 발산한다. 이러한 더미 패턴부(240)는 일 실시예에 따라 회로부(230)가 패터닝되는 금속층을 패터닝함으로써 형성될 수 있다. The via layer 212 for heat dissipation is formed in the insulating layer 210. The dummy pattern unit 240 is positioned corresponding to the IC chip, and receives and radiates heat generated from the IC chip. The dummy pattern part 240 may be formed by patterning a metal layer on which the circuit part 230 is patterned according to an embodiment.

비아홀(212)은 절연층(210)의 일부를 레이저로 식각함으로써 형성될 수 있다. 비아홀(212)은 더미 패턴부(240)를 외부에 노출시키도록 절연층에 형성된다. 구체적으로, COF 패키지에서 IC칩의 열을 발산하기 위한 더미 패턴부(240)가 회로부(230)와 동일한 층에 형성된다. 또한, 더미 패턴부(240)는 IC칩과 열 발산용 비아홀(212) 사이에 위치하며, 그에 따라, IC칩에서 발생하는 열은 더미 패턴부(240)로 전도되어 비아홀(212)을 통해 발산될 수 있다. The via hole 212 may be formed by etching a portion of the insulating layer 210 with a laser. The via hole 212 is formed in the insulating layer to expose the dummy pattern portion 240 to the outside. Specifically, the dummy pattern part 240 for dissipating heat of the IC chip in the COF package is formed on the same layer as the circuit part 230. In addition, the dummy pattern portion 240 is positioned between the IC chip and the heat dissipation via hole 212, and thus, heat generated in the IC chip is conducted to the dummy pattern portion 240 and dissipated through the via hole 212. Can be.

일 실시예에 따라, 비아홀(212)은 더미 패턴부(240)가 IC칩에 대응하여 위치하기 때문에, 절연층(210)에서 IC칩이 실장되는 영역에 대응하여 형성될 수 있다. 다른 실시예에 따라, 비아홀(212)는 절연층(210)에서 IC칩이 실장되는 영역의 밖에 형성될 수 있다. 이 경우, 더미 패턴부(240)는 IC칩이 실장되는 영역에 대응하여 뿐만 아니라 영역 밖으로 연장되어 형성된다. 그에 따라, 비아홀(212)은 칩 실장 영역 밖으로 연장된 더미 패턴부(240)에 대응하여 형성된다. According to an embodiment, the via hole 212 may be formed to correspond to a region in which the IC chip is mounted in the insulating layer 210 because the dummy pattern part 240 is positioned corresponding to the IC chip. According to another exemplary embodiment, the via hole 212 may be formed outside the region where the IC chip is mounted in the insulating layer 210. In this case, the dummy pattern portion 240 is formed not only corresponding to the region in which the IC chip is mounted but also extending out of the region. Accordingly, the via hole 212 is formed to correspond to the dummy pattern portion 240 extending out of the chip mounting area.

이러한 더미 패턴부(240)는 절연층(210) 상에 회로부(230)와 동시에 형성될 수 있다. 구체적으로, 회로부(230)는 절연층(210) 상에 금속층을 형성한 후, 금속층에 대해 에칭 공정을 수행함으로써 형성되는데, 이 때, 금속층은 회로부(230) 뿐만 아니라 방열을 위한 더미 패턴부(240)를 포함하는 패턴으로 에칭된다. 더미 패턴부(240)는 회로부가 형성되는 금속층으로부터 만들어지기 때문에, 열 전도도가 높다. The dummy pattern part 240 may be formed simultaneously with the circuit part 230 on the insulating layer 210. Specifically, the circuit unit 230 is formed by forming a metal layer on the insulating layer 210, and then performing an etching process on the metal layer. In this case, the metal layer is not only the circuit unit 230 but also a dummy pattern part for heat dissipation ( Etched into a pattern comprising 240. Since the dummy pattern portion 240 is made from the metal layer in which the circuit portion is formed, the thermal conductivity is high.

일 실시예에 따라, 더미 패턴부(240)는 선택적으로 회로부(230)와 물리적으로 연결될 수 있는데, 이 경우 회로부(230)로부터 발생하는 열이 더미 패턴부(240)로 전달된다. 다른 실시예에 따라, 더미 패턴부(240)는 상기 더미 패턴부로부터 연장되어 회로부(230)에 연결되는 연결부(도시 생략)를 포함할 수 있다. According to an embodiment, the dummy pattern unit 240 may be physically connected to the circuit unit 230 selectively. In this case, heat generated from the circuit unit 230 is transferred to the dummy pattern unit 240. According to another exemplary embodiment, the dummy pattern part 240 may include a connection part (not shown) extending from the dummy pattern part and connected to the circuit part 230.

그에 따라, IC칩 또는 회로부(230)로부터 발생하는 열은 더미 패턴부(240)에 전달된다. 열은 더미 패턴부(240)을 통해 발산되며, 또한 더미 패턴부(240)에 연결되도록 형성된 비아홀(212)을 통해 외부로 발산된다. Accordingly, heat generated from the IC chip or the circuit unit 230 is transferred to the dummy pattern unit 240. The heat is radiated through the dummy pattern portion 240 and is also radiated to the outside through the via hole 212 formed to be connected to the dummy pattern portion 240.

도 4는 본 발명의 일 실시예에 따른 COF 패키지의 정면을 확대한 도면이다. Figure 4 is an enlarged view of the front of the COF package according to an embodiment of the present invention.

도 4를 참조하면, 절연테이프의 일부가 확대되어 표시되어 있다. 칩 실장 영역(204)에는 IC칩(도시 생략)이 탑재된다. 절연테이프(210) 상에는 회로부(230)가 형성되어 있다. 또한, 회로부(230)와 동일한 층에 더미 패턴부(240)가 형성되어 있다. 더미 패턴부(240)는 도시된 바와 같이, 칩 실장 영역(204)에 대응하여 형성된다. 또한, 본 실시예에 따라 더미 패턴부(240)는 칩 실장 영역(204)의 밖으로 연장된다. 비아홀(212)은 칩 실장 영역(204)의 밖으로 연장된 더미 패턴부(240)의 연장된 부분(242)에 대응하여 형성될 수 있다. 도 4에서, 비아홀(212)은 점선으로 표시되어 있다. Referring to FIG. 4, a portion of the insulating tape is enlarged and displayed. An IC chip (not shown) is mounted in the chip mounting area 204. The circuit unit 230 is formed on the insulating tape 210. In addition, the dummy pattern portion 240 is formed on the same layer as the circuit portion 230. As illustrated, the dummy pattern portion 240 is formed to correspond to the chip mounting region 204. In addition, according to the present exemplary embodiment, the dummy pattern portion 240 extends out of the chip mounting region 204. The via hole 212 may be formed to correspond to the extended portion 242 of the dummy pattern portion 240 extending out of the chip mounting region 204. In FIG. 4, the via holes 212 are indicated by dashed lines.

다른 실시예에 따라, 더미 패턴부(240)는 회로부(230)의 파워 단자에 연결되도록 형성될 수 있다(도시하지 않음). 회로부(230)의 파워 단자는 전력을 수신하는 단자이며, 전력의 공급시에 과열될 수 있다(may be heated). 그러므로, 더미 패턴부(240)와 회로부(230)의 파워 단자를 연결하면 더미 패턴부(240)는 전력 공급에 따라 파워 단자가 과열될 때 회로부(230)의 파워 단자로부터의 열을 수신할 수 있다. According to another exemplary embodiment, the dummy pattern unit 240 may be formed to be connected to the power terminal of the circuit unit 230 (not shown). The power terminal of the circuit unit 230 is a terminal for receiving power, and may be heated when power is supplied. Therefore, when the dummy pattern unit 240 and the power terminal of the circuit unit 230 are connected, the dummy pattern unit 240 may receive heat from the power terminal of the circuit unit 230 when the power terminal is overheated according to the power supply. have.

더미 패턴부(240)의 칩 실장 영역(204)의 밖으로 연장된 부분(242)은 칩 실장 영역(204)에 대응하여 위치하는 더미 패턴부(240)의 어떠한 부분에도 형성될 수 있다. 다시 말해, 더미 패턴부(240)의 칩 실장 영역(204)의 밖으로 연장된 부분(242)은 회로부(230)가 형성되지 않은 절연층(210) 상의 어떠한 부분에도 형성될 수 있다. The portion 242 extending out of the chip mounting region 204 of the dummy pattern portion 240 may be formed in any portion of the dummy pattern portion 240 positioned corresponding to the chip mounting region 204. In other words, the portion 242 extending out of the chip mounting region 204 of the dummy pattern portion 240 may be formed on any portion of the insulating layer 210 in which the circuit portion 230 is not formed.

또한, 본 실시예에서는 하나의 더미 패턴부(240)를 포함하지만, 본 발명은 이에 한정되지 않는다. 예컨대, 절연층(210) 상에 회로부(230) 및 복수개의 더미 패턴부(240)를 포함할 수 있다. In addition, although the dummy pattern part 240 is included in the present embodiment, the present invention is not limited thereto. For example, the circuit part 230 and the plurality of dummy pattern parts 240 may be included on the insulating layer 210.

본 실시예에서, 절연층(210)에 방열을 위하여 하나의 비아홀(212)이 형성되어 있지만, 복수개의 비아홀이 형성될 수도 있다. 예컨대, 복수개의 비아홀들 중 일부는 칩 실장 영역(204) 내에 형성될 수 있고, 다른 일부는 칩 실장 영역(204) 밖에 형성될 수 있다. 어떠한 경우에도, 비아홀 또는 비아홀들은 더미 패턴부(240)에 연결되도록 형성되어야 한다. 비아홀(212)의 개수는 다양한 조건 예컨대, 회로패턴의 디자인 등에 따라 결정될 수 있다.In the present embodiment, one via hole 212 is formed in the insulating layer 210 for heat dissipation, but a plurality of via holes may be formed. For example, some of the plurality of via holes may be formed in the chip mounting region 204, and others may be formed outside the chip mounting region 204. In any case, the via holes or via holes should be formed to be connected to the dummy pattern portion 240. The number of via holes 212 may be determined according to various conditions, for example, the design of a circuit pattern.

도 5는 본 발명의 다른 실시예에 따른 COF 패키지의 정면을 확대한 도면이다. Figure 5 is an enlarged view of the front of the COF package according to another embodiment of the present invention.

도 5(a) 및 5(b)를 참조하면, 절연층(210) 상에 회로부(230) 및 복수개의 더미 패턴부(240)가 형성되어 있다. 이 복수개의 더미 패턴부(240)는 IC칩이 실장되는 영역(204) 내에 위치되어 있다. 또한, 복수개의 더미 패턴부(240)에 대응한 위치에 복수개의 비아홀(212)이 형성되어 있는데, 도면에서는 점선으로 표시되어 있다. 비아홀(212)은 대응하는 더미 패턴부(240)의 크기보다 작은 것이 바람직하며, 그 형상은 더미 패턴부(240)의 형상과 유사할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 비아홀(212)의 크기가 대응하는 더미 패턴부(240)의 크기보다 클 수도 있다.Referring to FIGS. 5A and 5B, a circuit part 230 and a plurality of dummy pattern parts 240 are formed on the insulating layer 210. The plurality of dummy pattern portions 240 are located in the region 204 in which the IC chip is mounted. In addition, a plurality of via holes 212 are formed at positions corresponding to the plurality of dummy pattern parts 240, which are indicated by dotted lines in the drawing. The via hole 212 is preferably smaller than the size of the corresponding dummy pattern portion 240, and the shape of the via hole 212 may be similar to that of the dummy pattern portion 240. However, the present invention is not limited thereto, and the size of the via hole 212 may be larger than that of the corresponding dummy pattern portion 240.

도 5(a)와 같이, 더미 패턴부(240)는 상기 더미 패턴부로부터 연장되어 회로부(230)에 물리적으로 연결하기 위한 연결부(244)를 포함할 수 있다. 이 경우, 더미 패턴부(240)와 연결된 회로부(230)의 단자는 전력을 수신하는 파워 단자인 것이 바람직하다. 전술한 바와 같이, 파원 단자는 전력을 수신하기 때문에, 전력 공급시 빨리 과열된다. 본 발명의 일 실시예에 따라, 회로부(230)의 파워 단자가 더미 패턴부(240)에 연결되면 파워 단자의 열이 더미 패턴부(240)에 의해 과열되는 것이 방지될 수 있다. As shown in FIG. 5A, the dummy pattern part 240 may include a connection part 244 extending from the dummy pattern part and physically connected to the circuit part 230. In this case, the terminal of the circuit portion 230 connected to the dummy pattern portion 240 is preferably a power terminal for receiving power. As described above, since the wave terminal receives power, it overheats quickly when power is supplied. According to an embodiment of the present invention, when the power terminal of the circuit unit 230 is connected to the dummy pattern portion 240, the heat of the power terminals may be prevented from being overheated by the dummy pattern portion 240.

다르게는, 도 5(b)와 같이, 더미 패턴부(440)는 회로부(430)와 물리적으로 이격될 수 있다. 더미 패턴부(240)가 연결부(244)를 통해 회로부(230)에 연결되면, 회로부(230)로부터 발생하는 열이 더 잘 더미 패턴부(240)로 전달될 수 있다. Alternatively, as shown in FIG. 5B, the dummy pattern portion 440 may be physically spaced apart from the circuit portion 430. When the dummy pattern unit 240 is connected to the circuit unit 230 through the connection unit 244, heat generated from the circuit unit 230 may be better transferred to the dummy pattern unit 240.

이에 따라, 칩 실장 영역(204)에 실장된 IC칩(도시 생략)으로부터 발생된 열은 IC칩 바로 아래 위치한 더미 패턴부(240)에 전달되고 다시 더미 패턴부(240)와 연결되도록 형성된 방열을 위한 비아홀(212)을 통하여 외부로 발산될 수 있다. 구체적으로, 더미 패턴부(240)는 IC칩에 의해 발생된 열에 의해 가열되는데(heated), 더미 패턴부(240)의 열은 더미 패턴부(240)를 외부로 노출시키는 비아홀(212)를 통해 발산된다. 그에 따라, COF 패키지의 방열이 용이하게 된다. Accordingly, the heat generated from the IC chip (not shown) mounted in the chip mounting region 204 is transferred to the dummy pattern portion 240 positioned directly below the IC chip, and again radiates heat radiation formed to be connected to the dummy pattern portion 240. It may be emitted to the outside through the via hole 212 for. Specifically, the dummy pattern portion 240 is heated by heat generated by the IC chip, and the heat of the dummy pattern portion 240 is via the via hole 212 exposing the dummy pattern portion 240 to the outside. Emanates. Thus, heat dissipation of the COF package is facilitated.

도 6 내지 도 8은 본 발명의 실시형태들에 따른 COF 패키지들의 단면을 나타낸 도면이다. 6 through 8 are cross-sectional views of COF packages in accordance with embodiments of the present invention.

도 6에 도시된 COF 패키지는 방열용 비아홀(212)이 형성된 절연층(210), 절연층(210)의 일 면 상에 형성된 회로부(230), 상기 회로부(230)와 동일한 층에 형성되는 더미 패턴부(240), 솔더 레지스트층(250), IC칩(260) 및 IC칩(260)을 몰딩하는 몰딩부(265)을 포함한다. The COF package illustrated in FIG. 6 includes an insulating layer 210 having a heat dissipation via hole 212 formed therein, a circuit portion 230 formed on one surface of the insulating layer 210, and a dummy formed on the same layer as the circuit portion 230. The pattern part 240, the solder resist layer 250, the IC chip 260, and the molding part 265 molding the IC chip 260 are included.

절연층(210)의 일 면에는 회로부(230) 및 더미 패턴부(240)가 위치하며, 회로부(230) 및 더미 패턴부(240)는 동시에 형성될 수 있다. 회로부(230) 및 더미 패턴부(240)는 절연층(210)의 일 면 상에 금속층을 형성한 후 회로부(230) 및 더미 패턴부(240)의 패턴 대로 패턴닝됨으로써 형성된다. 예컨대, 절연층(210)의 일 면 상에는 금속층을 형성한 후, 금속층에 대해 회로부(230) 및 더미 패턴부(240)가 형성되도록 에칭 공정이 수행될 수 있다. 금속층은 절연층(210) 상에 구리를 도포함으로써 형성될 수 있다. 이하, 회로부(230)와 더미 패턴부(240)은 함께 하나의 금속층으로 언급될 수 있다. The circuit part 230 and the dummy pattern part 240 are positioned on one surface of the insulating layer 210, and the circuit part 230 and the dummy pattern part 240 may be simultaneously formed. The circuit part 230 and the dummy pattern part 240 are formed by forming a metal layer on one surface of the insulating layer 210 and patterning the circuit part 230 and the dummy pattern part 240 according to the pattern. For example, after the metal layer is formed on one surface of the insulating layer 210, an etching process may be performed to form the circuit part 230 and the dummy pattern part 240 with respect to the metal layer. The metal layer may be formed by applying copper on the insulating layer 210. Hereinafter, the circuit unit 230 and the dummy pattern unit 240 may be referred to as one metal layer together.

솔더 레지스트층(250)은 회로부(230) 상에 도포됨으로써 형성된다. 솔더 레지스트층(250)은 회로부(230)를 덮어 부품 실장 때 이루어지는 납땜에 의해 의도하지 않은 접속이 발생하지 않도록 한다. 또한, COF 패키지는 절연층(210)과 금속층(230, 240) 사이에 시드층(215)를 포함한다. 시드층(215)은 니켈(Ni)과 크롬(Cr)의 합금으로 형성되어 있다. 이 경우, 합금에서 크롬의 함량비는 최소 1% 이상이어야 한다. 니켈/크롬의 합금에서 크롬의 함량비는 5% 이상이 바람직하며, 20% 까지도 가능하다. 시드층(215)은 절연층(210)의 회로부(230)가 형성될 일 면 상에 니켈/크롬의 합금을 도포함으로써 형성된다. 이 경우, 방열을 위한 비아홀(212)은 절연층(210) 상에 시드층(215)이 도포된 후에 형성된다. 비아홀(212)은 레이저에 의해 형성되거나, 펀칭 툴에 의해 형성될 수 있다. 이 경우, 시드층(215)에도 절연층(210)의 비아홀(212)에 대응하여 홀이 형성된다. 즉, 한 번의 공정에 의해 절연층(210)에 비아홀(212)가 형성되고 시드층(215)에 비아홀(212)에 대응하여 홀이 형성된다. 이러한 시드층(215)은 절연층(210) 상에 회로부(230) 및 더미 패턴부(240)를 접착시킨다. The solder resist layer 250 is formed by applying on the circuit unit 230. The solder resist layer 250 covers the circuit part 230 so that unintended connection does not occur due to soldering made during component mounting. The COF package also includes a seed layer 215 between the insulating layer 210 and the metal layers 230, 240. The seed layer 215 is formed of an alloy of nickel (Ni) and chromium (Cr). In this case, the content ratio of chromium in the alloy should be at least 1%. The content ratio of chromium in the nickel / chromium alloy is preferably 5% or more, and may be up to 20%. The seed layer 215 is formed by applying an alloy of nickel / chromium on one surface on which the circuit portion 230 of the insulating layer 210 is to be formed. In this case, the via hole 212 for heat dissipation is formed after the seed layer 215 is coated on the insulating layer 210. The via hole 212 may be formed by a laser or by a punching tool. In this case, holes are also formed in the seed layer 215 corresponding to the via holes 212 of the insulating layer 210. That is, via holes 212 are formed in the insulating layer 210 and holes are formed in the seed layer 215 corresponding to the via holes 212 by one process. The seed layer 215 bonds the circuit 230 and the dummy pattern 240 to the insulating layer 210.

그리고, COF 패키지는 금속층(230,240) 상에 금속, 바람직하게 주석(SN)으로 도금한 도금층(235)를 포함한다. 도금층(235)은 IC칩(260)과의 접속을 용이하게 하기 위해 금속층(230,240)에 대해 표면 처리를 수행함으로써 생성된다. 도금층(235)은 주석 뿐만 아니라 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag) 중 어느 하나로 형성될 수 있다. The COF package includes a plating layer 235 plated with metal, preferably tin (SN), on the metal layers 230 and 240. The plating layer 235 is generated by performing surface treatment on the metal layers 230 and 240 to facilitate the connection with the IC chip 260. The plating layer 235 may be formed of any one of nickel (Ni), palladium (Pd), gold (Au), and silver (Ag) as well as tin.

IC칩(260)은 회로부(230) 상에 탑재될 수 있다. 이 경우, IC칩(260)은 범프(262)를 통해 회로부(230)에 연결될 수도 있다. The IC chip 260 may be mounted on the circuit unit 230. In this case, the IC chip 260 may be connected to the circuit unit 230 through the bump 262.

도 7을 참조하면, 본 발명의 다른 실시예에 따른 COF 패키지가 도시되어 있다. 도 7에 도시된 COF 패키지는 비아홀(212)에 형성되는 방열 도금부(270)을 제외하고 도 6에 도시된 COF 패키지와 유사한 구성을 갖는다. Referring to FIG. 7, a COF package is shown according to another embodiment of the present invention. The COF package illustrated in FIG. 7 has a configuration similar to that of the COF package illustrated in FIG. 6 except for the heat dissipation plating part 270 formed in the via hole 212.

전술한 바와 같이, COF 패키지가 시드층(215)을 포함하는 경우, 방열을 위한 비아홀(212)은 절연층(210) 상에 시드층(215)이 도포된 후에 형성되기 때문에, 시드층(215)에도 절연층(210)의 비아홀(212)에 대응하여 홀이 형성된다. 방열 도금부(270)는 시드층(215)에 형성된 홀에 금속을 도금함으로써 형성될 수 있다. 방열 도금부(270)는 절연층(210)의 비아홀(212)에 대응하여 시드층(215) 상에 형성되는 더미 패턴부(240)에 접한다. 따라서, 방열 도금부(270)는 더미 패턴부(240)를 통해 회로부(230) 또는 IC칩(260)으로부터의 열을 전달받을 수 있다. 방열 도금부(270)는 열 전도율이 높은 금속 예컨대, 주석으로 형성되기 때문에, 더미 패턴부(240)로부터 열을 잘 수신할 수 있다. 더미 패턴부(240)로부터 방열 도금부(270)으로 전달된 열은 절연층(210)에 형성된 비아홀(212)을 통해 외부로 발산된다. 이러한 구성에 의해, COF 패키지로부터 발생하는 열이 효율적으로 외부로 발산될 수 있다.As described above, when the COF package includes the seed layer 215, the seed layer 215 because the via hole 212 for heat dissipation is formed after the seed layer 215 is applied on the insulating layer 210. ) Is also formed corresponding to the via hole 212 of the insulating layer 210. The heat dissipation plating part 270 may be formed by plating metal on holes formed in the seed layer 215. The heat dissipation plating part 270 contacts the dummy pattern part 240 formed on the seed layer 215 corresponding to the via hole 212 of the insulating layer 210. Accordingly, the heat dissipation plating part 270 may receive heat from the circuit part 230 or the IC chip 260 through the dummy pattern part 240. Since the heat dissipation plating part 270 is formed of a metal having high thermal conductivity, for example, tin, the heat dissipation plating part 270 may receive heat well from the dummy pattern part 240. Heat transferred from the dummy pattern part 240 to the heat dissipation plating part 270 is radiated to the outside through the via hole 212 formed in the insulating layer 210. By such a configuration, heat generated from the COF package can be efficiently dissipated to the outside.

도 8을 참조하면, 본 발명의 또 다른 실시예에 따른 COF 패키지가 도시되어 있다. 도 8에 도시된 COF 패키지는 비아홀(212)에 형성되는 방열 패드부(285)을 제외하고 도 7에 도시된 COF 패키지와 유사한 구성을 갖는다. Referring to FIG. 8, a COF package is shown according to another embodiment of the present invention. The COF package illustrated in FIG. 8 has a configuration similar to that of the COF package illustrated in FIG. 7 except for the heat dissipation pad portion 285 formed in the via hole 212.

방열 패드부(285)는 절연층(210)의 회로부(230)가 형성되는 일 면에 대향하는 다른 면 상에 형성된다. 구체적으로 방열 패드부(285)는 접착층(280)을 통해 절연층(210)의 다른 면 상에 절연층(210)의 비아홀(212)에 대응하여 위치하고 부착된다. The heat dissipation pad part 285 is formed on the other surface opposite to one surface on which the circuit unit 230 of the insulating layer 210 is formed. In more detail, the heat radiating pad part 285 is positioned and attached to the via hole 212 of the insulating layer 210 on the other surface of the insulating layer 210 through the adhesive layer 280.

방열 패드부(285)는 방열 도금부(270)와 유사하게, 열 전도율이 높은 금속 으로 형성되는 것이 바람직하다. 비아홀(212)을 통해 발산된 열은 비아홀(212)에 대응하여 위치한 방열 패드부(285)로 전달된다. 방열 패드부(285)는 비아홀(212)을 통해 전달되는 열을 흡수하여 COF 패키지가 과열되는 것을 방지할 수 있다. Similar to the heat dissipation plating part 270, the heat dissipation pad part 285 may be formed of a metal having high thermal conductivity. Heat dissipated through the via hole 212 is transferred to the heat dissipation pad part 285 positioned corresponding to the via hole 212. The heat dissipation pad part 285 may absorb heat transferred through the via hole 212 to prevent the COF package from overheating.

이와 같이, 본 발명은 COF 패키지에서 절연층 상의 회로부 상에 실장되는 전자회로칩의 열을 발산하기 위한 더미 패턴부를 회로부와 동일한 층에 포함하고, 더미 패턴부를 외부에 노출시키는 비아홀을 절연층에 형성하여 COF 패키지로부터 발생하는 열을 효율적으로 외부로 발산하여 반도체 칩이 과열되어 오동작하거나, 손상되는 것을 방지할 수 있다.As described above, the present invention includes a dummy pattern portion for dissipating heat of an electronic circuit chip mounted on a circuit portion on an insulating layer in a COF package in the same layer as the circuit portion, and a via hole exposing the dummy pattern portion to the outside is formed in the insulating layer. Therefore, the heat generated from the COF package can be efficiently dissipated to the outside to prevent the semiconductor chip from overheating and malfunction or damage.

전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.In the foregoing detailed description of the present invention, specific examples have been described. However, various modifications are possible within the scope of the present invention. The technical spirit of the present invention should not be limited to the above-described embodiments of the present invention, but should be determined by the claims and equivalents thereof.

210: 절연층 212: 비아홀
230: 회로부 240: 더미 패턴부210: insulating layer 212: via hole
230: circuit portion 240: dummy pattern portion

Claims (13)

절연층;
상기 절연층에 형성되는 비아홀;
상기 절연층 상의 회로부;
상기 절연층 상의 더미 패턴부; 및
상기 더미 패턴부 상에 위치하며 상기 회로부에 접속되는 IC칩;
을 포함하며,
상기 더미 패턴부는 상기 IC칩이 실장되는 영역의 외부로 연장되는 연장부를 포함하고,
상기 비아홀은 상기 연장부에 대응하여 마련되는 칩 온 필름(Chip On Film) 패키지.Insulating layer;
A via hole formed in the insulating layer;
A circuit portion on the insulating layer;
A dummy pattern portion on the insulating layer; And
An IC chip on the dummy pattern portion and connected to the circuit portion;
/ RTI >
The dummy pattern part includes an extension part extending out of an area where the IC chip is mounted,
The via hole is a chip on film (Chip On Film) package provided corresponding to the extension. 제1항에 있어서,
상기 절연층은 폴리이미드(polyimide: PI) 필름으로 마련되는 칩 온 필름 패키지.The method of claim 1,
The insulating layer is a chip-on film package provided with a polyimide (PI) film. 제1항에 있어서,
상기 더미 패턴부 및 상기 연장부는 상기 회로부와 동시에 마련되는 칩 온 필름 패키지.The method of claim 1,
And the dummy pattern portion and the extension portion are provided simultaneously with the circuit portion. 제1항에 있어서,
상기 절연층과 상기 회로부 사이 및 상기 절연층과 상기 더미 패턴부 사이에 위치하며 상기 회로부와 상기 더미 패턴부를 상기 절연층에 접착시키는 시드층을 더 포함하는 칩 온 필름 패키지.The method of claim 1,
And a seed layer disposed between the insulating layer and the circuit portion and between the insulating layer and the dummy pattern portion and bonding the circuit portion and the dummy pattern portion to the insulating layer. 제4항에 있어서,
상기 시드층은 상기 비아홀에 대응하여 마련되는 홀을 포함하는 칩 온 필름 패키지.5. The method of claim 4,
The seed layer is a chip-on film package including a hole provided corresponding to the via hole. 제5항에 있어서,
상기 시드층의 홀 내에 노출되는 상기 연장부를 금속으로 도금함으로써 마련된 방열 도금부를 더 포함하는 칩 온 필름 패키지.6. The method of claim 5,
And a heat dissipation plating part provided by plating the extension part exposed in the hole of the seed layer with metal. 제1항에 있어서,
상기 회로부 상의 솔더 레지스트층을 더 포함하는 칩 온 패키지.The method of claim 1,
The chip on package further comprising a solder resist layer on the circuit portion. 제7항에 있어서,
상기 회로부와 상기 더미 패턴부 상의 도금층을 더 포함하는 칩 온 패키지.8. The method of claim 7,
The chip on package further comprising a plating layer on the circuit portion and the dummy pattern portion. 제1항에 있어서,
상기 절연층의 다른 면 상에 상기 비아홀에 대응하여 위치하는 방열 패드부를 더 포함하는 칩 온 필름 패키지.The method of claim 1,
And a heat dissipation pad part disposed on the other side of the insulating layer to correspond to the via hole. 제1항에 있어서,
상기 더미 패턴부는 상기 회로부에 전기적으로 연결되는 칩 온 필름 패키지.The method of claim 1,
The dummy pattern portion is a chip on film package electrically connected to the circuit portion. 제1항에 있어서,
상기 더미 패턴부와 상기 회로부를 연결하는 연결부를 더 포함하는 칩 온 필름 패키지.The method of claim 1,
The chip on film package further comprises a connecting portion connecting the dummy pattern portion and the circuit portion. 제1항에 있어서,
상기 비아홀의 단면적 또는 직경의 크기는 상기 비아홀에 대응하여 위치하는 상기 더미 패턴부의 단면적 또는 직경의 크기보다 작은 칩 온 필름 패키지.The method of claim 1,
The size of the cross-sectional area or diameter of the via hole is smaller than the size of the cross-sectional area or diameter of the dummy pattern portion positioned corresponding to the via hole. 제1항에 있어서,
상기 더미 패턴부는 상기 IC칩에 전력을 공급하는 상기 회로부의 파워 단자에 연결되는 칩 온 필름 패키지.The method of claim 1,
And the dummy pattern portion is connected to a power terminal of the circuit portion for supplying power to the IC chip.
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