KR101279203B1 - Power semiconductor device - Google Patents
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Abstract
본 발명의 일 실시예는 견고성 전류 능력(Ruggedness)을 향상시킬 수 있고 제조 비용을 줄일 수 있으며, 제조 공정을 단순화시킬 수 있는 전력 반도체 소자 및 그 제조 방법에 관한 것이다. 이를 위해, 본 발명의 일 실시예는 제 1 면과 제 2 면을 가지는 제 1 도전형 드리프트 영역; 상기 제 1 도전형 드리프트 영역의 제 1 면부터 내부로 형성된 제 2 도전형 바디 영역; 상기 제 1 도전형 드리프트 영역의 제 1 면 위에 형성되며, 상기 제 2 도전형 바디 영역의 양측에 위치하는 게이트 절연막; 상기 게이트 절연막 위에 형성되는 게이트 전극; 상기 게이트 절연막의 하부에서 상기 제 1 도전형 드리프트 영역의 제 1 면부터 상기 제 2 도전형 바디 영역의 내부로 형성되며, 상기 제 2 도전형 바디 영역의 양측에 위치하는 제 1 도전형 웰 영역; 상기 제 1 도전형 웰 영역과 접촉하도록 상기 게이트 절연막과 상기 게이트 전극을 덮는 층간 절연막; 및 상기 층간 절연막 상에 형성되며, 상기 층간 절연막의 상부로부터 상기 제 2 도전형 바디 영역 중 상기 제 2 도전형 바디 영역의 양측에 위치하는 제 1 도전형 웰 영역 사이를 통과하여 상기 제 2 도전형 바디 영역의 내부로 형성된 트렌치를 통해 상기 제 2 도전형 바디 영역에 접촉하는 소스 전극을 포함하는 전력 반도체 소자를 제공한다.One embodiment of the present invention relates to a power semiconductor device and a method of manufacturing the same that can improve the robust current capability (ruggedness), reduce the manufacturing cost, and simplify the manufacturing process. To this end, an embodiment of the present invention includes a first conductivity type drift region having a first surface and a second surface; A second conductive body region formed therein from a first surface of the first conductive drift region; A gate insulating layer formed on a first surface of the first conductivity type drift region and positioned on both sides of the second conductivity type body region; A gate electrode formed on the gate insulating film; A first conductivity type well region formed under the gate insulating layer from the first surface of the first conductivity type drift region to the inside of the second conductivity type body region and positioned on both sides of the second conductivity type body region; An interlayer insulating layer covering the gate insulating layer and the gate electrode to be in contact with the first conductivity type well region; And a second conductive type formed on the interlayer insulating layer and passing from an upper portion of the interlayer insulating layer to a first conductive type well region located on both sides of the second conductive type body region of the second conductive type body region. Provided is a power semiconductor device including a source electrode contacting the second conductivity type body region through a trench formed in the body region.
Description
본 발명의 일 실시예는 전력 반도체 소자에 관한 것이다.One embodiment of the present invention relates to a power semiconductor device.
일반적으로 고전력 반도체 소자(MOSFET 또는 IGBT)는 직류 특성에서 높은 항복 전압(breakdown voltage)과 낮은 온-저항(on-resistance) 값을 가져야 하며, 교류 특성에서는 빠른 스위칭 속도(즉, 낮은 스위칭 손실 값) 등을 가져야 한다. 고전력 반도체 소자의 온-저항 값은 크게 채널 저항, JFET 저항, 축적(accumulation) 저항 및 에피텍셜 저항(또는, 드리프트 저항) 성분으로 이루어지는데, 정격 전압이 높아질수록 에피텍셜 저항 성분 값이 전체 온-저항 값의 대부분을 차지한다. 또한, 고전력 반도체 소자는 정격 전압이 증가할수록 높은 항복 전압 값을 요구하므로, 이를 위해서는 에피텍셜 영역의 두께 및 비저항 값을 증가시켜야 하는데, 이는 필연적으로 에피텍셜 영역의 온-저항 값을 증가시키게 된다. 일반적으로 고전력 반도체 소자 내에는 고유하게 기생 바이폴라 npn 또는 pnp 트랜지스터가 존재하게 된다. 이러한 기생 바이폴라 트랜지스터가 고전력 반도체 소자 내에서 동작하게 되면, 래치업(latch-up)이 되어 결국 고전력 반도체 소자 자체가 파괴되는 현상이 나타날 수 있다. 따라서, 고전력 반도체 소자는 상술한 기생 바이폴라 트랜지스터의 동작을 억제시킬 수 있는 견고성이 우수해야 한다. 견고성이 우수한 고전력 반도체 소자를 제조하기 위해서는, 고전력 반도체 소자 내를 흐르는 견고성 전류(ruggedness current)를 적절하게 분산하는 것이 중요하다. 여기서, 견고성 전류란 고전력 반도체 소자에 역방향 전압 인가시 다이오드(즉, pn 또는 np 접합)를 통해 흐르는 전류를 말한다.In general, high power semiconductor devices (MOSFETs or IGBTs) should have high breakdown voltage and low on-resistance values in direct current characteristics, and fast switching speeds (ie low switching loss values) in alternating current characteristics. Should have a back. On-resistance values of high-power semiconductor devices are largely composed of channel resistance, JFET resistance, accumulation resistance, and epitaxial resistance (or drift resistance) components. As the rated voltage increases, the epitaxial resistance component value is total on- Account for most of the resistance value. In addition, since the high power semiconductor device requires a higher breakdown voltage value as the rated voltage increases, this requires increasing the thickness and the resistivity of the epitaxial region, which inevitably increases the on-resistance value of the epitaxial region. In general, parasitic bipolar npn or pnp transistors are inherent in high power semiconductor devices. When the parasitic bipolar transistor operates in a high power semiconductor device, the parasitic bipolar transistor may latch up and eventually destroy the high power semiconductor device itself. Therefore, the high power semiconductor device should be excellent in robustness that can suppress the operation of the parasitic bipolar transistor described above. In order to manufacture a high power semiconductor device excellent in robustness, it is important to properly disperse the ruggedness current flowing in the high power semiconductor device. Here, the robust current refers to a current flowing through the diode (that is, pn or np junction) when the reverse voltage is applied to the high power semiconductor device.
본 발명의 일 실시예는 견고성 전류 능력(Ruggedness)을 향상시킬 수 있고 제조 비용을 줄일 수 있으며, 제조 공정을 단순화시킬 수 있는 전력 반도체 소자를 제공한다.One embodiment of the present invention provides a power semiconductor device that can improve the robust current capability (ruggedness), reduce the manufacturing cost, and simplify the manufacturing process.
본 발명의 일 실시예에 따른 전력 반도체 소자는 제 1 면과 제 2 면을 가지는 제 1 도전형 드리프트 영역; 상기 제 1 도전형 드리프트 영역의 제 1 면부터 내부로 형성된 제 2 도전형 바디 영역; 상기 제 1 도전형 드리프트 영역의 제 1 면 위에 형성되며, 상기 제 2 도전형 바디 영역의 양측에 위치하는 게이트 절연막; 상기 게이트 절연막 위에 형성되는 게이트 전극; 상기 게이트 절연막의 하부에서 상기 제 1 도전형 드리프트 영역의 제 1 면부터 상기 제 2 도전형 바디 영역의 내부로 형성되며, 상기 제 2 도전형 바디 영역의 양측에 위치하는 제 1 도전형 웰 영역; 상기 제 1 도전형 웰 영역과 접촉하도록 상기 게이트 절연막과 상기 게이트 전극을 덮는 층간 절연막; 및 상기 층간 절연막 상에 형성되며, 상기 층간 절연막의 상부로부터 상기 제 2 도전형 바디 영역 중 상기 제 2 도전형 바디 영역의 양측에 위치하는 제 1 도전형 웰 영역 사이를 통과하여 상기 제 2 도전형 바디 영역의 내부로 형성된 트렌치를 통해 상기 제 2 도전형 바디 영역에 접촉하는 소스 전극을 포함하는 것을 특징으로 한다.In an embodiment, a power semiconductor device may include a first conductivity type drift region having a first surface and a second surface; A second conductive body region formed therein from a first surface of the first conductive drift region; A gate insulating layer formed on a first surface of the first conductivity type drift region and positioned on both sides of the second conductivity type body region; A gate electrode formed on the gate insulating film; A first conductivity type well region formed under the gate insulating layer from the first surface of the first conductivity type drift region to the inside of the second conductivity type body region and positioned on both sides of the second conductivity type body region; An interlayer insulating layer covering the gate insulating layer and the gate electrode to be in contact with the first conductivity type well region; And a second conductive type formed on the interlayer insulating layer and passing from an upper portion of the interlayer insulating layer to a first conductive type well region located on both sides of the second conductive type body region of the second conductive type body region. And a source electrode contacting the second conductive body region through a trench formed in the body region.
상기 소스 전극은 상기 트렌치로 노출되는 상기 제 1 도전형 웰 영역의 측면과 접촉할 수 있다.The source electrode may be in contact with a side surface of the first conductivity type well region exposed by the trench.
상기 트렌치로 노출되는 상기 제 1 도전형 웰 영역의 측면과 상기 트렌치로 노출되는 상기 층간 절연막의 측면이 일직선상에 있을 수 있다.Side surfaces of the first conductivity type well region exposed to the trench and side surfaces of the interlayer insulating layer exposed to the trench may be in a straight line.
상기 소스 전극은 상기 트렌치로 노출되는 상기 제 1 도전형 웰 영역의 측면 및 상면과 접촉할 수 있다.The source electrode may be in contact with side and top surfaces of the first conductivity type well region exposed by the trench.
상기 트렌치로 노출되는 상기 제 1 도전형 웰 영역의 측면이 상기 트렌치로 노출되는 상기 층간 절연막의 측면보다 상기 트렌치의 내측 방향으로 더 돌출될 수 있다.A side surface of the first conductivity type well region exposed to the trench may protrude further in an inner direction of the trench than a side surface of the interlayer insulating layer exposed to the trench.
또한, 본 발명의 일 실시예에 따른 전력 반도체 소자는 상기 제 2 도전형 바디 영역 중 상기 트렌치의 하부의 형성되며, 상기 소스 전극과 접촉하는 제 2 도전형 웰 영역을 더 포함할 수 있다.In addition, the power semiconductor device according to an embodiment of the present invention may further include a second conductive well region formed under the trench of the second conductive body region and in contact with the source electrode.
또한, 본 발명의 일 실시예에 따른 전력 반도체 소자는 상기 제 1 도전형 드리프트 영역의 제 2 면에 형성되는 제 1 도전형 드레인 영역과, 상기 제 1 도전형 드레인 영역의 하면에 형성되는 드레인 전극을 더 포함할 수 있다.In addition, a power semiconductor device according to an embodiment of the present invention includes a first conductive drain region formed on a second surface of the first conductive drift region and a drain electrode formed on a lower surface of the first conductive drain region. It may further include.
상기 제 1 도전형은 N 형이고 상기 제 2 도전형은 P 형이거나, 또는 상기 제 1 도전형은 P 형이고 상기 제 2 도전형은 N 형일 수 있다. The first conductivity type may be N type and the second conductivity type may be P type, or the first conductivity type may be P type and the second conductivity type may be N type.
또한, 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법은 제 1 면부터 내부로 형성된 제 2 도전형 바디 영역과, 상기 제 1 면 위에서 상기 제 2 도전형 바디 영역의 양측에 위치하도록 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성되는 게이트 전극을 포함하는 제 1 도전형 드리프트 영역을 준비하는 단계; 상기 게이트 절연막과 상기 게이트 전극을 마스크로 사용하여 상기 제 2 도전형 바디 영역에 제 1 도전형 이온층을 형성하는 단계; 상기 게이트 절연막, 상기 게이트 전극 및 상기 제 1 도전형 이온층 위에 층간 절연막 물질을 도포하고, 상기 층간 절연막 물질의 상부로부터 상기 제 2 도전형 바디 영역의 내부로 트렌치를 형성하여 상기 제 1 도전형 드리프트 영역의 제 1 면부터 상기 제 2 도전형 바디 영역의 내부로 상기 제 2 도전형 바디 영역의 양측에 위치하는 제 1 도전형 웰 영역과, 상기 제 1 도전형 웰 영역과 접촉하도록 상기 게이트 절연막과 상기 게이트 전극을 덮는 층간 절연막을 형성하는 단계; 및 상기 층간 절연막의 상부부터 상기 트렌치를 통해 상기 제 2 도전형 바디 영역에 접촉하는 소스 전극을 형성하는 단계를 포함하는 것을 특징으로 한다. In addition, a method of manufacturing a power semiconductor device according to an embodiment of the present invention includes a second conductive body region formed therein from a first surface and a gate formed so as to be located at both sides of the second conductive body region on the first surface. Preparing a first conductivity type drift region including an insulating film and a gate electrode formed on the gate insulating film; Forming a first conductivity type ion layer on the second conductivity type body region using the gate insulating film and the gate electrode as a mask; An interlayer insulating material is coated on the gate insulating film, the gate electrode and the first conductive ion layer, and a trench is formed from the top of the interlayer insulating material into the second conductive body region to form the first conductive drift region. A first conductivity type well region located at both sides of the second conductivity type body region from a first surface of the substrate to the inside of the second conductivity type body region, and the gate insulating layer and the first insulating well region to contact the first conductivity type well region; Forming an interlayer insulating film covering the gate electrode; And forming a source electrode contacting the second conductivity type body region through the trench from an upper portion of the interlayer insulating layer.
상기 트렌치는 상기 층간 절연막 물질과 상기 제 1 도전형 이온의 일부를 제거하여 형성되며, 상기 트렌치로 노출되는 상기 제 1 도전형 웰 영역의 측면과 상기 트렌치로 노출되는 상기 층간 절연막의 측면이 동일 선상에 있도록 이루어질 수 있다.The trench is formed by removing the interlayer insulating material and a portion of the first conductivity type ions, and the side of the first conductivity type well region exposed by the trench and the side surface of the interlayer insulation layer exposed by the trench are colinear. Can be done to.
상기 트렌치는 상기 층간 절연막 물질과 상기 제 1 도전형 이온의 일부를 제거하여 형성되며, 상기 트렌치로 노출되는 상기 제 1 도전형 웰 영역의 측면이 상기 트렌치로 노출되는 상기 층간 절연막의 측면보다 상기 트렌치의 내측 방향으로 더 돌출되도록 이루어질 수 있다.The trench is formed by removing a portion of the interlayer insulating material and the first conductivity type ions, and a side surface of the first conductivity type well region exposed to the trench is greater than a side surface of the interlayer insulation layer exposed to the trench. It may be made to protrude further in the inner direction of.
상기 소스 전극을 형성하는 단계는 상기 층간 절연막의 상부부터 상기 트렌치를 통해 상기 제 2 도전형 바디 영역에 소스 전극 물질을 도포하는 것일 수 있다.The forming of the source electrode may include applying a source electrode material to the second conductive body region from the upper portion of the interlayer insulating layer through the trench.
또한, 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법은 상기 제 1 도전형 웰 영역과 층간 절연막을 형성하는 단계 이후, 상기 게이트 절연막과 상기 게이트 전극을 마스크로 사용하여 상기 제 2 도전형 바디 영역 중 상기 트렌치의 하부에 제 2 도전형 웰 영역을 형성하는 단계를 더 포함할 수 있다.In addition, in the method of manufacturing a power semiconductor device according to an embodiment of the present invention, after forming the first conductive well region and the interlayer insulating layer, the second conductive type body is formed by using the gate insulating layer and the gate electrode as a mask. The method may further include forming a second conductivity type well region in the lower portion of the trench.
또한, 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법은 상기 제 1 도전형 드리프트 영역의 제 1 면과 반대면인 제 2 면에 제 1 도전형 드레인 영역을 형성하고, 상기 제 1 도전형 드레인 영역의 하면에 드레인 전극을 형성하는 단계를 더 포함할 수 있다.In addition, the method of manufacturing a power semiconductor device according to an embodiment of the present invention forms a first conductivity type drain region on a second surface opposite to the first surface of the first conductivity type drift region, and the first conductivity type. The method may further include forming a drain electrode on the bottom surface of the drain region.
상기 제 1 도전형은 N 형이고 상기 제 2 도전형은 P 형이거나, 또는 상기 제 1 도전형은 P 형이고 상기 제 2 도전형은 N 형일 수 있다. The first conductivity type may be N type and the second conductivity type may be P type, or the first conductivity type may be P type and the second conductivity type may be N type.
본 발명의 일 실시예에 따른 전력 반도체 소자는 소스 전극이 제 2 도전성 바디 영역, 구체적으로 제 2 도전성 웰 영역에 접촉하는 면적을 넓혀 PN 다이오드의 면적을 넓힘으로써, 역방향 전압이 인가되는 경우 다이오드 전류가 흐를 수 있는 면적을 넓게 할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 전력 반도체 소자는 견고성 능력(Ruggedness)을 향상시킬 수 있다.In the power semiconductor device according to the embodiment of the present invention, the area of the PN diode is increased by increasing the area where the source electrode is in contact with the second conductive body region, specifically, the second conductive well region. It can widen the area that can flow. Accordingly, the power semiconductor device according to the embodiment of the present invention can improve the ruggedness.
또한, 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법은 제 2 도전형 바디 영역의 양측에 위치하도록 형성된 게이트 절연막과 게이트 전극을 마스크로 사용하여 제 1 도전형 웰 영역과 제 2 도전형 웰 영역을 형성함으로써, 기존의 전력 반도체 소자에서 제 1 도전형 웰 영역과 제 2 도전형 웰 영역을 형성하기 위해 필요한 별도의 마스크 공정을 삭제할 수 있다. 따라서, 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법은 제조 비용을 줄이고 제조 공정을 단순화할 수 있다. In addition, a method of manufacturing a power semiconductor device according to an embodiment of the present invention uses a gate insulating film and a gate electrode formed on both sides of a second conductive body region as a mask to form a first conductive well region and a second conductive type. By forming the well region, a separate mask process required for forming the first conductivity type well region and the second conductivity type well region in the existing power semiconductor device may be eliminated. Therefore, the manufacturing method of the power semiconductor device according to an embodiment of the present invention can reduce the manufacturing cost and simplify the manufacturing process.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 전력 반도체 소자를 도시한 단면도이다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 전력 반도체 소자의 제조 방법 중 제 1 도전형 웰 영역과 층간 절연막을 형성하는 단계를 보여주기 위한 단면도이다. 1 is a cross-sectional view illustrating a power semiconductor device according to an embodiment of the present invention.
2 is a cross-sectional view illustrating a power semiconductor device according to another embodiment of the present invention.
3A to 3F are cross-sectional views illustrating a method of manufacturing a power semiconductor device according to an embodiment of the present invention.
4 is a cross-sectional view illustrating a step of forming a first conductive well region and an interlayer insulating layer in a method of manufacturing a power semiconductor device according to another exemplary embodiment of the present invention.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention.
여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다.Here, parts having similar configurations and operations throughout the specification are denoted by the same reference numerals.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자를 도시한 단면도이다. 1 is a cross-sectional view illustrating a power semiconductor device according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 제 1 도전형 드레인 영역(111), 제 1 도전형 드리프트 영역(112), 제 2 도전형 바디 영역(120), 게이트 절연막(130), 게이트 전극(140), 제 1 도전형 웰 영역(150), 층간 절연막(160), 제 2 도전형 웰 영역(170), 소스 전극(180), 및 드레인 전극(190)을 포함한다. 여기서, 상기 제 1 도전형은 N 형일 수 있으며, 제 2 도전형은 P 형일 수 있다. 물론, 반대로 상기 제 1 도전형은 P 형이고 상기 제 2 도전형은 N 형일 수 있다. Referring to FIG. 1, a
상기 제 1 도전형 드레인 영역(111)은 일례로 N+형 반도체 기판일 수 있다. 즉, 상기 제 1 도전형 드레인 영역(111)은 인(P) 또는 비소(As)와 같은 불순물이 주입되어 형성된 N+형 반도체 웨이퍼일 수 있다. 물론, 반대로 상기 제 1 도전형 드레인 영역(111)은 붕소(B)와 같은 불순물이 주입되어 형성된 P+형 반도체 웨이퍼일 수 있다.For example, the first
상기 제 1 도전형 드리프트 영역(112)은 일례로 제 1 도전형 드레인 영역(111) 위에 일정 두께로 형성된 N-형 에피텍셜층일 수 있다. 상기 제 1 도전형 드리프트 영역(112)은 제 1 면(또는 상면)과, 제 1 면의 반대면인 제 2 면(또는 하면)을 가진다. 상기 제 1 도전형 드리프트 영역(112)의 제 2 면은 제 1 도전형 드레인 영역(111)과 접한다. 이러한 제 1 도전형 드리프트 영역(112)의 두께 및 농도는 전력 반도체 소자(100)에서 항복 전압(breakdown voltage)과 온 저항(on-resistance)을 결정하는 중요한 인자이다. 더불어, 상기 제 1 도전형 드레인 영역(111) 및 제 1 도전형 드리프트 영역(112)은 대략 사각 평판 형태로 형성될 수 있으나, 이러한 형태로 본 발명이 한정되는 것은 아니다.The first conductivity
상기 제 2 도전형 바디 영역(120)은 제 1 도전형 드리프트 영역(112)의 제 1 면부터 내부로 형성된다. 즉, 상기 제 2 도전형 바디 영역(120)은 제 1 도전형 드리프트 영역(112)의 제 1 면으로부터 내부로 일정 폭 및 일정 깊이를 가지며 형성된다. 상기 제 2 도전형 바디 영역(120)은 일례로 붕소(B)와 같은 P-형 불순물이 이온 주입 및 확산되어 형성될 수 있다. 상기 제 2 도전형 바디 영역(120)은 제 1 도전형 드리프트 영역(112)과 함께 전력 반도체 소자(100)에서 PN 다이오드를 구현한다. The second conductivity
상기 게이트 절연막(130)은 제 1 도전형 드리프트 영역(112)의 제 1 면 위에 형성되며, 제 2 도전형 바디 영역(120)의 양측 위에 위치한다. 상기 게이트 절연막(130)은 통상의 실리콘 산화막일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.The
상기 게이트 전극(140)은 게이트 절연막(130)의 위에 형성된다. 상기 게이트 전극(140)은 통상의 도핑된 폴리 실리콘일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.The
상기 제 1 도전형 웰 영역(150)은 게이트 절연막(130)의 하부에서 제 1 도전형 드리프트 영역(112)의 제 1 면부터 제 2 도전형 바디 영역(120)의 내부로 형성되며, 상기 제 2 도전형 바디 영역의 양측에 위치한다. 즉, 상기 제 1 도전형 웰 영역(150)은 제 1 도전형 드리프트 영역(112)의 제 1 면부터 제 2 도전형 바디 영역(120)의 내부로 일정 폭 및 일정 깊이를 가지며 형성된다. 이러한 제 1 도전형 웰 영역(150)은 인(P) 또는 비소(As)와 같은 N+ 불순물이 제 1 도전형 드리프트 영역(112)의 제 1 면부터 제 2 도전형 바디 영역(120)의 내부로 이온 주입 또는 확산되어 형성될 수 있다.The first conductivity
상기 층간 절연막(160)은 제 1 도전형 웰 영역(150)과 접촉하도록 게이트 절연막(120) 및 게이트 전극(130)을 덮는다. 이러한 층간 절연막(160)은 통상의 PSG(phosphosilicate glass) 막일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 여기서, 상기 층간 절연막(160)의 상부부터 제 2 도전형 바디 영역의 양측에 위치하는 제 1 도전형 웰 영역(150) 사이를 통과하여 제 2 도전형 바디 영역(120)의 내부 방향으로 트렌치(t1)가 형성된다. 상기 트렌치(t1)는 소스 전극(180)이 제 2 도전형 바디 영역(120)의 내부 일정 깊이까지 형성되는 공간을 제공한다. 상기 트렌치(t1)로 노출되는 제 1 도전형 웰 영역(150)의 측면은 트렌치(t1)로 노출되는 층간 절연막(160)의 측면과 일직선상에 있다. The interlayer insulating
상기 제 2 도전형 웰 영역(170)은 제 1 도전형 웰 영역(150)과 접촉하도록 제 1 도전형 웰 영역(150)의 하면부터 제 2 도전형 바디 영역(120)의 내부로 형성된다. 즉, 상기 제 2 도전형 웰 영역(170)은 제 1 도전형 웰 영역(150)의 하면부터 제 2 도전형 바디 영역(120)의 내부로 일정 폭 및 깊이를 가지도록 형성된다. 상기 제 2 도전형 웰 영역(170)은 일례로 붕소(B)와 같은 P+형 불순물이 제 1 도전형 웰 영역(150)의 하면부터 제 2 도전형 바디 영역(120)의 내부로 이온 주입 및 확산되어 형성될 수 있다. The second conductivity
상기 소스 전극(180)은 층간 절연막(160) 상에 형성되며, 제 2 도전형 바디 영역(120), 제 1 도전형 웰 영역(150) 및 제 2 도전형 웰 영역(170)과 전기적으로 접속 되도록 제 2 도전형 바디 영역(120) 중 제 2 도전형 바디 영역(120)의 양측에 위치하는 제 1 도전형 웰 영역(150) 사이에 형성된 트렌치(t1)를 통해 제 2 도전형 웰 영역(170)에 접촉한다. 여기서, 상기 소스 전극(180)은 트렌치(t1)로 노출된 제 1 도전형 웰 영역(150)의 측면과 접촉한다. 이러한 소스 전극(180)은 제 2 도전형 바디 영역(120), 구체적으로 제 2 도전형 웰 영역(170)과 접촉하는 면적을 넓혀 PN 다이오드의 면적을 넓힘으로써 전력 반도체 소자(100)에 역방향 전압이 인가되는 경우 다이오드 전류가 흐를 수 있는 면적을 넓게 할 수 있다. 이에 따라, 전력 반도체 소자(100)의 견고성 능력(Ruggedness)이 향상될 수 있다. 상기 소스 전극(180)은 알루미늄과 같은 도체로 형성될 수 있다. The
상기 드레인 전극(190)은 제 1 도전형 드리프트 영역(112)의 제 2 면, 구체적으로 제 1 도전형 드레인 영역(111)의 하면에 형성되어, 제 1 도전형 드리프트 영역(112) 및 제 1 도전형 드레인 영역(111)과 전기적으로 접속한다. 상기 드레인 전극(190)도 알루미늄과 같은 도체로 형성될 수 있다. The
상기에서, n+, n0, n-의 순서로 농도가 점차 작아지며, 또한 p+, p0, p-의 순서로 농도가 점차 작아짐은 당연하다.In the above, the concentration gradually decreases in the order of n +, n0, n-, and the concentration gradually decreases in the order of p +, p0, p-.
상기와 같이, 본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 소스 전극(180)이 제 2 도전성 바디 영역(120), 구체적으로 제 2 도전성 웰 영역(170)에 접촉하는 면적을 넓혀 PN 다이오드의 면적을 넓힘으로써, 역방향 전압이 인가되는 경우 다이오드 전류가 흐를 수 있는 면적을 넓게 할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 견고성 능력(Ruggedness)을 향상시킬 수 있다.
As described above, in the
다음은 본 발명의 다른 실시예에 따른 전력 반도체 소자에 대해 설명하기로 한다. Next, a power semiconductor device according to another embodiment of the present invention will be described.
도 2는 본 발명의 다른 실시예에 따른 전력 반도체 소자를 도시한 단면도이다.2 is a cross-sectional view illustrating a power semiconductor device according to another embodiment of the present invention.
본 발명의 다른 실시예에 따른 전력 반도체 소자(200)는 도 1의 전력 반도체 소자(100)와 비교하여 층간 절연막(260)만 다를 뿐 동일한 구성 및 동일한 작용을 한다. 이에 따라, 본 발명의 다른 실시예에 따른 전력 반도체 소자(200)에서는 층간 절연막(260)에 대해서만 설명하기로 한다. Compared to the
도 2를 참조하면, 본 발명의 다른 실시예에 따른 전력 반도체 소자(200)는 제 1 도전형 드레인 영역(111), 제 1 도전형 드리프트 영역(112), 제 2 도전형 바디 영역(120), 게이트 절연막(130), 게이트 전극(140), 제 1 도전형 웰 영역(150), 층간 절연막(260), 제 2 도전형 웰 영역(170), 소스 전극(180) 및 드레인 전극(190)을 포함한다. 여기서, 상기 제 1 도전형은 N 형일 수 있으며, 제 2 도전형은 P 형일 수 있다. 물론, 반대로 상기 제 1 도전형은 P 형이고 상기 제 2 도전형은 N 형일 수 있다. Referring to FIG. 2, the
상기 층간 절연막(260)은 도 1의 층간 절연막(160)과 유사하다. 다만, 상기 층간 절연막(260)은 도 1의 트렌치(t1)로 노출되는 층간 절연막(160)의 측면이 에칭 방법 등에 의해 더 얇아져 형성된다. 이로 인해, 트렌치(t2)가 형성되며, 트렌치(t2)로 노출되는 제 1 도전형 웰 영역(150)의 측면이 트렌치(t2)로 노출되는 층간 절연막(260)이 측면보다 트렌치(t2)의 내측 방향으로 더 돌출되게 된다. 이에 따라, 소스 전극(180)이 제 2 도전형 바디 영역(120), 구체적으로 제 2 도전형 웰 영역(170)과 접촉하는 면적이 넓혀져 PN 다이오드의 면적이 넓혀지는 동시에 소스 전극(180)이 제 1 도전형 웰 영역(150)과 접촉하는 면적이 넓혀질 수 있다. 즉, 상기 소스 전극(180)은 트렌치(t2)으로 노출된 제 1 도전형 웰 영역(150)의 측면 및 상면과 접촉한다. The interlayer insulating
상기와 같이, 본 발명의 다른 실시예에 따른 전력 반도체 소자(200)는 소스 전극(180)이 제 2 도전성 바디 영역(120), 구체적으로 제 2 도전성 웰 영역(170)에 접촉하는 면적을 넓혀 PN 다이오드의 면적을 넓히는 동시에 소스 전극(180)이 제 1 도전형 웰 영역(150)에 접촉하는 면적을 넓힘으로써, 역방향 전압이 인가되는 경우 다이오드 전류가 흐를 수 있는 면적을 넓게 하여 견고성 능력(Ruggedness)을 향상시킬 수 있는 동시에 드레인 전극(190)과 소스 전극(180) 간 온저항을 낮출 수 있다.As described above, in the
다음은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법에 대해 설명하기로 한다. Next, a method of manufacturing a power semiconductor device according to an embodiment of the present invention will be described.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법을 도시한 단면도들이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a power semiconductor device according to an embodiment of the present invention.
본 발명의 일 실시예에 따른 전력 반도체 소자(100)의 제조 방법은 제 1 드리프트 영역(112)을 준비하는 단계, 제 1 도전형 이온층(150a)을 형성하는 단계, 제 1 도전형 웰 영역(150)과 층간 절연막(160)을 형성하는 단계, 제 2 도전형 웰 영역(170)을 형성하는 단계, 및 소스 전극(180)을 형성하는 단계를 포함할 수 있다.In the method of manufacturing the
도 3a를 참조하면, 먼저 상기 제 1 드리프트 영역(112)을 준비하는 단계에서 제 1 면(또는 상면)부터 내부로 형성된 제 2 도전형 바디 영역(120)과, 제 1 면 위에서 제 2 도전형 바디 영역(120)의 양측에 위치하도록 형성된 게이트 절연막(130)과, 게이트 절연막(130) 위에 형성되는 게이트 전극(140)을 포함하는 제 1 드리프트 영역(112)이 준비된다. 여기서, 제 2 도전형 바디 영역(120)은 일례로 붕소(B)와 같은 P-형 불순물의 이온 주입 및 확산에 의해 형성될 수 있다. 물론, 상기 제 2 도전형 바디 영역(120)은 인(P) 또는 비소(As)와 같은 N-형 불순물의 이온 주입 및 확산에 의해 형성될 수도 있다.Referring to FIG. 3A, in the first step of preparing the
또한, 상기 게이트 절연막(130)은 통상의 실리콘 산화막의 증착에 의해 형성될 수 있다. 또한, 상기 게이트 전극(140)은 통상의 도핑된 폴리 실리콘의 증착에 의해 형성될 수 있다. In addition, the
도 3b를 참조하면, 상기 제 1 도전형 이온층(150a)을 형성하는 단계에서 제 2 도전형 바디 영역(120)의 양측에 위치하도록 형성된 게이트 절연막(130)과 게이트 전극(140)을 마스크로 사용하여 제 1 도전형 이온, 즉 N+ 형 불순물이 제 2 도전형 바디 영역(120)에 주입되고 확산된다. Referring to FIG. 3B, the
도 3c를 참조하면, 상기 제 1 도전형 웰 영역(150)과 층간 절연막(160)을 형성하는 단계에서 게이트 절연막(130), 게이트 전극(140) 및 제 1 도전형 이온층(150a) 위에 층간 절연막 물질(160a)이 증착되는 과정이 수행된다. 그리고, 도 3d를 참조하면, 상기 층간 절연막 물질(160a)과 제 1 도전형 이온층(150a)의 일부를 제거하여 상기 층간 절연막 물질(160a)의 상부로부터 제 2 도전형 바디 영역(120)의 내부로 트렌치(t1)가 형성되는 과정이 수행된다. 이러한 과정들에 의해, 제 1 도전형 드리프트 영역(112)의 제 1 면부터 내부로 제 2 도전형 바디 영역(120)의 양측에 위치하는 제 1 도전형 웰 영역(150)과, 제 1 도전형 웰 영역(150)과 접촉하도록 게이트 절연막(130)과 상기 게이트 전극(140)을 덮는 층간 절연막(160)이 형성된다. 여기서, 상기 트렌치(t1)는 트렌치(t1)로 노출되는 제 1 도전형 웰 영역(150)의 측면과 트렌치(t1)로 노출되는 층간 절연막(160)의 측면이 동일 선상에 있도록 이루어지며, 에칭 방법 등에 의해 수행될 수 있다. 물론, 공정에 따라 상기 제 1 도전형 웰 영역(150)의 측면과 상기 층간 절연막(160)의 측면은 동일 선상이 아닐 수도 있다.Referring to FIG. 3C, an interlayer insulating layer is formed on the
도 3e를 참조하면, 상기 제 2 도전형 웰 영역(170)을 형성하는 단계에서 제 2 도전형 바디 영역(120)의 양측에 위치하도록 형성된 게이트 절연막(130)과 게이트 전극(140)을 마스크로 사용하여 제 2 도전형 이온, 즉 P+ 형 불순물이 제 2 도전형 바디 영역(120)에 주입되고 확산된다. 이에 따라, 제 2 도전형 바디 영역(120) 중 트렌치(t1)의 하부에 제 2 도전형 웰 영역(170)이 형성된다.Referring to FIG. 3E, in the forming of the second conductivity
도 3f를 참조하면, 상기 소스 전극(180)을 형성하는 단계에서 층간 절연막(160)의 상부부터 트렌치(t1)를 통해 제 2 도전형 바디 영역(120)으로 소스 전극 물질이 도포된다. 이에 따라, 층간 절연막(160)의 상부부터 제 2 도전형 바디 영역(120) 중 제 2 도전형 바디 영역(120)의 양측에 위치하는 제 1 도전형 웰 영역(150) 사이에 형성된 트렌치(t1)를 통해 제 2 도전형 바디 영역(150)에 접촉하는 소스 전극(180)이 형성된다. Referring to FIG. 3F, in the forming of the
한편, 도 3a 내지 도 3f에 도시하진 않았지만, 상기 제 1 도전형 드리프트 영역(112)의 제 2 면에 제 1 도전형 드레인 영역(도 1의 111)이 형성되며, 제 1 도전형 드레인 영역(111)의 하면에 드레인 전극(도 1의 190)이 형성된다. Although not shown in FIGS. 3A to 3F, a first
상기와 같이 본 발명의 일 실시예에 따른 전력 반도체 소자(100)의 제조 방법은 제 2 도전형 바디 영역(120)의 양측에 위치하도록 형성된 게이트 절연막(130)과 게이트 전극(140)을 마스크로 사용하여 제 1 도전형 웰 영역(150)과 제 2 도전형 웰 영역(170)을 형성함으로써, 기존의 전력 반도체 소자에서 제 1 도전형 웰 영역과 제 2 도전형 웰 영역을 형성하기 위해 필요한 별도의 마스크 공정을 삭제할 수 있다. 따라서, 상기와 같이 본 발명의 일 실시예에 따른 전력 반도체 소자(100)의 제조 방법은 제조 비용을 줄이고 제조 공정을 단순화할 수 있다.
As described above, in the method of manufacturing the
다음은 본 발명의 다른 실시예에 따른 전력 반도체 소자의 제조 방법에 대해 설명하기로 한다. Next, a method of manufacturing a power semiconductor device according to another embodiment of the present invention will be described.
도 4는 본 발명의 다른 실시예에 따른 전력 반도체 소자의 제조 방법 중 제 2 도전형 웰 영역과 층간 절연막을 형성하는 단계를 보여주기 위한 단면도이다.4 is a cross-sectional view illustrating a step of forming a second conductive well region and an interlayer insulating layer in a method of manufacturing a power semiconductor device according to another exemplary embodiment of the present invention.
본 발명의 다른 실시예에 따른 전력 반도체 소자(200)의 제조 방법은 본 발명의 일 실시예에 따른 전력 반도체 소자(100)의 제조 방법과 비교하여 제 1 도전형 웰 영역(150)과 층간 절연막(260)을 형성하는 단계만 다를 뿐 동일한 단계를 가지며 동일한 작용을 한다. 이에 따라, 본 발명의 다른 실시예에 따른 전력 반도체 소자(200)의 제조 방법에서 제 1 도전형 웰 영역(150)과 층간 절연막(260)을 형성하는 단계에 대해서만 설명하기로 한다. A method of manufacturing the
도 4를 참조하면, 상기 제 1 도전형 웰 영역(150)과 층간 절연막(260)을 형성하는 단계는 도 3d의 제 1 도전형 웰 영역(150)과 층간 절연막(160)을 형성하는 단계와 유사하다. 다만, 상기 제 1 도전형 웰 영역(150)과 층간 절연막(260)을 형성하는 단계에서 트렌치(t2)가 트렌치(t2)로 노출되는 제 1 도전형 웰 영역(150)의 측면이 트렌치(t2)로 노출되는 층간 절연막(150)의 측면보다 트렌치(t2)의 내측 방향으로 더 돌출되도록 형성된다. 구체적으로, 상기 트렌치(t2)는 도 3d의 제 1 도전형 웰 영역(150)과 층간 절연막(160)을 형성하는 단계에서 형성된 트렌치(t1)와 접촉하는 층간 절연막(160)의 측면을 에칭 방법 등에 의해 식각함으로써 형성될 수 있다. Referring to FIG. 4, the forming of the first conductivity
이상에서 설명한 것은 본 발명에 따른 전력 반도체 소자를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only one embodiment for implementing the power semiconductor device according to the present invention, and the present invention is not limited to the above-described embodiment, and as claimed in the following claims, the gist of the present invention Without departing from the scope of the present invention, any person having ordinary skill in the art will have the technical spirit of the present invention to the extent that various modifications can be made.
100, 200: 전력 반도체 소자 111: 제 1 도전형 드레인 영역
112: 제 1 도전형 드리프트 영역 120: 제 2 도전형 바디 영역
130: 게이트 절연막 140: 게이트 전극
150: 제 1 도전형 웰 영역 160, 260: 층간 절연막
170: 제 2 도전형 웰 영역 180: 소스 전극
190: 드레인 전극 100, 200: power semiconductor element 111: first conductivity type drain region
112: first conductivity type drift region 120: second conductivity type body region
130: gate insulating film 140: gate electrode
150: first conductivity
170: second conductivity type well region 180: source electrode
190: drain electrode
Claims (15)
상기 제 1 도전형 드리프트 영역의 제 1 면부터 내부로 형성된 제 2 도전형 바디 영역;
상기 제 1 도전형 드리프트 영역의 제 1 면 위에 형성되며, 상기 제 2 도전형 바디 영역의 양측에 위치하는 게이트 절연막;
상기 게이트 절연막 위에 형성되는 게이트 전극;
상기 게이트 절연막의 하부에서 상기 제 1 도전형 드리프트 영역의 제 1 면부터 상기 제 2 도전형 바디 영역의 내부로 형성되며, 상기 제 2 도전형 바디 영역의 양측에 위치하는 제 1 도전형 웰 영역;
상기 제 1 도전형 웰 영역과 접촉하도록 상기 게이트 절연막과 상기 게이트 전극을 덮는 층간 절연막;
상기 제 1 도전형 웰 영역과 직접 접촉하고, 상기 제1 도전형 웰 영역의 하면부터 상기 제 2 도전형 바디 영역의 내부로 형성된 제 2 도전형 웰 영역; 및
상기 층간 절연막 상에 형성되며, 상기 층간 절연막의 상부로부터 상기 제 2 도전형 바디 영역 중 상기 제 2 도전형 바디 영역의 양측에 위치하는 제 1 도전형 웰 영역 사이를 통과하여 상기 제 2 도전형 웰 영역의 내부로 형성된 트렌치를 통해 상기 제 1 도전형 웰 영역 및 상기 제 2 도전형 웰 영역에 접촉하는 소스 전극을 포함하고,
상기 트렌치로 노출되는 제 1 도전형 웰 영역, 상기 제 2 도전형 웰 영역 및 상기 층간 절연막의 측면은 상호간 일직선을 이루는 것을 특징으로 하는 전력 반도체 소자.A first conductivity type drift region having a first side and a second side;
A second conductive body region formed therein from a first surface of the first conductive drift region;
A gate insulating layer formed on a first surface of the first conductivity type drift region and positioned on both sides of the second conductivity type body region;
A gate electrode formed on the gate insulating film;
A first conductivity type well region formed under the gate insulating layer from the first surface of the first conductivity type drift region to the inside of the second conductivity type body region and positioned on both sides of the second conductivity type body region;
An interlayer insulating layer covering the gate insulating layer and the gate electrode to be in contact with the first conductivity type well region;
A second conductivity type well region in direct contact with the first conductivity type well region and formed into the interior of the second conductivity type body region from a bottom surface of the first conductivity type well region; And
A second conductive well formed on the interlayer insulating layer and passing between a first conductive well region located on both sides of the second conductive body region of the second conductive body region from an upper portion of the interlayer insulating layer; A source electrode in contact with the first conductivity type well region and the second conductivity type well region through a trench formed into the region;
And a side surface of the first conductivity type well region, the second conductivity type well region, and the interlayer insulating layer exposed to the trenches.
상기 소스 전극은 상기 트렌치로 노출되는 상기 제 1 도전형 웰 영역의 측면 및 상면과 접촉하는 것을 특징으로 하는 전력 반도체 소자.The method of claim 1,
And the source electrode is in contact with side and top surfaces of the first conductivity type well region exposed by the trench.
상기 제 1 도전형 드리프트 영역의 제 2 면에 형성되는 제 1 도전형 드레인 영역과, 상기 제 1 도전형 드레인 영역의 하면에 형성되는 드레인 전극을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.The method of claim 1,
And a first conductive drain region formed on the second surface of the first conductive drift region, and a drain electrode formed on the lower surface of the first conductive drain region.
상기 제 1 도전형은 N 형이고 상기 제 2 도전형은 P 형이거나, 또는
상기 제 1 도전형은 P 형이고 상기 제 2 도전형은 N 형인 것을 특징으로 하는 전력 반도체 소자.The method of claim 1,
The first conductivity type is N type and the second conductivity type is P type, or
And the first conductivity type is P type and the second conductivity type is N type.
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