JPH09246550A - Semiconductor device, and manufacture of semiconductor device, and insulated gate type of semiconductor device, and manufacture of insulated gate type of semiconductor device - Google Patents
Semiconductor device, and manufacture of semiconductor device, and insulated gate type of semiconductor device, and manufacture of insulated gate type of semiconductor deviceInfo
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 107
- 238000004519 manufacturing process Methods 0.000 title claims description 67
- 239000000758 substrate Substances 0.000 claims abstract description 85
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims description 54
- 238000005530 etching Methods 0.000 claims description 39
- 238000000034 method Methods 0.000 claims description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229920005591 polysilicon Polymers 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- 239000004020 conductor Substances 0.000 claims description 15
- 239000005368 silicate glass Substances 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 239000012777 electrically insulating material Substances 0.000 claims description 4
- 239000000470 constituent Substances 0.000 claims description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 claims 1
- 239000011521 glass Substances 0.000 claims 1
- 238000000206 photolithography Methods 0.000 abstract description 10
- 238000001459 lithography Methods 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 17
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 241000293849 Cordylanthus Species 0.000 description 3
- 239000003513 alkali Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000002585 base Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66719—With a step of forming an insulating sidewall spacer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- Engineering & Computer Science (AREA)
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Abstract
Description
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、縦型の絶縁ゲートパワートラ
ンジスタおよびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a vertical insulated gate power transistor and a manufacturing method thereof.
【０００２】[0002]
【背景技術】パワートランジスタの微細化技術として
は、例えば、特開昭６２−１２６６７４号に示される技
術、IEEE.TRANS.ON ELECTRON DEVICES,VOL.41,NO.5,PP.
814に示されるような技術がある。上述の２つの技術
は、主に、ソース領域の微細化に関するものである。BACKGROUND ART As a technology for miniaturizing a power transistor, for example, a technology disclosed in Japanese Patent Laid-Open No. 62-126674, IEEE.TRANS.ON ELECTRON DEVICES, VOL.41, NO.5, PP.
There is a technique as shown in 814. The above two techniques are mainly related to miniaturization of the source region.
【０００３】また、Ｕ溝を用いたＭＯＳＦＥＴ（ＵＭＯ
Ｓ）の構造（製造方法）についても、いろいろと提案さ
れている。基本的には、フォトリソグラフィを用いてエ
ッチングマスクを形成し、ＲＩＥにより半導体基板にト
レンチを形成し、そのトレンチ内にポリシリコン等を埋
め込むことにより製造される。In addition, a MOSFET using a U-groove (UMO
Various proposals have also been made for the structure (manufacturing method) of S). Basically, it is manufactured by forming an etching mask using photolithography, forming a trench in a semiconductor substrate by RIE, and burying polysilicon or the like in the trench.
【０００４】[0004]
【発明が解決しようとする課題】上述の特開昭６２−１
２６６７４号の技術では、複雑な凹凸面上における絶縁
膜加工（コンタクト形成）が必要となり、ソース領域の
微細化には一定の限界がある。また、IEEE.TRANS.ON EL
ECTRON DEVICES,VOL.41,NO.5,PP.814の技術では、ソー
ス電極がソース領域に接することができる面は、ソース
領域の側壁（接合深さに相当）部分のみであり、きわめ
て接触面積が小さい。よって、ソース電極の接触抵抗が
大きくなる。ソース電極の接触面積を増やすには、ソー
ス領域自体を深くするしかなく、必然的にデバイスの大
型化を招く。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
The technology of No. 26674 requires an insulating film processing (contact formation) on a complicated uneven surface, and there is a certain limit to miniaturization of the source region. Also, IEEE.TRANS.ON EL
In the technology of ECTRON DEVICES, VOL.41, NO.5, PP.814, the surface where the source electrode can contact the source region is only the side wall (corresponding to the junction depth) of the source region, and the contact area is extremely large. Is small. Therefore, the contact resistance of the source electrode increases. To increase the contact area of the source electrode, the source region itself must be deepened, which inevitably leads to an increase in the size of the device.
【０００５】また、今までのＵＭＯＳの構造（製造方
法）では、トレンチ寸法がフォトリソグラフィの精度で
決定され、また、ソースコンタクト領域の確保のために
はデバイスの微細化が犠牲となり、さらに、ソース電極
が接触するソース領域の表面における不純物濃度が低下
してコンタクト抵抗が増大するといった問題がある。ま
た、Ｕ溝内の酸化に際し、基板表面において応力集中や
結晶欠陥が生じやすいという問題もある。In the conventional UMOS structure (manufacturing method), the trench size is determined by the accuracy of photolithography, and miniaturization of the device is sacrificed to secure the source contact region. There is a problem that the impurity concentration on the surface of the source region in contact with the electrode is lowered and the contact resistance is increased. There is also a problem that stress concentration and crystal defects are likely to occur on the surface of the substrate during oxidation in the U groove.
【０００６】このように、トランジスタを微細化してい
くと、そのトランジスタの高性能を維持するのがむずか
しくなる。As described above, as a transistor is miniaturized, it becomes difficult to maintain the high performance of the transistor.
【０００７】本発明の目的は、上述の従来技術の問題点
を克服し、より微細で、かつ高性能な半導体装置を提供
すること、およびその製造方法を提供することにある。
具体的には、微細で、しかも良好なソースコンタクトを
確保でき、かつ信頼性の高い絶縁ゲート型トランジスタ
ならびにその製造方法を提供することにある。An object of the present invention is to overcome the above-mentioned problems of the prior art, to provide a finer and higher performance semiconductor device, and to provide a manufacturing method thereof.
Specifically, the object is to provide an insulated gate transistor which is fine and can secure a good source contact and has high reliability, and a manufacturing method thereof.
【０００８】[0008]
（１）請求項１に記載の本発明の半導体装置の製造方法
は、半導体基板の表面に形成された絶縁膜に選択的に開
口部を形成し、前記半導体基板の一部を露出させる工程
と、前記開口部の外縁を形成している前記絶縁膜の側壁
に接して第１のサイドウオールを形成する工程と、前記
絶縁膜および前記第１のサイドウオールをマスクとして
用いて、露出している前記半導体基板の表面をエッチン
グし、斜面をもつ溝を形成する工程と、前記第１の膜お
よび前記第１のサイドウオールをマスクとして用いて、
前記溝の底面に相当する露出した半導体基板表面から不
純物を導入し、前記半導体基板内に不純物層を形成する
工程と、前記溝の斜面を覆い、かつ前記第１のサイドウ
オールに連接する第２のサイドウオールを形成する工程
と、前記絶縁膜および前記第１および第２のサイドウオ
ールをエッチングマスクとして用い、かつ前記第２のサ
イドウオールの端部を基準として、前記シリコン半導体
基板をエッチングし、溝を形成する工程と、前記第２の
サイドウオールを除去し、前記半導体基板の表面の前記
斜面を露出させる工程と、前記垂直な溝内に導電材料を
埋め込む工程と、を有することを特徴とする。(1) A method of manufacturing a semiconductor device according to a first aspect of the present invention includes a step of selectively forming an opening in an insulating film formed on a surface of a semiconductor substrate to expose a part of the semiconductor substrate. A step of forming a first sidewall in contact with a side wall of the insulating film forming the outer edge of the opening, and exposing the insulating film and the first sidewall as a mask Etching the surface of the semiconductor substrate to form a groove having a slope, and using the first film and the first sidewall as a mask,
A step of introducing impurities from an exposed semiconductor substrate surface corresponding to the bottom surface of the groove to form an impurity layer in the semiconductor substrate; and a second step of covering an inclined surface of the groove and connecting to the first sidewall. A step of forming a side wall, and using the insulating film and the first and second side walls as an etching mask, and etching the silicon semiconductor substrate with the end portion of the second side wall as a reference, A step of forming a groove, a step of removing the second sidewall to expose the slope of the surface of the semiconductor substrate, and a step of embedding a conductive material in the vertical groove. To do.
【０００９】本請求項の製造方法によれば、基板に形成
した斜面を有する溝を介して基板内に不純物を導入する
ため、容易に曲率が大きい拡散層を形成することができ
る。また、最小寸法で加工したマスクの端部に２つのサ
イドウオールを重ねてマスクの端部を決定できるため、
フォトリソグラフィの加工限界を越えてより微細な加工
が可能となる。According to the manufacturing method of the present invention, since the impurities are introduced into the substrate through the groove having the inclined surface formed in the substrate, the diffusion layer having a large curvature can be easily formed. Also, since the two sidewalls can be overlapped on the end of the mask processed with the minimum size, the end of the mask can be determined.
Finer processing is possible beyond the processing limit of photolithography.
【００１０】また、第２のサイドウオールにより前記溝
の斜面が保存され、その斜面の存在は、導電体の埋め込
みを容易にしたり、接触面積を増大させてコンタクト抵
抗を低減したりするのに役立つ。The slope of the groove is preserved by the second side wall, and the existence of the slope helps facilitate the filling of the conductor and increase the contact area to reduce the contact resistance. .
【００１１】（２）請求項２に記載の本発明は、請求項
１に記載の方法により製造される半導体装置である。(2) The present invention according to claim 2 is a semiconductor device manufactured by the method according to claim 1.
【００１２】微細かつ高性能な半導体装置を得ることが
できる。A fine and high-performance semiconductor device can be obtained.
【００１３】（３）請求項３に記載の本発明の絶縁ゲー
ト型半導体装置の製造方法は、第１導電型の半導体基板
の表面に、第１の絶縁膜／導電体層／第２の絶縁膜を順
次に重ね合わせて構成される積層膜を形成する工程と、
前記積層膜の一部に開口部を形成して前記半導体基板の
表面の一部を露出させる工程と、前記開口部の外縁を形
成している前記積層膜の側面に接して、電気的絶縁材料
からなる第１のサイドウオールを形成する工程と、前記
積層膜および第１のサイドウオールをマスクとして用い
て、露出している前記半導体基板の表面をエッチング
し、斜面をもつ溝を形成する工程と、前記第１の膜およ
び第１のサイドウオールをマスクとして用いて、前記溝
の底面に相当する露出した半導体基板表面から第２導電
型の不純物を導入し、前記半導体基板内に第２導電型の
第１の不純物層を形成する工程と、前記第１の不純物層
の表面部分に、第１導電型の第２の不純物層を形成する
工程と、前記溝の斜面を覆い、かつ前記第１のサイドウ
オールに連接する第２のサイドウオールを形成する工程
と、前記積層膜および前記第１，第２のサイドウオール
をエッチングマスクとして用い、かつ第２のサイドウオ
ールの端部を基準として、前記シリコン半導体基板をエ
ッチングし、断面形状がＵ字形をしている溝（Ｕ溝）を
形成する工程と、前記第２のサイドウオールを除去し、
前記半導体基板の表面の前記斜面を露出させる工程と、
露出した前記斜面を含む前記Ｕ溝内に導電材料を埋め込
む工程とを有し、前記各工程により、前記積層膜を構成
する導電体層をゲートとし、前記積層膜を構成する第１
の絶縁膜をゲート絶縁膜とし、前記第１の不純物層の表
面部分をチャネル形成領域とし、前記第２の不純物層を
ソースまたはドレイン領域とする絶縁ゲート型半導体装
置を製造することを特徴とする。(3) According to a third aspect of the present invention, there is provided a method of manufacturing an insulated gate semiconductor device, wherein a first insulating film / conductor layer / second insulating film is formed on a surface of a first conductivity type semiconductor substrate. A step of forming a laminated film formed by sequentially superposing the films,
Forming an opening in a part of the laminated film to expose a part of the surface of the semiconductor substrate; and contacting a side surface of the laminated film forming an outer edge of the opening with an electrically insulating material. And a step of forming a groove having an inclined surface by etching the exposed surface of the semiconductor substrate using the laminated film and the first sidewall as a mask. Using the first film and the first sidewall as a mask, impurities of the second conductivity type are introduced from the exposed semiconductor substrate surface corresponding to the bottom surface of the groove, and second conductivity type impurities are introduced into the semiconductor substrate. Forming a first impurity layer, forming a second impurity layer of the first conductivity type on the surface portion of the first impurity layer, covering the slope of the groove, and No. connected to the side wall of Forming a side wall of the silicon semiconductor substrate and etching the silicon semiconductor substrate using the laminated film and the first and second side walls as an etching mask, and the end portion of the second side wall as a reference. Forming a U-shaped groove (U groove), removing the second side wall,
Exposing the slope of the surface of the semiconductor substrate;
A step of burying a conductive material in the U-groove including the exposed slope, wherein the conductive layer forming the laminated film is used as a gate and the laminated film is formed by each of the steps.
Is used as a gate insulating film, the surface portion of the first impurity layer is used as a channel forming region, and the second impurity layer is used as a source or drain region to manufacture an insulated gate semiconductor device. .
【００１４】本製造方法では、基板に「斜面を有する
溝」を形成し、かつ２つの「サイドウオール」を形成
し、これらを活用してトランジスタを製造する。In this manufacturing method, a "groove having a slope" is formed on a substrate, two "sidewalls" are formed, and these are utilized to manufacture a transistor.
【００１５】つまり、ダブルのサイドウオールを用いて
トレンチ加工端を決めるため、フォトリソグラフィの限
界を越えて微細なトレンチを作成でき、しかも、プレー
ナー構造であるため、フォトリソグラフィによる加工も
容易である。That is, since the trench processing end is determined by using the double side wall, it is possible to form a fine trench beyond the limit of photolithography, and the planar structure makes the processing by photolithography easy.
【００１６】また、斜面を第２のサイドウオールで覆っ
てトレンチ形成まで保存しておき、その後に第２のサイ
ドウオールを除去して斜面を露出させ、その斜面をソー
ス電極コンタクト領域として使用するため、接触面積が
増大し、よってソースコンタクト抵抗が低減される。ま
た、斜面の存在によりトレンチの開口径が大きく、ソー
ス電極の埋め込みも容易である。In addition, the slope is covered with the second side wall and stored until the trench is formed. After that, the second side wall is removed to expose the slope, and the slope is used as a source electrode contact region. , The contact area is increased and thus the source contact resistance is reduced. Further, the existence of the sloped surface makes the opening diameter of the trench large, so that the source electrode can be easily embedded.
【００１７】また、斜面の表面より不純物を基板内に拡
散させるため、浅い拡散で十分な曲率を確保でき、微細
化を犠牲にすることなく耐圧も確保できる。Further, since the impurities are diffused into the substrate from the surface of the slope, a sufficient curvature can be secured by shallow diffusion, and the breakdown voltage can be secured without sacrificing miniaturization.
【００１８】（４）請求項４に記載の本発明の絶縁ゲー
ト型半導体装置の製造方法は、請求項１において、シリ
コン半導体基板の表面は（１００）等価面であり、前記
形状の構成要素として斜面をもつ溝は断面がＶ字形の溝
（Ｖ溝）であり、そのＶ溝はアルカリエッチング液を用
いたエッチングにより形成されることを特徴とする。(4) A method for manufacturing an insulated gate semiconductor device according to a fourth aspect of the present invention is the method according to the first aspect, wherein the surface of the silicon semiconductor substrate is a (100) equivalent surface, and is a constituent element of the shape. The groove having an inclined surface is a groove having a V-shaped cross section (V groove), and the V groove is formed by etching using an alkaline etching solution.
【００１９】シリコンの（１００）等価面の性質を利用
した異方性エッチングにより、容易に斜面をもつ溝を形
成できる。A groove having an inclined surface can be easily formed by anisotropic etching utilizing the property of the (100) equivalent surface of silicon.
【００２０】（５）請求項５に記載の本発明の絶縁ゲー
ト型半導体装置の製造方法は、請求項１または２におい
て、第１の不純物層の表面部分に第１導電型の第２の不
純物層を形成する工程は、不純物がドープされたシリケ
ートガラス膜から不純物を拡散させる工程であり、ま
た、第２のサイドウオールを形成する工程は、前記シリ
ケートガラス膜を異方性エッチングにより加工する工程
であることを特徴とする。(5) A method for manufacturing an insulated gate semiconductor device according to a fifth aspect of the present invention is the method of manufacturing the insulated gate semiconductor device according to the first or second aspect, wherein the second impurity of the first conductivity type is formed on the surface portion of the first impurity layer. The step of forming the layer is a step of diffusing the impurities from the silicate glass film doped with the impurities, and the step of forming the second sidewall is a step of processing the silicate glass film by anisotropic etching. Is characterized in that.
【００２１】不純物がドープされたシリケートガラス膜
（例えば、ＰＳＧ膜，ＡｓＳＧ膜）をデポジットし、熱
処理により不純物を拡散させればよく、工程が容易であ
る。また、第１導電型の第２の不純物層はソース領域と
して機能し、低抵抗化のためには不純物濃度を高く維持
する必要があるが、本方法によれば、十分な不純物の導
入が可能である。The silicate glass film (eg, PSG film, AsSG film) doped with impurities may be deposited and the impurities may be diffused by heat treatment, which facilitates the process. Further, the second impurity layer of the first conductivity type functions as a source region, and it is necessary to maintain a high impurity concentration in order to reduce the resistance, but according to this method, it is possible to sufficiently introduce impurities. Is.
【００２２】さらに、シリケートガラス膜をＲＩＥ等に
より加工して、第２のサイドウオールをセルフアライン
で形成する。よって、精度が高く、微細化にも適する。Further, the silicate glass film is processed by RIE or the like to form the second sidewall by self-alignment. Therefore, it has high accuracy and is suitable for miniaturization.
【００２３】（６）請求項６に記載の本発明の絶縁ゲー
ト型半導体装置の製造方法は、請求項１〜３のいずれか
において、前記Ｕ溝を形成する工程と、前記Ｕ溝内に導
電材料を充填する工程との間に、Ｕ溝加工に用いたマス
クを不純物導入用のマスクとしても利用してＵ溝の底部
に不純物を導入する工程が挿入されることを特徴とす
る。(6) A method for manufacturing an insulated gate semiconductor device according to a sixth aspect of the present invention is the method for manufacturing an insulated gate semiconductor device according to any one of the first to third aspects, wherein the step of forming the U-groove and the conduction in the U-groove are performed. Between the step of filling the material and the step of introducing the impurity into the bottom of the U groove by using the mask used for the U groove processing also as a mask for introducing impurities.
【００２４】パワートランジスタでは、ソース電位の安
定化のために、ソースを基板（Ｐボディ層）と接続した
構成をとるのが一般的であるが、本工程により、ソース
と基板（Ｐボディ層）のオーミックコンタクトが可能と
なる。In the power transistor, the source is generally connected to the substrate (P body layer) in order to stabilize the source potential, but this step allows the source and the substrate (P body layer) to be connected. Ohmic contact is possible.
【００２５】（７）請求項７に記載の本発明の絶縁ゲー
ト型半導体装置は、請求項１〜６のいずれかの製造方法
により製造されるものである。(7) The insulated gate semiconductor device of the present invention according to claim 7 is manufactured by the manufacturing method according to any one of claims 1 to 6.
【００２６】何回もセルフアラインを連続して用いる超
微細プロセスにより製造される、微細，高信頼度、かつ
低消費電力のデバイスである。It is a device of fine size, high reliability, and low power consumption, which is manufactured by an ultrafine process which continuously uses self-alignment many times.
【００２７】（８）請求項８に記載の本発明の絶縁ゲー
ト型半導体装置の製造方法は、Ｕ溝の内壁面にゲート絶
縁膜が形成され、そのＵ溝内に埋め込まれた導電材料を
ゲートとして用いる、縦型の絶縁ゲート型半導体装置の
製造方法であって、第１導電型の第１の半導体層と、第
２導電型の第２の半導体層と、第１導電型の第３の半導
体層とを順次に積層した構造を有する半導体基板の表面
に、積層膜を形成する工程と、前記積層膜の一部に開口
部を形成して前記半導体基板の表面の一部を露出させる
工程と、前記開口部の外縁を形成している前記積層膜の
側面に接して、電気的絶縁材料からなる第１のサイドウ
オールを形成する工程と、前記積層膜および第１のサイ
ドウオールをマスクとして用いて、露出している前記半
導体基板の表面をエッチングし、斜面をもつ溝を形成す
る工程と、前記積層膜，第１のサイドウオールおよび前
記半導体基板表面の露出した前記斜面の上に、不純物が
ドープされたシリケートガラス膜を形成する工程と、前
記シリケートガラス膜から第１導電型の不純物を前記半
導体基板の表面部分に位置する前記第３の半導体層内に
拡散させ、その第３の半導体層の不純物濃度を高める工
程と、前記シリケートガラス膜の全面に異方性エッチン
グを施して、前記半導体基板の表面の前記斜面の一部を
露出させると共に、前記斜面の他部を覆い、かつ前記第
１のサイドウオールに連接する第２のサイドウオールを
形成する工程と、前記積層膜および前記第１，第２のサ
イドウオールをエッチングマスクとして用い、かつ第２
のサイドウオールの端部を基準として、前記シリコン半
導体基板をエッチングし、断面形状がＵ字形をしている
溝（Ｕ溝）を形成する工程と、前記第２のサイドウオー
ルを除去し、前記半導体基板の表面の前記斜面を露出さ
せる工程と、露出した前記斜面を含む前記Ｕ溝の内壁面
にゲート絶縁膜を形成する工程と、前記Ｕ溝内に導電材
料を埋め込む工程と、前記第１のサイドウオールをマス
クとして用いて、前記Ｕ溝内に埋め込まれた前記導電材
料層の表面を酸化して酸化膜を形成する工程と、半導体
基板の表面の全面に異方性エッチングを施し、その結果
として前記積層膜のみを除去して前記半導体基板の表面
を露出させ、電極コンタクト領域を形成する工程と、前
記電極コンタクト領域に電極を接続する工程と、前記半
導体基板の裏面に電極を接続する工程と、を有すること
を特徴とする。(8) In the method for manufacturing an insulated gate semiconductor device according to the present invention, the gate insulating film is formed on the inner wall surface of the U groove, and the conductive material embedded in the U groove is used as the gate. A method of manufacturing a vertical insulated gate semiconductor device used as, comprising: a first semiconductor layer of a first conductivity type, a second semiconductor layer of a second conductivity type, and a third semiconductor layer of a first conductivity type. Forming a laminated film on the surface of a semiconductor substrate having a structure in which semiconductor layers are sequentially laminated; and forming an opening in a part of the laminated film to expose a part of the surface of the semiconductor substrate. And a step of forming a first sidewall made of an electrically insulating material in contact with a side surface of the laminated film forming an outer edge of the opening, and using the laminated film and the first sidewall as a mask. Using the exposed surface of the semiconductor substrate Etching to form a groove having a slope, and a step of forming an impurity-doped silicate glass film on the stacked film, the first sidewall and the exposed slope of the semiconductor substrate surface, Diffusing impurities of the first conductivity type from the silicate glass film into the third semiconductor layer located on the surface portion of the semiconductor substrate to increase the impurity concentration of the third semiconductor layer; and the silicate glass film. Anisotropically etching the entire surface of the semiconductor substrate to expose a part of the sloped surface of the semiconductor substrate, cover the other part of the sloped surface, and connect the second sidewall to the first sidewall. And a step of using the laminated film and the first and second sidewalls as an etching mask, and
Etching the silicon semiconductor substrate with reference to the end of the side wall to form a groove having a U-shaped cross section (U groove); removing the second sidewall; Exposing the slope of the surface of the substrate; forming a gate insulating film on the inner wall surface of the U groove including the exposed slope; embedding a conductive material in the U groove; Using the sidewall as a mask, a step of oxidizing the surface of the conductive material layer embedded in the U groove to form an oxide film, and performing anisotropic etching on the entire surface of the semiconductor substrate. As a step of removing only the laminated film to expose the surface of the semiconductor substrate to form an electrode contact region, a step of connecting an electrode to the electrode contact region, and a back surface of the semiconductor substrate. And having a step of connecting the electrode, the.
【００２８】積層膜をフォトリソグラフィで加工し、さ
らに２つのサイドウオールによりトレンチマスクの端部
を決めるため、フォトリソの限界を越えて微細なトレン
チを形成可能である。Since the laminated film is processed by photolithography and the end portion of the trench mask is determined by the two sidewalls, it is possible to form a fine trench beyond the limit of photolithography.
【００２９】また、斜面を有する溝を形成し、その斜面
上に不純物がドープされたシリケートガラス膜をデポジ
ットして第１導電型の不純物の拡散を行うため、トレン
チが形成される領域の近傍の第１導電型不純物の濃度を
効果的に高めることができ、したがって、ソースコンタ
クト抵抗の低減が可能となる。Further, since a groove having an inclined surface is formed and an impurity-doped silicate glass film is deposited on the inclined surface to diffuse the impurity of the first conductivity type, a region near the trench is formed. The concentration of the first conductivity type impurity can be effectively increased, and thus the source contact resistance can be reduced.
【００３０】また、トレンチ内部の酸化の際、第１のサ
イドウオールにより積層膜の端部が覆われているため、
酸化による応力集中（例えば、バーズビークの発生）が
発生しない。When the inside of the trench is oxidized, the end portion of the laminated film is covered with the first sidewall,
Stress concentration due to oxidation (for example, bird's beak generation) does not occur.
【００３１】さらに、ソースコンタクト領域の形成も、
一連のセルフアライン工程により自動的に行え、よっ
て、精度よくソースコンタクト領域を確保しつつ、デバ
イスの微細化を行える。Further, the formation of the source contact region is also
This can be automatically performed by a series of self-alignment steps, and thus the device can be miniaturized while accurately securing the source contact region.
【００３２】（９）請求項９に記載の本発明の絶縁ゲー
ト型半導体装置の製造方法は、シリコン半導体基板の表
面は（１００）等価面であり、前記斜面をもつ溝（２９
０）は断面がＶ字形の溝（Ｖ溝）であり、そのＶ溝はア
ルカリエッチング液を用いたエッチングにより形成され
ることを特徴とする。(9) In a method for manufacturing an insulated gate semiconductor device according to a ninth aspect of the present invention, the surface of the silicon semiconductor substrate is a (100) equivalent plane, and the groove (29) having the slope is formed.
0) is a groove having a V-shaped cross section (V groove), and the V groove is formed by etching using an alkali etching solution.
【００３３】シリコンの（１００）等価面の性質を利用
した異方性エッチングにより、容易に斜面をもつ溝を形
成できる。A groove having an inclined surface can be easily formed by anisotropic etching utilizing the property of the (100) equivalent surface of silicon.
【００３４】（１０）請求項１０に記載の本発明の絶縁
ゲート型半導体装置の製造方法は、請求項８または９に
おいて、積層膜は、絶縁膜／ポリシリコン層／絶縁膜の
重ね膜からなり、また、前記第１のサイドウオールは、
シリコン窒化膜からなることを特徴とする。(10) A method for manufacturing an insulated gate semiconductor device according to a tenth aspect of the present invention is the method of manufacturing an insulated gate semiconductor device according to the eighth or ninth aspect, in which the laminated film is composed of an insulating film / polysilicon layer / insulating film stacked film. , The first side wall is
It is characterized by being made of a silicon nitride film.
【００３５】積層膜は、トレンチ内に埋め込まれたポリ
シリコンの表面の酸化（キャップ酸化）の際に、下地の
シリコン基板に応力集中が発生するのを防止する働きを
する。The laminated film has a function of preventing stress concentration on the underlying silicon substrate when the surface of the polysilicon embedded in the trench is oxidized (cap oxidation).
【００３６】また、第１のサイドウオールはキャップ酸
化のマスクとして機能する。Further, the first side wall functions as a mask for cap oxidation.
【００３７】（１１）請求項１１に記載の本発明の絶縁
ゲート型半導体装置は、請求項８〜１０のいずれかの製
造方法により製造されるものである。(11) The insulated gate semiconductor device of the present invention according to claim 11 is manufactured by the manufacturing method according to any one of claims 8 to 10.
【００３８】何回もセルフアラインを連続して用いる超
微細プロセスにより製造される、微細，高信頼度、かつ
低消費電力のデバイスである。It is a device of fine size, high reliability, and low power consumption, which is manufactured by an ultrafine process which continuously uses self-alignment many times.
【００３９】[0039]
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。Next, an embodiment of the present invention will be described with reference to the drawings.
【００４０】（第１の実施の形態） （構造）図１１は、本発明のＤＭＯＳ（Ｄｏｕｂｌｅ
Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）の構造を示すデバイ
ス断面図である。図１２に示されるように、このＤＭＯ
Ｓは、ソース（Ｓ）と基板（ボディｐ層）とを接続して
ソース電位のフローティングを防止した構成となってい
る。(First Embodiment) (Structure) FIG. 11 shows a DMOS (Double) of the present invention.
It is a device sectional view showing the structure of Diffused MOSFET. As shown in FIG. 12, this DMO
S has a configuration in which the source (S) and the substrate (body p layer) are connected to prevent the floating of the source potential.
【００４１】図１１に示されるように、半導体基板の表
面にソース電極（１３０），ゲート電極（４０）が形成
され、裏面にドレイン電極１４０が形成されている、縦
型のＭＯＳＦＥＴである。As shown in FIG. 11, it is a vertical MOSFET in which a source electrode (130) and a gate electrode (40) are formed on the front surface of a semiconductor substrate, and a drain electrode 140 is formed on the back surface.
【００４２】図１１において、参照番号１０，２０はド
レイン層，参照番号３０はＳｉＯ2膜，参照番号４０は
ポリシリコン層，参照番号５０はシリコン窒化膜，参照
番号６２はシリコン窒化膜からなるサイドウオール（第
１のサイドウオール），参照番号８０はボディｐ層，参
照番号１２０はオーミックコンタクト用のｐ+層を、そ
れぞれ表す。In FIG. 11, reference numerals 10 and 20 are drain layers, reference numeral 30 is a SiO 2 film, reference numeral 40 is a polysilicon layer, reference numeral 50 is a silicon nitride film, and reference numeral 62 is a side made of a silicon nitride film. Reference numeral 80 indicates a wall (first side wall), a body p layer, and reference numeral 120 indicates a p + layer for ohmic contact, respectively.
【００４３】（製造プロセス）次に、図１１の構造の製
造方法の一例を、図１〜図１０を用いて順をおって説明
する。(Manufacturing Process) Next, an example of a method of manufacturing the structure shown in FIG. 11 will be described step by step with reference to FIGS.
【００４４】（１）まず、図１に示すように、ｎ+層お
よびｎ-層からなるＳｉ基板の（１００）面上に、５０
ｎｍ〜１００ｎｍ程度の熱酸化膜３０を形成後、約４０
０ｎｍのドープドポリシリコン膜４０，Ｓｉ3Ｎ4膜等の
酸化防止用の膜５０を順次に形成する。これにより、多
層積層膜が形成される。(1) First, as shown in FIG. 1, 50 is formed on the (100) plane of a Si substrate composed of an n + layer and an n − layer.
After forming the thermal oxide film 30 of about 100 nm to 100 nm, about 40
A 0 nm doped polysilicon film 40 and an oxidation preventing film 50 such as a Si 3 N 4 film are sequentially formed. As a result, a multilayer laminated film is formed.
【００４５】（２）次に、図２に示すように、フォトリ
ソグラフィの最小線幅でマスクを加工し、そのマスクを
用いてＲＩＥにより多層積層膜（Ｓｉ3Ｎ4／ポリシリコ
ン／ＳｉＯ2）に開口５２を形成する。(2) Next, as shown in FIG. 2, a mask is processed with the minimum line width of photolithography, and the mask is used to perform RIE to form a multilayer laminated film (Si 3 N 4 / polysilicon / SiO 2 ). An opening 52 is formed in the.
【００４６】（３）次に、図３に示すように、Ｓｉ3Ｎ4
膜６０を基板の全面に形成し、ＲＩＥによりエッチング
を施す。これによって、図４に示すように、多層積層膜
の側面にサイドウォール（第１のサイドウオール）６２
が形成される。(3) Next, as shown in FIG. 3, Si 3 N 4
The film 60 is formed on the entire surface of the substrate and etched by RIE. As a result, as shown in FIG. 4, a sidewall (first sidewall) 62 is formed on the side surface of the multilayer laminated film.
Is formed.
【００４７】（４）次に、図５に示すように、シリコン
のエッチング異方性を利用したウエットエッチング（ア
ルカリエッチング）によりＶ溝７０を形成する。(4) Next, as shown in FIG. 5, a V groove 70 is formed by wet etching (alkali etching) utilizing the etching anisotropy of silicon.
【００４８】（５）次に、図６に示すように、不純物を
含むＳｉＯ2膜からの不純物の拡散、あるいはイオン注
入と熱処理によりボディｐ-拡散層８０を形成する。こ
のとき、拡散層の形状はＶ溝の形状を反映して形成され
る。(5) Next, as shown in FIG. 6, a body p − diffusion layer 80 is formed by diffusion of impurities from the SiO 2 film containing impurities, or by ion implantation and heat treatment. At this time, the shape of the diffusion layer reflects the shape of the V groove.
【００４９】（６）次に、図７に示すように、ＡｓＳＧ
（砒素シリケートガラス）膜９０を形成し、そのＡｓＳ
Ｇ膜からの砒素（Ａｓ）の拡散によりソース（ｎ+）層
１００を形成する。ＡｓＳＧ膜の代わりにＰＳＧを使用
することもできる。また、イオン注入とドライブイン拡
散でソースを形成しておき、その後、ＣＶＤ−ＳｉＯ2
膜を全面にデポジットしてもよい。(6) Next, as shown in FIG.
(Arsenic silicate glass) film 90 is formed, and the AsS
A source (n + ) layer 100 is formed by diffusing arsenic (As) from the G film. PSG can also be used in place of the AsSG film. A source is formed by ion implantation and drive-in diffusion, and then CVD-SiO 2 is used.
The film may be deposited over the entire surface.
【００５０】（７）次に、図８に示すように、基板の全
面にＲＩＥによるエッチングを施し、第１のサイドウオ
ール６２の側面に、重ねて第２のサイドウォール１１０
を形成する。(7) Next, as shown in FIG. 8, the entire surface of the substrate is etched by RIE to overlap the side surfaces of the first side wall 62 with the second side wall 110.
To form
【００５１】なお、シリコン基板への不純物拡散（ソー
ス層の形成）は、不純物をドープしたＳｉＯ2膜を用い
ることにより、第２のサイドウオール形成後に行うこと
も可能である。The impurity diffusion into the silicon substrate (formation of the source layer) can be performed after the formation of the second sidewall by using an impurity-doped SiO 2 film.
【００５２】（８）次に、図９に示すように、多層積層
膜（３０，４０，５０），第１のサイドウオール６２お
よび第２のサイドウオール１１０をマスクとして用い
て、ＲＩＥによりトレンチを形成し、さらに、イオン打
ち込みによりトレンチの底面部へｐ型不純物（ボロン）
を導入して、オーミックコンタクト層（ｐ+）１２０を
形成する。(8) Next, as shown in FIG. 9, the trench is formed by RIE using the multilayer laminated film (30, 40, 50), the first side wall 62 and the second side wall 110 as a mask. Then, p-type impurities (boron) are added to the bottom of the trench by ion implantation.
Is introduced to form an ohmic contact layer (p + ) 120.
【００５３】（９）次に、図１０に示すように、第２の
サイドウオール１１０をウエットエッチングで除去し、
Ｖ溝の斜面の表面を露出させる。これにより、Ｙ型のト
レンチ形状が形成される。このＹ型のトレンチを上面か
ら見ると、例えば、図１３のようになっており、斜面の
分だけ接触面積が増大している。(9) Next, as shown in FIG. 10, the second side wall 110 is removed by wet etching,
The sloped surface of the V groove is exposed. As a result, a Y-shaped trench shape is formed. When this Y-shaped trench is viewed from above, for example, it is as shown in FIG. 13, and the contact area is increased by the slope.
【００５４】（１０）次に、図１１に示すように、トレ
ンチ内を金属で埋め込み、ソース電極１３０を形成す
る。また、半導体基板の裏面にドレイン電極１４０を形
成する。(10) Next, as shown in FIG. 11, the trench is filled with metal to form the source electrode 130. Further, the drain electrode 140 is formed on the back surface of the semiconductor substrate.
【００５５】積層膜を構成するポリシリコン層４０がゲ
ート電極となる。トランジスタのオン電流Ｉは、図１１
中に図示されるように、基板表面から裏面に向かって流
れる。The polysilicon layer 40 forming the laminated film serves as a gate electrode. The on-current I of the transistor is shown in FIG.
As illustrated therein, it flows from the front surface of the substrate to the back surface.
【００５６】以上説明した方法によれば、Ｖ溝の表面か
らの拡散によってボディｐ層を形成するため、接合耐圧
を決めるボディ拡散層コーナー曲率を従来の拡散深さの
５０％で形成できる。ボディｐ層の拡散深さが浅くなる
ため、素子を微細化できる。また、プロセスも簡略化さ
れる。According to the method described above, since the body p layer is formed by diffusion from the surface of the V groove, the body diffusion layer corner curvature that determines the junction breakdown voltage can be formed at 50% of the conventional diffusion depth. Since the diffusion depth of the body p layer becomes shallow, the device can be miniaturized. Also, the process is simplified.
【００５７】また、ボディｐ層の形成後に、同じくＶ溝
の表面からソースとなるｎ+拡散層を形成する（２重拡
散）ことにより、チャネル領域を精度よく形成でき、か
つチャネル幅も短くできる。Further, after forming the body p layer, the channel region can be formed accurately and the channel width can be shortened by forming the n + diffusion layer serving as the source from the surface of the V groove (double diffusion). .
【００５８】さらに、トレンチの上部をＹ字型としてあ
るため、ソース電極とソース領域との接触面積が大き
く、ソースコンタクト抵抗を小さくできる。また、Ｙ字
型トレンチであるため、ソース電極の埋め込み特性も良
好である。Furthermore, since the upper portion of the trench is Y-shaped, the contact area between the source electrode and the source region is large, and the source contact resistance can be reduced. Further, since it is a Y-shaped trench, the burying property of the source electrode is also good.
【００５９】また、トレンチ底部のオーミックコンタク
ト層もセルフアラインプロセスを用いて形成できる。The ohmic contact layer at the bottom of the trench can also be formed by using the self-alignment process.
【００６０】したがって、図１１に示されるトランジス
タは、オン抵抗が小さく、低消費電力かつ高信頼度な、
超微細なトランジスタとなる。Therefore, the transistor shown in FIG. 11 has low on-resistance, low power consumption and high reliability.
It becomes an ultra-fine transistor.
【００６１】以上の実施例では、ＤＭＯＳを用いて説明
したが、ＵＭＯＳ，ＬＤＭＯＳやＩＧＢＴなどのパワー
トランジスタにも適用可能である。ＩＧＢＴ（Ｉｎｓｕ
ｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉ
ｓｔｏｒ）は、図１１におけるｎ+拡散層１０をｐ+拡散
層に変更した構造を有し、電極１３０がエミッタ電極と
なり、電極１４０がコレクタ電極となる。In the above embodiments, the DMOS is used for description, but the present invention is also applicable to power transistors such as UMOS, LDMOS and IGBT. IGBT (Insu
gated Gate Bipolar Transi
11 has a structure in which the n + diffusion layer 10 in FIG. 11 is changed to a p + diffusion layer, and the electrode 130 serves as an emitter electrode and the electrode 140 serves as a collector electrode.
【００６２】（第２の実施の形態）第２の実施の形態
は、ＵＭＯＳトランジスタに関する。(Second Embodiment) The second embodiment relates to a UMOS transistor.
【００６３】（構造）本実施の形態にかかるＵＭＯＳト
ランジスタは、図２９に示すように、Ｙ字型トレンチを
用いた縦型のＭＯＳである。(Structure) The UMOS transistor according to the present embodiment is a vertical MOS using a Y-shaped trench as shown in FIG.
【００６４】基板の表面にソース電極４１０が設けら
れ、基板の裏面にドレイン電極４２０が設けられてい
る。トレンチ内部のポリシリコン層３４２がゲート電極
（ゲート配線）となる。ソース電極４１０とゲート電極
（ゲート配線）３４２とはキャップ酸化層３５０により
分離されている。参照番号２３０，２３２はソース層で
あり、参照番号２２０はｐ型ベース層（チャネル形成領
域）であり、参照番号２００，２１０はドレイン層であ
り、参照番号３２０はゲート酸化膜であり、参照番号３
４２はサイドウオールである。A source electrode 410 is provided on the front surface of the substrate, and a drain electrode 420 is provided on the back surface of the substrate. The polysilicon layer 342 inside the trench serves as a gate electrode (gate wiring). The source electrode 410 and the gate electrode (gate wiring) 342 are separated by the cap oxide layer 350. Reference numerals 230 and 232 are source layers, reference numeral 220 is a p-type base layer (channel forming region), reference numerals 200 and 210 are drain layers, reference numeral 320 is a gate oxide film, and reference numerals are Three
42 is a side wall.
【００６５】図２９に示すように、トランジスタのオン
電流Ｉは、基板表面から基板裏面に向かって流れる。As shown in FIG. 29, the on-current I of the transistor flows from the front surface of the substrate toward the back surface of the substrate.
【００６６】図３０に、図２９のトランジスタの平面構
造が示されている。また、図３１には、図３０のＢ−Ｂ
線に沿うデバイスの断面図が示されている。FIG. 30 shows a planar structure of the transistor shown in FIG. Further, in FIG. 31, BB of FIG.
A cross-sectional view of the device along the line is shown.
【００６７】（製造方法）以下、図２９に示されるＵＭ
ＯＳＦＥＴの製造方法を、図１４〜図２８を用いて順を
おって説明する。(Manufacturing Method) Hereinafter, the UM shown in FIG.
A method of manufacturing the OSFET will be described step by step with reference to FIGS.
【００６８】（１）まず、図１４に示すように、Ｓｉ基
板（ｎ型層２００，２１０を有する）上に、５０ｎｍ程
度の熱酸化膜２４０を形成し、続いてイオン注入による
不純物導入と熱処理により、ソース層２３０及びベース
層２２０を形成する。(1) First, as shown in FIG. 14, a thermal oxide film 240 having a thickness of about 50 nm is formed on a Si substrate (having n-type layers 200 and 210), followed by impurity implantation by ion implantation and heat treatment. Thus, the source layer 230 and the base layer 220 are formed.
【００６９】（２）次に、図１５に示すように、ＳｉＯ
2膜２４０上に、３００ｎｍ〜５００ｎｍ程度のポリシ
リコン膜２５０を形成し、さらに約２００ｎｍのＳｉ3
Ｎ4膜２５０ならびに約２５０ｎｍのＣＶＤ-ＳｉＯX膜
２７０を順次に積層する。これにより、多層積層膜を形
成する。(2) Next, as shown in FIG.
A polysilicon film 250 having a thickness of about 300 nm to 500 nm is formed on the second film 240, and a Si 3 film having a thickness of about 200 nm is further formed.
An N 4 film 250 and a CVD-SiO x film 270 having a thickness of about 250 nm are sequentially laminated. As a result, a multilayer laminated film is formed.
【００７０】（３）次に、フォトリソグラフィの最小線
幅でマスクを加工し、そのマスクを用いてＲＩＥで多層
積層膜（ＳｉＯX／Ｓｉ3Ｎ4／ポリシリコン／ＳｉＯ2）
を選択的にエッチングすることにより、図１６に示すよ
うな開口部２７２を形成する。(3) Next, a mask is processed with the minimum line width of photolithography, and a multilayer laminated film (SiO x / Si 3 N 4 / polysilicon / SiO 2 ) is formed by RIE using the mask.
Is selectively etched to form an opening 272 as shown in FIG.
【００７１】（４）次に、図１７に示すように全面にＳ
ｉ3Ｎ4膜２８０を形成し、続いて、図１８に示すよう
に、ＲＩＥにより全面エッチングを施し、その結果とし
てサイドウォール（第１のサイドウオール）２８２を形
成する。(4) Next, as shown in FIG.
An i 3 N 4 film 280 is formed, and subsequently, as shown in FIG. 18, the entire surface is etched by RIE, and as a result, sidewalls (first sidewalls) 282 are formed.
【００７２】（５）次に、図１９に示すように、アルカ
リエッチングによりＶ溝２９０を形成する。(5) Next, as shown in FIG. 19, a V groove 290 is formed by alkali etching.
【００７３】（６）次に、図２０に示すように、ＰＳＧ
膜またはＡｓＳＧ膜３００をデポジットし、続いて、ア
ニールを行ってｎ型不純物を拡散させ、高濃度ｎ+層２
３２を形成する。これにより、ソース層の表面の不純物
濃度が高くなり、ソースの低抵抗化が図られる。(6) Next, as shown in FIG. 20, PSG
Film or AsSG film 300 is deposited, and then annealed to diffuse n-type impurities to form high concentration n + layer 2
32 are formed. As a result, the impurity concentration on the surface of the source layer is increased, and the resistance of the source is reduced.
【００７４】（７）次に、図２１に示すように、全面に
ＲＩＥを施し、第１のサイドウォール２８２に連接する
第２のサイドウォール３０２を形成する。なお、高濃度
ｎ+層２３２の形成を、第２のサイドウオール完成後と
することもできる。(7) Next, as shown in FIG. 21, RIE is performed on the entire surface to form second sidewalls 302 which are connected to the first sidewalls 282. Note that the high-concentration n + layer 232 can be formed after the completion of the second sidewall.
【００７５】（８）次に、図２２に示すように、多層積
層膜（２４０，２５０，２６０，２７０）および第１，
第２のサイドウオール（２８２，３０２）をマスクとし
て用いて、自己整合的にトレンチ３２０を形成する。(8) Next, as shown in FIG. 22, the multilayer laminated films (240, 250, 260, 270) and the first and first layers are formed.
Using the second sidewalls (282, 302) as a mask, the trench 320 is formed in a self-aligned manner.
【００７６】（９）次に、図２３に示すように、第２の
サイドウオール３０２を除去し、Ｖ溝の斜面の表面を露
出させる。これにより、Ｙ型のトレンチ形状となる。(9) Next, as shown in FIG. 23, the second side wall 302 is removed to expose the surface of the slope of the V groove. This results in a Y-shaped trench shape.
【００７７】（１０）次に、図２４に示すように、トレ
ンチの内部を酸化し、２０ｎｍ〜１００ｎｍのゲート酸
化膜を形成する。このとき、多層積層膜（２４０，２５
０，２６０）の端面は第１のサイドウオール（Ｓｉ3Ｎ4
膜）により覆われているため、バーズビークの成長等に
よる半導体基板への応力集中が生じない。(10) Next, as shown in FIG. 24, the inside of the trench is oxidized to form a gate oxide film of 20 nm to 100 nm. At this time, the multilayer laminated film (240, 25
0, 260) is the end surface of the first side wall (Si 3 N 4
Since it is covered with a film, stress concentration on the semiconductor substrate due to growth of bird's beaks does not occur.
【００７８】（１１）次に、図２５に示すように、多結
晶シリコン３４０をデポジットし、平坦化する。なお、
多結晶シリコンの代わりに、ドープドアモルファスを使
用することもできる。(11) Next, as shown in FIG. 25, polycrystalline silicon 340 is deposited and planarized. In addition,
Instead of polycrystalline silicon, doped amorphous can also be used.
【００７９】（１２）次に、図２６に示すように、ＲＩ
Ｅによる全面エッチングにより、多結晶シリコン３４２
をトレンチの内部に埋め込む。(12) Next, as shown in FIG.
Polycrystalline silicon 342 is obtained by etching the entire surface with E.
Is embedded inside the trench.
【００８０】（１３）次に、図２７に示すように、サイ
ドウォール２８２で挟まれたドープドポリシリコン層３
４２の表面を酸化（キャップ酸化）し、フィールド酸化
膜３５０を形成する。フィールド酸化膜の膜厚は、３０
０ｎｍ〜５００ｎｍ程度である。(13) Next, as shown in FIG. 27, the doped polysilicon layer 3 sandwiched between the sidewalls 282.
The surface of 42 is oxidized (cap oxidation) to form a field oxide film 350. The film thickness of the field oxide film is 30
It is about 0 nm to 500 nm.
【００８１】（１４）次に、図２８に示すように、ＲＩ
Ｅによりフィールド酸化膜膜３５０および多層積層膜
（Ｓｉ3Ｎ4／ポリシリコン／ＳｉＯ2）を同時にエッチ
ングする。フィールド酸化膜（ＳｉＯ2）３５０とＳｉ3
Ｎ4膜との選択比は約「５」であり、フィールド酸化膜
（ＳｉＯ2）３５０とポリシリコン層２５０との選択比
は約「７０」であり、フィールド酸化膜（ＳｉＯ2）３
５０と表面酸化膜２４０との選択比は約「１」である。
したがって、全面エッチングにより、フィールド酸化膜
３５０は１００ｎｍ程度目減りすると同時に、多層積層
膜はすべて除去されて半導体基板の表面が露出する。こ
の露出部分がソースコンタクト領域となる。(14) Next, as shown in FIG. 28, RI
By E, the field oxide film 350 and the multilayer laminated film (Si 3 N 4 / polysilicon / SiO 2 ) are simultaneously etched. Field oxide film (SiO 2 ) 350 and Si 3
The selection ratio with respect to the N 4 film is about “5”, the selection ratio with respect to the field oxide film (SiO 2 ) 350 and the polysilicon layer 250 is about “70”, and the field oxide film (SiO 2 ) 3
The selection ratio between 50 and the surface oxide film 240 is about “1”.
Therefore, the entire surface etching reduces the field oxide film 350 by about 100 nm, and at the same time, the multilayer laminated film is entirely removed to expose the surface of the semiconductor substrate. This exposed portion becomes the source contact region.
【００８２】（１５）次に、図２９に示すように、ソー
ス電極４１０およびドレイン電極４２０を形成して、Ｕ
ＭＯＳＦＥＴが完成する。(15) Next, as shown in FIG. 29, a source electrode 410 and a drain electrode 420 are formed and U
MOSFET is completed.
【００８３】上述の方法よれば、Ｓｉ3Ｎ4膜サイドウォ
ール及びＰＳＧ膜サイドウォールを用いてトレンチを形
成するため、フォトリソ加工寸法より小さい幅のトレン
チを精度よく形成できる。According to the above method, the trench is formed using the Si 3 N 4 film side wall and the PSG film side wall, so that the trench having a width smaller than the photolithographic processing size can be formed accurately.
【００８４】また、キャップ酸化の際、Ｓｉ3Ｎ4膜のサ
イドウォールにより、バーズビークの発生が防止され
る。これにより、応力集中の問題も生じず、かつデバイ
スの高集積化が可能となる。Further, during the cap oxidation, the side wall of the Si 3 N 4 film prevents the bird's beak from occurring. As a result, the problem of stress concentration does not occur and the device can be highly integrated.
【００８５】また、図２０に示される工程において、Ｐ
ＳＧ膜やＡｓＳＧ膜（３００）からの不純物の拡散を行
いソース領域を高濃度化するため、トレンチのごく近傍
における表面部の不純物濃度を高めることができ、ソー
スコンタクト抵抗が低減される。In the process shown in FIG. 20, P
Since the impurity is diffused from the SG film or AsSG film (300) to increase the concentration of the source region, the impurity concentration of the surface portion in the vicinity of the trench can be increased and the source contact resistance is reduced.
【００８６】また、Ｙ字型トレンチを用いるため、ポリ
シリコンの埋め込みが容易である。さらに、ソースコン
タクトの形成もセルフアラインプロセスに行うことがで
き、プロセスが複雑化しない。Since the Y-shaped trench is used, it is easy to embed polysilicon. Further, the source contact can be formed by the self-alignment process, which does not complicate the process.
【００８７】これにより、図２７に示されるトランジス
タは、信頼性が高く、低消費電力でかつ超微細なパワー
トランジスタとなる。As a result, the transistor shown in FIG. 27 becomes a highly reliable, low power consumption, and ultrafine power transistor.
【００８８】なお、上述の製造方法によりＩＧＢＴを製
造することもできる。ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ
Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）
は、図２９におけるｎ+拡散層２００を、ｐ+拡散層に変
更した構造を有し、電極４１０がエミッタ電極となり、
電極４２０がコレクタ電極となる。The IGBT can be manufactured by the above manufacturing method. IGBT (Insulated)
(Gate Bipolar Transistor)
Has a structure in which the n + diffusion layer 200 in FIG. 29 is changed to a p + diffusion layer, and the electrode 410 serves as an emitter electrode.
The electrode 420 serves as a collector electrode.
【００８９】以上の実施例では、Ｓｉ基板を用いていた
が、ＳＯＩ基板やＳｉＣ基板などを用いたデバイスにも
本発明を適用可能である。Although the Si substrate is used in the above embodiments, the present invention can be applied to a device using an SOI substrate or a SiC substrate.
【００９０】[0090]
【図１】第１の実施の形態にかかるＤＭＯＳ（Ｄｏｕｂ
ｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）の第１の製造
工程を説明するためのデバイス断面図である。FIG. 1 is a DMOS (Double) according to a first embodiment.
FIG. 3 is a device cross-sectional view for explaining the first manufacturing process of the le Diffused MOSFET).
【図２】第１の実施の形態にかかるＤＭＯＳの第２の製
造工程を説明するためのデバイス断面図である。FIG. 2 is a device sectional view for explaining a second manufacturing step of the DMOS according to the first embodiment.
【図３】第１の実施の形態にかかるＤＭＯＳの第３の製
造工程を説明するためのデバイス断面図である。FIG. 3 is a device sectional view for explaining a third manufacturing step of the DMOS according to the first embodiment.
【図４】第１の実施の形態にかかるＤＭＯＳの第４の製
造工程を説明するためのデバイス断面図である。FIG. 4 is a device sectional view for illustrating a fourth manufacturing step of the DMOS according to the first embodiment.
【図５】第１の実施の形態にかかるＤＭＯＳの第５の製
造工程を説明するためのデバイス断面図である。FIG. 5 is a device sectional view for illustrating a fifth manufacturing step of the DMOS according to the first embodiment.
【図６】第１の実施の形態にかかるＤＭＯＳの第６の製
造工程を説明するためのデバイス断面図である。FIG. 6 is a device sectional view for illustrating the sixth manufacturing process of the DMOS according to the first embodiment.
【図７】第１の実施の形態にかかるＤＭＯＳの第７の製
造工程を説明するためのデバイス断面図である。FIG. 7 is a device cross-sectional view for explaining the seventh manufacturing process of the DMOS according to the first embodiment.
【図８】第１の実施の形態にかかるＤＭＯＳの第８の製
造工程を説明するためのデバイス断面図である。FIG. 8 is a device sectional view for illustrating an eighth manufacturing step of the DMOS according to the first embodiment.
【図９】第１の実施の形態にかかるＤＭＯＳの第９の製
造工程を説明するためのデバイス断面図である。FIG. 9 is a device sectional view for illustrating the ninth manufacturing step of the DMOS according to the first embodiment.
【図１０】第１の実施の形態にかかるＤＭＯＳの第１０
の製造工程を説明するためのデバイス断面図である。FIG. 10 is a tenth DMOS according to the first embodiment.
FIG. 6 is a device cross-sectional view for explaining the manufacturing process of FIG.
【図１１】第１の実施の形態にかかるＤＭＯＳ（完成
品）のデバイス断面図である。FIG. 11 is a device sectional view of a DMOS (completed product) according to the first embodiment.
【図１２】図１１に示されるＤＭＯＳの等価回路図であ
る。12 is an equivalent circuit diagram of the DMOS shown in FIG.
【図１３】図１１に示されるＤＭＯＳを上からみた場合
の、Ｖ溝の斜面の形状を示す図である。13 is a diagram showing the shape of the slope of the V groove when the DMOS shown in FIG. 11 is viewed from above.
【図１４】第２の実施の形態にかかるＵＭＯＳの第１の
製造工程を説明するためのデバイス断面図である。FIG. 14 is a device sectional view for illustrating the first manufacturing process of the UMOS according to the second embodiment.
【図１５】第２の実施の形態にかかるＵＭＯＳの第２の
製造工程を説明するためのデバイス断面図である。FIG. 15 is a device sectional view for illustrating the second manufacturing process of the UMOS according to the second embodiment.
【図１６】第２の実施の形態にかかるＵＭＯＳの第３の
製造工程を説明するためのデバイス断面図である。FIG. 16 is a device sectional view for illustrating a third manufacturing step of the UMOS according to the second embodiment.
【図１７】第２の実施の形態にかかるＵＭＯＳの第４の
製造工程を説明するためのデバイス断面図である。FIG. 17 is a device sectional view for illustrating a fourth manufacturing step of the UMOS according to the second embodiment.
【図１８】第２の実施の形態にかかるＵＭＯＳの第５の
製造工程を説明するためのデバイス断面図である。FIG. 18 is a device sectional view for illustrating a fifth manufacturing step of the UMOS according to the second embodiment.
【図１９】第２の実施の形態にかかるＵＭＯＳの第６の
製造工程を説明するためのデバイス断面図である。FIG. 19 is a device sectional view for illustrating the sixth manufacturing process of the UMOS according to the second embodiment.
【図２０】第２の実施の形態にかかるＵＭＯＳの第７の
製造工程を説明するためのデバイス断面図である。FIG. 20 is a device sectional view for illustrating a seventh manufacturing step of the UMOS according to the second embodiment.
【図２１】第２の実施の形態にかかるＵＭＯＳの第８の
製造工程を説明するためのデバイス断面図である。FIG. 21 is a device sectional view for illustrating the eighth manufacturing step of the UMOS according to the second embodiment.
【図２２】第２の実施の形態にかかるＵＭＯＳの第９の
製造工程を説明するためのデバイス断面図である。FIG. 22 is a device sectional view for illustrating the ninth manufacturing step of the UMOS according to the second embodiment.
【図２３】第２の実施の形態にかかるＵＭＯＳの第１０
の製造工程を説明するためのデバイス断面図である。FIG. 23 is a tenth UMOS according to the second embodiment.
FIG. 6 is a device cross-sectional view for explaining the manufacturing process of FIG.
【図２４】第２の実施の形態にかかるＵＭＯＳの第１１
の製造工程を説明するためのデバイス断面図である。FIG. 24 is an eleventh UMOS according to the second embodiment.
FIG. 6 is a device cross-sectional view for explaining the manufacturing process of FIG.
【図２５】第２の実施の形態にかかるＵＭＯＳの第１２
の製造工程を説明するためのデバイス断面図である。FIG. 25 is a twelfth UMOS according to the second embodiment.
FIG. 6 is a device cross-sectional view for explaining the manufacturing process of FIG.
【図２６】第２の実施の形態にかかるＵＭＯＳの第１３
の製造工程を説明するためのデバイス断面図である。FIG. 26 is a thirteenth UMOS according to the second embodiment.
FIG. 6 is a device cross-sectional view for explaining the manufacturing process of FIG.
【図２７】第２の実施の形態にかかるＵＭＯＳの第１４
の製造工程を説明するためのデバイス断面図である。FIG. 27 is a fourteenth UMOS structure according to the second embodiment.
FIG. 6 is a device cross-sectional view for explaining the manufacturing process of FIG.
【図２８】第２の実施の形態にかかるＵＭＯＳの第１５
の製造工程を説明するためのデバイス断面図である。FIG. 28 is a fifteenth UMOS according to the second embodiment.
FIG. 6 is a device cross-sectional view for explaining the manufacturing process of FIG.
【図２９】第２の実施の形態にかかるＵＭＯＳ（完成
品）の要部構造を示す断面図である。FIG. 29 is a sectional view showing a main part structure of a UMOS (completed product) according to the second embodiment.
【図３０】図２９に示されるＵＭＯＳの平面構造を示す
図である。30 is a diagram showing a planar structure of the UMOS shown in FIG. 29. FIG.
【図３１】図３０に示されるＵＭＯＳの、Ｂ−Ｂ線に沿
う断面構造を示す図である。31 is a drawing showing a cross-sectional structure of the UMOS shown in FIG. 30, taken along the line BB.
１０，２００ ｎ+層（ドレイン領域） ２０，２１０ ｎ-層（ドレイン領域） ３０ 表面酸化膜（ＳｉＯ2膜） ４０ ポリシリコン層（ゲート電極） ５０ シリコン窒化膜 ６０ シリコン窒化膜 ６２ 第１のサイドウオール ７０ Ｖ溝 ８０，２２０ ボディｐ層（チャネル形成領域） ９０ ＰＳＧ膜 １００ ソース領域（ｎ+層） １１０ 第２のサイドウオール １３０，４１０ ソース電極 １４０，４２０ ドレイン電極10,200 n + layer (drain region) 20,210 n − layer (drain region) 30 surface oxide film (SiO 2 film) 40 polysilicon layer (gate electrode) 50 silicon nitride film 60 silicon nitride film 62 first side Wall 70 V-groove 80,220 Body p layer (channel formation region) 90 PSG film 100 Source region (n + layer) 110 Second sidewall 130,410 Source electrode 140,420 Drain electrode
Claims (11)
択的に開口部を形成し、前記半導体基板の一部を露出さ
せる工程と、 前記開口部の外縁を形成している前記絶縁膜の側壁に接
して第１のサイドウオールを形成する工程と、 前記絶縁膜および前記第１のサイドウオールをマスクと
して用いて、露出している前記半導体基板の表面をエッ
チングし、斜面をもつ溝を形成する工程と、 前記第１の膜および前記第１のサイドウオールをマスク
として用いて、前記溝の底面に相当する露出した半導体
基板表面から不純物を導入し、前記半導体基板内に不純
物層を形成する工程と、 前記溝の斜面を覆い、かつ前記第１のサイドウオールに
連接する第２のサイドウオールを形成する工程と、 前記絶縁膜および前記第１および第２のサイドウオール
をエッチングマスクとして用い、かつ前記第２のサイド
ウオールの端部を基準として、前記シリコン半導体基板
をエッチングし、溝を形成する工程と、 前記第２のサイドウオールを除去し、前記半導体基板の
表面の前記斜面を露出させる工程と、 前記溝内に導電材料を埋め込む工程と、を有することを
特徴とする半導体装置の製造方法。1. A step of selectively forming an opening in an insulating film formed on a surface of a semiconductor substrate to expose a part of the semiconductor substrate, and the insulating film forming an outer edge of the opening. Forming a first side wall in contact with the side wall of the semiconductor substrate, and using the insulating film and the first side wall as a mask, the exposed surface of the semiconductor substrate is etched to form a groove having a slope. Forming step and using the first film and the first sidewall as a mask, introducing impurities from the exposed semiconductor substrate surface corresponding to the bottom surface of the groove to form an impurity layer in the semiconductor substrate. And a step of forming a second sidewall that covers the slope of the groove and is connected to the first sidewall, the insulating film and the first and second sidewalls. A step of etching the silicon semiconductor substrate to form a groove, which is used as an etching mask and with the end portion of the second sidewall as a reference, and the second sidewall is removed to remove a surface of the semiconductor substrate A method of manufacturing a semiconductor device, comprising: exposing the sloped surface; and burying a conductive material in the groove.
導体装置。2. A semiconductor device manufactured by the method according to claim 1.
の表面に、第１の絶縁膜／導電体層／第２の絶縁膜を順
次に重ね合わせて構成される積層膜（３０，４０，５
０）を形成する工程と、 前記積層膜の一部に開口部（５２）を形成して前記半導
体基板の表面の一部を露出させる工程と、 前記開口部の外縁を形成している前記積層膜の側面に接
して、電気的絶縁材料からなる第１のサイドウオール
（６２）を形成する工程と、 前記積層膜および第１のサイドウオールをマスクとして
用いて、露出している前記半導体基板の表面をエッチン
グし、斜面をもつ溝（７０）を形成する工程と、 前記第１の膜および第１のサイドウオールをマスクとし
て用いて、前記溝の底面に相当する露出した半導体基板
表面から第２導電型の不純物を導入し、前記半導体基板
内に第２導電型の第１の不純物層（８０）を形成する工
程と、 前記第１の不純物層の表面部分に、第１導電型の第２の
不純物層（１００）を形成する工程と、 前記溝の斜面を覆い、かつ前記第１のサイドウオールに
連接する第２のサイドウオール（１１０）を形成する工
程と、 前記積層膜および前記第１，第２のサイドウオールをエ
ッチングマスクとして用い、かつ第２のサイドウオール
の端部を基準として、前記シリコン半導体基板をエッチ
ングし、断面形状がＵ字形をしている溝（Ｕ溝）を形成
する工程と、 前記第２のサイドウオールを除去し、前記半導体基板の
表面の前記斜面を露出させる工程と、 露出した前記斜面を含む前記Ｕ溝内に導電材料（１３
０）を埋め込む工程とを有し、 前記各工程により、前記積層膜を構成する導電体層をゲ
ートとし、前記積層膜を構成する第１の絶縁膜をゲート
絶縁膜とし、前記第１の不純物層の表面部分をチャネル
形成領域とし、前記第２の不純物層をソースまたはドレ
イン領域とする絶縁ゲート型半導体装置を製造すること
を特徴とする、絶縁ゲート型半導体装置の製造方法。3. A semiconductor substrate (10, 20) of the first conductivity type.
A laminated film (30, 40, 5 formed by sequentially superposing a first insulating film / a conductor layer / a second insulating film on the surface of the
0), a step of forming an opening (52) in a part of the laminated film to expose a part of the surface of the semiconductor substrate, and the stack forming an outer edge of the opening. Forming a first side wall (62) made of an electrically insulating material in contact with the side surface of the film; and using the laminated film and the first side wall as a mask to expose the exposed semiconductor substrate. A step of etching the surface to form a groove (70) having an inclined surface, and using the first film and the first sidewall as a mask, from the exposed semiconductor substrate surface corresponding to the bottom of the groove to the second Introducing a conductivity type impurity to form a second conductivity type first impurity layer (80) in the semiconductor substrate; and forming a second conductivity type second impurity layer on a surface portion of the first impurity layer. The impurity layer (100) of And a step of forming a second sidewall (110) covering the slope of the groove and connected to the first sidewall, and an etching mask for the laminated film and the first and second sidewalls. And etching the silicon semiconductor substrate with the end portion of the second sidewall as a reference to form a groove (U groove) having a U-shaped cross section, and the second sidewall And exposing the slope of the surface of the semiconductor substrate; and a conductive material (13) in the U-groove including the exposed slope.
0) is embedded, and in each of the steps, the conductor layer forming the laminated film serves as a gate, the first insulating film forming the laminated film serves as a gate insulating film, and the first impurity A method of manufacturing an insulated gate semiconductor device, comprising manufacturing the insulated gate semiconductor device in which a surface portion of the layer serves as a channel formation region and the second impurity layer serves as a source or drain region.
前記形状の構成要素として斜面をもつ溝（７０）は断面
がＶ字形の溝（Ｖ溝）であり、そのＶ溝はアルカリエッ
チング液を用いたエッチングにより形成されることを特
徴とする絶縁ゲート型半導体装置の製造方法。4. The surface of the silicon semiconductor substrate according to claim 3, wherein the surface is a (100) equivalent plane,
The groove (70) having an inclined surface as a component of the above shape is a groove having a V-shaped cross section (V groove), and the V groove is formed by etching using an alkaline etching solution. Manufacturing method of semiconductor device.
層（１００）を形成する工程は、不純物がドープされた
シリケートガラス膜から不純物を拡散させる工程であ
り、 また、第２のサイドウオール（１１０）を形成する工程
は、前記シリケートガラス膜を異方性エッチングにより
加工する工程であることを特徴とする絶縁ゲート型半導
体装置の製造方法。5. The process according to claim 3 or 4, wherein the step of forming the second impurity layer (100) of the first conductivity type on the surface portion of the first impurity layer comprises removing impurities from a silicate glass film doped with impurities. And the step of forming the second sidewall (110) is a step of processing the silicate glass film by anisotropic etching, which is a method of manufacturing an insulated gate semiconductor device. Method.
填する工程との間に、Ｕ溝加工に用いたマスクを不純物
導入用のマスクとしても利用してＵ溝の底部に不純物を
導入する工程が挿入されることを特徴とする絶縁ゲート
型半導体装置の製造方法。6. The mask used for U-groove processing according to claim 3, wherein the step of forming the U-groove and the step of filling the U-groove with a conductive material introduces impurities into the mask used for U-groove processing. A method of manufacturing an insulated gate semiconductor device, characterized in that a step of introducing an impurity into the bottom of the U groove is inserted by using it also as a mask for the semiconductor device.
り製造される、絶縁ゲート型半導体装置。7. An insulated gate semiconductor device manufactured by the manufacturing method according to claim 1.
れ、そのＵ溝内に埋め込まれた導電材料をゲートとして
用いる、縦型の絶縁ゲート型半導体装置の製造方法であ
って、 第１導電型の第１の半導体層（２００，２１０）と、第
２導電型の第２の半導体層（２２０）と、第１導電型の
第３の半導体層（２３０）とを順次に積層した構造を有
する半導体基板の表面に、積層膜（３０，４０，５０）
を形成する工程と、 前記積層膜の一部に開口部（２７２）を形成して前記半
導体基板の表面の一部を露出させる工程と、 前記開口部の外縁を形成している前記積層膜の側面に接
して、電気的絶縁材料からなる第１のサイドウオール
（２８２）を形成する工程と、 前記積層膜および第１のサイドウオールをマスクとして
用いて、露出している前記半導体基板の表面をエッチン
グし、形状の構成要素として斜面をもつ溝（２９０）を
形成する工程と、 前記積層膜，第１のサイドウオールおよび前記半導体基
板表面の露出した前記斜面の上に、不純物がドープされ
たシリケートガラス膜を形成する工程と、 前記シリケートガラス膜から第１導電型の不純物を前記
半導体基板の表面部分に位置する前記第３の半導体層内
に拡散させ、その第３の半導体層の不純物濃度を高める
工程と、 前記シリケートガラス膜の全面に異方性エッチングを施
して、前記半導体基板の表面の前記斜面の一部を露出さ
せると共に、前記斜面の他部を覆い、かつ前記第１のサ
イドウオールに連接する第２のサイドウオール（３０
２）を形成する工程と、 前記積層膜および前記第１，第２のサイドウオールをエ
ッチングマスクとして用い、かつ第２のサイドウオール
の端部を基準として、前記シリコン半導体基板をエッチ
ングし、断面形状がＵ字形をしている溝（Ｕ溝）を形成
する工程と、 前記第２のサイドウオールを除去し、前記半導体基板の
表面の前記斜面を露出させる工程と、 露出した前記斜面を含む前記Ｕ溝の内壁面にゲート絶縁
膜（３２０）を形成する工程と、 前記Ｕ溝内に導電材料（３４２）を埋め込む工程と、 前記第１のサイドウオールをマスクとして用いて、前記
Ｕ溝内に埋め込まれた前記導電材料層の表面を酸化して
酸化膜（３５０）を形成する工程と、 半導体基板の表面の全面に異方性エッチングを施し、そ
の結果として前記積層膜のみを除去して前記半導体基板
の表面を露出させ、電極コンタクト領域を形成する工程
と、 前記電極コンタクト領域に電極を接続する工程と、 前記半導体基板の裏面に電極を接続する工程と、を有す
ることを特徴とする絶縁ゲート型半導体装置の製造方
法。8. A method of manufacturing a vertical insulated gate semiconductor device, wherein a gate insulating film is formed on an inner wall surface of a U groove, and the conductive material embedded in the U groove is used as a gate. A structure in which a conductive type first semiconductor layer (200, 210), a second conductive type second semiconductor layer (220), and a first conductive type third semiconductor layer (230) are sequentially stacked. On the surface of the semiconductor substrate having the laminated film (30, 40, 50)
A step of forming an opening (272) in a part of the laminated film to expose a part of the surface of the semiconductor substrate, and a step of forming an outer edge of the opening of the laminated film. Forming a first side wall (282) made of an electrically insulating material in contact with the side surface; and using the laminated film and the first side wall as a mask to expose the exposed surface of the semiconductor substrate. Etching to form a groove (290) having an inclined surface as a constituent element of the shape; and a silicate doped with impurities on the exposed surface of the laminated film, the first sidewall and the surface of the semiconductor substrate. Forming a glass film, diffusing impurities of the first conductivity type from the silicate glass film into the third semiconductor layer located on the surface portion of the semiconductor substrate, A step of increasing the impurity concentration of the body layer, and anisotropically etching the entire surface of the silicate glass film to expose a part of the slope of the surface of the semiconductor substrate and cover the other part of the slope, A second side wall (30 mm) connected to the first side wall
2), and using the laminated film and the first and second sidewalls as an etching mask, and etching the silicon semiconductor substrate with the end portion of the second sidewall as a reference to form a cross-sectional shape. Forming a U-shaped groove (U groove); removing the second sidewall to expose the sloped surface of the semiconductor substrate; and the U including the exposed sloped surface. Forming a gate insulating film (320) on the inner wall surface of the groove, embedding a conductive material (342) in the U groove, and embedding in the U groove using the first sidewall as a mask. The surface of the conductive material layer is oxidized to form an oxide film (350), and anisotropic etching is applied to the entire surface of the semiconductor substrate, and as a result, only the laminated film is removed. Exposing the surface of the semiconductor substrate to form an electrode contact region, connecting an electrode to the electrode contact region, and connecting an electrode to the back surface of the semiconductor substrate. Method for manufacturing insulated gate semiconductor device.
前記斜面をもつ溝（２９０）は断面がＶ字形の溝（Ｖ
溝）であり、そのＶ溝はアルカリエッチング液を用いた
エッチングにより形成されることを特徴とする絶縁ゲー
ト型半導体装置の製造方法。9. The surface of the silicon semiconductor substrate according to claim 8, wherein the surface is a (100) equivalent plane,
The groove (290) having the slope is a V-shaped groove (V
A groove), and the V groove is formed by etching using an alkaline etching solution.
らなり、また、前記第１のサイドウオールは、シリコン
窒化膜からなることを特徴とする絶縁ゲート型半導体装
置の製造方法。10. The laminated film according to claim 8 or 9, wherein the laminated film is made of a laminated film of an insulating film / polysilicon layer / insulating film, and the first sidewall is made of a silicon nitride film. Method for manufacturing insulated gate semiconductor device.
により製造される、絶縁ゲート型半導体装置。11. An insulated gate semiconductor device manufactured by the manufacturing method according to claim 8.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8075330A JPH09246550A (en) | 1996-03-05 | 1996-03-05 | Semiconductor device, and manufacture of semiconductor device, and insulated gate type of semiconductor device, and manufacture of insulated gate type of semiconductor device |
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| JP8075330A JPH09246550A (en) | 1996-03-05 | 1996-03-05 | Semiconductor device, and manufacture of semiconductor device, and insulated gate type of semiconductor device, and manufacture of insulated gate type of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246550A true JPH09246550A (en) | 1997-09-19 |
Family
ID=13573150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8075330A Withdrawn JPH09246550A (en) | 1996-03-05 | 1996-03-05 | Semiconductor device, and manufacture of semiconductor device, and insulated gate type of semiconductor device, and manufacture of insulated gate type of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246550A (en) |
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