JP3150064B2 - Manufacturing method of vertical field effect transistor - Google Patents

Manufacturing method of vertical field effect transistor

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JP3150064B2 JP16766596A JP16766596A JP3150064B2 JP 3150064 B2 JP3150064 B2 JP 3150064B2 JP 16766596 A JP16766596 A JP 16766596A JP 16766596 A JP16766596 A JP 16766596A JP 3150064 B2 JP3150064 B2 JP 3150064B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は縦型電界効果トラン
ジスタに関し、特にゲート電極がU字型のトレンチに埋
設された縦型電界効果トランジスタおよびその製造方法
に関する。
The present invention relates to a vertical field effect transistor, and more particularly to a vertical field effect transistor having a gate electrode embedded in a U-shaped trench and a method of manufacturing the same .

【0002】[0002]

【従来の技術】半導体基体表面にチャネル領域が設けら
れた縦型電界効果トランジスタは、単位面積当りのセル
密度が低く,オン抵抗(RON)の低減も容易ではない。
これらの問題点を解消する一手法として、例えば、アイ
・イー・イー・イー−トランザクションズ−エレクトロ
ン−デバイシス(IEEE−TRANSACTIONS
−ELECTRON−DEVICES)ED−34巻,
第11号(1987年)の2329−2333頁には、
エッチ.アール.チャン(H.R.CHANG)等によ
り、U字型のトレンチの側面にチャネル領域が設けられ
た構造の縦型電界効果トランジスタが、提唱されてい
る。このような構造の採用により、セル密度およびチャ
ネル領域密度が上昇し、その結果としてRONの低減が実
現できる。
2. Description of the Related Art A vertical field-effect transistor in which a channel region is provided on the surface of a semiconductor substrate has a low cell density per unit area, and it is not easy to reduce the on-resistance (R ON ).
As a method for solving these problems, for example, IEE-E-Transactions-Electron-Devices (IEEE-TRANSACTIONS)
-ELECTRON-DEVICES) ED-34 volume,
No. 11 (1987), pp. 2329-2333,
Etch. R. A vertical field effect transistor having a structure in which a channel region is provided on a side surface of a U-shaped trench has been proposed by Chang (HR CHANG) or the like. By adopting such a structure, the cell density and the channel region density increase, and as a result, R ON can be reduced.

【0003】上記チャン等報告をベースにして形成した
従来の縦型電界効果トランジスタの一例について、平面
図である図11(a)と、図11(a)のAA線,BB
線での断面図である図11(b),(c)とを参照して
説明する。ここでの縦型電界効果トランジスタは、30
V程度の低耐圧のNチャネル型の縦型電界効果トランジ
スタである。
[0003] With respect to an example of a conventional vertical field effect transistor formed based on the report of Chan et al., FIG . 11A is a plan view, and AA line and BB in FIG.
Figure 11 (b) is a sectional view taken along the line will be described with reference to (c). The vertical field effect transistor here is 30
This is an N-channel vertical field effect transistor having a low withstand voltage of about V.

【0004】抵抗率0.004Ω・cm程度のN+ 型シ
リコン基板201表面上には、膜厚5μm程度,抵抗率
0.35Ω・cm程度のN- 型エピタキシャル層202
が設けられている。N型ドレイン領域はこれらN+ 型シ
リコン基板201,N- 型エピタキシャル層202から
構成されている。N- 型エピタキシャル層202表面の
素子分離領域には、膜厚800nm程度のLOCOS型
のフィールド酸化膜203が設けられている。素子分離
領域を含めて、N- 型エピタキシャル層202表面に
は、P型ベース領域204が設けられている。このP型
ベース領域204は2つのP型ウェルからなり、フィー
ルド酸化膜203直下およびセル部でのP型ベース領域
204の接合の深さはそれぞれ2.5μm程度および
1.5μm程度である。格子状でU字型の姿態を有した
トレンチ224が、セル部に設けられている。このトレ
ンチ224はP型ベース領域204上面(N- 型エピタ
キシャル層202上面)を上端としてP型ベース領域2
04を貫通し、その底面がN-型エピタキシャル層20
2中にある。このトレンチ224の深さおよび開口幅は
それぞれ2μm程度および1μm程度であり、このトレ
ンチ224の最小ピッチおよび最小間隔はそれぞれ7μ
m程度および6μm程度である。
On the surface of an N + -type silicon substrate 201 having a resistivity of about 0.004 Ω · cm, an N -type epitaxial layer 202 having a thickness of about 5 μm and a resistivity of about 0.35 Ω · cm is provided.
Is provided. The N-type drain region includes the N + -type silicon substrate 201 and the N -type epitaxial layer 202. A LOCOS type field oxide film 203 having a thickness of about 800 nm is provided in an element isolation region on the surface of the N type epitaxial layer 202. A P-type base region 204 is provided on the surface of the N -type epitaxial layer 202 including the element isolation region. The P-type base region 204 is composed of two P-type wells, and the junction depth of the P-type base region 204 immediately below the field oxide film 203 and in the cell portion is about 2.5 μm and about 1.5 μm, respectively. A trench 224 having a lattice-like U-shape is provided in the cell portion. The trench 224 has the upper surface of the P-type base region 204 (the upper surface of the N -type epitaxial layer 202) as an upper end and the P-type base region 2
04, the bottom surface of which is N - type epitaxial layer 20.
It is in 2. The depth and opening width of the trench 224 are about 2 μm and about 1 μm, respectively, and the minimum pitch and the minimum interval of the trench 224 are 7 μm, respectively.
m and about 6 μm.

【0005】N+ 型多結晶シリコン膜からなるゲート電
極206は、膜厚50nm程度のゲート酸化膜205を
介して上記トレンチ224を充填し、ゲート酸化膜20
5を介してP型ベース領域204表面上を通過し、フィ
ールド酸化膜203表面上に延在されている。P型ベー
ス領域204表面には、トレンチ224側面に自己整合
的に1セル当り4つのN+ 型ソース領域207が設けら
れている。これらN+型ソース領域207のトレンチ2
24側面からの幅は1.875μm程度であり、同一セ
ル内で対向するN+ 型ソース領域207の間隔は2.2
5μm程度であり、N+ 型ソース領域207の接合の深
さは0.4μm程度である。フィールド酸化膜203,
P型ベース領域204,ゲート電極206およびN+
ソース領域207は、膜厚650nm程度の酸化シリコ
ン系絶縁膜からなる層間絶縁膜208により覆われてい
る。フィールド酸化膜203上の層間絶縁膜208には
スリット状の開口部が設けられ、セル部周辺のP型ベー
ス領域204直上およびセル部の中心部上の層間絶縁膜
には最小開口幅が3.5μm程度の開口部が設けらてい
る。トレンチ224側面から幅1.25μm程度のN+
型ソース領域207表面は、層間絶縁膜208により直
接に覆われている。セル部周辺およびセル部の中心部の
P型ベース領域204表面には、層間絶縁膜208の開
口部に自己整合的に、1μm程度の接合の深さを有した
+ 型ベース・コンタクト領域209が設けられてい
る。層間絶縁膜208表面上に設けらてアルミ配線21
0は、層間絶縁膜208に設けられた開口部を介して、
+ 型ソース領域207並びにP+ 型ベース・コンタク
ト領域209に直接に接続されている。また、層間絶縁
膜208表面上に設けらてアルミ配線211は、フィー
ルド酸化膜203上の層間絶縁膜208に設けられたス
リット状の開口部を介して、ゲート電極206に直接に
接続されている。
A gate electrode 206 made of an N + type polycrystalline silicon film fills the trench 224 through a gate oxide film 205 having a thickness of about 50 nm, and
5, pass over the surface of the P-type base region 204 and extend on the surface of the field oxide film 203. On the surface of the P-type base region 204, four N + -type source regions 207 are provided per cell in a self-aligned manner on the side surface of the trench 224. Trench 2 of these N + type source regions 207
The width from the 24 side surfaces is about 1.875 μm, and the distance between the opposing N + type source regions 207 in the same cell is 2.2.
The junction depth of the N + type source region 207 is about 0.4 μm. Field oxide film 203,
The P-type base region 204, the gate electrode 206, and the N + -type source region 207 are covered with an interlayer insulating film 208 made of a silicon oxide insulating film having a thickness of about 650 nm. A slit-shaped opening is provided in the interlayer insulating film 208 on the field oxide film 203, and the minimum opening width of the interlayer insulating film just above the P-type base region 204 around the cell part and the central part of the cell part is 3. An opening of about 5 μm is provided. N + having a width of about 1.25 μm from the side of the trench 224
The surface of the mold source region 207 is directly covered with the interlayer insulating film 208. A P + -type base contact region 209 having a junction depth of about 1 μm is self-aligned with the opening of the interlayer insulating film 208 on the surface of the P-type base region 204 around the cell portion and at the center of the cell portion. Is provided. Aluminum wiring 21 provided on the surface of interlayer insulating film 208
0 is through an opening provided in the interlayer insulating film 208,
It is directly connected to the N + type source region 207 and the P + type base contact region 209. Further, the aluminum wiring 211 provided on the surface of the interlayer insulating film 208 is directly connected to the gate electrode 206 through a slit-shaped opening provided in the interlayer insulating film 208 on the field oxide film 203. .

【0006】図11に示した縦型電界効果トランジスタ
の製造方法の概要は、以下のようになっている。
The outline of the method for manufacturing the vertical field effect transistor shown in FIG . 11 is as follows.

【0007】まず、N+ 型シリコン基板201の表面上
には、シリコン・エピタキシャル成長により、N- 型エ
ピタキシャル層202が形成される。N- 型エピタキシ
ャル層202表面の素子分離領域の形成予定領域を内包
した領域に、接合の深さが2.5μm程度の第1のP型
ウェルが形成される。公知の選択酸化法により、N-
エピタキシャル層202表面の素子分離領域の形成予定
領域に、LOCOS型のフィールド酸化膜203が形成
される。2×1013cm-2程度のボロン・イオン注入,
1140℃で10分間程度の熱押し込みにより、フィー
ルド酸化膜203に自己整合的にN- 型エピタキシャル
層202表面に接合の深さが1.5μm程度の第2のP
型ウェルが形成され、第1および第2のP型ウェルから
なるP型ベース領域204の形成が終了する。第1のフ
ォト・レジスト膜をマスクにした反応性イオン・エッチ
ング(RIE)により、上記姿態を有したトレンチ22
4が形成される。トレンチ224の側面とP型ベース領
域204の上面とは概ね直交し、トレンチ224の側面
と底面とも概ね直交している。
First, an N type epitaxial layer 202 is formed on the surface of an N + type silicon substrate 201 by silicon epitaxial growth. A first P-type well having a junction depth of about 2.5 μm is formed in a region including a region where an element isolation region is to be formed on the surface of the N -type epitaxial layer 202. By a known selective oxidation method, a LOCOS type field oxide film 203 is formed on the surface of the N type epitaxial layer 202 in a region where an element isolation region is to be formed. Boron ion implantation of about 2 × 10 13 cm -2 ,
By hot pressing at 1140 ° C. for about 10 minutes, a second P layer having a junction depth of about 1.5 μm is formed on the surface of the N type epitaxial layer 202 in a self-aligned manner with the field oxide film 203.
The mold well is formed, and the formation of the P-type base region 204 including the first and second P-type wells is completed. By the reactive ion etching (RIE) using the first photoresist film as a mask, the trench 22 having the above configuration is formed.
4 are formed. The side surface of the trench 224 and the top surface of the P-type base region 204 are substantially orthogonal, and the side surface and the bottom surface of the trench 224 are also substantially orthogonal.

【0008】次に、P型ベース領域204の表面とトレ
ンチ224の側面および底面には、熱酸化によりゲート
酸化膜205が形成される。全面にN+ 型多結晶シリコ
ン膜が形成される。第2のフォト・レジスト膜をマスク
にして、このN+ 型多結晶シリコン膜に対してRIEに
よるエッチ・バックが行なわれ、ゲート電極206が形
成される。第3のフォト・レジスト膜をマスクにした1
×1016cm-2程度の砒素のイオン注入等により、N+
型ソース領域207が形成される。全面に層間絶縁膜2
08が形成され、上記開口部が形成される。層間絶縁膜
208をマスクにして、4×1015cm-2程度のボロン
・イオン注入等が行なわれ、P型ソース領域204表面
にはP+ 型ベース・コンタクト領域209が形成され
る。その後、公知の製造方法により、アルミ配線21
0,211が形成される。
Next, a gate oxide film 205 is formed on the surface of the P-type base region 204 and the side and bottom surfaces of the trench 224 by thermal oxidation. An N + type polycrystalline silicon film is formed on the entire surface. Using the second photoresist film as a mask, the N + -type polycrystalline silicon film is etched back by RIE to form a gate electrode 206. 1 using the third photoresist film as a mask
× 10 16 cm - by about two ion implantation of arsenic, N +
A mold source region 207 is formed. Interlayer insulating film 2 on the entire surface
08 is formed, and the opening is formed. Boron ion implantation or the like of about 4 × 10 15 cm −2 is performed using the interlayer insulating film 208 as a mask, and a P + -type base contact region 209 is formed on the surface of the P-type source region 204. Thereafter, the aluminum wiring 21 is formed by a known manufacturing method.
0,211 are formed.

【0009】[0009]

【発明が解決しようとする課題】上述した従来の縦型電
界効果トランジスタは、U字型のトレンチ224にゲー
ト電極206が埋設され,P型ベース領域204からな
るチャネル領域がこのトレンチ224の側面に設けられ
ている。断面模式図である図12図13と、ソース・
ドレイン間耐圧(BVDSS )のトレンチ(開口)幅依存
性を示すグラフである図14とを参照して、上記縦型電
界効果トランジスタのトレンチ224の形状(および製
造方法)に関連した2つの問題点について説明する。
In the above-mentioned conventional vertical field effect transistor, the gate electrode 206 is buried in the U-shaped trench 224, and the channel region composed of the P-type base region 204 is formed on the side surface of the trench 224. Is provided. 12 and 13 which are schematic sectional views,
Referring to FIG. 14 , which is a graph showing the trench (opening) width dependence of the drain-to-drain breakdown voltage (BV DSS ), two problems related to the shape (and manufacturing method) of the trench 224 of the vertical field effect transistor described above. The points will be described.

【0010】第1の問題点は順方向アドミッタンス(y
fs)の低下である。上記トレンチ224を形成した後に
ゲート酸化膜205が形成されることから、トレンチ2
24形成のためのRIEによるダメージは、このトラン
ジスタのチャネル領域となるトレンチ224の側面にも
残留している〔図12〕。このためこのトランジスタの
チャネル領域におけるキャリア移動度が低下し、この縦
型電界効果トランジスタの順方向アドミッタンスyfs
(W/L)μCOX(VG −VT )(ここで、W:チャネ
ル幅,L:チャネル長,μ:キャリア移動度,COX:単
位面積当りの容量値,VG :ゲート電圧,VT :しきい
値電圧)が低下する。これは、RON低減の阻害要因の1
つになっている。
The first problem is that the forward admittance (y
fs ). Since the gate oxide film 205 is formed after the formation of the trench 224, the trench 2
Damage due to RIE for forming the trenches 24 also remains on the side surfaces of the trenches 224 serving as channel regions of the transistor [ FIG. 12 ]. As a result, the carrier mobility in the channel region of the transistor decreases, and the forward admittance y fs =
(W / L) μC OX ( V G -V T) ( where, W: channel width, L: channel length, mu: carrier mobility, C OX: capacitance per unit area, V G: gate voltage, ( VT : threshold voltage) decreases. This is one of the hindrance factors of R ON reduction.
It is one.

【0011】第2の問題点は、ソース・ドレイン間耐圧
(BVDSS )およびゲート耐圧の低下である。トレンチ
224の側面と底面とは概ね直交しているため、これら
側面と底面とからなる角では電界強度が高くなり、トレ
ンチ224の(開口)幅が2μm以下になると電界強度
の高い部分が重なってソース・ドレイン間耐圧(BV
DSS )が43.5V程度から低下する〔図12図1
〕。このため、トレンチ224の開口幅を縮小してセ
ル密度を向上させ、さらにはRONを向上させることが困
難になる。また、トレンチ224の上端部では、トレン
チ224の側面とP型ベース領域204の上面とが概ね
直交しているため、このトレンチ224の側面とP型ベ
ース領域204の表面のからなる角の部分のゲート酸化
膜205の膜厚が他の部分でのゲート酸化膜205の膜
厚より薄くなる。そのため、例えばゲート電極206が
フィールド酸化膜203の表面上に延在する途中の部分
において、VG が約20VでFN電流が流れることにな
り、ゲート耐圧が低下することになる〔図13〕。
The second problem is a decrease in the source-drain breakdown voltage (BV DSS ) and the gate breakdown voltage. Since the side surface and the bottom surface of the trench 224 are substantially perpendicular to each other, the electric field intensity increases at the corner formed by the side surface and the bottom surface, and when the (opening) width of the trench 224 becomes 2 μm or less, the portions having the high electric field intensity overlap. Source-drain breakdown voltage (BV
DSS ) drops from about 43.5 V [ FIGS .
4 ]. For this reason, it becomes difficult to reduce the opening width of the trench 224 to improve the cell density and further improve the RON . At the upper end of trench 224, the side surface of trench 224 and the upper surface of P-type base region 204 are substantially orthogonal to each other. The thickness of the gate oxide film 205 is smaller than the thickness of the gate oxide film 205 in other portions. Therefore, for example, in the middle of the portion where the gate electrode 206 extends over the surface of the field oxide film 203, will be FN current flows V G is about 20V, so that the gate breakdown voltage is lowered [13].

【0012】さらに副次的な課題ではあるが、上記構造
の縦型電界効果トランジスタは、高速動作速度が要求さ
れる縦型電界効果トランジスタには不適当である。これ
は、ゲート電極206がトレンチ224に埋設されてい
ることから、(特にトレンチ224底面において)ゲー
ト電極206とN- 型エピタキシャル層202との間の
寄生容量が大きくなるためである。
Although it is a secondary problem, the vertical field-effect transistor having the above structure is not suitable for a vertical field-effect transistor that requires a high operation speed. This is because the parasitic capacitance between the gate electrode 206 and the N -type epitaxial layer 202 becomes large (particularly on the bottom surface of the trench 224) because the gate electrode 206 is buried in the trench 224.

【0013】したがって本発明の縦型電界効果トランジ
スタの目的は、U字型のトレンチの側面にチャネル領域
が設けられた構造の縦型電界効果トランジスタにおい
て、順方向アドミッタンス(yfs)の低下およびソース
・ドレイン間耐圧(BVDSS )の低下を抑制してセル密
度の向上,RONの低減を容易にし、ゲート耐圧の低下を
抑制することにある。さらに速動作速度が要求される縦
型電界効果トランジスタにおいては、ゲート電極とドレ
イン領域との間の寄生容量を低減し、高速動作を容易に
することにある。
Accordingly, an object of the vertical field effect transistor of the present invention is to reduce the forward admittance (y fs ) and reduce the source in a vertical field effect transistor having a structure in which a channel region is provided on the side surface of a U-shaped trench. The object of the present invention is to suppress the decrease in the drain-to-drain breakdown voltage (BV DSS ), facilitate the improvement of the cell density and the reduction of R ON , and suppress the decrease in the gate breakdown voltage. Further, in a vertical field effect transistor requiring a high operation speed, it is an object to reduce a parasitic capacitance between a gate electrode and a drain region to facilitate high-speed operation.

【0014】[0014]

【課題を解決するための手段】本発明の縦型電界効果ト
ランジスタの製法は、N+ 型のシリコン基板の表面にN
- 型のエピタキシャル層を形成する工程と、前記エピタ
キシャル層の表面にP型のベース領域を形成する工程
と、熱酸化により前記P型ベース領域上にパッド酸化膜
を形成する工程と、減圧化学気相成長法により全面に窒
化シリコン膜を形成し、フォト・レジスト膜をマスクに
して該窒化シリコン膜,前記パッド酸化膜および前記ベ
ース領域を順次RIEによりエッチングして、前記ベー
ス領域の上面に上端を有し,該ベース領域を貫通して該
エピタキシャル層中に底面を有するトレンチとを形成す
る工程と、 前記窒化シリコン膜をマスクにした選択酸
化により、前記トレンチの底面および側面を覆う酸化シ
リコン膜を形成する工程と、前記酸化シリコン膜を除去
し前記トレンチの底面をU字型とした後熱酸化により前
記トレンチの側面および底面を覆うゲート酸化膜を形成
する工程と、前記ゲート酸化膜を介して前記トレンチを
充填するゲート電極を形成する工程と、前記トレンチの
上端周辺の前記ベース領域の表面にN+ 型のソース領域
を形成する工程とを有する。
According to the present invention, there is provided a vertical field effect transistor according to the present invention.
The method of manufacturing a transistor is that an N + type silicon substrate is coated with N
Forming an epitaxial layer of the type;
Forming a P-type base region on the surface of the axial layer
And a pad oxide film on the P-type base region by thermal oxidation
And forming the entire surface by vacuum chemical vapor deposition.
A silicon nitride film and use the photoresist film as a mask
The silicon nitride film, the pad oxide film and the base
Base region is sequentially etched by RIE,
An upper end on the upper surface of the base region, and penetrating through the base region.
Forming a trench having a bottom surface in the epitaxial layer
And a selective acid using the silicon nitride film as a mask.
Oxidized silicon covering the bottom and side surfaces of the trench
Forming a silicon film and removing the silicon oxide film
Then, the bottom surface of the trench is made U-shaped, and then
Form gate oxide film to cover side and bottom of trench
And forming the trench through the gate oxide film.
Forming a gate electrode to be filled;
N + type source region on the surface of the base region around the upper end
Forming a step.

【0015】[0015]

【0016】[0016]

【発明の実施の形態】次に、本発明について図面を参照
して説明する。
Next, the present invention will be described with reference to the drawings.

【0017】縦型電界効果トランジスタの平面図である
図1と、図1のAA線,BB線での断面図である図2
(a),(b)とを参照すると、本発明の第1の実施の
形態による30V程度の低耐圧のNチャネル型の縦型電
界効果トランジスタは、以下のようになっている。
FIG. 1 is a plan view of a vertical field effect transistor, and FIG. 2 is a sectional view taken along lines AA and BB in FIG.
Referring to (a) and (b), an N-channel vertical field effect transistor having a low withstand voltage of about 30 V according to the first embodiment of the present invention is as follows.

【0018】抵抗率0.004Ω・cm程度のN+ 型シ
リコン基板101表面上には、膜厚5μm程度,抵抗率
0.35Ω・cm程度のN- 型エピタキシャル層102
が設けられている。N型ドレイン領域はこれらN+ 型シ
リコン基板101,N- 型エピタキシャル層102から
構成されている。N- 型エピタキシャル層102表面の
素子分離領域には、膜厚800nm程度のLOCOS型
のフィールド酸化膜103が設けられている。素子分離
領域を含めて、N- 型エピタキシャル層102表面に
は、P型ベース領域104が設けられている。このP型
ベース領域104は2つのP型ウェルからなり、フィー
ルド酸化膜103直下およびセル部でのP型ベース領域
104の接合の深さはそれぞれ2.5μm程度および
1.5μm程度である。
On the surface of an N + -type silicon substrate 101 having a resistivity of about 0.004 Ω · cm, an N -type epitaxial layer 102 having a thickness of about 5 μm and a resistivity of about 0.35 Ω · cm is provided.
Is provided. The N-type drain region includes the N + -type silicon substrate 101 and the N -- type epitaxial layer 102. A LOCOS type field oxide film 103 having a thickness of about 800 nm is provided in an element isolation region on the surface of the N type epitaxial layer 102. A P-type base region 104 is provided on the surface of the N -type epitaxial layer 102 including the element isolation region. The P-type base region 104 is composed of two P-type wells, and the junction depth of the P-type base region 104 immediately below the field oxide film 103 and in the cell portion is about 2.5 μm and about 1.5 μm, respectively.

【0019】格子状でU字型の姿態を有したトレンチ1
24aaが、セル部に設けられている。このトレンチ1
24aaはP型ベース領域104上面(N- 型エピタキ
シャル層102上面)を上端としてP型ベース領域10
4を貫通し、その底面がN-型エピタキシャル層102
中にある。このトレンチ124aaの深さおよび開口幅
はそれぞれ2μm程度および1μm程度であり、このト
レンチ124aaの最小ピッチおよび最小間隔はそれぞ
れ7μm程度および6μm程度である。本第1の実施の
形態におけるトレンチ124aaでは、トレンチ124
aaの側面とP型ベース領域104の上面とからなる角
が丸められており、さらにトレンチ124aaの側面と
底面とからなる角が丸められている。
A trench 1 having a U-shaped lattice shape
24aa are provided in the cell section. This trench 1
24aa is a P-type base region 10 with the upper surface of the P-type base region 104 (the upper surface of the N -type epitaxial layer 102) as the upper end.
4 and its bottom surface is an N -type epitaxial layer 102.
Inside. The depth and opening width of the trench 124aa are about 2 μm and about 1 μm, respectively, and the minimum pitch and minimum interval of the trench 124aa are about 7 μm and 6 μm, respectively. In the trench 124aa according to the first embodiment, the trench 124aa
The corner formed by the side surface aa and the top surface of the P-type base region 104 is rounded, and the corner formed by the side surface and bottom surface of the trench 124aa is rounded.

【0020】フィールド酸化膜103直上での膜厚が8
00nm程度のN+ 型多結晶シリコン膜からなるゲート
電極106aは、膜厚50nm程度のゲート酸化膜10
5aを介して上記トレンチ124aaを充填し、ゲート
酸化膜105aを介してP型ベース領域104表面上を
通過し、フィールド酸化膜103表面上に延在されてい
る。フィールド酸化膜103近傍のトレンチ124aa
においても、トレンチ124aaの側面とP型ベース領
域104の上面とからなる角が丸められている。このた
め、この部分のゲート酸化膜105aの膜厚は、他の部
分のゲート酸化膜105aの膜厚と同様に、50nm程
度になっている。
The film thickness just above the field oxide film 103 is 8
The gate electrode 106a made of an N + -type polycrystalline silicon film of about 00 nm has a thickness of about 50 nm.
The trench 124aa is filled via the gate oxide film 105a, passes over the surface of the P-type base region 104 via the gate oxide film 105a, and extends on the surface of the field oxide film 103. Trench 124aa near field oxide film 103
Also, the corner formed by the side surface of trench 124aa and the upper surface of P-type base region 104 is rounded. Therefore, the thickness of the gate oxide film 105a in this portion is about 50 nm, like the thickness of the gate oxide film 105a in other portions.

【0021】P型ベース領域104表面には、トレンチ
124aa側面に自己整合的に1セル当り4つのN+
ソース領域107が設けられている。これらN+ 型ソー
ス領域107がトレンチ124aa側面からの幅は1.
875μm程度であり、同一セル内で対向するN+ 型ソ
ース領域107の間隔は2.25μm程度であり、N+
型ソース領域107の接合の深さは0.4μm程度であ
る。フィールド酸化膜103,P型ベース領域104,
ゲート電極106aおよびN+ 型ソース領域107は、
膜厚650nm程度の酸化シリコン膜からなる層間絶縁
膜108により覆われている。フィールド酸化膜103
上の層間絶縁膜108にはスリット状の開口部が設けら
れ、セル部周辺のP型ベース領域104直上およびセル
部の中心部上の層間絶縁膜には最小開口幅が3.5μm
程度の開口部が設けらている。トレンチ124aa側面
から幅1.25μm程度のN+ 型ソース領域107表面
は、層間絶縁膜108により直接に覆われている。セル
部周辺およびセル部の中心部のP型ベース領域104表
面には、層間絶縁膜108の開口部に自己整合的に、1
μm程度の接合の深さを有したP+ 型ベース・コンタク
ト領域109が設けられている。層間絶縁膜108表面
上に設けらてアルミ配線210は、層間絶縁膜108に
設けられた開口部を介して、N+ 型ソース領域107並
びにP+ 型ベース・コンタクト領域109に直接に接続
されている。また、層間絶縁膜108表面上に設けらて
アルミ配線111は、フィールド酸化膜103上の層間
絶縁膜108に設けられたスリット状の開口部を介し
て、ゲート電極106aに直接に接続されている。
On the surface of the P-type base region 104, four N + -type source regions 107 per cell are provided in a self-aligned manner on the side surface of the trench 124aa. These N + -type source regions 107 have a width of 1.1 from the side surface of trench 124aa.
Is about 875Myuemu, interval N + -type source region 107 opposed to each other in the same cell is about 2.25 micrometers, N +
The junction depth of the mold source region 107 is about 0.4 μm. Field oxide film 103, P-type base region 104,
The gate electrode 106a and the N + type source region 107
It is covered with an interlayer insulating film 108 made of a silicon oxide film having a thickness of about 650 nm. Field oxide film 103
A slit-shaped opening is provided in the upper interlayer insulating film 108, and the minimum opening width is 3.5 μm in the interlayer insulating film just above the P-type base region 104 around the cell part and on the center part of the cell part.
About an opening is provided. The surface of the N + -type source region 107 having a width of about 1.25 μm from the side surface of the trench 124aa is directly covered with the interlayer insulating film 108. The surface of the P-type base region 104 around the cell portion and at the center of the cell portion is self-aligned with the opening of the interlayer insulating film 108.
A P + type base contact region 109 having a junction depth of about μm is provided. The aluminum wiring 210 provided on the surface of the interlayer insulating film 108 is directly connected to the N + -type source region 107 and the P + -type base contact region 109 through an opening provided in the interlayer insulating film 108. I have. The aluminum wiring 111 provided on the surface of the interlayer insulating film 108 is directly connected to the gate electrode 106a via a slit-shaped opening provided in the interlayer insulating film 108 on the field oxide film 103. .

【0022】図1と、図2と、図1のAA線での製造工
程の断面図である図3および図4とを併せて参照する
と、本第1の実施の形態の製造方法の一例は、以下のと
おりになる。
Referring to FIG. 1, FIG. 2, and FIGS. 3 and 4 which are cross-sectional views of the manufacturing process along the line AA in FIG. 1, an example of the manufacturing method according to the first embodiment is as follows. , As follows.

【0023】まず、N+ 型シリコン基板101の表面上
には、シリコン・エピタキシャル成長により、N- 型エ
ピタキシャル層102が形成される。N- 型エピタキシ
ャル層102表面の素子分離領域の形成予定領域を内包
した領域に、接合の深さが2.5μm程度の第1のP型
ウェル104Aが形成される。公知の選択酸化法によ
り、N- 型エピタキシャル層102表面の素子分離領域
の形成予定領域に、LOCOS型のフィールド酸化膜1
03が形成される。続いて、70keV,2×1013
-2程度のボロン・イオン注入が行なわれる。フォト・
レジスト膜152が除去された後、1140℃,10分
間程度の熱押し込みが行なわれて、接合の深さが1.5
μm程度の第2のP型ウェル104Bが形成される。こ
れにより、P型ウェル104AとP型ウェル104Bと
からなるP型ベース領域104の形成が終了する。P型
ウェル104Aの表面には、熱酸化により膜厚50nm
程度のパッド酸化膜131が形成される。減圧化学気相
成長法(LPCVD)により、全面を覆う膜厚100n
m程度の窒化シリコン膜135が形成される〔図3
(a)〕。
First, an N - type epitaxial layer 102 is formed on the surface of an N + type silicon substrate 101 by silicon epitaxial growth. A first P-type well 104A having a junction depth of about 2.5 μm is formed in a region including a region where a device isolation region is to be formed on the surface of the N -type epitaxial layer 102. By a known selective oxidation method, a LOCOS type field oxide film 1 is formed in a region where an element isolation region is to be formed on the surface of the N type epitaxial layer 102.
03 is formed. Subsequently, 70 keV, 2 × 10 13 c
Boron ion implantation of about m -2 is performed. photo·
After the resist film 152 is removed, hot pressing is performed at 1140 ° C. for about 10 minutes so that the junction depth becomes 1.5.
A second P-type well 104B of about μm is formed. Thus, the formation of the P-type base region 104 including the P-type well 104A and the P-type well 104B is completed. On the surface of the P-type well 104A, a film thickness of 50 nm is formed by thermal oxidation.
About a pad oxide film 131 is formed. 100n film thickness covering the entire surface by low pressure chemical vapor deposition (LPCVD)
m of silicon nitride film 135 is formed [FIG.
(A)].

【0024】次に、フォト・レジスト膜151をマスク
にして、窒化シリコン膜135,パッド酸化膜131,
P型ベース領域104およびN- 型エピタキシャル層1
02が順次RIEによりエッチングされ、トレンチ12
4aが形成される。トレンチ124aの最小ピッチは7
μm程度であり、トレンチ124aの開口幅および深さ
はそれぞれ0.8μm程度および1.9μm程度であ
る。この段階では、トレンチ124aの姿態は従来のト
レンチの姿態の同じである〔図3(b)〕。
Next, using the photo resist film 151 as a mask, the silicon nitride film 135, the pad oxide film 131,
P-type base region 104 and N - type epitaxial layer 1
02 are sequentially etched by RIE, and the trench 12
4a is formed. The minimum pitch of the trench 124a is 7
The opening width and the depth of the trench 124a are about 0.8 μm and about 1.9 μm, respectively. At this stage, the shape of the trench 124a is the same as that of the conventional trench [FIG. 3B].

【0025】フォト・レジスト膜151を除去した後、
窒化シリコン膜135をマスクにした選択酸化が行なわ
れ、トレンチ124aの側面並びに底面を覆う膜厚15
0nm程度のLOCOS型の酸化シリコン膜141が形
成される〔図3(c)〕。
After removing the photo-resist film 151,
Selective oxidation is performed using the silicon nitride film 135 as a mask, and a film thickness 15 covering the side and bottom surfaces of the trench 124a is formed.
A LOCOS type silicon oxide film 141 having a thickness of about 0 nm is formed (FIG. 3C).

【0026】続いて、それぞれウェット・エッチングに
より、酸化シリコン膜141,窒化シリコン膜135,
パッド酸化膜131が順次除去される。次に、熱酸化に
より、膜厚50nm程度のゲート酸化膜105aが形成
される。これらの過程においてトレンチ124aはトレ
ンチ124aaになる。トレンチ124aaの開口幅お
よび深さはそれぞれ1μm程度および2μm程度にな
り、トレンチ124aaの側面とP型ベース領域104
の上面とからなる角が丸められ、トレンチ124aaの
側面と底面とからなる角も丸められる〔図1,図2,図
3(d)〕。
Subsequently, the silicon oxide film 141, the silicon nitride film 135,
Pad oxide film 131 is sequentially removed. Next, a gate oxide film 105a having a thickness of about 50 nm is formed by thermal oxidation. In these processes, the trench 124a becomes the trench 124aa. The opening width and depth of the trench 124aa are about 1 μm and about 2 μm, respectively, and the side surface of the trench 124aa and the P-type base region 104
The corner formed by the upper surface of the trench 124aa is rounded, and the corner formed by the side surface and the bottom surface of the trench 124aa is also rounded [FIGS. 1, 2 and 3 (d)].

【0027】次に、全面に膜厚800nm程度のN+
多結晶シリコン膜が形成される。このN+ 型多結晶シリ
コン膜の表面上には、フォト・レジスト膜152が形成
される。フォト・レジスト膜152は、フィールド酸化
膜103を内包する姿態で覆い,さらにその縁端部がセ
ル部の周辺部に設けられたトレンチ124aaの一部の
上に懸かるような姿態を有している。このフォト・レジ
スト膜をマスクにして、N+ 型多結晶シリコン膜に対し
てRIEによるエッチ・バックが行なわれ、トレンチ1
24aaを埋設し,フィールド酸化膜103直上に延在
するゲート電極106aが形成される〔図1,図2,図
4(a)〕。
Next, an N + -type polycrystalline silicon film having a thickness of about 800 nm is formed on the entire surface. On the surface of this N + type polycrystalline silicon film, a photoresist film 152 is formed. The photo-resist film 152 covers the field oxide film 103 in such a manner that the photo-resist film 152 covers the field oxide film 103, and further has a shape in which the edge of the photo-resist film 152 hangs over a part of the trench 124 aa provided in the periphery of the cell portion. . Using this photo-resist film as a mask, the N + -type polycrystalline silicon film is etched back by RIE to form trench 1
24aa is buried, and a gate electrode 106a extending directly above the field oxide film 103 is formed [FIGS. 1, 2 and 4 (a)].

【0028】次に、フィールド酸化膜103を含めてセ
ル周辺部と各セル部の中心部を含んだ部分とを覆うフォ
ト・レジスト膜153が形成される。例えば正方形のセ
ル部ではこれらの中心部を覆うフォト・レジスト膜15
3のパターン幅は3.5μm程度である。このフォト・
レジスト膜153をマスクにして、50keV,1×1
16cm-2程度の砒素のイオン注入等が行なわれ、それ
ぞれのセルには4つのN+ 型ソース領域107が形成さ
れる〔図1,図2,図4(b)〕。
Next, a photoresist film 153 is formed to cover the periphery of the cell including the field oxide film 103 and a portion including the center of each cell. For example, in a square cell portion, a photoresist film 15 covering these central portions is formed.
The pattern width of No. 3 is about 3.5 μm. This photo
Using the resist film 153 as a mask, 50 keV, 1 × 1
Arsenic ion implantation of about 0 16 cm -2 is performed, and four N + -type source regions 107 are formed in each cell [FIGS. 1, 2, and 4 (b)].

【0029】次に、例えばN+ 型ソース領域107,P
型ベース領域104表面に露出したゲート酸化膜105
aを除去した後、膜厚650nm程度の酸化シリコン膜
からなる層間絶縁膜108が化学気相成長法(CVD)
により全面に形成される。このN+ 型ソース領域107
を形成する段階までゲート酸化膜105aを除去しなか
ったのは高濃度の砒素のイオン注入をP型ソース領域1
04表面に直接に行なうと結晶欠陥が多発するためであ
り、このN+ 型ソース領域107を形成した後の段階で
ゲート酸化膜105aを除去するのは砒素イオン注入,
フォト・レジスト膜153によりゲート酸化膜105a
が汚染されているためである。なお、ゲート酸化膜10
5aを除去した後、露出表面を再酸化しておいてもよ
い。この場合には、層間絶縁膜109をBPSG膜ある
いはPSG膜により形成することもできる。
Next, for example, the N + type source region 107, P
Gate oxide film 105 exposed on the surface of mold base region 104
After removing a, an interlayer insulating film 108 made of a silicon oxide film having a thickness of about 650 nm is formed by chemical vapor deposition (CVD).
Is formed over the entire surface. This N + type source region 107
The gate oxide film 105a was not removed until the step of forming the P type source region 1
This is because crystal defects frequently occur when the process is performed directly on the surface of the gate oxide film 104. The removal of the gate oxide film 105a after the formation of the N + -type source region 107 is performed by arsenic ion implantation.
The gate oxide film 105a is formed by the photo resist film 153.
Is contaminated. The gate oxide film 10
After removing 5a, the exposed surface may be re-oxidized. In this case, the interlayer insulating film 109 can be formed of a BPSG film or a PSG film.

【0030】次に、フィールド酸化膜103上にはスリ
ット状の開口部を有し,セル部周辺のP型ベース領域1
04直上およびセル部上の層間絶縁膜には最小開口幅が
3.5μm程度の開口部を有するフォト・レジスト膜1
54が、層間絶縁膜109の表面上に形成される。ま
ず、このフォト・レジスト膜154をマスクにしたRI
Eにより、層間絶縁膜109に開口部が形成される。続
いて、50keV,4×1015cm-2程度の2弗化ボロ
ン(BF2 )のイオン注入等が行なわれ、P型ソース領
域104の表面には層間絶縁膜109の開口部に自己整
合的にP+ 型ベース・コンタクト領域109が形成され
る〔図1,図2,図4(c)〕。
Next, a slit-shaped opening is formed on the field oxide film 103, and the P-type base region 1 around the cell portion is formed.
Photoresist film 1 having an opening with a minimum opening width of about 3.5 μm in the interlayer insulating film immediately above the substrate 04 and on the cell portion.
54 is formed on the surface of interlayer insulating film 109. First, RI using this photoresist film 154 as a mask
E forms an opening in the interlayer insulating film 109. Subsequently, ion implantation of boron difluoride (BF 2 ) of about 50 keV and about 4 × 10 15 cm −2 is performed, and the surface of the P-type source region 104 is self-aligned with the opening of the interlayer insulating film 109. Then, a P + type base contact region 109 is formed (FIGS. 1, 2 and 4C).

【0031】その後、全面に所要膜厚のアルミニウム膜
が形成され、これがパターニングされてアルミ配線11
0,111が形成され、本第1の実施の形態による縦型
電界効果トランジスタが完成する〔図1,図2〕。
Thereafter, an aluminum film having a required thickness is formed on the entire surface, and is patterned to form an aluminum wiring 11.
Thus, the vertical field-effect transistor according to the first embodiment is completed (FIGS. 1 and 2).

【0032】本第1の実施の形態による縦型電界効果ト
ランジスタは、上述したように、トレンチ124aを形
成した後、トレンチ124aの側面並びに底面にLOC
OS型の酸化シリコン膜141が形成され、この酸化シ
リコン膜141が除去された後にゲート酸化膜105a
が形成される。このため、チャネル領域となるトレンチ
124aaの側面からはダメージが除去される。その結
果、本第1の実施の形態による縦型電界効果トランジス
タでは、順方向アドミッタンス(yfs)の低下は抑制さ
れることになる。さらに、トレンチ124aaの側面と
P型ベース領域104の上面とからなる角が丸められ,
トレンチ124aaの側面と底面とからなる角も丸めら
れている。この結果、図5に示すように、トレンチ12
4aaの(開口)幅が0.5μm程度に縮小されてもソ
ース・ドレイン間耐圧(BVDSS )は43.5Vからほ
とんど低下せず、ソース・ドレイン間耐圧(BVDSS
の低下が抑制されることになる。また、ゲート耐圧の低
下も抑制され、FN電流の発生するゲート電圧(VG
は40V程度になる。さらにまたこれらの結果から、セ
ル密度の向上,RONの低減が容易になる。
The vertical field effect transistor according to the first embodiment
The transistor forms the trench 124a as described above.
After the formation, the LOC is formed on the side and bottom of the trench 124a.
An OS type silicon oxide film 141 is formed.
After the silicon film 141 is removed, the gate oxide film 105a is removed.
Is formed. For this reason, the trench which becomes the channel region
Damage is removed from the side of 124aa. The result
As a result, the vertical field effect transistor according to the first embodiment
The forward admittance (yfs) Decline is suppressed
Will be. Further, the side surface of the trench 124aa
The corner formed by the upper surface of the P-type base region 104 is rounded,
The corner formed by the side and bottom of the trench 124aa is also rounded
Have been. As a result, as shown in FIG.
Even if the (opening) width of 4aa is reduced to about 0.5 μm,
Source-drain breakdown voltage (BVDSS ) Is from 43.5V
The source-drain breakdown voltage (BVDSS)
Is suppressed. Also, the gate breakdown voltage is low.
Is also suppressed, and the gate voltage (VG)
Is about 40V. Furthermore, from these results,
Density improvement, RONReduction is facilitated.

【0033】本第1の実施の形態の縦型電界効果トラン
ジスタの製造方法は、上記図3,図4に示した方法に限
定されるものではない。主要製造工程の断面図である図
6を参照すると、本第1の実施の形態の縦型電界効果ト
ランジスタの別の製造方法は、次のようになっている。
The method for manufacturing the vertical field effect transistor according to the first embodiment is not limited to the method shown in FIGS. Referring to FIG. 6, which is a cross-sectional view of the main manufacturing steps, another manufacturing method of the vertical field-effect transistor according to the first embodiment is as follows.

【0034】まず、第1のP型ウェル104Aまでは上
記製造方法と同様の方法により形成される。続いて、N
- 型エピタキシャル層102(およびP型ウェル104
A)表面にパッド酸化膜132が形成され、さらに全面
に窒化シリコン膜136が形成される。図示されないフ
ォト・レジスト膜をマスクにして、素子分離領域の形成
予定領域上の窒化シリコン膜136が除去される。この
フォト・レジスト膜が除去された後、選択酸化によりフ
ィールド酸化膜103が形成される。その後、第2のP
型ウェル104Bが形成され、P型ベース領域104の
形成が終了する〔図6(a)〕。続いて、フォト・レジ
スト膜151をマスクにして、トレンチ124aが形成
される。その後の製造方法は上記製造方法と同様であ
る。
First, up to the first P-type well 104A is formed by a method similar to the above-described manufacturing method. Then N
- -type epitaxial layer 102 (and the P-type well 104
A) A pad oxide film 132 is formed on the surface, and a silicon nitride film 136 is formed on the entire surface. Using a photoresist film (not shown) as a mask, the silicon nitride film 136 on the region where the element isolation region is to be formed is removed. After the photo-resist film is removed, a field oxide film 103 is formed by selective oxidation. Then, the second P
The mold well 104B is formed, and the formation of the P-type base region 104 is completed (FIG. 6A). Subsequently, a trench 124a is formed using the photoresist film 151 as a mask. The subsequent manufacturing method is the same as the above manufacturing method.

【0035】なお、上記第1の実施の形態では、Nチャ
ネル型の縦型電界効果トランジスタを例にして説明した
が、本第1の実施の形態はこれに限定されるものではな
く、Pチャネル型の縦型電界効果トランジスタにも適用
される。また、本第1の実施の形態は、上記説明に採用
した数値,材料,デバイス・パラメータ,プロセス・パ
ラメータに限定されものではない。
In the first embodiment, an N-channel vertical field effect transistor has been described as an example. However, the first embodiment is not limited to this. Also applies to vertical field effect transistors. Further, the first embodiment is not limited to the numerical values, materials, device parameters, and process parameters used in the above description.

【0036】縦型電界効果トランジスタの平面図である
図7と、図7のAA線,BB線での拡大断面図である図
8(a),(b)とは、本発明の参考例として30V程
度の低耐圧のNチャネル型の縦型電界効果トランジスタ
に適用した場合の図である。本参考例の形態は、上記第
1の実施の形態と相違して、トレンチの底部にN型の拡
散層が設けられている。
[0036] and FIG. 7 is a plan view of the vertical field effect transistor, AA line of FIG. 7, FIG. 8 is an enlarged sectional view taken along the BB line (a), the (b), as a reference example of the present invention FIG. 11 is a diagram of a case where the present invention is applied to an N-channel vertical field effect transistor having a low withstand voltage of about 30 V. This embodiment differs from the first embodiment in that an N-type diffusion layer is provided at the bottom of the trench.

【0037】本発明の参考例の形態の要旨は、以下のと
おりである。トレンチ124baの姿態,各種パラメー
タは、上記第1の実施の形態のトレンチ124aaと同
じである。トレンチ124baの底面をなすN- 型エピ
タキシャル層102の表面にはN型拡散層122が設け
られている。ゲート酸化膜105b,ゲート電極106
bも、それぞれ上記第1の実施の形態のゲート酸化膜1
05a,ゲート電極106aと同じである。
The gist of the embodiment of the present invention is as follows. The form and various parameters of the trench 124ba are the same as those of the trench 124aa of the first embodiment. An N-type diffusion layer 122 is provided on the surface of N- type epitaxial layer 102 forming the bottom of trench 124ba. Gate oxide film 105b, gate electrode 106
b is also the gate oxide film 1 of the first embodiment.
05a and the same as the gate electrode 106a.

【0038】図7のAA線での主要製造工程の拡大断面
図である図9を参照して、本発明の参考例の形態の上記
相違点に関連した製造方法について説明する。
With reference to FIG. 9, which is an enlarged sectional view of the main manufacturing process taken along the line AA in FIG. 7, a manufacturing method related to the above-described difference of the embodiment of the present invention will be described.

【0039】まず、フィールド酸化膜103,P型ベー
ス領域104,パッド酸化膜131および窒化シリコン
膜135の形成までは、上記第1の実施の形態と同様の
方法により行なわれる。続いて、常圧化学気相成長法
(APCVD)により、所要膜厚の酸化シリコン膜14
5が全面に形成される。上記第1の実施の形態と同様
に、フォト・レジスト膜(図示せず)をマスクにして、
酸化シリコン膜145,窒化シリコン膜135,パッド
酸化膜131,P型ベース領域104およびN- 型エピ
タキシャル層102が順次RIEによりエッチングさ
れ、トレンチ124bがP型ベース領域104の表面に
形成される〔図9(a)〕。これらのトレンチ124b
のパラメータは、上記第1の実施の形態におけるトレン
チ124aのパラメータと同じである。
First, the steps up to the formation of the field oxide film 103, the P-type base region 104, the pad oxide film 131, and the silicon nitride film 135 are performed in the same manner as in the first embodiment. Subsequently, the silicon oxide film 14 having a required thickness is formed by atmospheric pressure chemical vapor deposition (APCVD).
5 is formed on the entire surface. Similarly to the first embodiment, using a photoresist film (not shown) as a mask,
The silicon oxide film 145, the silicon nitride film 135, the pad oxide film 131, the P-type base region 104, and the N -type epitaxial layer 102 are sequentially etched by RIE, and a trench 124b is formed on the surface of the P-type base region 104 [FIG. 9 (a)]. These trenches 124b
Are the same as those of the trench 124a in the first embodiment.

【0040】続いて、膜厚50nm程度の酸化シリコン
膜がLPCVDにより全面に形成され、この酸化シリコ
ン膜がRIEによりエッチ・バックされて絶縁膜スペー
サ146が形成される。その後、1×1012cm-2程度
の砒素(As)・イオン注入等が行なわれ、トレンチ1
24bの底面をなすN- 型エピタキシャル層102表面
にはN型拡散層122が形成される〔図9(b)〕。次
に、酸化シリコン膜145並びに絶縁膜スペーサ14
6,窒化シリコン膜135およびパッド酸化膜131が
ウェット・エッチングにより順次除去される。その後は
上記第1の実施の形態と同様の工程を経て、図7,図8
に示した縦型電界効果トランジスタが形成される。
Subsequently, a silicon oxide film having a thickness of about 50 nm is formed on the entire surface by LPCVD, and the silicon oxide film is etched back by RIE to form an insulating film spacer 146. Thereafter, arsenic (As) ion implantation of about 1 × 10 12 cm −2 is performed, and trench 1 is formed.
An N-type diffusion layer 122 is formed on the surface of the N -type epitaxial layer 102 that forms the bottom surface of 24b (FIG. 9B). Next, the silicon oxide film 145 and the insulating film spacer 14
6. The silicon nitride film 135 and the pad oxide film 131 are sequentially removed by wet etching. Thereafter, through the same steps as in the first embodiment, FIGS.
Is formed as shown in FIG.

【0041】上記酸化シリコン膜145の形成をAPC
VDで行ない,絶縁膜スペーサ146を構成する酸化シ
リコン膜の形成をLPCVDで行なうのは、酸化シリコ
ン膜145並びに絶縁膜スペーサ146,窒化シリコン
膜135およびパッド酸化膜131の除去を円滑に行な
うためである。APCVDによる酸化シリコン膜の成膜
温度は400℃程度で充分である。絶縁膜スペーサ14
6を構成する酸化シリコン膜の形成をLPCVDで行な
うならば、トレンチ124bに対する段差被覆性に問題
は生じない。また、オゾン(O3 )とTEOS(Si
(OC2 5 4:テトラ・エトキシ・シラン)とを原
料として行なわれるならば、このLPCVDは低い成膜
温度で行なえる。これらの場合、酸化シリコ膜に対する
ウェット・エチッグでは、パッド酸化膜131のエッチ
ング速度より酸化シリコン膜145並びに絶縁膜スペー
サ146のエッチング速度を高くすることができる。な
お、上記LPCVDによる酸化シリコン膜を形成した直
後に、(絶縁膜スペーサ146を形成せずに)ボロン・
イオン注入を行なってもよい。
The silicon oxide film 145 is formed by APC
The reason for performing the VD and forming the silicon oxide film constituting the insulating film spacer 146 by the LPCVD is to facilitate removal of the silicon oxide film 145, the insulating film spacer 146, the silicon nitride film 135, and the pad oxide film 131. is there. A film forming temperature of about 400 ° C. for the silicon oxide film by APCVD is sufficient. Insulating film spacer 14
If the silicon oxide film constituting 6 is formed by LPCVD, no problem occurs in the step coverage of the trench 124b. In addition, ozone (O 3 ) and TEOS (Si
If (OC 2 H 5 ) 4 : tetraethoxysilane) is used as a raw material, this LPCVD can be performed at a low film forming temperature. In these cases, in the wet etching of the silicon oxide film, the etching rate of the silicon oxide film 145 and the insulating film spacer 146 can be higher than the etching rate of the pad oxide film 131. Immediately after forming the silicon oxide film by LPCVD, boron (without forming the insulating film spacer 146)
Ion implantation may be performed.

【0042】本参考例の形態では、BVDSS 自体は34
V程度になるものの、これのトレンチ124ba(開
口)幅に対する依存性は、上記第1の実施の形態と同様
の傾向を有し、幅が縮小してもBVDSS の低減は生じな
い。チャネル領域となるトレンチ124ba側面でのダ
メージの除去,ゲート耐圧の低減の抑制に関しては上記
第1の実施の形態と同じである。本参考例のドレイン電
流は、I−V特性のグラフである図10に示すように、
上記第1の実施の形態より12%程度上昇する。
In the embodiment of the present embodiment , BVDSS itself is 34
Although it becomes about V, its dependence on the width of the trench 124ba (opening) has the same tendency as in the first embodiment, and even if the width is reduced, the BVDSS does not decrease. The removal of the damage on the side of the trench 124ba serving as the channel region and the suppression of the reduction of the gate withstand voltage are the same as those in the first embodiment. As shown in FIG. 10 which is a graph of the IV characteristic,
It is increased by about 12% compared to the first embodiment.

【0043】なお、上記参考例の形態も上記第1の実施
の形態と同様に、Nチャネル型の縦型電界効果トランジ
スタに限定されるものではなく、Pチャネル型の縦型電
界効果トランジスタにも適用される。
Note that the embodiment of the reference example is not limited to the N-channel type vertical field-effect transistor as in the first embodiment, but is also applicable to the P-channel type vertical field-effect transistor. Applied.

【0044】[0044]

【0045】[0045]

【0046】[0046]

【0047】[0047]

【0048】[0048]

【0049】[0049]

【0050】[0050]

【0051】[0051]

【0052】[0052]

【0053】[0053]

【発明の効果】以上説明したように本発明の縦型電界効
果トランジスタは、U字型のトレンチの側面にチャネル
領域が設けられた構造の縦型電界効果トランジスタにお
いて、このトレンチがベース領域(ソース領域)上面に
上端を有し,ベース領域を貫通してエピタキシャル層中
に底面を有し,上端におけるベース領域(ソース領域)
上面とのなす角が丸められている側面を有し,さらに側
面と底面とのなす角が丸められてなることから、順方向
アドミッタンスの低下およびソース・ドレイン間耐圧の
低下を抑制してセル密度の向上,RONの低減が容易な
り、ゲート耐圧の低下が抑制される。
As described above, the vertical field-effect transistor of the present invention has a structure in which a channel region is provided on the side surface of a U-shaped trench. Region) having an upper end on the top surface, having a bottom surface in the epitaxial layer through the base region, and a base region (source region) at the upper end
It has a rounded angle with the top surface and a rounded angle with the side surface and the bottom surface. This suppresses the decrease in forward admittance and the withstand voltage between the source and drain, thereby reducing cell density. And the reduction of R ON are facilitated, and a decrease in gate breakdown voltage is suppressed.

【0054】さらに速動作速度が要求される縦型電界効
果トランジスタにおいては、トレンチ底面にLOCOS
型の酸化シリコン膜を設けることにより、ゲート電極と
ドレイン領域との間の寄生容量が低減され、高速動作が
容易になる。
In a vertical field effect transistor requiring a higher operation speed, LOCOS is formed on the bottom of the trench.
Providing the silicon oxide film of the type reduces the parasitic capacitance between the gate electrode and the drain region, and facilitates high-speed operation.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施の形態の平面図である。FIG. 1 is a plan view of a first embodiment of the present invention.

【図2】上記第1の実施の形態の断面図であり、図1の
AA線,BB線での断面図である。
FIG. 2 is a cross-sectional view of the first embodiment, which is a cross-sectional view taken along line AA and line BB in FIG.

【図3】上記第1の実施の形態の製造工程の断面図であ
り、図1のAA線での製造工程の断面図である。
FIG. 3 is a cross-sectional view of the manufacturing process according to the first embodiment, which is a cross-sectional view taken along the line AA in FIG.

【図4】上記第1の実施の形態の製造工程の断面図であ
り、図1のAA線での製造工程の断面図である。
FIG. 4 is a cross-sectional view of the manufacturing process of the first embodiment, which is a cross-sectional view of the manufacturing process taken along line AA in FIG.

【図5】上記第1の実施の形態の効果を説明するための
図であり、ソース・ドレイン間耐圧のトレンチ幅依存性
を示すグラフである。
FIG. 5 is a diagram for explaining the effect of the first embodiment, and is a graph showing the trench width dependence of the source-drain breakdown voltage.

【図6】上記第1の実施の形態の別の製造工程の断面図
であり、図1のAA線での製造工程の断面図である。
FIG. 6 is a cross-sectional view of another manufacturing process of the first embodiment, which is a cross-sectional view of the manufacturing process along line AA in FIG. 1;

【図7】 本発明の参考例の形態の平面図である。FIG. 7 is a plan view of an embodiment of the present invention .

【図8】 上記参考例の形態の拡大断面図であり、図7
のAA線,BB線での拡大断面図である。
FIG. 8 is an enlarged sectional view of the embodiment of the reference example , and FIG.
3 is an enlarged sectional view taken along line AA and line BB of FIG.

【図9】 上記参考例の形態の主要製造工程の拡大断面
図であり、図7のAA線での主要製造工程の拡大断面図
である。
FIG. 9 is an enlarged cross-sectional view of a main manufacturing process according to the embodiment of the reference example , and is an enlarged cross-sectional view of the main manufacturing process along line AA in FIG. 7;

【図10】 上記参考例の形態の効果を説明するための
図であり、ゲート電圧に対するドレイン電流のI−V特
性のグラフである。
FIG. 10 is a diagram for explaining an effect of the embodiment of the reference example, and is a graph of an IV characteristic of a drain current with respect to a gate voltage.

【図11】従来の縦型電界効果トランジスタの平面図お
よび断面図である。
FIG. 11 is a plan view of a conventional vertical field effect transistor.
FIG.

【図12】上記従来の縦型電界効果トランジスタの問題
点を説明するための断面模式図である。
FIG. 12 is a problem of the conventional vertical field-effect transistor.
FIG. 4 is a schematic cross-sectional view for explaining points.

【図13】上記従来の縦型電界効果トランジスタの問題
点を説明するための断面模式図である。
FIG. 13 is a problem of the conventional vertical field effect transistor.
FIG. 4 is a schematic cross-sectional view for explaining points.

【図14】上記従来の縦型電界効果トランジスタの問題
点を説明するための図であり、ソース・ドレイン間耐圧
のトレンチ幅依存性を示すグラフである。
FIG. 14 is a problem of the conventional vertical field-effect transistor.
It is a diagram for explaining the point, the withstand voltage between the source and drain
5 is a graph showing the trench width dependence of the above.

【符号の説明】[Explanation of symbols]

101,201 N+ 型シリコン基板 102,202 N- 型エピタキシャル層 103,103a,203 フィールド酸化膜 104,204 P型ベース領域 105a,105b,205 ゲート酸化膜 106a,106b,206 ゲート電極 107,207 N+ 型ソース領域 108,208 層間絶縁膜 109,209 P+ 型ベース・コンタクト領域 110,111,210,211 アルミ配線 122 N型拡散層 123,141,145 酸化シリコン膜 124a,124aa,124b,124ba,224
トレンチ 131〜133 パッド酸化膜 135〜137 窒化シリコン膜146 絶縁膜スペーサ 151〜154 フォト・レジスト膜
101, 201 N + type silicon substrate 102, 202 N type epitaxial layer 103, 103a, 203 Field oxide film 104, 204 P type base region 105a , 105b , 205 Gate oxide film 106a , 106b , 206 Gate electrode 107, 207 N + Type source region 108, 208 interlayer insulating film 109, 209 P + type base contact region 110, 111, 210, 211 aluminum wiring 122 N type diffusion layer 123, 141 , 145 silicon oxide film 124a, 124aa, 124b, 124ba, 224
Trench 131-133 Pad oxide film 135-137 Silicon nitride film 146 Insulating film spacer 151-154 Photo resist film

フロントページの続き (56)参考文献 特開 昭56−58267(JP,A) 特開 平6−132539(JP,A) 特開 平1−192174(JP,A) 特開 平2−51279(JP,A) 特開 平1−310576(JP,A)Continuation of the front page (56) References JP-A-56-58267 (JP, A) JP-A-6-132539 (JP, A) JP-A-1-192174 (JP, A) JP-A-2-51279 (JP) , A) JP-A-1-310576 (JP, A)

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 N+ 型のシリコン基板の表面にN- 型の
エピタキシャル層を形成する工程と、 前記エピタキシ
ャル層の表面にP型のベース領域を形成する工程と、熱酸化により前記P型ベース領域上にパッド酸化膜を形
成する工程と、 減圧化学気相成長法により 全面に窒化
シリコン膜を形成し、フォト・レジスト膜をマスクにし
該窒化シリコン膜,前記パッド酸化膜および前記ベー
ス領域を順次RIEによりエッチングして、前記ベース
領域の上面に上端を有し,該ベース領域を貫通して該エ
ピタキシャル層中に底面を有するトレンチとを形成する
工程と、 前記窒化シリコン膜をマスクにした選択酸化により、前
記トレンチの底面および側面を覆う酸化シリコン膜を形
成する工程と、 前記酸化シリコン膜を除去し前記トレンチの底面をU字
型とした後熱酸化により前記トレンチの側面および底面
を覆うゲート酸化膜を形成する工程と、 前記ゲート酸化膜を介して前記トレンチを充填するゲー
ト電極を形成する工程と、 前記トレンチの上端周辺の前記ベース領域の表面にN+
型のソース領域を形成する工程とを有することを特徴と
する縦型電界効果トランジスタの製造方法。
And 1. A process for forming an epitaxial layer of N- type on a surface of the N + -type silicon substrate, forming a P-type base region on a surface of the epitaxial layer, the P-type base by thermal oxidation Form pad oxide on the area
Forming a silicon nitride film on the entire surface by a low pressure chemical vapor deposition method , etching the silicon nitride film, the pad oxide film and the base region sequentially by RIE using a photoresist film as a mask, Forming a trench having an upper end on an upper surface of the base region and penetrating the base region and having a bottom surface in the epitaxial layer; and performing selective oxidation using the silicon nitride film as a mask, thereby forming a bottom surface of the trench. And forming a silicon oxide film covering the side surfaces; and removing the silicon oxide film and forming a U-shaped bottom surface of the trench.
Forming a gate oxide film covering the side and bottom surfaces of the trench by thermal oxidation after forming the mold; forming a gate electrode filling the trench via the gate oxide film; N + is applied to the surface of the base region.
Forming a source region of a vertical type.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6188105B1 (en) * 1999-04-01 2001-02-13 Intersil Corporation High density MOS-gated power device and process for forming same
US6198127B1 (en) * 1999-05-19 2001-03-06 Intersil Corporation MOS-gated power device having extended trench and doping zone and process for forming same
US6518621B1 (en) * 1999-09-14 2003-02-11 General Semiconductor, Inc. Trench DMOS transistor having reduced punch-through
US6921699B2 (en) * 2002-09-30 2005-07-26 International Rectifier Corporation Method for manufacturing a semiconductor device with a trench termination
JP4860102B2 (en) * 2003-06-26 2012-01-25 ルネサスエレクトロニクス株式会社 Semiconductor device
US20060163650A1 (en) * 2005-01-27 2006-07-27 Ling Ma Power semiconductor device with endless gate trenches
US7943990B2 (en) 2005-08-17 2011-05-17 International Rectifier Corporation Power semiconductor device with interconnected gate trenches
US7655977B2 (en) * 2005-10-18 2010-02-02 International Rectifier Corporation Trench IGBT for highly capacitive loads
JP5266829B2 (en) * 2008-03-26 2013-08-21 株式会社リコー Semiconductor device and manufacturing method thereof

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5658267A (en) * 1979-10-17 1981-05-21 Nippon Telegr & Teleph Corp <Ntt> Insulated gate type field-effect transistor
JP2647884B2 (en) * 1988-01-27 1997-08-27 株式会社日立製作所 Method for manufacturing semiconductor device
JPH0251279A (en) * 1988-08-15 1990-02-21 Nec Corp Vertical field effect transistor
JP3167457B2 (en) * 1992-10-22 2001-05-21 株式会社東芝 Semiconductor device

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