JP2010205760A

JP2010205760A - Insulated-gate type semiconductor device

Info

Publication number: JP2010205760A
Application number: JP2009046352A
Authority: JP
Inventors: Hiroyasu Ishida; 裕康石田
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2009-02-27
Filing date: 2009-02-27
Publication date: 2010-09-16

Abstract

<P>PROBLEM TO BE SOLVED: To solve the following problem: in a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) used for a half-bridge circuit such as an inverter, a inrush current occurs when the MOSFET is turned on because of the configuration of a half-bridge circuit, and a radiation noise thereby occurs. <P>SOLUTION: The density of the source region of the MOSFET is reduced, and a Schottky junction is formed between the source region and an electrode layer (source electrode layer). Consequently, a current is prevented from flowing back through the MOSFET in the ON state to avoid the occurrence of the inrush current. Therefore, the radiation noise can be prevented when the MOSFET is used for the half-bridge circuit. Further, a parasitic diode in the MOSFET is made into an FRD (Fast Recovery Diode) to eliminate the need for an external FRD when the MOSFET is used for a motor etc., thereby decreasing the number of elements. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は絶縁ゲート型半導体装置に関し、特に、ＭＯＳＦＥＴにショットキーバリアダイオードを内蔵させた絶縁ゲート型半導体装置に関する。 The present invention relates to an insulated gate semiconductor device, and more particularly to an insulated gate semiconductor device in which a Schottky barrier diode is built in a MOSFET.

ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）は、例えばインバータ等のハーフブリッジ回路に採用されている。図６は、ハーフブリッジ回路の一例を示す回路図である。 A MOSFET (Metal Oxide Semiconductor Field Effect Transistor) is employed in a half-bridge circuit such as an inverter, for example. FIG. 6 is a circuit diagram illustrating an example of a half-bridge circuit.

ハーフブリッジ回路１０１は、２つのＭＯＳＦＥＴ１０２、１０３が直列接続されて構成されている。ＭＯＳＦＥＴ１０２、１０３は、それぞれのソース領域（チャネル領域）−ドレイン領域間に内蔵ダイオード（ｐｎ接合ダイオード）Ｄ１２、Ｄ１３が形成される。 The half bridge circuit 101 is configured by connecting two MOSFETs 102 and 103 in series. In the MOSFETs 102 and 103, built-in diodes (pn junction diodes) D12 and D13 are formed between the source region (channel region) and the drain region.

このハーフブリッジ回路１０１には、２つのＭＯＳＦＥＴ１０２、１０３の両端に、電源Ｖｃｃおよび電源安定化コンデンサＣ１が接続されると共に、ＭＯＳＦＥＴ１０２、１０３の中点においてインダクタＬを介してコンデンサＣ２が接続され、インダクタＬは出力Ｖｏｕｔ（負荷）に接続する。 The half bridge circuit 101 is connected to both ends of two MOSFETs 102 and 103 with a power supply Vcc and a power stabilization capacitor C1 and with a capacitor C2 via an inductor L at the midpoint between the MOSFETs 102 and 103. L is connected to the output Vout (load).

この回路構成において、２つのＭＯＳＦＥＴ１０２、１０３を交互にオンオフすることにより、負荷の駆動を行う。 In this circuit configuration, the load is driven by alternately turning on and off the two MOSFETs 102 and 103.

山崎浩著「パワーＭＯＳＦＥＴの応用技術第２版」日刊工業新聞社２００３年２月２８日ｐ．１８２−ｐ．１８３Hiroshi Yamazaki "Power MOSFET Application Technology 2nd Edition" Nikkan Kogyo Shimbun February 28, 2003 p. 182-p. 183

図７は、ＭＯＳＦＥＴ１０３がオフからオンに切り替わった後の電流の過渡特性を示す図である。 FIG. 7 is a diagram showing a transient characteristic of current after the MOSFET 103 is switched from OFF to ON.

ＭＯＳＦＥＴ１０３のオフ時には、ＭＯＳＦＥＴ１０３の内蔵ダイオードＤ１３に、ＭＯＳＦＥＴ１０３の電位差分のキャリアが蓄積される。そしてＭＯＳＦＥＴ１０２がオフし、ＭＯＳＦＥＴ１０３がオフからオンに切り替わった瞬間には、ＭＯＳＦＥＴ１０３の内蔵ダイオードＤ１３に蓄積されたキャリアの逆流により、ＭＯＳＦＥＴ１０３に一次的に大電流が流れる。この大電流が突入電流Iであり、これがハーフブリッジ回路から輻射ノイズが発生する原因となっていた。 When the MOSFET 103 is turned off, potential difference carriers of the MOSFET 103 are accumulated in the built-in diode D13 of the MOSFET 103. Then, at the moment when the MOSFET 102 is turned off and the MOSFET 103 is switched from off to on, a large current flows primarily through the MOSFET 103 due to the reverse flow of the carriers accumulated in the built-in diode D13 of the MOSFET 103. This large current is the inrush current I, which has been a cause of radiation noise from the half-bridge circuit.

本発明はかかる課題に鑑みてなされ、一導電型半導体基板と、該半導体基板上に設けられた一導電型半導体層と、該半導体層表面に設けた逆導電型のチャネル領域と、該チャネル領域と接して前記半導体層の一部を被覆する絶縁膜と、該絶縁膜を介して前記チャネル領域と接するゲート電極と、前記半導体層表面に設けられ、前記ゲート電極と前記絶縁膜を介して隣り合う一導電型のソース領域と、前記半導体層上で前記ゲート電極および前記ソース領域を覆って設けられ該ソース領域とショットキー接合を形成する電極層と、を具備することにより解決するものである。 The present invention has been made in view of such a problem, and includes a one-conductivity-type semiconductor substrate, a one-conductivity-type semiconductor layer provided on the semiconductor substrate, a reverse-conductivity-type channel region provided on the surface of the semiconductor layer, and the channel region. An insulating film covering a part of the semiconductor layer in contact with the gate electrode, a gate electrode in contact with the channel region via the insulating film, and provided on the surface of the semiconductor layer and adjacent to the gate electrode via the insulating film This problem is solved by comprising a matching one conductivity type source region and an electrode layer provided on the semiconductor layer so as to cover the gate electrode and the source region and forming a Schottky junction with the source region. .

本実施形態によれば、第１に、ハーフブリッジ回路に採用されるＭＯＳＦＥＴにおいて、ソース領域とソース電極間にショットキー接合を形成することにより、ＭＯＳＦＥＴのソース−接地間に、ソース側をカソードとするショットキーバリアダイオードを接続したことと同様となる。これにより、突入電流の発生を抑制し、輻射ノイズの低減に寄与できる。 According to this embodiment, first, in a MOSFET employed in a half-bridge circuit, a Schottky junction is formed between a source region and a source electrode, so that the source side is connected to the cathode between the source and ground of the MOSFET. This is the same as connecting a Schottky barrier diode. Thereby, generation | occurrence | production of inrush current can be suppressed and it can contribute to reduction of radiation noise.

第２に、ソース領域とソース電極の間をショットキー接合するだけでよいので、外付けの素子が不要であり、且つＭＯＳＦＥＴのセル数や、素子領域の面積に全く影響を与えることなく、ＳＢＤを内蔵させることができる。 Second, since only a Schottky junction is required between the source region and the source electrode, no external element is required, and the SBD is not affected at all without affecting the number of MOSFET cells and the area of the element region. Can be built in.

第３に、ハーフブリッジ回路として採用されるＭＯＳＦＥＴなどでは、更にＭＯＳＦＥＴの内蔵ダイオードをＦＲＤ化することにより、ソース−接地間に接続したショットキーバリアダイオードがブロッキングダイオードとなり、逆回復時間ｔｒｒの低減と、突入電流の低減を実現できる。 Thirdly, in a MOSFET or the like employed as a half-bridge circuit, by further changing the built-in diode of the MOSFET to FRD, the Schottky barrier diode connected between the source and the ground becomes a blocking diode, and the reverse recovery time trr is reduced. Inrush current can be reduced.

本実施形態の絶縁ゲート型半導体装置を説明するための断面図である。It is sectional drawing for demonstrating the insulated gate semiconductor device of this embodiment. 第１の実施形態の絶縁ゲート型半導体装置を採用した回路の一例を示す回路図である。1 is a circuit diagram illustrating an example of a circuit employing an insulated gate semiconductor device according to a first embodiment. 第１の実施形態の絶縁ゲート型半導体装置を説明するための（Ａ）回路図、（Ｂ）特性図、（Ｃ）特性図である。1A is a circuit diagram, FIG. 1B is a characteristic diagram, and FIG. 3C is a characteristic diagram for explaining an insulated gate semiconductor device according to the first embodiment; 第２の実施形態の絶縁ゲート型半導体装置の回路図である。It is a circuit diagram of the insulated gate semiconductor device of 2nd Embodiment. 第２の実施形態の絶縁ゲート型半導体装置を説明するための、比較例の回路図である。It is a circuit diagram of the comparative example for demonstrating the insulated gate semiconductor device of 2nd Embodiment. 従来の絶縁ゲート型半導体装置を説明するための回路図である。It is a circuit diagram for demonstrating the conventional insulated gate semiconductor device. 従来の絶縁ゲート型半導体装置を説明するための特性図である。It is a characteristic view for demonstrating the conventional insulated gate semiconductor device.

本発明の実施の形態を図１から図５を参照して、ｎチャネル型ＭＯＳＦＥＴの場合を例に、詳細に説明する。 An embodiment of the present invention will be described in detail with reference to FIGS. 1 to 5 by taking an n-channel MOSFET as an example.

まず、図１から図３を参照して本発明の第１の実施形態を説明する。図１はＭＯＳＦＥＴの構造を示す断面図である。 First, a first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a cross-sectional view showing the structure of a MOSFET.

ＭＯＳＦＥＴ１０は、一導電型半導体基板と、一導電型半導体層と、チャネル領域と、絶縁膜と、ゲート電極と、ソース領域と、電極層とから構成される。 MOSFET 10 includes a one-conductivity-type semiconductor substrate, a one-conductivity-type semiconductor layer, a channel region, an insulating film, a gate electrode, a source region, and an electrode layer.

一導電型半導体基板は、ｎ＋型シリコン半導体基板１１であり、その上にエピタキシャル成長法などにより、ｎ−型半導体層１２が積層される。ｎ＋型シリコン半導体基板１１およびｎ−型半導体層１２は、ＭＯＳＦＥＴ１０のドレイン領域となる。 One conductivity type semiconductor substrate is an n + type silicon semiconductor substrate 11 on which an n − type semiconductor layer 12 is laminated by an epitaxial growth method or the like. The n + type silicon semiconductor substrate 11 and the n− type semiconductor layer 12 become the drain region of the MOSFET 10.

チャネル領域１３は、ｎ−型半導体層１２の表面に設けたｐ型の不純物拡散領域であり、チャネル領域１３表面にはリンまたは砒素をイオン注入後拡散したソース領域１８が設けられる。 The channel region 13 is a p-type impurity diffusion region provided on the surface of the n − type semiconductor layer 12, and a source region 18 in which phosphorus or arsenic is diffused after ion implantation is provided on the surface of the channel region 13.

隣り合うソース領域１８間のｎ−型半導体層１２およびチャネル領域１３表面に、駆動電圧に応じて所定の膜厚の熱酸化膜からなるゲート酸化膜１５が設けられ、その上にゲート電極１６が設けられる。ゲート電極１６は不純物を含むポリシリコン等の半導体層（または導電体層）を所定の形状にパターニングしたものであり、ｎ−型半導体層１２およびチャネル領域１３の一部と、ゲート絶縁膜１５を介して接しており、ＭＯＳ構造となっている。ゲート電極１６と隣り合う位置のｎ−型半導体層１２表面にはｎ＋型のソース領域１８が配置される。また、隣り合うソース領域１８間のチャネル領域１３表面には、ｐ＋型のボディ領域１９が設けられる。 A gate oxide film 15 made of a thermal oxide film having a predetermined thickness is provided on the surface of the n − type semiconductor layer 12 and the channel region 13 between the adjacent source regions 18 in accordance with the drive voltage, and the gate electrode 16 is formed thereon. Provided. The gate electrode 16 is obtained by patterning a semiconductor layer (or conductor layer) such as polysilicon containing impurities into a predetermined shape, and includes a part of the n − type semiconductor layer 12 and the channel region 13 and the gate insulating film 15. And has a MOS structure. An n + type source region 18 is disposed on the surface of the n− type semiconductor layer 12 adjacent to the gate electrode 16. A p + type body region 19 is provided on the surface of the channel region 13 between the adjacent source regions 18.

ゲート電極１６の周囲（側面および上面）は、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌａｓｓ）膜等の層間絶縁膜１７により被覆される。 The periphery (side surface and upper surface) of the gate electrode 16 is covered with an interlayer insulating film 17 such as a PSG (Phospho Silicate Glass) film.

電極層２１は、ｎ−型半導体層１２上でゲート電極１６およびソース領域１８を覆って設けられ、ソース領域１８とコンタクトする。アルミニウム（Ａｌ）の金属電極層であり、ソース電極となる。 The electrode layer 21 is provided on the n − type semiconductor layer 12 so as to cover the gate electrode 16 and the source region 18 and is in contact with the source region 18. It is a metal electrode layer of aluminum (Al) and serves as a source electrode.

本実施形態のソース領域１８は、一般的なＭＯＳＦＥＴのソース領域の濃度より低い、１×１０^１８ｃｍ^−３程度の不純物濃度を有しており、Ａｌの電極層２１とショットキー接合を形成している。つまり、ｎ型のソース領域１８に対して電極層２１が擬似的なｐ型領域となるためＭＯＳＦＥＴ１０のソース−接地間に、ソース側をカソードとしてショットキーバリアダイオード（以下ＳＢＤ）４０を接続したこととなる（図３（Ａ）参照）。 The source region 18 of this embodiment has an impurity concentration of about 1 × 10 ¹⁸ cm ⁻³ , which is lower than the concentration of the source region of a general MOSFET, and forms a Schottky junction with the Al electrode layer 21. ing. That is, since the electrode layer 21 becomes a pseudo p-type region with respect to the n-type source region 18, a Schottky barrier diode (hereinafter referred to as SBD) 40 is connected between the source and ground of the MOSFET 10 with the source side as a cathode. (See FIG. 3A).

つまり、ＭＯＳＦＥＴ１０がオンした時の電流電圧特性が、ＳＢＤ４０の逆方向電圧印加時の電流電圧特性となるため、突入電流の発生を回避できる。 That is, since the current-voltage characteristic when the MOSFET 10 is turned on becomes the current-voltage characteristic when the reverse voltage is applied to the SBD 40, the occurrence of an inrush current can be avoided.

図２および図３を参照して更に説明する。図２は、上記のＭＯＳＦＥＴを採用した、ハーフブリッジ回路６０の一例を示す回路図である。 This will be further described with reference to FIGS. FIG. 2 is a circuit diagram showing an example of a half bridge circuit 60 employing the above-described MOSFET.

ハーフブリッジ回路６０は、例えば降圧インバータとして用いられ、２つのＭＯＳＦＥＴ１０Ｈ、１０Ｌが直列接続されて構成されている。ＭＯＳＦＥＴ１０Ｈ、１０Ｌは、それぞれのソース領域（チャネル領域）−ドレイン領域間に内蔵ダイオード（ｐｎ接合ダイオード）Ｄ１、Ｄ２が形成される。ＭＯＳＦＥＴ１０Ｈ、１０Ｌは、いずれも図１に示すＭＯＳＦＥＴ１０である。 The half bridge circuit 60 is used as a step-down inverter, for example, and is configured by connecting two MOSFETs 10H and 10L in series. In the MOSFETs 10H and 10L, built-in diodes (pn junction diodes) D1 and D2 are formed between the source region (channel region) and the drain region. The MOSFETs 10H and 10L are the MOSFETs 10 shown in FIG.

このハーフブリッジ回路６０には、２つのＭＯＳＦＥＴ１０Ｈ、１０Ｌの両端に、電源Ｖｃｃおよび電源安定化コンデンサＣ１が接続されると共に、ＭＯＳＦＥＴ１０Ｈ、１０Ｌの中点においてインダクタＬを介してコンデンサＣ２が接続され、インダクタＬは出力Ｖｏｕｔ（負荷）に接続する。 The half bridge circuit 60 is connected to both ends of the two MOSFETs 10H and 10L with a power supply Vcc and a power supply stabilization capacitor C1, and is connected with a capacitor C2 via an inductor L at the midpoint of the MOSFETs 10H and 10L. L is connected to the output Vout (load).

この回路構成において、例えば、ハイサイドのＭＯＳＦＥＴ１０Ｈがオンした時には、ローサイドのＭＯＳＦＥＴ１０Ｌはオフであり、ハイサイドのＭＯＳＦＥＴ１０Ｈがオフした時にはローサイドのＭＯＳＦＥＴ１０Ｌはオンとなる。このように、２つのＭＯＳＦＥＴ１０Ｈ、１０Ｌを交互にオンオフすることにより、負荷の駆動を行う。 In this circuit configuration, for example, when the high-side MOSFET 10H is turned on, the low-side MOSFET 10L is turned off, and when the high-side MOSFET 10H is turned off, the low-side MOSFET 10L is turned on. In this way, the load is driven by alternately turning on and off the two MOSFETs 10H and 10L.

図３は、図２に示した、ＭＯＳＦＥＴ１０(例えばローサイドのＭＯＳＦＥＴ１０Ｌ)を説明する図であるが、ハイサイドのＭＯＳＦＥＴ１０Ｈでも同様である。 FIG. 3 is a diagram for explaining the MOSFET 10 (for example, the low-side MOSFET 10L) shown in FIG. 2, but the same applies to the high-side MOSFET 10H.

図３（Ａ）がＭＯＳＦＥＴ１０Ｌの等価回路図であり、図３（Ｂ）がＭＯＳＦＥＴ１０Ｌの電流電圧特性を示す図である。図３（Ｂ）においては、ソース領域の不純物濃度が一般的（１×１０^２０ｃｍ^−３）なＭＯＳＦＥＴの電流電圧特性を破線で示し、本実施形態のＳＢＤ４０の電流電圧特性を一点鎖線で示し、本実施形態のＭＯＳＦＥＴ１０Ｌの電流電圧特性を実線で示した。また、図３（Ｃ）は、ＭＯＳＦＥＴ１０の電流の過渡特性を示す図である。 FIG. 3A is an equivalent circuit diagram of the MOSFET 10L, and FIG. 3B is a diagram showing current-voltage characteristics of the MOSFET 10L. In FIG. 3B, the current-voltage characteristics of a MOSFET having a general (1 × 10 ²⁰ cm ⁻³ ) impurity concentration in the source region are indicated by a broken line, and the current-voltage characteristics of the SBD 40 of the present embodiment are indicated by a one-dot chain line. The current-voltage characteristics of the MOSFET 10L of this embodiment are indicated by solid lines. FIG. 3C is a diagram showing a transient characteristic of the current of the MOSFET 10.

図３（Ａ）（Ｂ）を参照して、本実施形態のＭＯＳＦＥＴ１０（１０Ｌ）は、ソースＳ−接地間に、ソースＳ側をカソードとしてＳＢＤ４０が接続される。 Referring to FIGS. 3A and 3B, MOSFET 10 (10L) of this embodiment has SBD 40 connected between source S and ground, with source S side as the cathode.

ハイサイドＭＯＳＦＥＴ１０Ｈがオンし、ローサイドのＭＯＳＦＥＴ１０Ｌがオフ時には、ＭＯＳＦＥＴ１０Ｌの内蔵ダイオードＤ２にキャリアが蓄積される。ＭＯＳＦＥＴ１０がオンした瞬間に、ＭＯＳＦＥＴ１０ＬはＳＢＤ４０の電流電圧特性で立ち上がり、電圧ＶＲでブレークダウンした後、所定の電圧ＶＲ１でＭＯＳＦＥＴ１０Ｌの電流電圧特性となる。交点の電圧ＶＲ１は、キャリアが抜け切る時間も考慮されている。つまり、内蔵ダイオードＤ２に蓄積されたキャリアがＭＯＳＦＥＴ１０Ｌ側に移動しても、逆バイアス状態のＳＢＤ４０によって（ＳＢＤ４０のブレークダウン電圧までは）ＭＯＳＦＥＴ１０Ｌから接地に電流が流れることを防止できる。 When the high-side MOSFET 10H is turned on and the low-side MOSFET 10L is turned off, carriers are accumulated in the built-in diode D2 of the MOSFET 10L. At the moment when the MOSFET 10 is turned on, the MOSFET 10L rises with the current-voltage characteristics of the SBD 40, breaks down with the voltage VR, and then has the current-voltage characteristics of the MOSFET 10L with the predetermined voltage VR1. The voltage VR1 at the intersection also takes into account the time required for carriers to pass through. That is, even if the carrier accumulated in the built-in diode D2 moves to the MOSFET 10L side, it is possible to prevent a current from flowing from the MOSFET 10L to the ground by the SBD 40 in the reverse bias state (until the breakdown voltage of the SBD 40).

図３（Ｃ）は、本実施形態の電流の過渡特性を示す図であり、比較のために従来の特性を破線で示した。ＭＯＳＦＥＴ１０ＬにＳＢＤ４０を接続することで、一時的に大電流が流れる突入電流Ｉ（破線）を回避でき、輻射ノイズを防止できる。また、ソース領域とソース電極の間をショットキー接合するだけでよいので、外付けの素子を設けることなく、且つセル数や、素子領域の面積に全く影響を与えることなく、ＳＢＤ４０を内蔵させることができる。 FIG. 3C is a diagram illustrating the transient characteristics of the current of the present embodiment, and the conventional characteristics are indicated by broken lines for comparison. By connecting the SBD 40 to the MOSFET 10L, an inrush current I (dashed line) through which a large current temporarily flows can be avoided, and radiation noise can be prevented. In addition, since only a Schottky junction is required between the source region and the source electrode, it is possible to incorporate the SBD 40 without providing an external element and without affecting the number of cells and the area of the element region at all. Can do.

尚、本実施形態ではＭＯＳＦＥＴ１０をハーフブリッジ回路に採用した場合を例に説明したが、コンデンサＣ１、Ｃ２部分を他のＭＯＳＦＥＴで置き換えたフルブリッジ回路でも同様に適用でき、同様の効果が得られる。 In the present embodiment, the case where the MOSFET 10 is employed in the half bridge circuit has been described as an example. However, the present invention can be similarly applied to a full bridge circuit in which the capacitors C1 and C2 are replaced with other MOSFETs, and the same effect can be obtained.

図４および図５を参照して本発明の第２の実施形態について説明する。 A second embodiment of the present invention will be described with reference to FIGS. 4 and 5.

図４は、第２の実施形態のＭＯＳＦＥＴ３０を示す回路図である。第２の実施形態のＭＯＳＦＥＴ３０は、ソースＳ−ドレインＤ間にＦＲＤ３１が内蔵されている。ＦＲＤ３１は、第１の実施形態のＭＯＳＦＥＴの内蔵ダイオードＤ１（Ｄ２も同様）を、ＦＲＤ（ＦａｓｔＲｅｃｏｖｅｒｙＤｉｏｄｅ）化したものである。 FIG. 4 is a circuit diagram showing the MOSFET 30 of the second embodiment. The MOSFET 30 of the second embodiment includes an FRD 31 between the source S and the drain D. The FRD 31 is obtained by converting the built-in diode D1 (the same applies to D2) of the MOSFET of the first embodiment into a FRD (Fast Recovery Diode).

ＭＯＳＦＥＴ３０のソースＳに接続するＳＢＤ４０は、第１の実施形態と同様であるので、説明は省略する。 Since the SBD 40 connected to the source S of the MOSFET 30 is the same as that of the first embodiment, description thereof is omitted.

これにより、ハーフブリッジ回路などに採用されるＭＯＳＦＥＴにおいて、ＳＢＤ４０がブロッキングダイオードとして機能し、素子数を削減できる。 Thereby, in MOSFET employ | adopted as a half-bridge circuit etc., SBD40 functions as a blocking diode and can reduce the number of elements.

図５は、比較のために、従来のモータドライブ用途などに用いられる、ハーフブリッジ回路のＭＯＳＦＥＴ部分の一例を示す等価回路図である。 FIG. 5 is an equivalent circuit diagram showing an example of a MOSFET portion of a half bridge circuit used for a conventional motor drive application or the like for comparison.

高速動作させるために、ＭＯＳＦＥＴ３０’に外付けでＦＲＤ５１を用いる場合が多く、図５がその回路図となる。 In order to operate at high speed, the FRD 51 is often used externally to the MOSFET 30 ′, and FIG. 5 is a circuit diagram thereof.

このようにすることで、ＭＯＳＦＥＴ３０’のソース−ドレイン間には内蔵ダイオードＤ２と、外付けのＦＲＤ５１とが並列に接続されたことになる。 By doing so, the built-in diode D2 and the external FRD 51 are connected in parallel between the source and drain of the MOSFET 30 '.

この場合は、ハーフブリッジ回路を構成する一方（例えばローサイド）のＭＯＳＦＥＴ３０’のオフ時にＦＲＤ５１にキャリアが蓄積される。つまり、ハーフブリッジ回路においてローサイドのＭＯＳＦＥＴ３０’がオンに切り替わった際に、ＦＲＤ５１からＭＯＳＦＥＴ３０’にキャリアが移動して突入電流が発生する。そこで、更にＭＯＳＦＥＴ３０’のドレインＤ側に、外付けのＦＲＤ５２を接続し、この順方向の立ち上がり電圧までは電流を遮断し、突入電流を回避する回路が採用されている。 In this case, carriers are accumulated in the FRD 51 when one of the MOSFETs 30 'constituting the half-bridge circuit (for example, the low side) is turned off. That is, when the low-side MOSFET 30 ′ is turned on in the half-bridge circuit, carriers move from the FRD 51 to the MOSFET 30 ′ and an inrush current is generated. Therefore, a circuit is employed in which an external FRD 52 is further connected to the drain D side of the MOSFET 30 'to cut off the current up to the forward rising voltage and to avoid an inrush current.

しかし、上記の回路構成においては、外付けで２つのＦＲＤ５１、５２を接続する必要がある。 However, in the above circuit configuration, it is necessary to connect two FRDs 51 and 52 externally.

これに対し、本実施形態のＭＯＳＦＥＴ３０は、内蔵ダイオードＤ１、Ｄ２をＦＲＤ化することで、図５の外付けのＦＲＤ５１と同様に機能させることができる。更に、内蔵のＳＢＤ４０によって、逆方向電圧のブレークダウンまで突入電流を遮断できるので、図５のＦＲＤ５２が不要となる。 On the other hand, the MOSFET 30 of this embodiment can function in the same manner as the external FRD 51 of FIG. 5 by using the built-in diodes D1 and D2 as FRD. Furthermore, since the inrush current can be cut off by the built-in SBD 40 until the breakdown of the reverse voltage, the FRD 52 of FIG. 5 is not necessary.

つまり、従来２つの外付けＦＲＤ５１、５２が必要であった場合と比較して、外付け素子を接続することなく、また、セル数や、素子領域の面積に全く影響を与えることなく、逆回復時間ｔｒｒの低減と、突入電流による輻射ノイズの発生を抑制できる。 In other words, compared to the case where two conventional external FRDs 51 and 52 are required, reverse recovery is achieved without connecting external elements and without affecting the number of cells and the area of the element region at all. Reduction of time trr and generation of radiation noise due to inrush current can be suppressed.

１０、１０Ｈ、１０ＬＭＯＳＦＥＴ
１１ｎ＋型シリコン半導体基板
１２ｎ−型半導体層
１３チャネル領域
１５ゲート酸化膜
１６ゲート電極
１７層間絶縁膜
１８ソース領域
１９ボディ領域
２１電極層（ソース電極）
３０、３０’ ＭＯＳＦＥＴ
３１ＦＲＤ（内蔵ダイオード）
４０ＳＢＤ
５１ＦＲＤ
５２ＦＲＤ
Ｄ１、Ｄ２内蔵ダイオード 10, 10H, 10L MOSFET
11 n + type silicon semiconductor substrate 12 n− type semiconductor layer 13 channel region 15 gate oxide film 16 gate electrode 17 interlayer insulating film 18 source region 19 body region 21 electrode layer (source electrode)
30, 30 'MOSFET
31 FRD (Built-in diode)
40 SBD
51 FRD
52 FRD
D1, D2 Built-in diode

Claims

One conductivity type semiconductor substrate;
A one-conductivity-type semiconductor layer provided on the semiconductor substrate;
A reverse conductivity type channel region provided on the surface of the semiconductor layer;
An insulating film in contact with the channel region and covering a part of the semiconductor layer;
A gate electrode in contact with the channel region through the insulating film;
A source region of one conductivity type provided on the surface of the semiconductor layer and adjacent to the gate electrode via the insulating film;
An insulated gate semiconductor device comprising: an electrode layer provided on the semiconductor layer so as to cover the gate electrode and the source region and forming a Schottky junction with the source region.

2. The insulated gate semiconductor device according to claim 1, wherein the source region has an impurity concentration capable of forming a Schottky junction with the electrode layer.

The insulated gate semiconductor device according to claim 2, wherein an impurity concentration of the source region is about 1 × 10 ¹⁸ cm ⁻³ .

The insulated gate semiconductor device according to claim 3, wherein the electrode layer is made of aluminum.

The insulated gate semiconductor device according to claim 4, wherein a pn junction diode between the semiconductor layer and the channel region is formed into an FRD.