KR101275087B1

KR101275087B1 - 오에프디엠 수신기

Info

Publication number: KR101275087B1
Application number: KR1020110111010A
Authority: KR
Inventors: 천영일; 황창익; 반재준
Original assignee: (주)에프씨아이
Priority date: 2011-10-28
Filing date: 2011-10-28
Publication date: 2013-06-17
Also published as: KR20130046545A; TW201318355A; US20130107695A1; US8824271B2; CN103095635A; CN103095635B; TWI455495B

Abstract

본 발명은 오에프디엠 수신기에 관한 것으로, 더욱 상세하게는 FFT/IFFT 연산코어 및 스케줄러를 포함하여 구성되어, 상기 스케줄러는 상기 FFT/IFFT 연산코어를 동시에 공유할 수 있도록 FFT/IFFT 연산들의 입/출력 타이밍 및 제어 신호를 관리하고, 상기 FFT/IFFT 연산코어는 DIT, DIF 방식의 FFT/IFFT 연산을 동시에 지원하는 것을 특징으로 하는 오에프디엠 수신기에 관한 것이다.

Description

오에프디엠 수신기{OFDM RECEIVER}

본 발명은 단일 FFT/IFFT 코어를 공유하는 오에프디엠 수신기에 관한 것으로, 스케줄링을 통해 하나의 FFT/IFFT 코어를 공유하여 연산을 수행할 수 있는 오에프디엠 수신기에 관한 것이다.

고속 퓨리에 변환(Fast Fourier Transform; FFT)은 시간영역의 데이터를 주파수영역으로 변환하는 이산 퓨리에 변환(Discrete Fourier Transform; DFT)의 고속 연산 알고리즘이며, 디지털 신호처리 및 고속 유, 무선 디지털 통신 시스템의 설계에 폭 넓게 사용된다. FFT와 Inverse FFT연산을 수행하는 FFT/IFFT 코어는 OFDM 시스템에 적용 가능하다. OFDM는 Orthogonal Frequency Division Multiplexing으로, 직교 주파수 분할 다중화 알고리즘이며, 고속 데이터 전송을 위해 사용된다. OFDM은 여러 개의 반송파를 사용하여 고속 전송률을 갖는 입력 데이터를 낮은 전송률을 갖는 데이터로 반송파의 수만큼 병렬화하여 각 반송파에 실어 전송하는 방식이다. 이러한 OFDM 변복조는 다수의 부반송파를 사용하므로, 부반송파의 수가 많아지면 하드웨어 설계가 어렵다는 단점이 있다. 또한, 부반송파 간의 직교성(orthogonal)을 유지하기 위한 어려움이 발생하므로 설계가 어렵다는 단점이 있었다. OFDM은 DFT(Discrete Fourier Transform)을 이용하여 구현하고, 하드웨어 설계는 FFT 알고리즘을 이용한다. FFT 프로세서는 OFDM 시스템에서 가장 복잡한 부분으로, 적은 하드웨어 크기 유지를 위한 단일 메모리 구조, 버터플라이 연산부 사용 등이 제안되었다.

그러나, 상기와 같이 제안된 구조들은 많은 연산 사이클을 요구하므로 높은 처리속도를 얻는데 어려움이 있었다. 또한 높은 동작주파수를 요구한다는 단점이 있었다. 고속동작을 요구하는 분야에서는 이러한 단점을 해소하고 높은 처리속도를 얻기 위해 파이프라인 구조를 주로 사용한다. 파이프라인 구조를 갖는 FFT/IFFT 코어는 MDC(Multi-path Delay Commutator), SDC(Single-path Delay Commutator), SDF(Single-path Delay Feedback), MDF(Multi-path Delay Feedback) 방식이 있다. 상기 FFT/IFFT 코어 각각의 구조에 따라 전체구조의 하드웨어 복잡도와 데이터 처리율이 결정된다.

최근에는 파이프라인 구조와 함께 병렬 처리 기법을 적용하여 데이터 처리율을 높이는 구조들이 제안되었다. 이 경우, 병렬 경로의 수가 증가할수록 각각의 경로에서의 데이터 샘플링 주파수는 감소하지만, 동시에 연산을 수행하는 데 필요한 연산기와 메모리가 증가하게 되므로 하드웨어 비용이 현저히 증가하게 된다는 단점이 있다

따라서, 요구되는 데이터 처리율과, 하드웨어 복잡도를 고려하여 적합한 구조와 병렬구조의 수를 결정해야 하는 어려움이 있었다. 그리고, 이러한 하드웨어적 제한요소 때문에 FFT/IFFT 연산을 이용하여 오에프디엠 수신기의 성능을 향상할 수 있는 다양한 알고리즘의 적용이 제한된다는 단점이 있었다.

본 발명은 상기 기술한 단점을 보완하기 위하여 오에프디엠 수신기의 여러 블록들에서 FFT/IFFT 연산을 필요로 할 때 하나의 FFT/IFFT 코어를 공유하여 사용할 수 있도록 스케줄링하여 구성된 오에프디엠 수신기를 제공하는 것을 목적으로 한다.

상기한 종래 문제점을 해결하고 상기 목적을 달성하기 위한 본 발명의 오에프디엠 수신기는,

FFT/IFFT 연산코어 및 스케줄러를 포함하여 구성되어, 상기 스케줄러는 상기 FFT/IFFT 연산코어를 동시에 공유할 수 있도록 FFT/IFFT 연산들의 입/출력 타이밍 및 제어 신호를 관리하고, 상기 FFT/IFFT 연산코어는 DIT, DIF 방식의 FFT/IFFT 연산을 동시에 지원하는 것을 특징으로 한다.

본 발명에 있어서, 상기 FFT/IFFT 연산코어와 상기 스케줄러는 RI, SI, SO 및 EO 포트를 통해 신호를 송수신 하는 인터페이스 규격을 갖는 것을 특징으로 한다.

또한, 상기 스케줄러에 수신되는 FFT/IFFT 연산들은 Acquisition 상태 및 Tracking 상태로 나뉘고, 상기 Acquisition 상태는 FFT_MAIN 연산, FFT_PRE_CID 연산 및 IFFT_IFO 연산을 스케줄러에 요청하며, 상기 Tracking 상태는 FFT_MAIN 연산, IFFT_CE 연산, FFT_CE 연산, IFFT_FTSYNC 연산, FFT_POST_CID 연산 및 FFT_MFD 연산을 스케줄러에 요청하는 것을 특징으로 한다.

여기서, 상기 Acquisition 상태 중 FFT_PRE_CID 연산은 코-채널 인터피어런스 추정을 위해 사용되고, IFFT_IFO 연산은 정수 배 옵셋 추정을 위해 사용되며, 상기 FFT_PRE_CID 연산 및 IFFT_IFO 연산은 하나의 FFT/IFFT 연산코어를 공유해서 처리되는 것을 특징으로 한다.

본 발명의 오에프디엠 수신기에 있어서, 채널 추정을 위하여 동시에 3개의 FFT/IFFT 연산을 처리 할 때, 하나의 OFDM 심볼 안에 하나의 FFT/IFFT 연산코어를 공유함으로써 DIT-FFT, DIF-IFFT, DIT-FFT 연산을 순서대로 처리 하고, FFT 입력 데이터 율의 4배 이상의 동작 클럭을 사용하는 것을 특징으로 한다.

여기서, 미세 심볼 위치 조절 값을 계산을 위해 IFFT 연산을 처리 할 때, 하나의 OFDM 심볼 안에 하나의 FFT/IFFT 연산코어를 공유함으로써 DIT-FFT, DIF-IFFT, DIT-FFT 연산을 순서대로 처리 하고, FFT 입력 데이터 율의 6배 이상의 동작 클럭을 사용하는 것을 특징으로 한다.

또한, 상기 스케줄러는 상기 FFT/IFFT 연산 코어가 연산 진행 중일 때 동작 중 구간의 FFT 사이즈 * 3/4에 해당하는 미동작 구간에 대하여 추가적인 FFT 연산을 할 수 있게 하는 것을 특징으로 하며, 상기 스케줄러를 통한 추가적인 FFT 연산으로 N-포인트 FFT 연산을 할 수 있는 것을 특징으로 한다.

이러한 본 발명의 특징에 따르면, 본 발명의 오에프디엠 수신기는 FFT/IFFT 연산 코어를 필요로 하는 블록들이 많을 때, 스케줄러를 이용하여 하나의 FFT/IFFT 연산 코어를 공유하여 사용할 수 있도록 하는 효과가 있다.

또한, 하나의 FFT/IFFT 연산 코어를 공유함으로써 오에프디엠 수신기의 로직 크기를 크게 형성하지 않아도 되므로 비용 측면에서 효율적이라는 효과가 있다.

도 1은 본 발명의 오에프디엠 수신기의 구조를 나타낸 도면,
도 2는 여러 FFT/IFFT 연산들을 하나의 OFDM 심볼 내에서 하나의 FFT/IFFT 연산 코어를 이용하여 스케줄링 하는 방법을 나타낸 도면,
도 3은 FFT/IFFT 연산들에 대한 정보를 기술한 도표,
도 4는 본 발명의 오에프디엠 수신기에서 스케줄러와 FFT/IFFT 연산 코어 간의 인터페이스 규격을 정의한 도면.

이하, 본 발명의 바람직한 실시 예를 첨부한 도면을 참고로 하여 상세하게 설명한다.

도 1은 본 발명의 오에프디엠 수신기의 구조를 나타낸 도면이다.

도 1에 도시한 바와 같이, 본 발명의 오에프디엠 수신기는 FFT/IFFT 연산코어(102), 스케줄러(101)를 포함하여 구성된다. FFT/IFFT 연산코어(102)는 DIT(Decimation In Time), DIF(Decimation In Frequency) 방식의 FFT/IFFT 연산을 동시에 지원하는 코어로, 일반적으로 알려진 파이프라인 FFT/IFFT 코어 구조를 변형한 형태이다. 일반적으로 DIT-FFT 연산은 permuted order 입력, natural order 출력이고 DIF-FFT 연산은 natural order 입력, permuted order 출력이다. DIT와 DIF를 동시에 지원하게 되면 추가적인 버퍼링 없이 한번의 FFT 출력을 다음 FFT 입력으로 줄 수 있게 되어 연속적으로 FFT 연산이 가능할 수 있게 된다. 이와 같은 방법을 적용한 FFT/IFFT 연산 코어(102)를 이용하는 본 발명의 오에프디엠 수신기는 FFT 입력 데이터 율(data rate) 대비 4배의 동작 클럭(clock)을 사용하여 하나.의 OFDM 심볼 동안 세번의 FFT/IFFT 연산을 4 * FFT 사이즈 + FFT 코어 latency(수 클럭 이내) 사이클에 수행할 수 있다. 또한, 수신기의 동작 구조에 따라 추가적으로 더 많은 FFT/IFFT 연산이 필요할 경우 FFT 입력 데이터 율 대비 6배, 8배 이상의 빠른 동작 클럭을 사용함으로써 구현 가능하다. 그리고, 상기 FFT/IFFT 연산 코어(102)가 연산 진행 중일 때 동작 중 구간의 FFT 사이즈 * 3/4에 해당하는 미동작 구간에 대하여 추가적인 FFT 연산을 처리 가능하다.

도 1에 도시한 바와 같이, 본 발명의 오에프디엠 수신기의 구조에서는, OFDM 심볼(100) 및 FFT/IFFT 연산들(103 내지 110) 이 스케줄러(101)로 입력되고, 상기 스케줄러(101)는 입력들을 받아 처리하여 FFT/IFFT 연산 코어(102)와 인터페이스 한다. 이하에서, 도 1을 참조하여 스케줄러(101)와 FFT/IFFT 연산코어(102)의 인터페이스 및 FFT/IFFT 연산에 대하여 설명한다.

먼저, 본 발명 오에프디엠 수신기의 스케줄러(101)와 FFT/IFFT 연산 코어(102)의 인터페이스는 RI, SI, SO 및 EO 포트를 통해 신호를 송수신 하는 인터페이스 규격을 갖는다. 여기서 상기 RI(Rx Main OFDM Symbol Input)는 동작 클럭 주파수의 1/6로 느리게 입력되는 시간 도메인 샘플 데이터들을 FFT 사이즈만큼 저장하기 위한 전용 입력으로 사용되며, 할당된 구간마다 공유되는 FFT/IFFT 입력들은 SI(Sharing Input) 포트를 통해서 입력되게 된다. SI, SO, EO의 인터페이스 타이밍 규격은 도 4에 도시한 바와 같다.

이어서, 도 1을 참조하여 계속 설명하자면, 본 발명 오에프디엠 수신기의 전체적인 상태는 Acquisition 상태와 Tracking 상태로 구분 된다. 이 때, 오에프디엠 수신기의 스케줄러(101)에 수신되는 FFT/IFFT 연산들에는 FFT_MAIN(103), FFT_PRE_CID(104), IFFT_IFO(105), IFFT_CE(106), FFT_CE(107), IFFT_FTSYNC(108), FFT_POST_CID(109) 및 FFT_MFD(110)가 있고, Acquisition 상태는 상기 FFT_MAIN (103), FFT_PRE_CID (104) 및 IFFT_IFO (105)을 스케줄러에 요청하며, Tracking 상태는 상기 FFT_MAIN(103), IFFT_CE (106), FFT_CE (107), IFFT_FTSYNC (108), FFT_POST_CID (109) 및 FFT_MFD (110)를 스케줄러(101)에 요청하고, FFT/IFFT 연산 코어(102)를 공유해서 사용하게 된다.

Acquisition 상태에서 FFT_PRE_CID (104)는 코-채널 인터피어런스 추정기 (304)에서 가장 먼저 FFT 연산을 요청하며 코-채널 인터피어런스(Co-channel Intererence) 정보를 빠르게 추정하기 위한 용도로 사용한다. 오에프디엠 수신기의 심볼 타이밍 동기(sync)가 시작되기 전에 동작하므로 임의의 위치에서 OFDM 심볼(101)을 N-포인트만큼 입력 버퍼에 저장한 후 FFT 연산을 수행한다. 코-채널 인터피어런스 추정 동작이 완료되어 OFDM 심볼 타이밍 동기가 완료되면, 정수 배 주파수 옵셋 추정기(305)가 동작된다. 상기 정수 배 주파수 옵셋 추정기(305)는 메인 FFT 연산(FFT_MAIN)을 수행한 후 알고 있는 신호와 상관관계를 구하고, 이 정보들의 IFFT 연산(IFFT_IFO)을 통해 정수 배 주파수 옵셋을 추정한다. 이 때, 상기 FFT_PRE_CID 연산 및 IFFT_IFO 연산은 하나의 FFT/IFFT 연산 코어(102)를 공유해서 처리된다.

상기 FFT/IFFT 연산들을 이하에서 도 2 및 도 3을 참조하여 설명한다. 도 2는 여러 FFT/IFFT 연산들을 하나의 OFDM 심볼(101) 내에서 하나의 FFT/IFFT 연산 코어(102)를 이용하여 스케줄링 하는 방법을 나타낸 도면이다. 도 3은 FFT/IFFT 연산들에 대한 정보를 기술한 도표로, 본 발명 오에프디엠 수신기의 각 블록들에서 사용되는 FFT/IFFT 연산에 대한 사이즈, DIT-DIF 방법 및, 입출력 포트 정보를 기술하고 있으며, 스케줄러(101)와 약속된 모드 정보(M0~M7)에 따라 FFT/IFFT 연산 코어(102)가 동작하게 된다. 도 2 및 도 3에 도시한 바와 같이, FFT/IFFT 연산을 위한 스케줄러(101)와 FFT/IFFT 연산 코어(102) 간의 모드(mode)를 정의한다. 먼저, FFT_PRE_CID (104)는 모드 1로 정의한다. (이하에서, 모드 1은 MODE1을 줄여 M1으로 기술하고, M1의 입력을 M1_I, M1의 출력을 M1_O로 기술한다.) M1_I 구간에서 입력 버퍼로부터 읽어온 OFDM 심볼(101)은 FFT/IFFT 연산 코어(102)에 입력되고, 연산된 결과는 M1_O 구간에서 출력된다. M1_I와 M1_O는 OFDM 심볼(101) 안에서 랜덤 하게 위치할 수 있고, 독립적으로 FFT/IFFT 연산 코어(102)를 점유하며, 코-채널 인터피어런스 추정 동작이 완료되면 FFT/IFFT 연산 코어(102)를 더 이상 점유하지 않는다.

메인 FFT 연산(FFT_MAIN) 수행은 OFDM 심볼의 시작 부분에서 FFT 사이즈만큼 입력 버퍼에 저장한 후 M0_I 구간에서 읽어 와 FFT/IFFT 연산 코어(102)에 입력하고, M0_O 구간에서 출력 결과를 얻는다. 정수 배 주파수 옵셋 추정기(305)에서는 FFT_MAIN(103)의 출력 구간 M0_O에서 출력 데이터를 가공하여 바로 IFFT_IFO의 입력으로 넘겨 주게 된다. IFFO_IFO에 대하여 스케줄러와 FFT/IFFT 연산 코어(102) 간의 모드는 M2로 정의한다. IFFT_IFO의 입력구간은 M2_I, 출력구간은 M2_O가 되며, IFFT_IFO의 연산 결과는 다시 정수 배 주파수 옵셋 추정기(305)에 전달되어 정수 배 주파수 옵셋 추정에 사용된다.

오에프디엠 수신기의 Acquisition 상태의 동작들이 완료되어 Tracking 상태가 되면 FFT_PRE_CID, IFFT_IFO의 FFT/IFFT 연산은 더 이상 수행되지 않는다. 따라서, M1_I, M1_O, M2_I, M2_O 의 구간에서는 더 이상 FFT/IFFT 연산 코어(102)를 점유하지 않게 된다.

채널 추정기(306)에서는 FFT_MAIN의 출력을 이용하여 CFR(Channel Frequency Response)정보를 생성한 후, CFR 정보의 IFFT 연산(IFFT_CE)을 통해 CIR(channel Impulse Response)을 구한다. 이후 정상적인 CIR 정보 이외의 노이즈를 제거한 후 다시 FFT 연산(FFT_CE)를 통해 최종 채널을 추정한다. 채널 추정에 필요한 FFT_MAIN(103), IFFT_CE(106), FFT_CE(107) 연산들을 DIT FFT → DIF IFFT → DIT FFT의 순서로 처리하고, FFT 입력 데이터 율(data rate)의 6배 클럭을 사용하여 하나의 OFDM 심볼(100) 안에 하나의 FFT/IFFT 연산 코어(102)를 공유해서 채널 추정을 할 수 있다. 이 경우, 중간 단계에서 추가적인 버퍼링 없이 연속적으로 처리가 된다. 도 3을 참조하여 예를 들면, M3_I 구간이 IFFT_CE의 입력구간, M3_O 구간이 IFFT_CE의 출력구간, M4_I이 FFT_CE의 입력구간, M4_O구간이 FFT_CE의 출력구간이 된다.

미세 심볼 위치 추정기(308)는 CIR 정보의 이동을 계속적으로 관찰하여 메인 FFT의 시작 위치를 미세하게 따라가기 위한 목적으로 IFFT 연산(IFFT_FTSYNC)을 수행하는데, FFT_CE의 출력구간(M4_O)이 시작될 때 스케줄러의 요청에 따라 미세 심볼 위치 추정기(308)에서 독립적으로 계산된 데이터를 메모리에 저장하고 있다가 M5_I의 구간에서 IFFT_FTSYNC(108)에 대한 입력을 FFT/IFFT 연산 코어(102)에 전달한다. IFFT_FTSYNC에 대한 연산 결과는 M5_O의 구간에서 출력되어 미세 심볼 위치 추정기(308)에 전달된다.

도플러 주파수 추정기(310)는 도플러 주파수 추정을 목적으로 FFT_MFD(110)를 수행한다. 채널 추정된 정보들을 시간 축으로 모아서 FFT 연산(FFT_MFD)을 수행하고, 이 결과를 이용하여 도플러 주파수를 추정한다. 도플러 주파수 추정 용도의 FFT 사이즈는 메인 FFT 사이즈에 비해 작다. FFT_MFD 연산은 IFFT_FTSYNC의 출력구간(M5_O)이 시작하는 시점에 동작하지 않는 FFT/IFFT 연산 코어(102) 내부의 스테이지를 이용하여 추가적으로 FFT 연산을 하게 된다. M7_I가 FFT_MFD의 입력 구간이고, M7_O이 FFT_MFD의 출력 구간이 된다. 이 경우에는 IFFT_FTSYNC의 출력 구간(M5_O)과 출력 포트를 점유하는 시간이 겹치는 문제를 해결하기 위해 예외 출력 포트인 Extra Output(EO 포트)로 결과를 출력하게 된다.

Tracking 상태의 코-채널 인터피어런스 추정을 위해서도 코-채널 인터피어런스 추정기 (309)가 FFT 연산(FFT_POST_CID)을 필요로 한다. FFT_POST_CID의 처리 구간은, IFFT_FTSYNC의 연산구간(M5_I, M5_O)을 매 심볼마다 점유하지 않게 하여, 점유하지 않을 때의 심볼 구간을 사용하게 된다. M6_I 가 FFT_POST_CID의 입력 구간이고, M6_O이 FFT_POST_CID의 출력 구간이다.

도 4는 본 발명의 오에프디엠 수신기에서 스케줄러(101)와 FFT/IFFT 연산 코어(102) 간의 인터페이스 규격을 정의한 도면이다. 본 발명 오에프디엠 수신기에서 스케줄러(101)와 각 블록(304, 305, 306, 308, 309, 310)들, 스케줄러(101)와 FFT/IFFT 연산 코어(102) 간의 FFT 연산 관련 신호들은 도 4에 도시한 바와 같이 MODE, START_SYNC, END_SYNC, DATA_VALID의 컨트롤 신호와 DATA_I, DATA_Q로 이루어지고, START_SYNC, END_SYNC 신호를 1 클럭 high 신호로 하여 각 블록들의 입력과 출력에 대한 시작과 끝을 알 수 있게 한다. 여기서, MODE는 도 3의 모드 정보를 의미한다.

본 명세서와 도면에서는 본 발명의 오에프디엠 수신기를 적용한 예시로써 FFT 입력 데이터 율 대비 6배의 클럭을 사용하여 FFT/IFFT 연산 코어(102)를 공유하는 방법에 대해 기술 하였다. 본 발명의 응용범위는 오에프디엠 수신기의 Acquisition, Tracking 상태에서 FFT/FIFT 연산을 사용하는 블록들의 종류에 따라 다양해지며, 또한 동작 클럭의 배수 관계를 어떻게 결정하는 지에 따라 다양하게 응용이 가능해지며, 이를 한정하지는 아니한다.

이상에서 설명한 바와 같이, 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예에 관하여 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 따라서 본 발명의 권리 범위는 설명된 실시 예에 국한되어 정해져서는 안되며, 후술하는 청구범위뿐만 아니라, 이와 균등한 것들에 의해 정해져야 한다.

100 : OFDM 심볼 101 : 스케줄러
102 : FFT/IFFT 연산코어 304 : 코-채널 인터피어런스 추정기
305 : 정수배 주파수 옵셋 추정기 306 : 채널 추정기
308 : 미세 심볼 위치 추정기 309 : 코-채널 인터피어런스 추정기
310 : 도플러 주파수 추정기

Claims

DIT, DIF 방식의 FFT/IFFT 연산을 연속적으로 처리하도록 동시에 지원하는 FFT/IFFT 연산코어, 그리고
상기 FFT/IFFT 연산코어와 연결됨으로써 상기 FFT/IFFT 연산코어와 인터페이스하고, 외부로부터 수신된 상기 FFT/IFFT 연산의 입력 타이밍 및 출력 타이밍을 제어함으로써 상기 FFT/IFFT 연산코어를 이용하는 하나 이상의 블록들이 상기 FFT/IFFT 연산코어를 공유하도록 제어하는 스케줄러
를 포함하고,
상기 FFT/IFFT 연산은,
FFT_MAIN 연산, FFT_PRE_CID 연산, 및 IFFT_IFO 연산을 포함하는 OFDM 수신기의 Acquisition 상태의 연산들, 그리고,
FFT_MAIIN 연산, IFFT_CE 연산, FFT_CE 연산, IFFT_FTSYNC 연산, FFT_POST_CID 연산, 및 FFT_MFD 연산을 포함하는 OFDM 수신기의 Tracking 상태의 연산들
을 포함하는
오에프디엠 수신기.
제1항에서,
RI(Rx Main OFDM Symbol Input) 포트,
SI(Sharing Input) 포트,
SO(Sharing Output) 포트, 그리고
EO(Extra Output) 포트
를 더 포함하고,
상기 RI 포트, 상기 SI 포트, 상기 SO 포트, 및 상기 EO 포트는 상기 FFT/IFFT 연산코어 및 상기 스케줄러를 연결하도록 위치하고, 상기 FFT/IFFT 연산코어 및 상기 스케줄러 사이에 신호를 송수신하는 인터페이스 규격을 갖는
오에프디엠 수신기.
삭제
제1항에서,
상기 FFT_PRE_CID 연산 및 상기 IFFT_IFO 연산은 하나의 상기 FFT/IFFT 연산코어를 공유하여 처리되는 오에프디엠 수신기.
제2항에서,
상기 채널추정기는,
상기 FFT_MAIN 연산, 상기 IFFT_CE 연산, 및 상기 FFT_CE 연산을 DIT-FFT, DIF-IFFT, 그리고 DIT-FFT 순서로 수행하고,
FFT 입력 데이터 율의 4배 이상인 동작 클럭을 사용함으로써 상기 FFT_MAINI 연산, 상기 IFFT_CE 연산, 및 상기 FFT_CE 연산을 하나의 OFDM 심볼 안에서 하나의 상기 FFT/IFFT 연산코어를 공유하여 채널을 추정하는
오에프디엠 수신기.
제2항에서,
상기 미세 심볼 위치 추정기는 FFT 입력 데이터 율의 6배 이상인 동작 클럭을 사용함으로써 하나의 OFDM 심볼 안에서 하나의 상기 FFT/IFFT 연산코어를 공유하여 미세 심볼 위치 조절 값을 계산하는 오에프디엠 수신기.
제1항에서,
상기 스케줄러는 상기 FFT/IFFT 연산코어가 연산 중일 때, 상기 연산 동작 구간의 FFT 사이즈 * (3/4)에 해당하는 미동작 구간에 대해 추가적인 FFT 연산을 처리하는 오에프디엠 수신기.
제7항에서,
상기 스케줄러에서 수행되는 상기 추가적인 FFT 연산은 N-포인트 FFT 연산인 오에프디엠 수신기.