KR20060083664A

KR20060083664A - 채널 등화 장치 및 ｆｆｔ/ｉｆｆｔ 방법

Info

Publication number: KR20060083664A
Application number: KR1020050004559A
Authority: KR
Inventors: 신종웅
Original assignee: 엘지전자 주식회사
Priority date: 2005-01-18
Filing date: 2005-01-18
Publication date: 2006-07-21

Abstract

본 발명은 디지털 방송 신호를 입력받아 채널 왜곡을 보상하는 채널 등화 장치 및 FFT/IFFT 방법에 관한 것이다. 특히 본 발명은 채널 등화에 이용되는 FFT/IFFT 설계시에 FFT로 입력되는 데이터 순서와 IFFT에서 출력되는 데이터 순서가 같은 FFT/IFFT 쌍을 이용함으로써, 비트-뒤집기 과정이 필요 없게된다. 또한 FFT의 첫번째 단계에서는 지연기를 설계할 때 허수 성분이 필요 없으므로 메모리의 크기를 반으로 줄일 수 있으며, IFFT의 출력도 실수만 필요하므로, 마지막 단계를 레딕스-2로 할 경우 허수 성분에 대한 지연기는 필요 없게된다.

주파수 영역, 채널 등화, FFT/IFFT

Description

채널 등화 장치 및 ＦＦＴ/ＩＦＦＴ 방법{Channel equalizer and its FFT/IFFT method}

도 1은 본 발명에 따른 주파수 영역 채널 등화 장치의 일 실시예를 나타낸 구성 블록도

도 2는 본 발명에 따른 파이프라인된 FFT 구조의 일 실시예를 보인 도면

도 3의 (a)는 정상 순서의 입력-비트 인버스 출력을 갖는 DIT 방식의 FFT 알고리즘을 나타낸 데이터 흐름도

도 3의 (b)는 비트-인버스 순서의 입력-정상 순서의 출력을 갖는 DIT 방식의 FFT 알고리즘을 나타낸 데이터 흐름도

도 4의 (a)는 정상 순서의 입력-비트 인버스 출력을 갖는 DIF 방식의 FFT 알고리즘을 나타낸 데이터 흐름도

도 4의 (b)는 비트-인버스 순서의 입력-정상 순서의 출력을 갖는 DIF 방식의 FFT 알고리즘을 나타낸 데이터 흐름도

도면의 주요부분에 대한 부호의 설명

102 : 제1 FFT부 103,110 : 복소 곱셈기

104 : 제2 FFT부 105 : 결정부

106 : 공액 복소값 생성기 107 : 계수 뱅크

108 : 가산기 109 : 곱셈기

111 : 제2 FFT부 112 : 감산기

201 : 지연기 202 : 버터플라이 연산부

203 : 복소 곱셈기 204 : 제어부

205 : 계수 롬

본 발명은 디지털 방송 수신 시스템에 관한 것으로서, 특히 VSB 방식으로 전송된 지상파 디지털 TV 신호의 채널 등화 장치 및 FFT/IFFT 방법에 관한 것이다.

일반적으로 VSB(Vestigial Side Band) 방식으로 송신단에서 전송되는 지상파 TV 신호는 다중경로 채널을 통과하여 수신단에 도착하게 된다. 그런데 수신단에 도착한 신호는 다중 경로의 전송 채널을 통과하면서 인접 심볼과 간섭(ISI: Inter Symbol Interference)을 일으켜 심하게 왜곡되어 있다. 따라서 왜곡된 수신 신호로부터 원신호를 복원하기 위해서는 채널 등화기가 필수적으로 필요하다.

이런 채널 등화기를 구현하는 방법은 크게 시간 영역에서 구현하는 것과 주파수 영역에서 구현하는 2가지 방법이 있다.

그런데 시간 영역에서 동작하는 채널 등화기는 다음과 같은 중요한 문제점이 있다.

첫째, 시간 영역 등화기는 메인 경로보다 먼저 도착한 경로의 신호를 제거하 는데 필요한 필터(Feed-forward Filter)와 메인 경로보다 나중에 도착한 경로의 신호를 제거하는 필터(Feed-back Filter)가 필요하다. 그런데 제거해야 할 신호가 메인 신호에 비해서 상당히 멀리 떨어져서 수신되는 경우, 상기 신호를 제거하기 위해서는 그만큼 많은 필터탭이 필요하다. 이러한 필터탭의 증가는 시간 영역 등화기의 구현시 복잡도의 증가와 하드웨어 증가를 가져오는 문제점이 있다.

둘째, 메인 경로가 막히고 반사 경로만으로 신호를 수신할 경우, 또는 다중 안테나를 통하여 동일 신호가 서로 다른 경로로 전송된 경우(SFN: Single Frequency Network), 각 경로로 들어오는 에너지가 비슷하여 어느 신호가 메인인지 불분명하게 된다. 이런 상황에서는 시간영역 등화기는 제대로 동작하지 못하는 문제점이 있다.

따라서 상기된 문제점을 제거하기 위하여 주파수 영역 채널 등화기가 제안된 바 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 주파수 영역 채널 등화기 내 고속 푸리에 변환(FFT: Fast Fourier Transform)과 그의 역 과정인 IFFT를 효율적으로 수행하기 위한 장치 및 방법을 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 채널 등화 장치는, 수신된 신호를 시간 영역에서 주파수 영역으로 변환하는 제 1 FFT(Fast Fourier Transform)부; 데이터 구간에서 계속 갱신되는 계수들을 입력받아 저장 및 출력하는 계수 뱅크; 상기 제 1 FFT부에서 출력된 주파수 영역의 수신 신호에 상기 계수 뱅크에서 출력되는 계수를 곱하여 상기 주파수 영역의 수신 신호에 포함된 채널 왜곡을 보정하는 복소 곱셈기; 상기 제1 FFT의 데이터 입력 순서와 같은 데이터 출력 순서를 갖는 구조이며, 상기 복소 곱셈기에서 출력되는 왜곡이 보정된 주파수 영역의 수신 신호를 다시 시간 영역으로 역변환하는 IFFT부; 상기 제1 FFT의 데이타 입력 순서와 같은 데이터 입력 순서를 갖는 구조이며, 상기 IFFT부의 출력으로부터 결정된 신호와 IFFT부의 출력 신호와의 차를 오차 신호로 입력받아 주파수 영역으로 변환하는 제2 FFT부; 및 상기 제 1 FFT부에서 출력된 신호의 공액 복소값과 제2 FFT부의 출력을 주파수 영역에서 곱하고, 그 결과에 상기 계수 뱅크에서 피드백되는 이전 계수를 더하여 계수 갱신을 수행한 후 상기 계수 뱅크로 출력하는 계수 갱신부로 구성되는 것을 특징으로 한다.

상기 FFT부의 데이터 입력 순서와 상기 IFFT부의 데이터 출력 순서가 모두 정상인 구조로서, 제1 FFT부에서 FFT된 신호를 IFFT부로 출력하거나 IFFT된 신호를 제2 FFT부로 출력할 때 비트-인버스를 수행하지 않는 것을 특징으로 한다.

상기 FFT부의 데이터 입력 순서와 상기 IFFT부의 데이터 출력 순서가 모두 비트-인버스(bit-inverse)인 구조로서, 제1 FFT부에서 FFT된 신호를 IFFT부로 출력하거나 IFFT된 신호를 제2 FFT부로 출력할 때 비트-인버스를 수행하지 않는 것을 특징으로 한다.

상기 제1,제2 FFT부는 정상적인 순서로 입력되는 데이터의 시간 영역을 여러개의 서브시퀀스로 나누어 FFT를 수행함에 의해 비트-인버스 순서로 주파수 영역의 데이터를 출력하는 DIT(Decimation-In-Time) FFT 구조이고, 상기 IFFT부는 비트-인버스되어 입력되는 데이터의 주파수 영역을 여러개의 서브시퀀스로 나누어 IFFT를 수행함에 의해 정상 순서로 시간 영역의 데이터를 출력하는 DIF(Decimation-In-Frequency) IFFT 구조인 것을 특징으로 한다.

제1,제2 FFT부는 레딕스-(2 4 4 4 4 4) 구조, 상기 IFFT부는 레딕스-(4 4 4 4 4 2) 구조인 것을 특징으로 한다.

본 발명에 따른 채널 등화 장치의 FFT/IFFT 방법은, 정상적인 순서로 입력되는 시간 영역의 데이터에 대해 FFT를 수행함에 의해 비트-인버스 순서로 주파수 영역의 데이터를 출력하는 FFT 단계; 및 비트-인버스되어 입력되는 주파수 영역의 데이터에 대해 IFFT를 수행함에 의해 정상 순서로 시간 영역의 데이터를 출력하는 IFFT 단계를 포함하여 이루어지는 것을 특징으로 한다.

상기 FFT 단계는 정상적인 순서로 입력되는 데이터의 시간 영역을 여러개의 서브시퀀스로 나누어 FFT를 수행함에 의해 주파수 영역의 데이터를 비트-인버스 순서로 출력하고, 상기 IFFT 단계는 비트-인버스되어 입력되는 데이터의 주파수 영역을 여러개의 서브시퀀스로 나누어 IFFT를 수행함에 의해 정상 순서로 시간 영역의 데이터를 출력하는 것을 특징으로 한다.

본 발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.

이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설 명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.

도 1은 본 발명에 따른 주파수 영역 채널 등화 장치의 일 실시예를 보인 구성 블록도이다.

즉, 디지털 방송 신호가 수신되면 복조기를 거치면서 디지털화되고 기저대역으로 천이된다. 이렇게 기저대역으로 천이된 수신신호(101)는 제 1 FFT부(102)로 출력된다. 상기 제1 FFT부(Fast Fourier Transform)부(102)는 수신된 신호(101)를 시간 영역에서 주파수 영역으로 변환하여 복소 곱셈기(103)와 공액 복소값 생성기(106)로 출력한다.

상기 복소 곱셈기(103)는 상기 제1 FFT부(102)에서 출력된 주파수 영역 신호와 계수 뱅크(107)에서 출력되는 계수와의 성분곱을 수행하여 상기 제 1 FFT부(102)에서 출력된 주파수 영역 신호에 포함된 채널 왜곡을 보정한다.

즉, 크기 N의 시간 영역 데이터는 제 1 FFT부(102)를 통하여 N개의 주파수 성분(frequency bin)으로 변환되며, 상기 N개의 주파수 성분들은 복소 곱셈기(103)에서 계수 뱅크(107)에 저장되어 있는 같은 크기(N)의 주파수 성분과 성분곱이 이루어진다. 여기서, 성분곱이라 함은 각각 같은 주파수 빈(frequency bin)끼리의 곱을 뜻한다.

상기 복소 곱셈기(103)의 출력은 IFFT부(104)로 입력된다.

상기 IFFT부(104)는 상기 복소 곱셈기(103)에서 출력되는 왜곡이 보정된 주 파수 영역 신호를 다시 시간 영역으로 역변환하여 결정부(105)로 출력한다. 상기 결정부(105)는 상기 IFFT부(104)의 출력 신호를 미리 설정한 기준값과 비교하여 상기 IFFT부(104)의 출력 신호를 거리가 가장 가까운 신호 레벨로 판정하여 감산기(112)로 출력한다. 상기 감산기(112)는 상기 결정부(105)로 입력되는 신호와 상기 결정부(105)에서 출력되는 신호와의 차를 구하여 제2 FFT부(111)에 오차 신호로서 출력한다. 상기 제2 FFT부(111)는 상기 감산기(112)의 오차 신호를 주파수 영역으로 변환하여 복소 곱셈기(110)로 출력한다.

한편 상기 공액 복소값 생성기(106)는 상기 제 1 FFT부(102)에서 출력된 주파수 영역 신호의 공액 복소값(conjugate)을 복소 곱셈기(110)로 출력한다. 상기 복소 곱셈기(110)는 상기 제 FFT부(111)의 출력과 공액 복소값 생성기(106)의 출력을 곱하여 곱셈기(109)로 출력한다. 상기 곱셈기(109)는 상기 복소 곱셈기(110)의 출력에 스텝 사이즈(α)를 곱하여 가산기(108)로 출력한다. 즉 상기 곱셈기(109)의 출력이 새로 갱신해야할 필터 계수가 된다. 상기 가산기(108)는 상기 곱셈기(109)의 출력과 상기 계수 뱅크(107)의 출력을 더하여 계수 갱신을 수행한 후 상기 계수 뱅크(107)에 다시 저장한다. 상기 계수 뱅크(107)는 상기 가산기(108)에서 출력되는 계수를 저장한 후 상기 복소 곱셈기(103)로 출력함과 동시에 계수 갱신을 위해 다시 가산기(108)로 피드백한다.

특히 본 발명은 시간 영역에서 주파수 영역으로 변환 또는 그 반대의 과정을 수행할 때 필요한 제1,제2 FFT부(103,110)와 제2 IFFT부(104)를 설계하는 방법에 대해 기술하고자 한다.

일반적으로 시간영역 이산 신호를 주파수 영역으로 변환하는 방법으로 DFT(Discrete Fourier Transform)가 있다. 그러나 이 DFT는 계산량이 너무 많고 구현시 복잡하다. 그래서 하기의 수학식 1과 수학식 2의 특성을 이용해서 여러 개의 서브시퀀스(sub-sequence)로 나누어서 계산하는 방법이 FFT이다. 즉 상기 FFT는 DFT의 계산량을 감소시키기 위해 만들어진 알고리즘으로 DFT 변환 공식에서 반복 계산을 제거함으로써, DFT 변환을 고속으로 수행하는 것이다.

상기 수학식 1에서

은 복소 평면상 단위원의 원주상을 1/N 원주만큼 움직이는 점을 의미하는 회전 인자(twiddle factor)이다.

그리고 상기 수학식 1과 2를 이용하여 서브시퀀스로 나누는 방법 중에서 주파수 영역을 나누는 방법을 DIF(Decimation-In-Frequency), 시간 영역을 나누는 방법을 DIT(Decimation-In-Time)이라고 한다.

그리고 각각 DIF와 DIT에 대해서 대체형(Alternative Form)이 존재한다.

따라서 본 발명에서 FFT의 구조가 될 수 있는 후보는 도 3의 (a),(b), 도 4의 (a),(b)와 같이 4개가 된다.

도 3은 DIT 방식의 FFT 알고리즘의 데이터 흐름도를 보인 것으로서, (a)는 FFT로 입력되는 데이터는 정상 순서이고, FFT에서 출력되는 데이터는 비트-리버스(bit-reverse) 순서이다. 도 3의 (b)는 상기 (a)와 반대로 FFT로 입력되는 데이터는 비트-인버스 순서이고, FFT에서 출력되는 데이터는 정상 순서이다.

도 4는 DIF 방식의 FFT 알고리즘의 데이터 흐름도를 보인 것으로서, (a)는 FFT로 입력되는 데이터는 정상 순서이고, FFT에서 출력되는 데이터는 비트-리버스(bit-reverse) 순서이다. 도 4의 (b)는 상기 (a)와 반대로 FFT로 입력되는 데이터는 비트-인버스 순서이고, FFT에서 출력되는 데이터는 정상 순서이다.

그리고 DFT를 효율적으로 계산하기 위해 더 작은 DFT로 나누는 것이 FFT의 원리이므로, FFT 알고리즘에서는 레딕스-2(Radix-2) 구조와 레딕스-4 구조가 기본이 된다. 예를 들어, 레딕스-2 구조를 이용하는 경우, N-point FFT를 구현하기 위해서는 (N/2)log 2N 의 복소수 곱셈 처리를 필요로 한다.

상기 도 3의 (a),(b), 도 4의 (a),(b)는 모두 8-point 레딕스-2(radix-2) FFT 알고리즘의 데이터 흐름도이다. 상기 레딕스-2 구조는 FFT의 입출력이 2ⁿ(n은 레딕스 값)으로 구성될 때 사용되고, 레딕스-4 구조는 FFT의 입출력이 4ⁿ(n은 레딕스 값)으로 구성될 때 사용된다.

이 중 도 4의 (a)의 DIT FFT 알고리즘을 예로 들어 상세히 설명하면 다음과 같다. 도 4의 (a)는 12개의 복소수 곱셈을 나타내고 있다. 즉, 도 4의 (a)의 레딕스-2 FFT는 2개의 입력을 동시에 처리하는 구조로서, 많은 회전 인자가 필요하기 때문에 이들을 처리하기 위해서 12개의 덧셈기들과 12개의 뺄셈기들, 그리고 12개의 복소수 곱셈기들이 사용된다.

그리고 레딕스-4 구조는 레딕스-2 구조에 비해 구현하기가 복잡하지만 4개의 입력에 대해 한번에 처리할 수 있는 구조이므로 레딕스-2보다 훨씬 적은 연산시간으로 동일한 처리를 할 수 있다. 즉, 레딕스-4 구조는 레딕스-2 구조에 비해 스테이지 수가 1/2로 줄어들게 된다. 또한 각 스테이지당 버터플라이(butterfly) 연산 횟수도 레딕스-2 구조에 비해 1/2이 된다.

한편 본 발명에서 이용할 FFT/IFFT는 다음 2가지 사항을 고려하여 결정된다.

첫째, 주파수 영역에서 실제적인 등화가 이루어지는 복소 곱셈기(103)는 같은 주파수 성분(Frequency bin)끼리 수행되고,

둘째, VSB 시스템의 등화기 입력은 실수 성분만 존재한다는 것이다.

따라서 첫째 사항을 고려하여 FFT/IFFT 쌍(pair)을 선택하면, 비트-뒤집기(Bit-Reversal, 입력 수열의 재정렬) 과정이 필요없게 된다.

이를 위해 먼저 FFT 입력은 정상 순서가 되고, IFFT 출력도 정상 순서인 FFT/IFFT 구조를 선택해야 한다.

상기된 조건이 가능한 FFT 구조는 도 3의 (a) 또는 도 4의 (a)가 되고, IFFT는 결정된 FFT 구조에 따라 도 3의 (b) 또는, 도 4의 (b)로 결정된다.

이때 IFFT 구조로 도 3의 (b) 또는 도 4의 (b)의 FFT 구조를 이용할 수 있는 것은, 곱해지는 항 W_n의 지수의 부호가 음수이고, 그 크기 1/N로 된 것만 다르기 때 문이다.

이러한 관계는 하기의 수학식 3의 DFT 식과 수학식 4의 IDFT 식을 비교하면 알 수 있다.

따라서 IFFT는 FFT 알고리즘에서 입력 데이터 x(n)을 X(k)로 바꾸고 W_n의 지수의 부호를 (-)로 하여, 최종적인 출력 데이터의 값에 1/N을 곱해주면 된다.

또 다른 방법으로 FFT에 공액복소수를 취해서 IFFT를 구현할 수도 있다. 즉, 먼저 X(k)의 공액 복소수 X^*(k)에 대해 FFT를 적용한 후, 그 결과의 공액복소수를 취하고 다시 1/N을 곱해서 x[n]을 구할 수 있다.

한편 처리 시간을 단축하면서 하드웨어 구성을 단순화하기 위해 상기 주파수 영역 채널 등화 장치의 FFT/IFFT는 레딕스-2와 레딕스-4 FFT를 결합한 혼합-레딕스(Mixed-Radix) FFT 구조를 사용한다.

즉, 상기 레딕스-4 FFT는 N=4ⁿ 인 경우에만 적용할 수 있으므로 2048-point FFF는 상기 레딕스-4로만 구현할 수 없다. 이때 상기 레딕스-2 FFT는 N=2ⁿ인 경우에 적용할 수 있으므로 상기 레딕스-2와 레딕스-4 FFT를 혼합하면 2048-point FFF/IFFT를 구현할 수 있게 된다.

상기 2048-point FFT/IFFT 구현시에 각 단계의 서브 시퀸스는 레딕스-4를 기준으로 나눈다고 하면, 2048-point는 각각 레딕스-4가 5, 레딕스-2가 1인 단계로 나눌 수 있다.

그런데, 상기 FFT/IFFT를 구현하면서 여러 서브 시퀸스로 나눌 때, 레딕스-2와 레딕스-4의 배열 순서는 FFT와 IFFT가 서로 역구조가 되어야 한다.

예를 들어, FFT가 레딕스-(2 4 4 4 4 4)의 구조라면 IFFT는 레딕스-(4 4 4 4 4 2)의 구조로 이루어져야 한다.

반대로 FFT가 레딕스-(4 4 4 4 4 2)의 구조라면 IFFT는 레딕스-(2 4 4 4 4 4)로 해야만 비트 뒤집기를 하지 않고 또한, 채널 등화를 해도 제대로 동작하게 된다.

한편 상기된 둘째 사항이 VSB 시스템의 등화기 입력은 실수 성분만 존재한다는 것이므로, 이는 FFT 입력이 실수만 존재한다는 것을 의미한다. 그러므로 FFT의 첫번째 단계에서는 지연기를 설계할 때 허수 성분이 필요 없으므로 메모리의 크기를 반으로 줄일 수 있다. 또한 IFFT의 출력도 실수만 필요하므로, 마지막 단계를 레딕스-2로 할 경우 허수 성분에 대한 지연기는 필요가 없게 된다.

이상에서와 같이 첫째와 둘째 사항을 고려하여 2048-point FFT/IFFT를 설계 한다면, 본 발명의 FFT 구조는 도 3의 (a)가 가장 최적이고, IFFT 구조는 도 4의 (b)가 가장 최적이다. 또한 상기 FFT 구조는 레딕스-(2 4 4 4 4 4), IFFT 구조는 레딕스-(4 4 4 4 4 2)로 설계하는 것이 가장 최적이다.

이렇게 함으로서 메모리를 가장 작게 사용하는 FFT/IFFT 설계가 가능하다.

도 2는 본 발명에 따른 FFT 구조를 기반으로 설계한 단일경로 지연기를 갖는 파이프라인 FFT의 한 단계의 구조를 보이고 있다.

도 2를 보면, 입력 데이터를 일정 시간 지연하는 지연기(201), 상기 지연기(201)에서 지연되어 출력되는 데이터에 대해 결정된 FFT 알고리즘을 적용하여 버터플라이 연산을 수행하는 버터플라이 연산부(202), 회전 인자(W_n)들을 저장하고 있으며, 제어부(204)의 어드레스에 따라 해당 회전 인자를 출력하는 계수 롬(205), 및 상기 버터플라이 연산부(202)의 출력과 계수 롬(205)의 출력을 복소곱하여 출력하는 복소 곱셈기(203)로 구성된다.

즉, N개의 데이터가 차례로 지연기(201)에 저장된다. 상기 지연기(201)에 저장된 데이터는 정상적인 순서로 버터플라이 연산부(202)로 출력된다. 이때 VSB 시스템의 등화기 입력은 실수 성분만 존재하므로, 상기 FFT의 첫번째 단계의 지연기(201)에서는 허수 성분을 저장하지 않는다. 그러므로 상기 지연기(201)의 크기를 반으로 줄일 수 있다. 마찬가지로 IFFT의 출력도 실수만 필요하므로, 마지막 단계를 레딕스-2로 할 경우 허수 성분에 대한 지연기는 필요가 없게 된다.

상기 버터플라이 연산부(202)는 제어부(204)의 제어에 의해 버터플라이 연산 을 수행한다. 즉 상기 제어부(204)는 결정된 FFT 구조가 DIT인지 DIF인지, 레딕스 구조가 레딕스-2인지 레딕스-4인지에 따른 제어 신호를 버터플라이 연산부(202)로 출력하고, 상기 버터플라이 연산부(202)는 제어 신호에 따라 지연기(201)에서 입력되는 데이터에 대해 덧셈과 뺄셈의 연산을 수행한다. 상기 버터플라이 연산부(202)의 연산 결과는 복소 곱셈기(203)로 입력된다. 만일 레딕스-4 구조라면 상기 버터플라이 연산부(202)는 지연기(201)로부터 4개의 데이터를 입력받고, 레딕스-2 구조라면 2개의 데이터를 입력받는다.

이때 계수 롬(205)은 제어부(204)에서 출력되는 어드레스에 해당하는 회전 인자(W_n)를 선택하여 복소 곱셈기(203)로 출력한다.

상기 복소 곱셈기(203)는 상기 버터플라이 연산부(202)의 출력에 상기 계수 롬(205)에서 출력되는 회전 인자를 곱하여 다음 단계로 출력한다.

한편, 본 발명에서 사용되는 용어(terminology)들은 본 발명에서의 기능을 고려하여 정의 내려진 용어들로써 이는 당분야에 종사하는 기술자의 의도 또는 관례 등에 따라 달라질 수 있으므로 그 정의는 본 발명의 전반에 걸친 내용을 토대로 내려져야 할 것이다.

본 발명을 상술한 실시예에 한정되지 않으며, 첨부된 청구범위에서 알 수 있는 바와 같이 본 발명이 속한 분야의 통상의 지식을 가지 자에 의해 변형이 가능하고 이러한 변형은 본 발명의 범위에 속한다.

상기에서 설명한 본 발명에 따른 채널 등화 장치 및 FFT/IFFT 방법은 다음과 같은 효과가 있다.

첫째, 채널 등화에 이용되는 FFT/IFFT 설계시에 FFT로 입력되는 데이터 순서와 IFFT에서 출력되는 데이터 순서가 같은 FFT/IFFT 쌍을 이용함으로써, 비트-뒤집기 과정이 필요 없게된다.

둘째, 본 발명에 따른 FFT의 첫번째 단계에서는 지연기를 설계할 때 허수 성분이 필요 없으므로 메모리의 크기를 반으로 줄일 수 있다. 그리고 IFFT의 출력도 실수만 필요하므로, 마지막 단계를 레딕스-2로 할 경우 허수 성분에 대한 지연기는 필요 없게된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

Claims

채널을 통과한 디지털 TV 수신 신호로부터 원 신호를 복원하기 위한 채널 등화 장치에 있어서,

상기 수신된 신호를 시간 영역에서 주파수 영역으로 변환하는 제 1 FFT(Fast Fourier Transform)부;

데이터 구간에서 계속 갱신되는 계수들을 입력받아 저장 및 출력하는 계수 뱅크;

상기 제 1 FFT부에서 출력된 주파수 영역의 수신 신호에 상기 계수 뱅크에서 출력되는 계수를 곱하여 상기 주파수 영역의 수신 신호에 포함된 채널 왜곡을 보정하는 복소 곱셈기;

상기 제1 FFT의 데이터 입력 순서와 같은 데이터 출력 순서를 갖는 구조이며, 상기 복소 곱셈기에서 출력되는 왜곡이 보정된 주파수 영역의 수신 신호를 다시 시간 영역으로 역변환하는 IFFT부;

상기 제1 FFT의 데이타 입력 순서와 같은 데이터 입력 순서를 갖는 구조이며, 상기 IFFT부의 출력으로부터 결정된 신호와 IFFT부의 출력 신호와의 차를 오차 신호로 입력받아 주파수 영역으로 변환하는 제2 FFT부; 및

상기 제 1 FFT부에서 출력된 신호의 공액 복소값과 제2 FFT부의 출력을 주파수 영역에서 곱하고, 그 결과에 상기 계수 뱅크에서 피드백되는 이전 계수를 더하여 계수 갱신을 수행한 후 상기 계수 뱅크로 출력하는 계수 갱신부로 구성되는 것 을 특징으로 하는 채널 등화 장치.
제 1 항에 있어서,

상기 FFT부의 데이터 입력 순서와 상기 IFFT부의 데이터 출력 순서가 모두 정상인 구조로서, 제1 FFT부에서 FFT된 신호를 IFFT부로 출력하거나 IFFT된 신호를 제2 FFT부로 출력할 때 비트-인버스를 수행하지 않는 것을 특징으로 하는 채널 등화 장치.
제 1 항에 있어서,

상기 FFT부의 데이터 입력 순서와 상기 IFFT부의 데이터 출력 순서가 모두 비트-인버스(bit-inverse)인 구조로서, 제1 FFT부에서 FFT된 신호를 IFFT부로 출력하거나 IFFT된 신호를 제2 FFT부로 출력할 때 비트-인버스를 수행하지 않는 것을 특징으로 하는 채널 등화 장치.
제 1 항에 있어서,

상기 제1,제2 FFT부는 정상적인 순서로 입력되는 데이터의 시간 영역을 여러개의 서브시퀀스로 나누어 FFT를 수행함에 의해 비트-인버스 순서로 주파수 영역의 데이터를 출력하는 DIT(Decimation-In-Time) FFT 구조이고,

상기 IFFT부는 비트-인버스되어 입력되는 데이터의 주파수 영역을 여러개의 서브시퀀스로 나누어 IFFT를 수행함에 의해 정상 순서로 시간 영역의 데이터를 출 력하는 DIF(Decimation-In-Frequency) IFFT 구조인 것을 특징으로 하는 채널 등화 장치.
제 1 항에 있어서,

제1,제2 FFT부는 레딕스-(2 4 4 4 4 4) 구조, 상기 IFFT부는 레딕스-(4 4 4 4 4 2) 구조인 것을 특징으로 하는 채널 등화 장치.
제 1 항에 있어서, 상기 FFT부는

입력 데이터를 일정 시간 지연하는 지연기;

상기 FFT 구조가 DIT인지 DIF인지, 레딕스-2인지 레딕스-4인지에 따른 제어 신호와 회전 인자를 위한 어드레스를 출력하는 제어부;

상기 제어부의 제어에 의해 지연된 데이터를 입력받아 덧셈과 뺄셈 연산을 수행하는 버터플라이 연산부;

회전 인자들을 저장하고 있으며, 상기 제어부에서 출력되는 어드레스에 해당하는 회전 인자를 출력하는 계수 롬; 및

상기 버터플라이 연산부의 출력과 계수 롬의 출력을 복소곱하는 복소 곱셈기로 구성되는 단일경로 지연기를 갖는 파이프라인 FFT가 적어도 한 단계 이상 구성되는 것을 특징으로 하는 채널 등화 장치.
FFT/IFFT 알고리즘을 이용하여 채널을 통과한 디지털 TV 수신 신호로부터 원 신호를 복원하기 위한 채널 등화 장치의 FFT/IFFT 방법에 있어서,

정상적인 순서로 입력되는 시간 영역의 데이터에 대해 FFT를 수행함에 의해 비트-인버스 순서로 주파수 영역의 데이터를 출력하는 FFT 단계; 및

비트-인버스되어 입력되는 주파수 영역의 데이터에 대해 IFFT를 수행함에 의해 정상 순서로 시간 영역의 데이터를 출력하는 IFFT 단계를 포함하여 이루어지는 것을 특징으로 하는 채널 등화 장치의 FFT/IFFT 방법.
제 7 항에 있어서,

상기 FFT 단계는 정상적인 순서로 입력되는 데이터의 시간 영역을 여러개의 서브시퀀스로 나누어 FFT를 수행함에 의해 주파수 영역의 데이터를 비트-인버스 순서로 출력하고,

상기 IFFT 단계는 비트-인버스되어 입력되는 데이터의 주파수 영역을 여러개의 서브시퀀스로 나누어 IFFT를 수행함에 의해 정상 순서로 시간 영역의 데이터를 출력하는 것을 특징으로 하는 채널 등화 장치의 FFT/IFFT 방법.
제 7 항에 있어서,

상기 FFT 단계는 레딕스-(2 4 4 4 4 4) 순서로 FFT를 수행하고, 상기 IFFT 단계는 레딕스-(4 4 4 4 4 2) 순서로 IFFT를 수행하는 것을 특징으로 하는 채널 등화 장치의 FFT/IFFT 방법.