KR101274115B1 - 스크램블 장치 및 이의 동작 방법 - Google Patents

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Abstract

본 발명은 스크램블 장치 및 이의 동작 방법에 관한 것으로, 그 장치는 기 생성된 스크램블 초기상태 코드를 저장 및 제공하는 메모리부; 및 상기 메모리부에 저장된 상기 스크램블 초기상태 코드를 독출하여, 입력 신호를 스크램블하기 위한 스크램블 코드를 생성하는 스크램블 수행부를 포함하여 구성되며, 이에 의하여 스크램블 수행 속도를 획기적으로 향상시킬 수 있게 된다.
스크램블 코드, 스크램블 초기상태 코드, 디지털 통신시스템

Description

스크램블 장치 및 이의 동작 방법{SCRAMBLE APPARATUS AND OPERATING METHOD THEREOF}
본 발명은 디지털 통신시스템에 적용되는 스크램블 장치에 관한 것으로, 특히 스크램블 수행 속도를 향상시킬 수 있도록 하는 스크램블 장치 및 이의 동작 방법에 관한 것이다.
디지털 통신시스템에서는 신호간 관련성을 없애고 신호의 0비트 1비트의 빈도수를 균일하게 만들기 위해서 스크램블링 기술을 사용한다.
일반적으로 송신측에는 입력 신호를 스크램블링하는 스크램블 장치가 설치되고, 수신측에는 스크램블링된 신호를 디스크램블링하여 원래의 신호로 복원해주는 디스크램블링 장치가 설치되도록 하여, 인증된 사용자들만이 신호를 송수신하고 이용할 수 있도록 해준다.
도1은 종래의 기술에 따른 디지털 통신시스템에 적용되는 스크램블 장치의 구성을 도시한 도면이다.
도1을 참조하면, 스크램블 장치는 하나 이상의 서브 스크램블러(111~11i)와 출력부(120)로 구성되며, 각 서브 스크램블러(111~11i)는 다수개의 지연 소자들(DD0~DD(k-1)과 배타적 논리합 연산기(XOR)로 구성된다.
이와 같이 구성되는 스크램블 장치는 스크램블 동작이 수행될 때마다, 각 서브 스크램블러(111~11i)의 다수개의 지연 소자들(DD0~DD(k-1))을 고유한 초기값인 스크램블 초기화 코드를 이용하여 초기화한 후, '1'의 값을 가지는 지연 소자와 '0'의 값을 가지는 지연 소자의 개수가 균일해지도록 쉬프트 동작을 일정횟수 반복 수행한다. 이와 같은 반복 동작이 완료되고 나면, 그때의 서브 스크램블러의 상태 값은 스크램블 초기상태 코드가 되며, 이로부터 스크램블 코드를 생성하도록 한다.
그러나 이와 같이 스크램블 코드를 생성하게 되면, 스크램블 수행 속도가 급격히 저하되는 문제가 발생하게 된다. 즉, 지연 소자를 초기화하고, 스크램블 초기상태 코드를 획득하기까지 많은 시간을 소요하게 되는 문제가 발생하게 된다.
그 결과, 종래의 기술에 따른 스크램블 장치는 상대적으로 낮은 스크램블 수행 속도를 가져, 고속의 동작을 필요로 하는 디지털 통신시스템에 적용되기가 어려운 문제가 있다.
이에 본 발명에서는 스크램블 초기상태 코드의 획득에 소요되는 시간을 최소화하여, 보다 향상된 스크램블 수행 속도를 제공할 수 있도록 하는 스크램블 장치 및 이의 동작 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 수단으로서, 본 발명의 일 실시 형태에 따른 스크램블 장치는, 기 생성된 스크램블 초기상태 코드를 저장 및 제공하는 메모리부; 및 상기 메모리부에 저장된 상기 스크램블 초기상태 코드를 독출하여, 입력 신호를 스크램블하기 위한 스크램블 코드를 생성하는 스크램블 수행부를 포함한다.
또한, 상기 장치는 스크램블 초기화 코드에 포함되는 m개의 변수 비트의 값을 순차적으로 증가 또는 감소시키면서, 상기 스크램블 수행부를 반복 동작시켜 상기 m개의 변수 비트의 값 각각에 대응되는 상기 스크램블 초기상태 코드를 생성하는 스크램블 초기상태 코드 생성부를 더 포함할 수 있다.
상기 스크램블 초기화 코드는 n개의 상수 비트와 m개의 변수 비트로 구성되고, 상기 스크램블 초기상태 코드는 k개(k=n+m)의 상수 비트로 구성되는 것을 특징으로 한다.
상기 스크램블 초기상태 코드 생성부는 상기 m개의 변수 비트를 어드레스로 이용하여 상기 m개의 변수 비트의 값 각각에 대응되는 상기 스크램블 초기상태 코 드를 상기 메모리부에 저장하는 것을 특징으로 한다.
상기 스크램블 수행부는 상기 m개의 변수 비트를 어드레스로 이용하여, 상기 메모리부에 저장된 상기 스크램블 초기상태 코드를 독출하는 것을 특징으로 한다.
상기 스크램블 수행부는 상기 독출된 스크램블 초기상태 코드로부터 상기 스크램블 코드를 생성하는 하나 이상의 서브 스크램블러; 및 상기 스크램블 코드를 통해 상기 입력 신호를 스크램블링하여 외부로 출력하는 출력부를 포함하는 것을 특징으로 한다.
상기 서브 스크램블러는 다수개의 지연 소자들; 및 상기 다수개의 지연 소자들의 출력 중에서 두 개 이상의 출력을 배타적 논리합하여, 첫단에 위치된 지연 소자의 입력으로 제공하는 배타적 논리합 연산기를 포함하고, 여기서, 상기 다수개의 지연 소자들 각각은, 상기 스크램블 초기화 코드 또는 상기 스크램블 초기상태 코드에 따라 상태 값을 초기화한 후, 순환 쉬프트 동작에 따라 상기 상태 값을 뒷단의 지연 소자로 지연 출력하는 것을 특징으로 한다.
상기 메모리부는 상기 스크램블 수행부에 구비되는 하나 이상의 서브 스크램블러와 일대일 연결관계를 가지는 하나 이상의 메모리를 구비하는 것을 특징으로 한다.
상기 메모리는 ROM 또는 ROM 기능을 제공하는 조합논리회로로 구현되는 것을 특징으로 한다.
상기 과제를 해결하기 위한 수단으로서, 본 발명의 일 실시 형태에 따른 스크램블 장치의 동작 방법은 스크램블 초기상태 코드를 메모리부에서 독출하는 단 계; 상기 스크램블 초기상태 코드로부터 스크램블 코드를 생성하는 단계; 및 입력 신호를 상기 스크램블 코드를 통해 스크램블링하는 단계를 포함한다.
상기 독출하는 단계 이전에, 상기 스크램블 초기상태 코드를 생성하여 상기 메모리부에 저장하는 단계를 더 포함하는 것을 특징으로 한다.
상기 메모리부에 저장하는 단계는 스크램블 초기화 코드에 포함되는 m개의 변수 비트를 초기화하는 단계; 상기 초기화된 m개의 변수 비트를 포함하는 스크램블 초기화 코드를 스크램블 수행부에 제공하고, 상기 스크램블 수행부를 반복 동작시키는 단계; 상기 반복 동작이 완료되면, 상기 스크램블 수행부의 상태 값을 상기 스크램블 초기상태 코드로 획득하고, 상기 m개의 변수 비트를 어드레스로 이용하여 상기 메모리부에 저장하는 단계; 및 상기 m개의 변수 비트의 값이 '2m-1'보다 작으면 상기 m개의 변수 비트의 값을 증가시킨 후 다시 상기 스크램블 수행부를 반복 동작시키는 단계로 재진입하고, 그렇지 않으면 동작 종료하는 단계를 포함하는 것을 특징으로 한다.
상기 스크램블 초기화 코드는 n개의 상수 비트와 m개의 변수 비트로 구성되고, 상기 스크램블 초기상태 코드는 k개(k=n+m)의 상수 비트로 구성되는 것을 특징으로 한다.
상기 메모리부에 저장하는 단계는 상기 스크램블 수행부가 다수개의 서브 스크램블러를 구비하고, 상기 메모리부가 다수개의 메모리를 구비하면, 상기 다수개의 서브 스크램블러와 메모리 각각에 대해 수행되는 것을 특징으로 한다.
본 발명의 스크램블 장치 및 이의 동작 방법에 따르면, 스크램블 동작 이전에 스크램블 초기상태 코드를 ROM 또는 ROM 기능을 제공하는 조합논리회로와 같은 메모리 장치에 미리 저장 또는 구성해둔 뒤, 스크램블 초기상태 코드가 필요할 때 마다 메모리로부터 독출하여 사용하도록 한다. 이러한 독출 동작은 1클럭 정도만을 소요하므로, 최종적으로는 1클럭 정도의 시간내에 스크램블 동작에 필요한 스크램블 초기상태 코드를 획득할 수 있게 된다.
이와 같이 본 발명은 스크램블 초기상태 코드의 획득에 소요되는 시간을 최소화하여, 스크램블 수행 속도가 획기적으로 향상되도록 해준다.
또한, 스크램블 수행 속도가 감소됨에 따라, 스크램블 장치의 소비 전력도 감소될 수 있도록 한다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였 다.
또한, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 본 발명의 바람직한 실시 예들을 첨부한 도면을 참조하여 상세히 설명한다.
도2은 본 발명의 바람직한 일 실시 예에 따른 디지털 통신시스템에 적용되는 스크램블 장치의 구성을 도시한 도면이다.
도2를 참조하면, 스크램블 장치는 스크램블 초기상태 코드 생성부(210), 메모리부(220), 및 스크램블 수행부(230)를 구비한다.
스크램블 초기상태 코드 생성부(210)는 스크램블 수행부(230)의 동작 이전에 스크램블 수행부(230)의 동작에 필요한 스크램블 초기상태 코드를 다수개 생성하여 메모리부(220)에 저장한다.
더욱 상세하게는, 스크램블 초기상태 코드 생성부(210)는 스크램블 초기화 코드에 포함되는 m 개의 변수 비트(이때, m 개의 변수 비트는 이진수로 표현됨)로 구성되는 변수(이때, 변수는 십진수로 표현됨)를 순차적으로 증가(또는 감소)시키면서, 스크램블 수행부(230)를 반복 동작시켜 2m 개의 변수 각각에 대응되는 스크램 블 초기상태 코드를 2m 개 생성한다. 그리고 m 개의 변수 비트를 어드레스로 이용하여, 2m 개 생성된 스크램블 초기상태 코드들 각각을 메모리부(220)에 저장시킨다.
여기서, 스크램블 초기화 코드(code'[0:k-1])는 스크램블 초기상태 코드를 생성하기 위해 스크램블 수행부(230)(특히, 스크램블 수행부내 서브 스클램블러)를 초기화하는 코드로, 도3의 (a)와 같이 n개의 상수 비트와 m개의 변수 비트로 구성된다. 스크램블 초기상태 코드(code[0:k-1])는 스크램블 코드를 생성하기 위해 스크램블 수행부(230)를 초기화하는 코드로, 도3의 (b)와 같이 k개(k=n+m)의 상수 비트로 구성된다.
메모리부(220)는 도4에 도시된 바와 같이 하나 이상의 메모리(221~22i)를 구비할 수 있으며, 각 메모리(221~22i)는 도5에 도시된 바와 같이 ROM(Read Only Memory)이나 ROM 기능을 제공하는 조합논리회로(Combinational Logic Circuit)로 구현될 수 있다. 이러한 메모리(221~22i)는 m 개의 변수 비트(v[0:(m-1)]를 어드레스로 이용하여 스크램블 초기상태 코드 생성부(210)를 통해 생성된 스크램블 초기상태 코드들을 저장하거나, 스크램블 수행부(230)가 필요로 하는 스크램블 초기상태 코드를 독출한다.
이때, 조합논리회로는 공지된 기술에 따라 m개의 변수 비트를 입력으로 하고 스크램블 초기상태 코드를 출력하도록 AND 게이트, NAND 게이트, OR 게이트 등과 같은 논리 게이트를 조합하여 구현될 수 있다.
스크램블 수행부(230)는 스크램블 동작의 전 처리시에는 m 개의 변수 비트를 어드레스로 이용하여 메모리부(220)로부터 스크램블 초기상태 코드들을 독출하고, 스크램블 동작의 후 처리시에는 상기 독출된 스크램블 초기상태 코드로부터 스크램블 코드를 생성한 후, 이를 통해 입력 신호를 스크램블링해준다.
이를 위해, 스크램블 수행부(230)는 도4에 도시된 바와 같이, 메모리부(220)로부터 독출된 스크램블 초기상태 코드로부터 스크램블 코드를 생성하는 하나 이상의 서브 스크램블러(311~31i)와, 하나 이상의 서브 스크램블러(311~31i)를 통해 생성되는 스크램블 코드를 이용하여 입력 신호를 스크램블링한 후, 외부로 출력하는 출력부(320)를 구비할 수 있으며, 서브 스크램블러(311~31i)는 다시 스크램블 초기화 코드 또는 스크램블 초기상태 코드에 응답하여 자신의 상태 값을 초기화한 후, 순환 쉬프트 동작에 따라 자신의 상태 값을 뒷단으로 지연 출력하는 k개의 지연 소자들(DD0~DD(k-1))과, k개의 지연 소자들(DD0~DD(k-1))의 출력 중에서 두 개 이상의 출력을 배타적 논리합하여, 첫단의 지연 소자(DD(k-1))의 입력으로 제공하는 배타적 논리합 연산기(XOR)를 구비한다.
하나 이상의 서브 스크램블러(311~31i)는 상기 하나 이상의 메모리(221~22i)와 일대일 연결 관계를 가지고, 각 서브 스크램블러(예를 들어, 311)는 자신에 연결된 메모리(예를 들어, 221)로부터 스크램블 코드를 생성하기 위한 스크램블 초기상태 코드를 제공받게 된다.
이와 같이 본 발명에서는 스크램블 동작 이전에 스크램블 초기상태 코드를 미리 생성 및 저장한 후, 스크램블 동작시에 이를 독출하고, 독출된 스크램블 초기상태 코드를 이용하여 스크램블 코드를 생성하도록 한다.
즉, 스크램블 수행부(230)(즉, 서브 스크램블러들(311~31i))의 순환 쉬프트 동작을 통해 스크램블 초기상태 코드를 생성하는 대신에, 메모리에 저장된 스크램블 초기상태 코드를 독출함으로써, 스크램블 수행부의 순환 쉬프트 동작에 해당하는 시간만큼 스크램블 장치의 동작 속도가 향상되도록 한다.
도6은 본 발명의 바람직한 실시예에 따른 본 발명의 스크램블 장치의 동작 방법을 설명하기 위한 도면이다.
먼저, 스크램블 동작 이전에 스크램블 초기상태 코드 생성부(210)는 스크램블 초기화 코드내 m 개의 변수비트의 값을 순차적으로 증가(또는 감소)시키면서 스크램블 수행부(230)를 통해 스크램블 초기상태 코드를 2m 개 생성하고, m 개의 변수 비트를 어드레스로 이용하여, 2m 개 생성된 스크램블 초기상태 코드들 모두를 메모리부(220)에 저장한다(S10).
스크램블 동작의 전처리 구간이 되면, 스크램블 수행부(230)는 m 개의 변수 비트를 어드레스로 이용하여 메모리부(220)로부터 스크램블 동작에 필요한 스크램블 초기상태 코드를 독출한다(S20).
그리고 스크램블 동작의 후처리 구간이 되면, 스크램블 수행부(230)은 서브 스크램블러들(311~31i)를 통해 상기 스크램블 초기상태 코드에 대한 순환쉬프트 동작을 수행하여 스크램블 코드를 생성하고, 생성된 스크램블 코드를 통해 입력 신호를 스크램블링한다(S30).
도7은 본 발명의 바람직한 실시예에 따른 본 발명의 스크램블 초기상태 코드의 생성 및 저장 과정(과정 S10)을 보다 상세하게 설명하기 위한 동작 흐름도이다.
만약, 본 발명이 적용되는 스크램블 장치가 다수개의 서브 스크램블러와 메모리를 구비하면, 도7의 동작은 다수개의 서브 스크램블러와 메모리 각각에 대해 수행되도록 한다.
이하에서는, 설명의 편이를 위해 하나의 서브 스크램블러(311)와 메모리(221)만을 기준으로 설명하기로 한다.
우선, 서브 스크램블러의 스크램블 초기화 코드(code'[0:k-1])를 구성하는 k개의 비트들을 도8의 (a)에서와 같이 n개의 상수 비트(c[0:n-1])와 m개의 변수 비트(v[0:m-1])로 분류한다(S11).
그리고, 도8의 (b)에서와 같이 변수 비트(v[0:m-1])만으로 구성된 변수(V)를 설정한 후(S12), 변수(V)을 도8의 (c)와 같이 '0'으로 설정한다. 즉, 변수 비트(v[0:m-1])를 (0,…,0,0,0,0)으로 설정한다(S13).
그리고 (0,…,0,0,0,0)으로 설정된 변수 비트(v[0:m-1])를 포함하는 스크램블 초기화 코드(code'[0:k-1])를 스크램블 수행부(230)에 구비된 서브 스크램블러(예를 들어, 311)에 제공하여 해당 서브 스크램블러(311)를 초기화시킨 후(S14), 순환 쉬프트 동작을 일정 횟수 반복 수행한다(S15).
소정의 시간의 경과하여 단계 S15가 완료되면, 서브 스크램블러(311)의 상태값(즉, 서브 스크램블러(311)내 다수개의 지연 소자들의 현재 상태)를 스크램블 초기상태 코드(code[0:k-1])로써 획득하고, 변수 비트(v[0:m-1]=(0,…,0,0,0,0))를 어드레스로 이용하여 상기 획득된 스크램블 초기상태 코드(code[0:k-1])를 메모리(221)에 저장해준다(S16).
이때, 단계 S16를 통해 메모리(221)에 저장되는 스크램블 초기상태 코드(code[0:k-1])는 스크램블 초기화 코드(code'[0:k-1])와 달리 변수 비트(v[0:m-1])의 값 각각에 대응되는 k(k=n+m)개의 상수 비트의 값을 가지게 된다.
그리고 나서, 변수(V)의 값이 '2m-1'보다 작으면(S17), 변수(V)의 값을 '1'만큼 증가시킨 후 다시 단계 S14로 재진입하고(S18), 변수(V)의 값이 '2m-1'보다 크거나 같으면(S17), 스크램블 장치가 필요로 하는 스크램블 초기상태 코드가 모두 생성 및 저장됐다고 판단하고 동작 종료한다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 당업자에게 있어 명백할 것이다.
도1은 종래의 기술에 따른 디지털 통신시스템에 적용되는 스크램블 장치의 구성을 도시한 도면이다.
도2은 본 발명의 바람직한 일 실시예에 따른 디지털 통신시스템에 적용되는 스크램블 장치의 구성을 도시한 도면이다.
도3은 본 발명의 바람직한 일 실시예에 따른 스크램블 초기화 코드 및 스크램블 초기상태 코드의 구조를 도시한 도면이다.
도4는 본 발명의 바람직한 일 실시예에 따른 메모리부 및 스크램블 수행부 의 상세 구성을 도시한 도면이다.
도5는 본 발명의 바람직한 일 실시예에 따른 메모리부의 구현 예들을 나타낸 도면이다.
도6은 본 발명의 바람직한 실시예에 따른 스크램블 장치의 동작 방법을 설명하기 위한 도면이다.
도7은 본 발명의 바람직한 실시예에 따른 본 발명의 스크램블 초기상태 코드의 생성 및 저장 과정을 보다 상세하게 설명하기 위한 동작 흐름도이다.
도8은 본 발명의 바람직한 실시예에 따른 본 발명의 스크램블 초기상태 코드의 생성 및 저장 과정의 이해를 돕기 위한 참조 도면이다.

Claims (14)

  1. 기 생성된 스크램블 초기상태 코드를 저장 및 제공하는 메모리부; 및
    상기 메모리부에 저장된 상기 스크램블 초기상태 코드를 독출하여, 입력 신호를 스크램블하기 위한 스크램블 코드를 생성하는 스크램블 수행부를 포함하는 스크램블 장치.
  2. 제1항에 있어서,
    스크램블 초기화 코드에 포함되는 m개의 변수 비트의 값을 순차적으로 증가 또는 감소시키면서, 상기 스크램블 수행부를 반복 동작시켜 상기 m개의 변수 비트의 값 각각에 대응되는 상기 스크램블 초기상태 코드를 생성하는 스크램블 초기상태 코드 생성부를 더 포함하는 것을 특징으로 하는 스크램블 장치.
  3. 제2항에 있어서,
    상기 스크램블 초기화 코드는 n개의 상수 비트와 m개의 변수 비트로 구성되고,
    상기 스크램블 초기상태 코드는 k개(k=n+m)의 상수 비트로 구성되는 것을 특징으로 하는 스크램블 장치.
  4. 제3항에 있어서, 상기 스크램블 초기상태 코드 생성부는
    상기 m개의 변수 비트를 어드레스로 이용하여 상기 m개의 변수 비트의 값 각각에 대응되는 상기 스크램블 초기상태 코드를 상기 메모리부에 저장하는 것을 특징으로 하는 스크램블 장치.
  5. 제4항에 있어서, 상기 스크램블 수행부는
    상기 m개의 변수 비트를 어드레스로 이용하여, 상기 메모리부에 저장된 상기 스크램블 초기상태 코드를 독출하는 것을 특징으로 하는 스크램블 장치.
  6. 제5항에 있어서, 상기 스크램블 수행부는
    상기 독출된 스크램블 초기상태 코드로부터 상기 스크램블 코드를 생성하는 하나 이상의 서브 스크램블러; 및
    상기 스크램블 코드를 통해 상기 입력 신호를 스크램블링하여 외부로 출력하는 출력부를 포함하는 것을 특징으로 하는 스크램블 장치.
  7. 제6항에 있어서, 상기 서브 스크램블러는
    다수개의 지연 소자들; 및
    상기 다수개의 지연 소자들의 출력 중에서 두 개 이상의 출력을 배타적 논리합하여, 첫단에 위치된 지연 소자의 입력으로 제공하는 배타적 논리합 연산기를 포함하고,
    여기서, 상기 다수개의 지연 소자들 각각은, 상기 스크램블 초기화 코드 또는 상기 스크램블 초기상태 코드에 따라 상태 값을 초기화한 후, 순환 쉬프트 동작에 따라 상기 상태 값을 뒷단의 지연 소자로 지연 출력하는 것을 특징으로 하는 스크램블 장치.
  8. 제6항에 있어서, 상기 메모리부는
    상기 스크램블 수행부에 구비되는 하나 이상의 서브 스크램블러와 일대일 연결관계를 가지는 하나 이상의 메모리를 구비하는 것을 특징으로 하는 스크램블 장치.
  9. 제8항에 있어서, 상기 메모리는
    ROM 또는 ROM 기능을 제공하는 조합논리회로로 구현되는 것을 특징으로 하는 스크램블 장치.
  10. 스크램블 초기상태 코드를 메모리부에서 독출하는 단계;
    상기 스크램블 초기상태 코드로부터 스크램블 코드를 생성하는 단계; 및
    입력 신호를 상기 스크램블 코드를 통해 스크램블링하는 단계를 포함하는 스크램블 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 독출하는 단계 이전에, 상기 스크램블 초기상태 코드를 생성하여 상기 메모리부에 저장하는 단계를 더 포함하는 것을 특징으로 하는 스크램블 장치의 동작 방법.
  12. 제11항에 있어서, 상기 메모리부에 저장하는 단계는
    스크램블 초기화 코드에 포함되는 m개의 변수 비트를 초기화하는 단계;
    상기 초기화된 m개의 변수 비트를 포함하는 스크램블 초기화 코드를 스크램블 수행부에 제공하고, 상기 스크램블 수행부를 반복 동작시키는 단계;
    상기 반복 동작이 완료되면, 상기 스크램블 수행부의 상태 값을 상기 스크램블 초기상태 코드로 획득하고, 상기 m개의 변수 비트를 어드레스로 이용하여 상기 메모리부에 저장하는 단계; 및
    상기 m개의 변수 비트의 값이 '2m-1'보다 작으면 상기 m개의 변수 비트의 값 을 증가시킨 후 다시 상기 스크램블 수행부를 반복 동작시키는 단계로 재진입하고, 그렇지 않으면 동작 종료하는 단계를 포함하는 것을 특징으로 하는 스크램블 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 스크램블 초기화 코드는 n개의 상수 비트와 m개의 변수 비트로 구성되고,
    상기 스크램블 초기상태 코드는 k개(k=n+m)의상수 비트로 구성되는 것을 특징으로 하는 스크램블 장치의 동작 방법.
  14. 제12항에 있어서, 상기 메모리부에 저장하는 단계는
    상기 스크램블 수행부가 다수개의 서브 스크램블러를 구비하고, 상기 메모리부가 다수개의 메모리를 구비하면, 상기 다수개의 서브 스크램블러와 메모리 각각에 대해 수행되는 것을 특징으로 하는 스크램블 장치의 동작 방법.
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