KR101245421B1 - 유기 반도체의 페이베이션 방법 - Google Patents
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Abstract
본 발명은 유기반도체의 소스/드레인/게이트 전극, 유기활성층을 형성한 이후에 수행되는 페시베이션 공정에서 유기물 박막으로 유기반도체를 페시베이션 한 이후 강화층으로 무기물 박막을 적용하여 페시베이션을 강화시키는 것을 특징으로 하는 페시베이션 구조 및 방법에 관한 것이다.
유기 박막 트랜지스터, OTFT, PVA, 증착, 페시베이션
Description
도1a 내지 도1d는 종래 기술에 따른 박막 트랜지스터의 구조들을 나타낸다.
도2a 내지 도2c는 본 발명에 따른 박막 트랜지스터의 페시베이션 방법을 나타낸다.
도3은 상기 보호막공정인 PVA 및 무기물 코팅을 바텀 콘택 구조에 적용한 실시예이다.
※도면의 주요 부분에 대한 설명※
201 : 투명 기판 202 : 게이트 전극
203 : 게이트 절연층 204 : 반도체층
205 : 소스/드레인 전극 206 : PVA
207 : 강화층
본 발명은 유기 박막 트랜지스터 (Organic Thin Film Transistor: OTFT)의 페시베이션 공정에 적용되는 페시베이션 구조 및 방법에 관한 것이다.
보다 구체적으로, 본 발명은 유기반도체의 소스/드레인/게이트 전극, 유기활성층을 형성한 이후에 수행되는 페시베이션 공정에서 유기물 박막으로 유기반도체를 페시베이션 한 이후 강화층으로 무기물 박막을 적용하여 페시베이션을 강화시키는 것을 특징으로 하는 페시베이션 구조 및 방법에 관한 것이다.
본 발명의 페시베이션 방법에서는 1차로 PVA(poly vinyl alcohol), 폴리 아크릴레이트, 테프론, 페릴린 등의 유기물로 1차 페시베이션을 하고, 그 위에 강화층으로 무기물인 실리콘 옥사이드 (SiOx), 실리콘 나이트라이드 (SiNx), 실리콘 옥시나이트라이드(SiOxNy), MgF2, In2O3, SUS 필름, Al2O3, GeO, TiN, ZnO 등을 사용한다.
도1a 내지 도1d는 종래 기술에 따른 유기 박막 트랜지스터의 구조들을 나타낸다. 박막트랜지스터 (Thin Film Transistor, TFT) 소자 구조는 기판에 대한 소스, 드레인, 게이트 절연막의 상대적인 배치에 따라 구분할 수 있다.
도1a는 반도체층(104)을 가운데에 두고, 소스/드레인 전극(102,103)과 게이트 전극(106)이 아래 위로 구분되어 있는 스태거드 (staggered, Top gate) 타입 박막트랜지스터이다.
도1b는 게이트 전극(106)이 아래에 있고, 소스/드레인 전극(102,103)이 위에 배치된 인버티드 스태거드 (Inverted Staggered, Top contact) 타입 박막트랜지스 터이다.
도1c는 게이트 전극(106)과 소스/드레인 전극(102,103)이 반도체층(104)의 같은쪽에 배치된 코플레이너 (Coplanar, Top gate) 타입 박막트랜지스터를 나타낸다.
도1d는 게이트 전극(106)과 소스/드레인 전극(102,103) 모두가 반도체층(104)의 아래쪽에 배치된 인버티드 코플레이너(Inverted coplanar, Bottom contact) 타입 박막트랜지스터를 나타낸다.
반도체층 재료로 무기물을 사용하는 종래의 무기 박막 트랜지스터의 경우, 공정의 용이성, 안정성, 계면특성의 우수성 때문에 인버티드 스태거드 (top contact)구조를 많이 사용했지만, 반도체층 재료로 유기물을 사용하는 유기 박막트랜지스터의 경우는 각 구조의 장단점을 이유로 어떤 구조가 가장 적합한지는 결정하기 쉽지 않다. 다만, 유기물 활성층 (반도체층)이 공정의 초기에 들어가는 코플레이너 구조는 OTFT 제작에 부적합한 것으로 인정되고 있다. 이는 반도체층으로 사용되는 펜타센 등의 유기박막이 고온 공정이 불가능하고 수분과 에천트에 취약하기 때문이다.
탑 콘택 구조는 OTFT 단위 소자 제작시 가장 많이 도입되는 구조로서 비교적 좋은 트랜지스터 특성을 보여 주는 구조이다. 하지만 유기 활성층 증착 후, 소스/드레인 전극이 증착될 때, 상기 유기 활성층의 열화 (degradation) 가 우려된다. 소스/드레인 전극은 주로 진공증착법(evaporation)을 이용하여 상기 유기 활성층 위에 증착되는데, 이 때 발생하는 열이나 복사선, 또는 증착되는 전극물질이 유기 활성층 안쪽으로 내부확산되는 현상으로 유기 활성층의 화학적 또는 구조적 열화가 일어날 수가 있고, 이는 유기 활성층과 전극간의 접촉저항 (contact or parasitic resistance)을 증가시킬 수 있다. 또한, 쉐도우 마스크의 해상도 제한으로 소자의 크기가 비교적 커지게 된다.
바텀 콘택 구조는 탑 콘택 구조에 비해 소자성능이 좋지 않은 데, 이는 평탄한 절연층 위에서 유기 활성층이 형성되는 탑 콘택 구조와는 달리 바텀 콘택 구조에서는 소스/드레인 전극이 먼저 형성된 후 유기 활성층이 형성되는 데 주로 기인하고 있다. 즉, 소스/드레인 전극, 절연층, 유기 활성층으로 이루어지는 계면 (triple interface)에서부터 는 유기 활성층의 그레인 사이즈(grain size)가 작게 증착되는 경향이 있어 그레인 경계로 인한 디펙 (defect) 수가 많아 지고, 이는 전류의 흐름을 방해하게 된다. 하지만 바텀 콘택 구조는 포토리소그래피로 소스/드레인 전극 패터닝이 가능하기 때문에 미세 소자 제작이 용이하여 실질적인 응용 가능성이 크다.
스태거드 타입의 탑 게이트 구조는, 기존의 미세 페터닝 방법인 포토리소그래피를 이용하여 소스/드레인 전극의 미세 패턴을 구현할 수 있고, 유기 활성층이 게이트 절연막 아래에 놓이기 때문에 상기 탑/바텀 콘택 구조 대비 수분이나 공기에 대한 내성이 강한 구조이다. 한편 스태거드 구조로 OTFT를 제작하기 위해서는 유기 활성층이 상부의 게이트 절연막 공정에 영향을 받지 않는 것이 적합하다.
상기 나열된 각 구조별 장단점에 불구하고 공통적으로 유기 박막 트랜지스터에서 고려해야 할 사항은 유기 활성층에 대한 외부 산소 또는 수분의 유입을 차단 하는 것이다. 이는 소자의 특성 및 수명에 큰 영향을 미친다.
종래에는 페시베이션을 하기 위한 방법으로서, 도1a 내지 도1d에 도시된 박막 트랜지스터, 파릴린(parylene)을 상온 CVD한 것과 PVA (Polyvinyl alcohol) 층 위에 테프론, 아크릴 폴리머를 페시베이션 재료로 사용한 방법이 대표적이다.
PVA의 경우, 물에 녹을 수 있으며, 펜타센과 같은 유기 박막 트랜지스터의 유기 활성층 물질과 화학 반응을 하지 않으므로, 화학 방어층으로 사용할 수 있다. 즉, PVA를 화학 방어층으로 사용한 경우, PVA 공정 이후 OTFT의 mobility 나 On/off current ratio 가 크게 변하지 않는다. 그러나 PVA 공정 이후에 passivation을 강화하기 위한 아크릴레이트 (acrylate) 와 같은 상기 고분자 물질을 올리고 나면, OTFT의 성능이 상당히 저하되는 단점이 있다.
유기 박막 트랜지스터에서 유기 반도체층를 페시베이션 공정 후에도 성능 저하 없이 효율적으로 보호할 수 있는 방안이 요구된다.
본 발명은 페시베이션 공정 후에도 유기 반도체의 성능 저하가 없는 유기 박막 트랜지스터 구조 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 유기 박막 트랜지스터는, 유기 반도체층이 형성되어 있는 박막 트랜지스터 기판; 상기 기판 위에 적층된 유기물 페시베이션; 및 상기 유기물 페시베이션 위에 적층된 무기물 강화층; 을 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 유기 박막 트랜지스터 페시베이션 방법은, 유기 반도체층이 형성된 유기 박막 트랜지스터를 형성하는 단계; 상기 유기 반도체층 위에 유기물 페시베이션을 적층하는 단계; 및 상기 유기물 페시베이션 위에 무기물 강화층을 적층하는 단계를 포함하는 것을 특징으로 한다.
이하 도면을 참조하여 본 발명을 보다 상세히 설명한다.
도2a 내지 도2c는 본 발명에 따른 박막 트랜지스터의 페시베이션 방법을 나타낸다.
도2a는 아직 페시베이션 공정을 하지 않은 유기 박막 트랜지스터의 단위 소자의 단면이다.
도2a에 도시된 것은 반도체층(204)을 중심으로 게이트 전극(202)이 아래에 있고, 소스/드레인 전극(102,103)이 위에 배치된 인버티드 스태거드 (Inverted Staggered, Top contact) 타입 박막트랜지스터이다.
유기 또는 플라스틱 재질의 투명 기판(201) 위에 게이트 전극(202)이 형성되어 있고, 그 위에 게이트 절연막(203)이 도포되어 있다. 그리고, 그 위에는 유기 반도체층(204)이 형성되어 있고, 그 위에는 소스/드레인 전극(205)이 형성되어 있다. 반도체층(204)으로는 실시예에 따라 페타센을 비롯한 저분자 계열 및 폴리 티오펜 등 고분자 계열의 유기 반도체 재료를 사용할 수 있다.
이와 같이, 박막 트랜지스터의 기본적인 구성요소들이 완성된 상태에서, 이어서 페시베이션 공정이 진행된다.
도2b와 같이, 유기반도체, 즉 반도체층(204)을 덮도록 유기물 페시베이션을 적층한다. 본 실시예에서는 유기물 페시베이션으로 PVA(poly vinyl alcohol)(206)을 사용하는 경우를 예로 들어 설명한다. PVA 외에도 폴리 아크릴레이트, 테프론, 페릴린 등의 유기물을 사용할 수 있다.
PVA(206)의 적층방법으로는 상기 유기 반도체 소자 상에 PVA 용액을 스핀 코팅하는 방법을 사용할 수 있다. PVA(206)의 두께는 실시예에 따라 수백 nm ~ 수 um 정도가 될 수 있다. 상기 PVA 용액에는 암모늄 다이크로메이트 (ammonium dichromate)와 같은 감광제(photosensitizer) 가 포함되어 있다.
그리고 나서, 상기 코팅된 PVA(206) 필름을 소프트 베이크 한다. 일반적으로 소프트 베이크는 용제를 증발시키고 포토 레지스트를 건조시키고, 접착력 (adhesion)를 향상시키며, 열처리 효과를 통해 응력을 완화하는 작용을 한다. 상기 PVA의 경우 100 ℃ 이하에서 수 분~ 수십 분 실시한다.
상기 소프트 베이크 후 브로드밴드 얼라이너(broadband aligner)에서 노광 을 한다. 노광은 10 ~ 20 mW/cm2 에너지로 수 초 ~ 수 십 초 실시하는 것이 바람직하다. 노광 후 물 또는 0.4% TMAH 등의 현상액에 수십 초 동안 담그면 현상이 되어 노광되지 않은 PVA 부분은 제거된다.
현상 후 물로 세척을 한다. 세척 및 건조 후에는 하드 베이크를 통해 상기 PVA 코팅의 접착력을 강화시킨다.
실시예에 따라서, PVA 스핀 코팅 후에, 도2b에 도시된 바와 같이 유기 박막 트랜지스터 전체를 노광하여 PVA(206)가 박막 트랜지스터 전체를 덮도록 패터닝 할 수도 있고, 또는 박막 트랜지스터의 반도체층(204)이 드러난 부분만 노광하여 PVA(206)가 반도체층(204)만 덮도록 패터닝 할 수도 있다.
PVA를 적층한 후에는, 도2c와 같이 상기 PVA 코팅 위에 무기물 강화층(207)을 코팅한다.
상기 강화층(207)의 재료는 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx), 실리콘 옥시나이트라이드(SiOxNy), MgF2, In2O3, SUS 필름, Al2O3, GeO, TiN, ZnO 등의 무기물 중 어느 하나가 될 수 있다. 이 중, SiO2는 금속 박막 다음으로 수분이나 산소 유입을 잘 억제하는 물질로서, 특히 산소 유입 억제 문제가 주요한 실시에서는 SiO2를 사용하는 것이 바람직하다.
상기 무기물 강화층(207)은 강화층(207)로 사용되는 무기물 재료에 따라 스퍼터링, 보트에 증착할 재료를 올려놓고 열을 가하여 증발하는 재료를 타겟에 증착시키는 열 증착(thermal deposition), 또는 전자빔을 재료를 가열하여 타겟에 증착시키는 이-빔 증착(e-beam deposition) 또는 CVD (chemical vapor deposition) 증착 방법 등으로 증착할 수 있다. 역시 두께는 실시예에 따라 수백 nm ~ 수 um 정도로 할 수 있다.
상기 강화층(207)은 유기물 페시베이션, 즉 PVA(206)를 모두 덮도록 증착되어야 한다.
본 발명에서는 상기 PVA 공정 이후 페시베이션 강화 단계에서 기존의 유기물 을 사용하는 것이 아니라 SiOx, SiNx, SiOxNy 등의 무기물을 사용하게 된다. SiO2를 무기물 강화층(207)으로 사용하는 경우 무기물 강화층(207)이 결함(defect) 없이 잘 성장한 경우, 10 nm SiO2에 대해 10-24cc/m2/day정도의 낮은 산소 투과율을 보인다.
도3은 본 발명에 따른 유기 페시베이션 및 무기물 강화층을 바텀 콘택 구조 유기 박막 트랜지스터 구조에 적용한 실시예를 나타낸다.
이 실시예에서도 마찬가지로 유기 페시베이션으로 PVA(206)를 사용하고, PVA(206) 및 강화층(207)의 형성에 동일한 제조방법이 적용될 수 있다.
또한, PVA(206)을 스핀 코팅한 후에, 도3에 도시된 바와 같이, 유기 박막 트랜지스터 전체를 노광하여 PVA(206)가 박막 트랜지스터 전체를 덮도록 패터닝 할 수도 있고, 유기 박막 트랜지스터의 반도체층(204)이 드러난 부분만 노광하여 PVA(206)가 반도체층(204)만 덮도록 패터닝 할 수도 있다.
그리고 나서, 무기물 강화층(207)을 도2a 내지 도2c에 도시된 바와 같은 방식과 재료를 사용하여 적층한다.
본 발명에 따른 페시베이션 구조 및 그 제조 방법에 따르면, 페시베이션 공정 후에도 유기 반도체의 성능 저하를 줄일 수 있는 유기 박막 트랜지스터를 제조할 수 있다.
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- 유기 반도체층이 형성된 유기 박막 트랜지스터를 형성하는 단계;상기 유기 반도체층 위에 유기물 페시베이션을 적층하는 단계; 및상기 유기물 페시베이션 위에 무기물 강화층을 적층하는 단계;를 포함하고,상기 유기물 페시베이션은 PVA이고,상기 유기물 페시베이션을 적층하는 단계는,상기 유기 반도체 위에 PVA를 스핀 코팅하는 단계;상기 PVA를 1차 경화하는 단계;상기 PVA를 노광 및 현상하여 패터닝하는 단계; 및상기 PVA를 2차 경화하는 단계를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 페시베이션 방법.
- 제4항에 있어서,상기 1차 경화는 100℃ 이하에서 소프트 베이크를 진행하고,상기 2차 경화는 하드 베이크를 진행하는 것을 특징으로 하는 유기 박막 트랜지스터 페시베이션 방법.
- 제4항에 있어서,상기 무기물 강화층을 적층하는 단계는,상기 무기물 강화층을 스퍼터링하는 단계;를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 페시베이션 방법.
- 제4항에 있어서,상기 무기물 강화층을 적층하는 단계는,상기 무기물 강화층을 열 증착하는 단계;를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 페시베이션 방법.
- 제4항에 있어서,상기 무기물 강화층을 적층하는 단계는,상기 무기물 강화층을 이빔(e-beam) 증착하는 단계;를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 페시베이션 방법.
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