KR101233430B1 - 커패시턴스 감소를 위한 자기 정렬된 갭이 있는 디바이스 - Google Patents

커패시턴스 감소를 위한 자기 정렬된 갭이 있는 디바이스 Download PDF

Info

Publication number
KR101233430B1
KR101233430B1 KR1020087015991A KR20087015991A KR101233430B1 KR 101233430 B1 KR101233430 B1 KR 101233430B1 KR 1020087015991 A KR1020087015991 A KR 1020087015991A KR 20087015991 A KR20087015991 A KR 20087015991A KR 101233430 B1 KR101233430 B1 KR 101233430B1
Authority
KR
South Korea
Prior art keywords
filler material
gas
gap
reduced
dielectric layer
Prior art date
Application number
KR1020087015991A
Other languages
English (en)
Other versions
KR20080072096A (ko
Inventor
에스 엠 레자 사드자디
지-쑹 후앙
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20080072096A publication Critical patent/KR20080072096A/ko
Application granted granted Critical
Publication of KR101233430B1 publication Critical patent/KR101233430B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32623—Mechanical discharge control means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32623—Mechanical discharge control means
    • H01J37/32633—Baffles
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32623—Mechanical discharge control means
    • H01J37/32642—Focus rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Analytical Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

반도체 디바이스 배선들 사이의 커패시턴스를 감소시키는 방법이 제공된다. 유전체층 (208) 위에 희생층 (212) 이 형성된다. 복수의 피처 (216) 가 희생층 및 유전체층에 에칭된다. 피처는 충전제 재료 (218) 로 채워진다. 충전제 재료의 부분이 유전체층의 표면 위로 노출되도록, 희생층이 제거되며, 충전제 재료들의 노출된 부분들 사이에 공간들이 존재하며, 공간들 (217) 은 희생층에 의해 이전에 점유된 영역에 있다. 충전제 재료의 부분들 사이의 공간의 폭은 축소 측벽 증착물 (215) 로 축소된다. 축소 측벽 증착물을 통해 유전체층에 갭 (224) 이 에칭된다. 충전제 재료 및 축소 측벽 증착물이 제거된다.
커패시턴스, 반도체 디바이스, 접촉 구조, 유전체층, 마스크, 측벽 증착물

Description

커패시턴스 감소를 위한 자기 정렬된 갭이 있는 디바이스{DEVICE WITH SELF ALIGNED GAPS FOR CAPACITANCE REDUCTION}
본 발명의 배경기술
본 발명은 반도체 디바이스의 형성에 관한 것이다. 더 상세하게는, 본 발명은 용량을 감소시키기 위한 갭이 있는 반도체 디바이스의 형성에 관한 것이다.
반도체 기반 디바이스 (예를 들어, 집적 회로 또는 플랫 패널 디스플레이) 제조에 있어서, 듀얼 다마신 (dual damascene) 구조는 이전 발생 기술에서 사용된 알루미늄 기반 재료에서의 신호 전파와 관련된 RC 지연을 감소시키기 위해 구리 도체 재료와 결합하여 이용될 수도 있다. 듀얼 다마신에서, 도체 재료를 에칭하는 대신에, 비아, 및 트렌치는 유전체 재료로 에칭되고 구리로 충진될 수도 있다. 과량의 구리는 신호 송신용 비아에 의해 접속된 구리 라인을 남기는 화학적 기계적 연마 (CMP) 에 의해 제거될 수도 있다. RC 지연을 좀더 감소시키기 위해, 다공성 및 비다공성 저유전상수 (low-k) 재료가 사용될 수도 있다. 명세서 및 청구항에서 low-k는 k<3.0으로 정의된다.
미국 특허 제 6,297,125호는 커패시턴스를 감소시키기 위한 공기 갭의 이용을 개시한다.
개요
본 발명의 목적에 따라 전술한 바를 달성하기 위해, 반도체 디바이스 배선들 사이의 커패시턴스를 감소시키는 방법이 제공된다. 유전체층 위에 희생층이 형성된다. 희생층 및 유전체층에 복수의 피처가 에칭된다. 피처는 충전제 (filler) 재료로 채워진다. 충전제 재료의 부분들이 유전체층의 표면 상에 노출되도록, 희생층이 제거되며, 충전제 재료의 노출된 부분들 사이에 공간들이 존재하고, 공간들은 희생층에 의해 이전에 점유된 영역에 있다. 충전제 재료의 부분들 사이의 공간들의 폭은 축소 측벽 증착물로 축소된다. 축소 측벽 증착물을 통해 유전체층에 갭이 에칭된다. 충전제 재료 및 축소 측벽 증착물이 제거된다.
발명의 다른 실시예에서, 반도체 디바이스 배선들 사이의 커패시턴스를 감소시키는 방법이 제공된다. 유전체층 위에 희생층이 형성된다. 희생층 및 유전체층에 복수의 피처가 에칭된다. 피처는 충전제 재료로 채워진다. 충전제 재료의 부분들이 유전체층의 표면 상에 노출되도록, 희생층이 제거되고, 충전제 재료의 노출된 부분들 사이에 공간들이 존재하고, 공간들은 희생층에 의해 이전에 점유된 영역에 있다. 충전제 재료의 부분들 사이의 공간들의 폭은 축소 측벽 증착물에 의해 축소된다. 축소 측벽 증착물을 통해 유전체층에 갭이 에칭된다. 충전제 재료 및 축소 측벽 증착물이 제거된다. 갭으로부터 포켓을 형성하기 위해 갭이 클로징된다. 갭을 클로징하는 것은 복수의 사이클을 포함하며, 각 사이클은 브레드 로프 증착 단계 및 브레드 로프 프로파일 정형화 단계를 포함한다. 피처는 전도성 재료로 채워진다.
발명의 다른 실시예에서, 상부에 희생층이 위치한 유전체층에 대한 반도체 디바이스들 사이의 커패시턴스를 감소시키는 장치가 제공된다. 플라즈마 프로 세싱 챔버 인클로저를 형성하는 챔버 벽, 플라즈마 프로세싱 챔버 인클로저 내에서 기판을 지지하는 기판 지지체, 플라즈마 프로세싱 챔버 인클로저의 압력을 조절하는 압력 조절기, 플라즈마를 지속하기 위해 플라즈마 프로세싱 챔버 인클로저에 전력을 제공하는 적어도 하나의 전극, 플라즈마 프로세싱 챔버 인클로저로 가스를 제공하는 가스 유입구, 플라즈마 프로세싱 챔버 인클로저로부터 가스를 배출하는 가스 배출구를 포함하는 플라즈마 프로세싱 챔버가 제공된다. 가스 소스는 가스 유입구와 유체 연결된다. 가스 소스는 희생층 에천트 소스, 유전체층 에천트 소스, 축소 증착 가스 소스, 및 축소 프로파일 정형화 가스 소스를 포함한다. 제어기는 가스 소스 및 적어도 하나의 전극에 제어가능하게 연결된다. 제어기는 적어도 하나의 프로세서 및 컴퓨터 판독가능 매체를 포함한다. 컴퓨터 판독가능 매체는 희생층 및 유전체층에 피처를 에칭하기 위한 컴퓨터 판독가능 코드 (여기서 피처는 충전제 재료로 후속적으로 채워진다), 충전제 재료의 부분들이 유전체층의 표면 위로 노출되도록, 희생층을 제거하기 위한 컴퓨터 판독가능 코드 (여기서 충전제 재료의 노출된 부분들 사이에 공간들이 존재한다), 충전제 재료의 부분들 사이의 공간들의 폭을 적어도 하나의 사이클을 포함하는 축소로 축소하는 컴퓨터 판독가능 매체 (여기서 각 사이클은 축소 증착 가스 소스로부터 축소 증착 가스를 제공하기 위한 컴퓨터 판독가능 코드, 축소 증착 가스로부터 플라즈마를 발생시키기 위한 컴퓨터 판독가능 코드, 축소 증착 가스 소스로부터의 축소 증착 가스를 정지시키기 위한 컴퓨터 판독가능 코드, 축소 프로파일 정형화 가스 소스로부터 축소 프로파일 정형화 가스를 제공하기 위한 컴퓨터 판독가능 코드, 축소 프로 파일 정형화 가스로부터 플라즈마를 발생시키기 위한 컴퓨터 판독가능 코드, 및 축소 프로파일 정형화 가스 소스로부터의 축소 프로파일 정형화 가스를 정지시키기 위한 컴퓨터 판독가능 코드를 포함한다), 측벽 증착물을 통해 접촉 구조들 사이의 에칭층에 갭을 에칭하기 위한 컴퓨터 판독가능 코드, 및 갭에 포켓을 형성하기 위해 갭을 클로징하기 위한 컴퓨터 판독가능 코드를 포함한다.
이하, 다음의 도면과 관련하여 본 발명의 상세한 설명에서 본 발명의 이들 및 다른 특징을 더욱 상세히 설명한다.
도면의 간단한 설명
본 발명은 제한을 위해서가 아니라 예시를 위해 설명되었으며, 첨부 도면의 도에서 동일한 참조부호는 유사한 요소를 지칭한다.
도 1은 본 발명의 실시형태에서 이용될 수도 있는 프로세스의 하이 레벨의 플로우 차트이다.
도 2a 내지 도 2k는 본 발명의 실시형태에 따라 프로세싱된 적층체의 개략적인 단면도 및 상면도이다.
도 3은 축소 공간의 단계의 더 상세한 플로우이다.
도 4는 본 발명을 실시하는데 이용될 수도 있는 플라즈마 프로세싱 챔버의 개략도이다.
도 5a 및 도 5b는 본 발명의 실시형태에 이용된 제어기를 구현하는데 적절한 컴퓨터 시스템을 도시한다.
도 6은 충전제 재료 및 축소 측벽을 제거하고 갭으로부터 포켓을 형성하고 에칭된 피처에 전도성 접촉부를 형성하며, 중간층 유전체층을 형성하는데 이용되는 하나 이상의 단계의 더 상세한 플로우 차트이다.
도 7은 축소 측벽을 제거하는 동안에 브레드 로프 클로저를 형성하는 단계에 대한 다중단계 순환 프로세스의 더 상세한 도면이다.
도 8a 내지 도 8d는 넓은 공간 및 좁은 공간을 가진 적층체의 개략적인 단면도이다.
도 9a 및 도 9b는 본 발명의 다른 실시형태에서 넓은 공간 및 좁은 공간을 가진 적층체의 개략적인 단면도이다.
도 10은 넓은 갭은 채우지만 좁은 갭을 채우지 않는 다중단계 순환 프로세스이다.
도 11a 내지 도 11d는 본 발명의 다른 실시형태에서 넓은 공간 및 좁은 공간이 있는 개략적인 단면도이다.
도 12a 및 도 12b는 본 발명의 다른 실시형태에서 넓은 공간 및 좁은 공간을 가진 적층체의 개략적인 단면도이다.
바람직한 실시형태의 상세한 설명
이하, 첨부 도면에서 도시된 바와 같이, 수개의 바람직한 실시형태를 참조하여 본 발명을 상세히 설명한다. 다음의 설명에서, 다수의 상세한 설명은 본 발명의 완전한 이해를 제공하기 위해 개시된다. 그러나, 당업자에게는, 이들 상세한 설명의 일부 또는 전부가 없이도 본 발명을 실시할 수도 있다는 것이 자명하다. 다른 예에서, 불필요하게 본 발명을 모호하게 하지 않도록 공지의 프로세 스 단계 및/또는 구조를 상세히 설명하지 않았다.
이해를 용이하게 하기 위해, 도 1은 발명의 실시형태에서 이용될 수도 있는 프로세서의 하이 레벨의 플로우 차트이다. 희생층은 유전체층 위에 형성된다 (단계 104). 마스크는 희생층 위에 형성된다 (단계 108). 피처는 희생층 및 유전체층으로 에칭된다 (단계 112). 바람직하게는, 에칭된 피처는 비아 및 트렌치를 포함하는 듀얼 다마신 피처이다. 바람직하게는, 하나의 마스크는 비아를 형성하는데 이용되고 다른 하나의 마스크는 트렌치를 형성하는데 이용된다. 충전제 재료로 피쳐를 채운다 (단계 116). 희생층이 제거된다 (단계 120). 그 결과, 충전제 재료의 일부는 유전체층의 표면 주위에서 확장하는 충전제 재료의 부분들 사이의 공간으로 유전체층의 표면 위에서 확장하며, 그 공간은 희생층에 의해 이전에 점유된 영역에 있다. 축소된 측벽을 형성하는 충전제 재료의 측면에의 측벽 증착물을 형성함으로써 충전제 재료 사이의 공간이 축소된다 (단계 124). 축소 공간을 통해 갭이 유전체층에 에칭된다 (단계 128). 갭은 에칭된 피처들 사이에 이격된다. 하나 이상의 단계는 이후 충전제 재료 및 축소 측벽을 제거하고 갭으로부터 포켓을 형성하고, 에칭된 피처의 도전성 접촉부를 형성하고, 중간층 유전체층을 형성하는데 이용된다 (단계 132).
실시예
발명의 실시형태의 예에서, 유전체층 위에 희생층이 형성된다 (단계 104). 도 2a는 기판 (204) 위에 있는 유전체층 (208) 위에 형성된 희생층 (212) 의 단면도이다. 이 실시예에서, 기판 (204) 은 실리콘 웨이퍼이다. 유전체층 (208) 은 OSG (organosilicate glass) 와 같은 저유전상수 (low-k) 유전체이다. 희생층은 실리콘 카바이드이다. 다른 실시형태에서, 희생층은 SiC, SiN, SiOC, H 도핑된 SiOC, TiN, TaN, Ti, Ta, Si, 및 SiO2 중 적어도 하나이다. 더 일반적으로, 희생층은, 충전제 재료 및 유전체 재료에 따라 선택적으로 에칭될 수도 있고 후술할 접촉 구조를 형성하는데 이용된 마스크 재료를 스트립하는 경우에 제거되지 않는 임의의 재료로 된다.
도 2b에 도시된 바와 같이, 마스크 (214) 는 희생층 위에 형성된다 (단계 108). 도 2c에 도시된 바와 같이, 희생층 (212) 및 유전체층 (208) 에 피처 (216) 가 에칭된다. 이 실시예에서, 피처 (216) 는 도시된 바와 같이 비아 및 자기 정렬된 트렌치를 갖는 듀얼 다마신 피처이다. 듀얼 다마신 피처를 형성하는 하나의 실시예에서, 도 2b에 도시된 마스크 (214) 는 비아 마스크이다. 비아를 에칭한 후에, 마스크 (214) 는 제거되고 트렌치를 에칭하기 위해 트렌치 마스크가 제공된다.
도 2d에 도시된 바와 같이, 에칭된 피처는 충전제 재료 (218) 로 채워진다 (단계 116). 충전제 재료는 포토레지스트 또는 임의의 다른 폴리머 또는 충전제 재료일 수도 있다. 바람직한 실시형태에서, 충전제 재료는 하이드로카본, 플루오르화 하이드로카본과 같은 도핑된 하이드로카본, 비정질 카본, 다이아몬드형 카본 중 적어도 하나로부터 선택된다. 더 일반적으로는, 충전제 재료는 형태 HxCy, HxCyFz, HxCySiz 또는 다양한 불순물이 있는 C, H, F, Si의 임의의 조합으로 된 임의의 재료이다.
도 2e에 도시된 바와 같이, 이후, 희생층이 제거된다 (단계 120). 희생층 제거의 결과로서, 충전제 재료 (218) 의 부분들이 유전체층 (208) 의 표면 위로 연장하고, 유전체층 (208) 의 표면 위로 연장하는 충전제 재료 (218) 의 부분들 사이로 공간 (217) 이 형성되고, 공간 (217) 은 희생층에 의해 이전에 점유된 영역에 있다. 공간 (217) 은 도 2e에 도시된 바와 같이 폭 "w1"을 가진다. 충전제 재료 (218) 또는 유전체층 (208) 을 제거하지 않고 희생층을 제거하기 위해, 희생층은 충전제 재료 (218) 또는 유전체층 (208) 을 제거하지 않고 제거될 수도 있는 재료이어야 한다. 예를 들어, 유전체층이 OSG인 한, 희생층은 실리콘 카바이드일 수 있다.
도 2f에 도시된 바와 같이, 노출된 충전제 재료 (218) 의 측벽에 축소 측벽 (215) 을 형성하여 감소된 폭 "w2"를 갖는 감소된 공간 (220) 을 형성함으로써, 충전제 재료 (218) 사이의 공간이 축소된다 (단계 112). 프로세싱 챔버에 기판을 위치시킴으로써 축소 측벽 (215) 을 형성하여 감소된 공간을 형성하는 것이 수행될 수도 있다.
도 4는 축소 측벽을 형성하는데 이용될 수도 있는 프로세싱 챔버 (400) 의 개략도이다. 플라즈마 프로세싱 챔버 (400) 는 한정 링 (402), 상부 전극 (404), 하부 전극 (408), 가스 소스 (410), 및 배출 펌프 (420) 를 포함한다. 가스 소스 (410) 는 축소 증착 가스 소스 (412) 및 축소 프로파일 가스 소스 (416) 를 포함한다. 가스 소스는 에칭, 스트립핑, 및 갭 클로징이 동일한 챔버에서 인시추 (in-situ) 로 행해지게 하는 에칭 가스 소스 (418) 및 갭 클로저 가스 소스 (422) 와 같은 추가적인 가스 소스를 포함할 수도 있다. 플라즈마 프로세싱 챔버 (400) 내에서, 하부 전극 (408) 위에 기판 (204) 이 위치한다. 하부 전극 (408) 은 기판 (204) 을 홀딩하기 위한 적절한 기판 척킹 메커니즘 (예를 들어, 정전, 기계적 클램핑 등) 을 통합시킨다. 반응기 상부 (428) 는 하부 전극 (408) 의 바로 반대에 배치된 상부 전극 (404) 을 통합시킨다. 상부 전극 (404), 하부 전극 (408), 및 한정 링 (402) 은 한정 플라즈마 체적을 정의한다. 가스 소스 (410) 에 의해 한정 플라즈마 체적으로 가스를 공급하고, 배출 펌프 (420) 에 의한 배출 포트 및 한정 링 (402) 을 통해 한정 플라즈마 체적으로부터 가스를 배출한다. 제 1 RF 소스 (444) 는 상부 전극 (404) 에 전기적으로 접속된다. 제 2 RF 소스 (448) 는 하부 전극 (408) 에 전기적으로 접속된다. 챔버 벽 (452) 은 한정 링 (402), 상부 전극 (404), 및 하부 전극 (408) 을 둘러싼다. 제 1 RF 소스 (444) 및 제 2 RF 소스 (448) 모두는 27 MHz 전력 소스 및 2 MHz 전력 소스를 포함할 수도 있다. 전극에 RF 전력을 접속하는 상이한 조합이 가능하다. 발명의 바람직한 실시형태에 이용될 수도 있는, 캘리포니아, 프리몬트의 램 리서치 코포레이션 (Lam Research CorporationTM) 에 의해 제조된 램 리서치 코포레이션의 DFC (Dual Frequency Capacitive) 시스템의 경우에, 27 MHz 및 2 MHz 전력 소스 모두는 하부 전극에 접속된 제 2 RF 전력 소스 (448) 를 구성하고, 상부 전극은 접지된다. 다른 실시형태에서, RF 전력 소스는 300 MHz까지의 주파수를 가질 수도 있다. 제어기 (435) 는 RF 소스 (444, 448), 배출 펌프 (420), 및 가스 소스 (410) 에 제어가능하게 접속된다. DFC 시스템은 실리콘 산화물 또는 OSG (organo silicate glass) 와 같은 에칭될 층 (208) 이 유전체층인 경우에 이용될 수도 있다.
도 5a 및 도 5b는 본 발명의 실시형태에 이용된 제어기 (435) 를 구현하기에 적절한 컴퓨터 시스템 (1300) 을 도시한다. 도 5a는 컴퓨터 시스템의 하나의 가능한 물리 형태를 도시한다. 물론, 컴퓨터 시스템은 집적 회로, 인쇄 회로 기판, 및 소형 휴대용 디바이스부터 대형 슈퍼 컴퓨터까지 범위의 많은 물리 형태를 가질 수도 있다. 컴퓨터 시스템 (1300) 은 모니터 (1302), 디스플레이 (1304), 하우징 (1306), 디스크 드라이브 (1308), 키보드 (1310), 및 마우스 (1312) 를 포함한다. 디스크 (1314) 는 컴퓨터 시스템 (1300) 으로 데이터를 전송하고 이로부터 데이터를 전송하는데 이용되는 컴퓨터-판독가능 매체이다.
도 5b는 컴퓨터 시스템 (1300) 에 대한 블록 다이어그램의 예이다. 매우 다양한 서브시스템이 시스템 버스 (1320) 에 부착된다. 프로세서(들) (1322; 중앙 처리 유닛, 즉 CPU로도 지칭됨) 은 메모리 (1324) 를 포함하는 저장 디바이스에 커플링된다. 메모리 (1324) 는 RAM (random access memory) 및 ROM (read-only memory) 을 포함한다. 당업계에 알려진 바와 같이, ROM은 CPU에 한 방향으로 데이터 및 명령을 전송하도록 행동하고, RAM은 양방향으로 데이터 및 명령을 전송하는데 통상적으로 이용된다. 이들 유형의 메모리 모두는 후술할 컴퓨터-판독가능 매체 중 임의의 적절한 것을 포함할 수도 있다. 고정 디스크 (1326) 는 또한 CPU (1322) 에 양방향으로 커플링되고; 추가적인 데이터 저장 능력을 제공하고 또한 후술할 컴퓨터-판독가능 매체 중 임의의 것을 포함할 수도 있다. 고정 디스크 (1326) 는 프로그램, 데이터 등을 저장하는데 이용될 수도 있고, 통상적으로 1차 저장장치보다 더 느린 2차 저장 매체 (하드 디스크 등) 이다. 고정 디스크 (1326) 내에 보유된 정보가 적절한 경우에 메모리 (1324) 에서 가상 메모리로서 표준 방식으로 통합될 수도 있다. 착탈식 디스크 (1314) 는 후술할 컴퓨터-판독가능 매체 중 임의의 형태를 취할 수도 있다.
CPU (1322) 는 또한 디스플레이 (1304), 키보드 (1310), 마우스 (1312), 및 스피커 (1330) 와 같은 다양한 입력/출력 디바이스에 커플링된다. 일반적으로, 입력/출력 디바이스는 비디오 디스플레이, 트랙볼, 마우스, 키보드, 마이크로폰, 터치형 디스플레이, 트랜스듀서 카드 리더 (transducer card reader), 자기 또는 종이 테이프 리더, 태블릿, 스타일러스, 보이스 또는 핸드라이팅 리코그나이저 (voice or handwriting recognizer), 바이오메트릭 리더, 또는 다른 컴퓨터 중 임의의 것일 수도 있다. CPU (1322) 는 네트워크 인터페이스 (1340) 를 이용하여 다른 컴퓨터 또는 원격통신 네트워크에 옵션으로 커플링될 수도 있다. 이러한 네트워크 인터페이스로, CPU는 네트워크로부터 정보를 수신할 수도 있거나 또는 상술한 방법 단계를 수행하는 중에 네트워크에 정보를 출력할 수도 있다고 생각된다. 또한, 본 발명의 방법 실시형태는 CPU (1322) 상에서 단독으로 실행될 수도 있고, 또는 프로세싱의 일부를 공유하는 원격 CPU와 함께 인터넷과 같은 네트워크를 통해 실행될 수도 있다.
또한, 본 발명의 실시형태는 또한 다양한 컴퓨터-구현 동작을 수행하기 위해 컴퓨터 코드를 갖는 컴퓨터-판독가능 매체와 컴퓨터 저장 제품에 관한 것이다. 매체 및 컴퓨터 코드는 본 발명의 목적을 위해 특별히 설계 및 구성된 것일 수도 있고, 또는 컴퓨터 소프트웨어 분야의 당업자에 공지되고 이용가능한 종류로 되어 있을 수도 있다. 컴퓨터-판독가능 매체의 예는 하드 디스크, 플로피 디스크, 및 자기 테이크와 같은 자기 매체; CD-ROM 및 홀로그래픽 디바이스와 같은 광학 매체; 플롭티컬 디스크와 같은 자기-광학 매체; 및 ASIC (application-specific integrated circuit), PLD (programmable logic device) 및 ROM 및 RAM 디바이스와 같이, 프로그램 코드를 저장 및 실행하도록 특별히 구성된 하드웨어 디바이스를 포함하지만 이에 한정되지 않는다. 컴퓨터 코드의 예는, 컴파일러에 의해 생성된 것과 같은 머신 코드, 및 인터프리터를 이용한 컴퓨터에 의해 실행되는 더욱 하이 레벨 코드를 함유한 파일을 포함한다. 컴퓨터 판독가능 매체는 또한 캐리어 웨이브에 포함된 컴퓨터 데이터 신호에 의해 송신되고 프로세서에 의해 실행가능한 명령의 시퀀스를 나타내는 컴퓨터 코드일 수도 있다.
도 3은 충전제 재료 (218) 사이의 공간을 축소하는 단계 (단계 124) 의 더 상세한 플로우 차트이다. 도 3에 도시된 바와 같이, 공간을 축소하는 단계는 축소 증착 단계 (단계 304) 및 프로파일 정형화 단계 (단계 308) 를 포함하는 순환식 프로세스의 복수의 사이클을 포함한다.
바람직하게는, 축소 증착 단계 (단계 304) 는 CF4와 H2의 조합 또는 CH3F와 N2의 조합이거나 또는 수소, 질소, 또는 산소와 같은 산화 첨가제나 환원 첨가제를 구비한 CxFy 또는 CxHyFz 또는 CxHy 중 적어도 하나와, 그리고 He, Ar, Ne, Kr, Xe 등과 같은 캐리어 가스를 포함하는 증착 가스를 이용한다. 더 일반적으로, 증착 가스는 하이드로카본, 플루오로카본, 및 하이드로플루오로카본 중 적어도 하나를 포함한다. 더 바람직하게는, 증착 가스는 아르곤 또는 제논과 같은 캐리어 가스를 더 포함한다. 더 바람직하게는, 증착 가스는 O2, H2, 또는 NH3와 같은 산화 첨가제 또는 환원 첨가제 중 적어도 하나를 더 포함한다.
축소 증착 단계 (단계 304) 의 실시예는 150 sccm의 CH3F, 75 sccm의 N2, 및 100 sccm의 Ar의 흐름을 제공한다. 압력은 80 mTorr로 설정된다. 기판은 20℃의 온도로 유지된다. 제 2 RF 소스 (448) 는 27MHz의 주파수에서 400 Watt 및 2 MHz의 주파수에서 0 Watt를 제공한다. 증착 가스가 제공되는 증착 단계 중에, 증착 가스는 플라즈마로 변환된 후, 증착 가스는 정지한다.
바람직하게는, 축소 프로파일 정형화 단계는 CxFy 및 NF3 및 CxHy 및 CxHyFz 중 적어도 하나를 포함하는 프로파일 정형화 가스를 이용한다. 더 바람직하게는, 프로파일 정형화 가스는 아르곤 또는 제논과 같은 캐리어 가스를 더 포함한다. 더 바람직하게는, 프로파일 정형화 가스는 O2, H2, 또는 NH3와 같은 산화 첨가제 및 환원 첨가제 중 적어도 하나를 더 포함한다. 그 결과, 프로파일 정형화 가스는 증착 가스와 상이하다.
프로파일 정형화 단계 (단계 308) 의 실시예는 100 sccm의 CF4와 같은 하이드로카본 가스를 함유한 할로겐 (즉, 불소, 브롬, 염소) 을 제공한다. 이 실시예에서, CF4는 프로파일 정형화 중에 제공되는 유일한 가스이다. 챔버에 20 mTorr의 압력이 제공된다. 제 2 RF 소스 (448) 는 27 MHz의 주파수에서 600 Watt 및 2 MHz의 주파수에서 0 Watt를 제공한다. 프로파일 정형화 가스가 제공되는 프로파일 정형화 단계 중에, 프로파일 정형화 가스는 플라즈마로 변환된 후, 프로파일 정형화 가스는 정지한다.
바람직하게는, 2 내지 20 사이클 사이에서 프로세스가 수행된다. 더 바람직하게는, 3 내지 10 사이클 사이에서 프로세스가 수행된다. 복수의 사이클에 걸친 증착과 프로파일 정형화의 조합은 축소에 대한 수직 측벽이 형성되게 한다. 바람직하게는, 수직 측벽은 바닥에서부터 꼭대기까지 공간의 바닥에 대해 88°내지 90°사이의 각을 이루는 측벽이다.
바람직하게는, 축소 측벽은 공간의 폭이 5-80% 만큼 감소하게 한다. 더 바람직하게는, 축소 측벽은 공간의 폭이 5-50% 만큼 감소하게 한다. 순환식 사이클은 추가적인 증착 및/또는 정형화 단계를 가질 수도 있거나 또는 다른 추가적인 단계를 가질 수도 있다.
도 2g에 도시된 바와 같이, 축소 측벽 (215) 들 사이의 감소된 공간을 통해 유전체층 (208) 에 갭 (216) 이 에칭되어 갭 (224) 을 형성한다. 유전체층 (208) 을 에칭하기 위한 종래 에칭 방법이 이용된다.
이후, 충전제 재료 및 축소 측벽을 제거하고 갭으로부터 포켓을 형성하고, 에칭된 피처에 전도성 접촉부를 형성하고, 중간층 유전체층을 형성하는데 하나 이상의 단계가 이용될 수도 있다 (단계 132). 도 6은 이후 필터 재료 및 축소 측벽을 제거하고 갭으로부터 포켓을 형성하고, 에칭된 피처에 전도성 접촉부를 형성하며, 중간층 유전체층을 형성하는데 이용될 수도 있는 하나 이상의 단계 (단계 132) 의 더 상세한 플로우 차트이다.
이 실시예에서, 도 2h에 도시된 바와 같이, 클로저 (228) 가 형성되고 증착된 측벽이 제거되어 (단계 604), 포켓 (232) 을 형성한다. 이 실시예에서, 포켓은 공기로 채워져서 유전체 상수를 낮춘다. 포켓 (232) 은 가스로 채워지도록 다양한 가스로 채워지며, 가스 포켓으로 불린다. 더 일반적으로, 포켓은 가스 또는 액체와 같은 유체로 채워질 수도 있다. 각 포켓 (232) 의 체적은 포켓이 위치한 갭의 체적과 거의 동일하고, 포켓이 위치한 갭의 체적의 적어도 절반이다.
도 7은, 축소 측벽을 제거하는 동안에 브레드 로프 클로저를 형성하는 단계 (단계 604) 에 대한 다중단계 순환식 프로세스의 더 상세한 도면이다. 브레드 로프 증착 단계 (단계 704) 가 수행된다. 이 단계는 갭의 측벽 상에 증착물을 제공한다. 증착 가스가 제공되는 증착 단계 중에, 증착 가스로부터 플라즈마가 형성된 후, 증착 가스는 정지한다. 이후 브레드 로프 프로파일 정형화 단계 (단계 708) 가 제공된다. 이 단계는 증착의 프로파일을 정형화하여 브레드 로프 클로저를 형성한다. 브레드 로프 프로파일 정형화 가스가 제공되는 브레드 로프 프로파일 정형화 단계 중에, 브레드 로프 프로파일 정형화 가스로부터 플라즈마가 형성된 후, 브레드 로프 프로파일 정형화 가스는 정지된다. 또한, 이 단계는 축소 측벽을 제거하는데 이용된다. 바람직하게는, 이 사이클은 3 내지 20 회 반복된다. 다중단계 및 다중 사이클 프로세스는 유전체층의 상부 표면 아래의 갭에서 브레드 로프 클로저를 제공할 수 있다.
이 실시형태에서, 클로저 (228) 가 형성되는 경우에 증착된 측벽 (215) 이 제거된다. 축소 측벽을 제거하는 동안에 브레드 로프 클로저를 형성하는 것의 이점은 브레드 로프 클로저를 손상할 수 있는 후속하는 축소 측벽 제거를 피한다. 그러나, 다른 실시형태는 CMP 프로세스를 이용하는 등의, 브레드 로프 클로저를 손상하지 않는 프로세스를 통해 개별적으로 축소 측벽을 제거할 수도 있다.
클로저가 에칭층의 상부 표면 아래에 있도록, 갭에 브레드 로프 클로저를 형성하는 것이 바람직하다. 이것의 하나의 장점은 후속하는 CMP 프로세스가 이러한 클로저를 손상시키지 않는 것이다. 다중단계 및/또는 다중 사이클 프로세스는 갭에서 이러한 클로저를 형성하기 위한 유리한 프로세스라고 여겨진다.
도 2i에 도시된 바와 같이, 이후 충전제 재료가 제거된다 (단계 608). 종래의 에싱 (ashing) 프로세스는 충전제 재료를 제거하는데 이용될 수도 있다. 도 2j에 도시된 바와 같이, 에칭된 피처는 구리와 같은 금속성 재료 (236) 로 채워져서, 종래의 금속 필링 (filling) 프로세스를 이용하여 금속 접촉부를 형성한다. 브레드 로프 클로저는 금속성 재료가 포켓 (232) 을 채우지 않도록 방지한다.
이하의 표는 희생층 재료와 충전제 재료의 다양한 조합을 제공한다. Duo는 실리콘을 가지는 하이드로카본 재료이다. 유기 폴리머는 비정질 카본, 포토레지스트, 또는 BARC (bottom antireflective coating) 일 수도 있다. 조합은, 희생층이 플라즈마 에칭 또는 습식 스트립 (wet strip) 중 어느 것을 이용하여 충전제 재료 및 유전체층에 대해 선택적으로 제거되게 하고, 충전제 재료가 산화, 환원, 또는 습식 스트립을 이용하여 유전체층에 대해 선택적으로 제거되게 한다.
희생 재료 충전제 재료
SiN 유기 폴리머 또는 TEOS
a-Si 유기 폴리머
TEOS 유기 폴리머
Duo 유기 폴리머
SiC 유기 폴리머
a-Si Duo
TiN 유기 폴리머
TaN 유기 폴리머
도 2k에 도시된 바와 같이, 유전체층 (208), 접촉부, 및 브레드 로프 클로저 (228) 위에 중간층 유전체 (ILD; 240) 가 형성된다 (단계 616). 스핀온 또는 CVD와 같이, ILD를 형성하는 종래 방법이 이용될 수도 있다.
이 프로세스는 피처로 포켓을 배열하게 한다. 피처 축소 프로세스는 이용되는 리소그래피 프로세스의 임계 치수보다 더 작은 임계 치수를 갖는 포켓의 형성을 허용한다. 이 실시예에서, 트렌치 폭은 이용되는 리소그래픽 프로세스에 가능한 최소 임계 치수이다. 축소 프로세스는 피처 사이즈의 임계 치수를 더욱 감소시킨다. 축소가 없으면, 갭의 에칭은 접촉 구조가 갭의 에칭에 노출되도록 할 수도 있으며, 이는 접촉 구조를 손상시킨다.
또한, 이 프로세스는 유전체가 많은 상이한 유전체 재료 중 하나이도록 하 며, 미국 특허 제 6,297,125호에 개시된 프로세스는 이용될 수 있는 유전체 재료에 대해 제한되고, 접촉부를 보호하는 베리어층을 요구하며, 이는 유전체 상수를 증가시킬 수도 있다.
접촉부가 큰 거리만큼 분리된 프로세스에서, 추가적인 단계가 필요할 수도 있다. 도 8a는 기판 (804) 위에 있는 유전체층 (808) 상에 희생층 (812) 이 형성된 적층체 (800) 의 단면도이며, 유전체층 (808) 에 듀얼 다마신 피처가 에칭된다. 제 1 듀얼 다마신 피처 (816a) 와 제 2 듀얼 다마신 피처 (816b) 사이에 좁은 공간 (818) 이 있다. 제 2 듀얼 다마신 피처 (816b) 와 제 3 듀얼 다마신 피처 (816c) 사이에 넓은 공간 (820) 이 있다.
도 8b는, 듀얼 다마신 피처가 충전제 재료 (824) 로 채워지고, 희생층이 제거되고, 축소 측벽 (815) 이 형성되며, 갭이 에칭된 후의 적층체 (800) 의 단면도이다. 보통의 공간 영역에서, 좁은 갭 (826) 이 형성된다. 넓은 공간이 있는 영역에서는, 넓은 갭 (828) 이 형성된다.
도 8c는 클로저 (832) 가 형성되고 축소 측벽이 제거된 후의 적층체 (800) 의 단면도이다. 넓은 갭 (828) 이 너무 넓기 때문에, 클로저 (832) 는 넓은 갭 (820) 을 클로징하지 않는다.
도 8d는 충전제 재료가 제거되고 듀얼 다마신 피처가 전도성 재료 (836) 로 채워진 후의 적층체 (800) 의 단면도이다. 넓은 갭이 클로징되지 않았기 때문에, 전도성 재료는 넓은 갭을 채우며, 이는 바람직하지 않다.
전도성 재료로 채워진 넓은 갭의 형성을 방지하는데 다양한 추가적인 단계가 이용될 수도 있다.
도 9a는, 듀얼 다마신 피처가 충전제 재료 (924) 로 채워지고, 희생층이 제거되고, 축소 측벽 (915) 이 형성되며, 기판 (904) 위의 유전체층 (908) 에 갭이 에칭된 후의 적층체 (900) 의 단면도이다. 보통 공간의 영역에서, 좁은 갭 (926) 이 형성된다. 넓은 공간이 있는 영역에서, 넓은 갭 (928) 이 형성된다.
좁은 갭 (926) 을 채우지 않으면서 넓은 갭 (928) 을 선택적으로 채우는 순환식 증착 프로세스가 이용된다. 도 10은 좁은 갭 (926) 을 채우지 않고 넓은 갭 (928) 을 채우는데 이용되는 순환식 증착 프로세스의 플로우 차트이다. 갭 증착 단계 (1004) 는 갭에 재료를 증착한다 (단계 1004). 넓은 갭에 증착이 유지되게 하면서 좁은 갭에서 어떠한 네트 (net) 증착물도 발생하지 않도록 갭 증착 정형화 단계는 증착물을 정형화한다 (단계 1008).
바람직하게는, 갭 증착 단계 (단계 1004) 는 CF4와 H2의 조합 또는 CH3F와 N2의 조합이거나 또는 수소, 질소, 또는 산소와 같은 산화 첨가제나 환원 첨가제를 구비한 CxFy 또는 CxHyFz 중 적어도 하나와, 그리고 He, Ar, Ne, Kr, Xe 등과 같은 캐리어 가스를 포함하는 증착 가스를 이용한다. 더 일반적으로, 증착 가스는 하이드로카본, 플루오로카본, 및 하이드로플루오로카본 중 적어도 하나를 포함한다. 더 바람직하게는, 증착 가스는 아르곤 또는 제논과 같은 캐리어 가스를 더 포함한다. 더 바람직하게는, 증착 가스는 O2, H2, 또는 NH3와 같은 산화 첨가제 또는 환원 첨가제 중 적어도 하나를 더 포함한다.
바람직하게는, 갭 증착 정형화 단계 (단계 1008) 는 CxFy 및 NF3 및 CxHyFz 중 적어도 하나를 포함하는 증착 정형화 가스를 이용한다. 더 바람직하게는, 증착 정형화 가스는 아르곤 또는 제논과 같은 캐리어 가스를 더 포함한다. 더 바람직하게는, 프로파일 정형화 가스는 O2, H2, 또는 NH3와 같은 산화 첨가제 또는 환원 첨가제 중 적어도 하나를 더 포함한다.
도 9b는 순환식 증착 프로세스가 완료된 후의 적층체의 단면도이다. 넓은 갭은 증착물 (932) 로 채워지며, 좁은 갭은 채워지지 않는다. 충전제 재료 (924) 가 제거되고 듀얼 다마신 피처가 전도성 재료로 채워진다. 증착물 (932) 은 넓은 갭으로부터의 전도성 재료를 보존한다.
일 실시형태에서, 증착물 (932) 은 넓은 갭에 남겨져 최종 제품에서 유전체의 역할을 한다. 이후, 증착물은 저유전상수 (low-k) 재료로 선택된다. 다른 실시형태에서, 증착물 (932) 이 제거되고 넓은 갭이 이후의 ILD 층에 의해 클로징되어 넓은 포켓을 형성할 수도 있다.
다른 실시형태에서, 도 11a에 도시된 바와 같이, 유전체층 (1108) 에 피처가 에칭된 후 (단계 112), 넓은 공간 (1120) 을 노출하면서 좁은 공간을 커버하는 마스크 (1124) 가 피처 위에 형성된다. 바람직하게는, 도 11a에 도시된 바와 같이 넓은 공간의 희생 재료는 완전히 노출된다. 유전체층 (1108) 은 기판 (1104) 위의 유전체층 (1108) 위의 희생층 (1112) 에 의해 형성된 적층체의 부분이다. 도 11b에 도시된 바와 같이, 마스크 (1124) 의 오프닝에 의해 노출된 희 생층 (1112) 의 부분이 제거된다. 마스크가 제거되고, 피처 및 제거된 희생층의 부분을 채우는 충전제 재료 (1124) 가 제공된다. 도 11c에 도시된 바와 같이 이후 잔여 희생층이 제거된다. 도 11d에 도시된 바와 같이, 이후, 충전제 재료 사이의 공간들은 축소하고 (단계 124), 유전체층에 갭 (1126) 이 에칭된다 (단계 128). 넓은 공간 위의 충전제 재료 (1124) 는 넓은 공간에서의 유전체층 (1108) 에 갭이 에칭되지 않도록 방지한다.
다른 실시형태에서, 공간이 축소된 후에 (단계 124), 도 12a에 도시된 바와 같이, 적층체 (1200) 의 좁은 공간 위가 아닌 넓은 공간 (1228) 위에 마스크 (1236) 가 형성된다. 도 12b에 도시된 바와 같이, 충전제 재료 (1224) 에 인접한 측벽 축소 (1215) 사이의 적층체의 기판 (1204) 위의 유전체층 (1208) 에 갭이 에칭된다. 마스크 (1236) 는 넓은 공간의 에칭을 방지하며, 좁은 공간에서 갭이 에칭된다.
본 발명은 수개의 바람직한 실시형태에 관해 설명하였지만, 본 발명의 범위 내에 있는 교체, 변경, 치환, 및 다양한 대체 균등물이 있다. 또한, 본 발명의 방법 및 장치를 구현하는 많은 다른 방법이 있다는 것을 알아야 한다. 따라서, 다음의 첨부 청구항은 본 발명의 진정한 사상 및 범주 내의 이러한 모든 교체, 변경, 치환, 및 다양한 대체 균등물을 포함하는 것으로 해석되도록 의도된다.

Claims (14)

  1. 반도체 디바이스 배선들 사이의 커패시턴스를 감소시키는 방법으로서,
    유전체층 위에 희생층을 형성하는 단계;
    상기 희생층 및 상기 유전체층에 복수의 피처를 에칭하는 단계;
    상기 피처를 충전제 (filler) 재료로 채우는 단계;
    상기 충전제 재료의 부분들이 상기 유전체층의 표면 위로 노출되도록 상기 희생층을 제거하는 단계로서, 상기 충전제 재료의 상기 노출된 부분들 사이에 공간들이 존재하고, 상기 공간들은 상기 희생층에 의해 이전에 점유되었던 영역에 있으며, 상기 공간들은 폭을 갖는, 상기 희생층을 제거하는 단계;
    상기 충전제 재료의 부분들 사이의 상기 공간들의 폭을 축소 측벽 증착물로 축소시키는 단계;
    상기 축소 측벽 증착물을 통해 상기 유전체층에 갭을 에칭하는 단계; 및
    상기 축소 측벽 증착물 및 상기 충전제 재료를 제거하는 단계를 포함하는, 반도체 디바이스 배선들 사이의 커패시턴스를 감소시키는 방법.
  2. 제 1 항에 있어서,
    상기 갭으로부터 포켓을 형성하기 위해 상기 갭을 클로징하는 단계를 더 포함하는, 반도체 디바이스 배선들 사이의 커패시턴스를 감소시키는 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 피처를 전도성 재료로 채우는 단계를 더 포함하는, 반도체 디바이스 배선들 사이의 커패시턴스를 감소시키는 방법.
  4. 제 2 항에 있어서,
    상기 갭 각각은 체적을 갖고, 상기 포켓 각각은 체적을 가지며,
    상기 포켓 각각의 체적은 상기 포켓이 위치하는 상기 갭의 체적의 적어도 절반인, 반도체 디바이스 배선들 사이의 커패시턴스를 감소시키는 방법.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 공간들의 폭을 축소시키는 단계는 적어도 하나의 축소 사이클을 포함하며,
    상기 축소 사이클 각각은,
    상기 공간들을 축소시키기 위해 상기 충전제 재료의 측벽 상에 증착물을 형성하는 축소 증착 단계; 및
    상기 충전제 재료의 상기 측벽 상의 상기 증착물을 정형화하는 축소 프로파일 정형화 단계를 포함하는, 반도체 디바이스 배선들 사이의 커패시턴스를 감소시키는 방법.
  6. 제 5 항에 있어서,
    상기 축소 증착 단계는,
    증착 가스를 제공하는 단계;
    상기 증착 가스로부터 플라즈마를 형성하는 단계; 및
    상기 증착 가스의 흐름을 정지시키는 단계를 포함하는, 반도체 디바이스 배선들 사이의 커패시턴스를 감소시키는 방법.
  7. 제 6 항에 있어서,
    상기 축소 프로파일 정형화 단계는,
    상기 증착 가스와 상이한 프로파일 정형화 가스를 제공하는 단계;
    상기 프로파일 정형화 가스로부터 플라즈마를 형성하는 단계; 및
    상기 프로파일 정형화 가스의 흐름을 정지시키는 단계를 포함하는, 반도체 디바이스 배선들 사이의 커패시턴스를 감소시키는 방법.
  8. 제 7 항에 있어서,
    상기 증착 가스는 하이드로카본, 플루오로카본, 및 하이드로플루오로카본 중 적어도 하나를 포함하고,
    상기 프로파일 정형화 가스는 CxFy, NF3, CxHy 및 CxHyFz 중 적어도 하나를 포함하는, 반도체 디바이스 배선들 사이의 커패시턴스를 감소시키는 방법.
  9. 제 2 항에 있어서,
    상기 갭을 클로징하는 단계는 복수의 사이클을 포함하며,
    상기 복수의 사이클 각각은,
    브레드 로프 증착 단계 (bread loaf deposition phase); 및
    브레드 로프 프로파일 정형화 단계 (bread loaf profile shaping phase) 를 포함하는, 반도체 디바이스 배선들 사이의 커패시턴스를 감소시키는 방법.
  10. 제 9 항에 있어서,
    상기 갭을 클로징하는 단계는 또한 상기 축소 측벽 증착물을 제거하는, 반도체 디바이스 배선들 사이의 커패시턴스를 감소시키는 방법.
  11. 제 5 항에 있어서,
    상기 공간들의 폭을 축소시키는 단계는 상기 공간들의 폭을 5-80% 만큼 축소하고,
    상기 축소 프로파일 정형화 단계는 수직 측벽을 형성하기 위해 상기 축소 측벽 증착물을 정형화하는, 반도체 디바이스 배선들 사이의 커패시턴스를 감소시키는 방법.
  12. 제 9 항에 있어서,
    상기 충전제 재료를 제거하는 단계는 상기 갭을 클로징하는 단계 이후에 이루어지는, 반도체 디바이스 배선들 사이의 커패시턴스를 감소시키는 방법.
  13. 반도체 디바이스 배선들 사이의 커패시턴스를 감소시키는 방법으로서,
    유전체층 위에 희생층을 형성하는 단계;
    상기 희생층 및 상기 유전체층에 복수의 피처를 에칭하는 단계;
    상기 피처를 충전제 재료로 채우는 단계;
    상기 충전제 재료의 부분들이 상기 유전체층의 표면 위로 노출되도록 상기 희생층을 제거하는 단계로서, 상기 충전제 재료의 상기 노출된 부분들 사이에 공간들이 존재하고, 상기 공간들은 상기 희생층에 의해 이전에 점유되었던 영역에 있으며, 상기 공간들은 폭을 갖는, 상기 희생층을 제거하는 단계;
    상기 충전제 재료의 부분들 사이의 상기 공간들의 폭을 축소 측벽 증착물로 축소시키는 단계;
    상기 축소 측벽 증착물을 통해 상기 유전체층에 갭을 에칭하는 단계;
    상기 갭으로부터 포켓을 형성하기 위해 상기 갭을 클로징하는 단계로서, 상기 클로징하는 단계는 복수의 사이클을 포함하고, 상기 복수의 사이클 각각은 브레드 로프 증착 단계 (bread loaf deposition phase) 및 브레드 로프 프로파일 정형화 단계 (bread loaf profile shaping phase) 를 포함하는, 상기 갭을 클로징하는 단계; 및
    상기 피처를 전도성 재료로 채우는 단계를 포함하는, 반도체 디바이스 배선들 사이의 커패시턴스를 감소시키는 방법.
  14. 상부에 희생층이 위치하는 유전체층에 대한 반도체 디바이스들 사이의 커패시턴스를 감소시키는 장치로서,
    플라즈마 프로세싱 챔버,
    가스 소스, 및
    제어기를 포함하며,
    상기 플라즈마 프로세싱 챔버는,
    플라즈마 프로세싱 챔버 인클로저를 형성하는 챔버 벽;
    상기 플라즈마 프로세싱 챔버 인클로저 내에서 기판을 지지하는 기판 지지체;
    상기 플라즈마 프로세싱 챔버 인클로저의 압력을 조절하는 압력 조절기;
    플라즈마를 유지하기 위해 상기 플라즈마 프로세싱 챔버 인클로저에 전력을 공급하기 위한 적어도 하나의 전극;
    상기 플라즈마 프로세싱 챔버 인클로저에 가스를 제공하기 위한 가스 유입구; 및
    상기 플라즈마 프로세싱 챔버 인클로저로부터 가스를 배출하기 위한 가스 배출구를 포함하고,
    상기 가스 소스는, 상기 가스 유입구와 유체 연결되고,
    희생층 에천트 소스;
    유전체층 에천트 소스;
    축소 증착 가스 소스; 및
    축소 프로파일 정형화 가스 소스를 포함하고,
    상기 제어기는, 상기 가스 소스와 상기 적어도 하나의 전극에 제어가능하게 연결되고,
    적어도 하나의 프로세서; 및
    컴퓨터 판독가능 매체를 포함하고,
    상기 컴퓨터 판독가능 매체는,
    상기 희생층 및 상기 유전체층에, 후속적으로 충전제 재료가 채워지는 피처를 에칭하기 위한 컴퓨터 판독가능 코드;
    상기 충전제 재료의 부분들이 상기 유전체층의 표면 위로 노출되도록 상기 희생층을 제거하기 위한 컴퓨터 판독가능 코드로서, 상기 충전제 재료의 노출된 부분들 사이에 공간들이 존재하는, 상기 희생층을 제거하기 위한 컴퓨터 판독가능 코드;
    측벽 증착물을 제공하는 축소로 상기 충전제 재료의 부분들 사이의 상기 공간들의 폭을 축소시키기 위한 컴퓨터 판독가능 코드로서, 적어도 하나의 사이클을 포함하고, 상기 사이클 각각은,
    상기 축소 증착 가스 소스로부터 축소 증착 가스를 제공하기 위한 컴퓨터 판독가능 코드;
    상기 축소 증착 가스로부터 플라즈마를 발생시키기 위한 컴퓨터 판독가능 코드;
    상기 축소 증착 가스 소스로부터의 상기 축소 증착 가스를 정지시키기 위한 컴퓨터 판독가능 코드;
    상기 축소 프로파일 정형화 가스 소스로부터 축소 프로파일 정형화 가스를 제공하기 위한 컴퓨터 판독가능 코드;
    상기 축소 프로파일 정형화 가스로부터 플라즈마를 발생시키기 위한 컴퓨터 판독가능 코드; 및
    상기 축소 프로파일 정형화 가스 소스로부터의 상기 축소 프로파일 정형화 가스를 정지시키기 위한 컴퓨터 판독가능 코드를 포함하는, 상기 공간들의 폭을 축소시키기 위한 컴퓨터 판독가능 코드;
    상기 측벽 증착물을 통해 접촉 구조들 사이의 에칭층에 갭을 에칭하기 위한 컴퓨터 판독가능 코드; 및
    상기 갭에 포켓을 형성하기 위해 상기 갭을 클로징하기 위한 컴퓨터 판독가능 코드를 포함하는, 반도체 디바이스들 사이의 커패시턴스를 감소시키는 장치.
KR1020087015991A 2005-11-30 2006-11-17 커패시턴스 감소를 위한 자기 정렬된 갭이 있는 디바이스 KR101233430B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/291,672 2005-11-30
US11/291,672 US7432189B2 (en) 2005-11-30 2005-11-30 Device with self aligned gaps for capacitance reduction
PCT/US2006/044521 WO2007064488A1 (en) 2005-11-30 2006-11-17 Device with self aligned gaps for capacitance reduction

Publications (2)

Publication Number Publication Date
KR20080072096A KR20080072096A (ko) 2008-08-05
KR101233430B1 true KR101233430B1 (ko) 2013-02-14

Family

ID=37806745

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087015991A KR101233430B1 (ko) 2005-11-30 2006-11-17 커패시턴스 감소를 위한 자기 정렬된 갭이 있는 디바이스

Country Status (6)

Country Link
US (2) US7432189B2 (ko)
KR (1) KR101233430B1 (ko)
CN (1) CN101317260B (ko)
MY (1) MY148017A (ko)
TW (1) TWI416664B (ko)
WO (1) WO2007064488A1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7695632B2 (en) * 2005-05-31 2010-04-13 Lam Research Corporation Critical dimension reduction and roughness control
US7390749B2 (en) * 2005-11-30 2008-06-24 Lam Research Corporation Self-aligned pitch reduction
US7432189B2 (en) 2005-11-30 2008-10-07 Lam Research Corporation Device with self aligned gaps for capacitance reduction
US7485581B2 (en) 2005-11-30 2009-02-03 Lam Research Corporation Device with gaps for capacitance reduction
US7560388B2 (en) * 2005-11-30 2009-07-14 Lam Research Corporation Self-aligned pitch reduction
JP4231055B2 (ja) * 2006-02-06 2009-02-25 株式会社東芝 半導体装置及びその製造方法
US8283255B2 (en) * 2007-05-24 2012-10-09 Lam Research Corporation In-situ photoresist strip during plasma etching of active hard mask
US9490261B2 (en) * 2010-10-21 2016-11-08 Cypress Semiconductor Ltd. Minimizing disturbs in dense non volatile memory arrays
JP5807344B2 (ja) * 2011-02-25 2015-11-10 ソニー株式会社 角速度センサ及び電子機器
US8735283B2 (en) 2011-06-23 2014-05-27 International Business Machines Corporation Method for forming small dimension openings in the organic masking layer of tri-layer lithography
US10964475B2 (en) * 2019-01-28 2021-03-30 Micron Technology, Inc. Formation of a capacitor using a sacrificial layer
US10978553B2 (en) * 2019-01-28 2021-04-13 Micron Technology, Inc. Formation of a capacitor using a hard mask

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6232214B1 (en) 1999-04-19 2001-05-15 United Microelectronics Corp. Method for fabricating inter-metal dielectric layer
US20030219988A1 (en) 2002-05-22 2003-11-27 Applied Materials, Inc. Ashable layers for reducing critical dimensions of integrated circuit features
US20050110145A1 (en) 2003-11-20 2005-05-26 Kai-Erik Elers Multilayer metallization

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4871630A (en) * 1986-10-28 1989-10-03 International Business Machines Corporation Mask using lithographic image size reduction
US5324683A (en) 1993-06-02 1994-06-28 Motorola, Inc. Method of forming a semiconductor structure having an air region
US6297125B1 (en) 1998-01-23 2001-10-02 Texas Instruments Incorporated Air-bridge integration scheme for reducing interconnect delay
US6340435B1 (en) 1998-02-11 2002-01-22 Applied Materials, Inc. Integrated low K dielectrics and etch stops
US6605541B1 (en) 1998-05-07 2003-08-12 Advanced Micro Devices, Inc. Pitch reduction using a set of offset masks
US6413827B2 (en) 2000-02-14 2002-07-02 Paul A. Farrar Low dielectric constant shallow trench isolation
CN1152424C (zh) * 2000-08-02 2004-06-02 联华电子股份有限公司 降低内连线之间的电容的方法
KR100428791B1 (ko) 2002-04-17 2004-04-28 삼성전자주식회사 저유전율 절연막을 이용한 듀얼 다마신 배선 형성방법
US6780753B2 (en) 2002-05-31 2004-08-24 Applied Materials Inc. Airgap for semiconductor devices
US6809027B2 (en) * 2002-06-06 2004-10-26 International Business Machines Corporation Self-aligned borderless contacts
US6774051B2 (en) 2002-06-12 2004-08-10 Macronix International Co., Ltd. Method for reducing pitch
US6734107B2 (en) 2002-06-12 2004-05-11 Macronix International Co., Ltd. Pitch reduction in semiconductor fabrication
DE10228807B4 (de) 2002-06-27 2009-07-23 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von Mikrostrukturelementen
US6846741B2 (en) * 2002-07-24 2005-01-25 International Business Machines Corporation Sacrificial metal spacer damascene process
US7169695B2 (en) 2002-10-11 2007-01-30 Lam Research Corporation Method for forming a dual damascene structure
US7090967B2 (en) 2002-12-30 2006-08-15 Infineon Technologies Ag Pattern transfer in device fabrication
EP1521301A1 (en) 2003-09-30 2005-04-06 Interuniversitaire Microelectronica Centrum vzw ( IMEC) Method of formation of airgaps around interconnecting line
US7008878B2 (en) * 2003-12-17 2006-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Plasma treatment and etching process for ultra-thin dielectric films
US7405147B2 (en) * 2004-01-30 2008-07-29 International Business Machines Corporation Device and methodology for reducing effective dielectric constant in semiconductor devices
KR100745986B1 (ko) * 2004-12-08 2007-08-06 삼성전자주식회사 다공 생성 물질을 포함하는 충전재를 사용하는 미세 전자소자의 듀얼 다마신 배선의 제조 방법
US20070049017A1 (en) * 2005-08-29 2007-03-01 Chao-Ching Hsieh Plug fabricating method for dielectric layer
US7485581B2 (en) * 2005-11-30 2009-02-03 Lam Research Corporation Device with gaps for capacitance reduction
US7390749B2 (en) 2005-11-30 2008-06-24 Lam Research Corporation Self-aligned pitch reduction
US7432189B2 (en) 2005-11-30 2008-10-07 Lam Research Corporation Device with self aligned gaps for capacitance reduction

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6232214B1 (en) 1999-04-19 2001-05-15 United Microelectronics Corp. Method for fabricating inter-metal dielectric layer
US20030219988A1 (en) 2002-05-22 2003-11-27 Applied Materials, Inc. Ashable layers for reducing critical dimensions of integrated circuit features
US20050110145A1 (en) 2003-11-20 2005-05-26 Kai-Erik Elers Multilayer metallization

Also Published As

Publication number Publication date
KR20080072096A (ko) 2008-08-05
US20070123017A1 (en) 2007-05-31
CN101317260A (zh) 2008-12-03
TW200802702A (en) 2008-01-01
TWI416664B (zh) 2013-11-21
US20080314521A1 (en) 2008-12-25
MY148017A (en) 2013-02-28
CN101317260B (zh) 2010-06-23
US8172980B2 (en) 2012-05-08
US7432189B2 (en) 2008-10-07
WO2007064488A1 (en) 2007-06-07

Similar Documents

Publication Publication Date Title
KR101233430B1 (ko) 커패시턴스 감소를 위한 자기 정렬된 갭이 있는 디바이스
US7560388B2 (en) Self-aligned pitch reduction
JP4914830B2 (ja) 有機材料の均一な除去を提供するための方法
KR101094681B1 (ko) 레지스트 박리 동안 다공성 로우-ｋ 재료의 손상을방지하는 방법
US8866202B2 (en) Device with gaps for capacitance reduction
US7390749B2 (en) Self-aligned pitch reduction
KR101380544B1 (ko) 핀 구조물 형성
KR101711669B1 (ko) 측벽 형성 공정
US7682516B2 (en) Vertical profile fixing
US9263331B2 (en) Method for forming self-aligned contacts/vias with high corner selectivity
KR20110003465A (ko) 포토레지스트 스트립핑 동안 로우-ｋ 재료에 대한 손상 감소
US20070181530A1 (en) Reducing line edge roughness
KR20090094366A (ko) 수소화불화탄소 에칭용 글루층

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160125

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170131

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180129

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190124

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20200129

Year of fee payment: 8