KR101225019B1 - 선택적 펀치 쓰루를 이용한 후면 전극 태양전지의 제조방법 - Google Patents

선택적 펀치 쓰루를 이용한 후면 전극 태양전지의 제조방법 Download PDF

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Abstract

본 발명은 후면전극 태양전지의 제조방법에 관한 것으로, 상세하게, 본 발명에 따른 제조방법은 a) 레이저를 이용하여 p형 반도체 기판의 서로 대향하는 두 표면을 관통하도록 비아 홀을 형성하는 단계; b) n형 불순물의 존재 하에 상기 반도체 기판을 열처리하여, 상기 반도체 기판에 상기 n형 불순물을 도핑하는 단계; c) 상기 반도체 기판의 상기 두 표면 중 일 표면에 반사방지막을 형성하고, 상기 일 표면의 대향면에 패시베이션막을 형성하는 단계; d) 열처리 시 상기 패시베이션막을 관통하는 제1전극 물질을 도포하여 상기 비아 홀의 상기 대향면측 개구부를 덮도록 상기 개구부 및 상기 개구부와 접하는 패시베이션막 상부로 제1전극을 형성하고, 열처리 시 상기 패시베이션막을 관통하지 않는 제2전극 물질을 도포하여 상기 제1전극을 덮도록 제2전극을 형성하는 단계; e) 상기 패시베이션막 상부로, 열처리 시 상기 패시베이션막을 관통하는 제3전극 물질을 도포하여 제3전극을 형성하고, 열처리 시 상기 패시베이션막을 관통하지 않는 제4전극 물질을 도포하여 상기 제3전극을 덮도록 제4전극을 형성하는 단계; 및 f) 상기 제1전극, 제2전극, 제3전극 및 제4전극이 형성된 반도체 기판을 열처리하여, 제1전극, 제2전극, 제3전극 및 제4전극 중 제1전극 및 제3전극 만을 각각 펀치 스루(punch through) 현상을 통해 선택적으로 상기 반도체 기판과 접속시키는 단계;를 포함하는 특징이 있다.

Description

선택적 펀치 쓰루를 이용한 후면 전극 태양전지의 제조방법{Fabrication Method of Emitter Wrap Through Solar Cell Using Selective Punch Through}
본 발명은 태양전지 및 이의 제조방법에 관한 것으로, 상세하게는 귀금속의 사용량의 감소가 가능하며, 반도체 기판과 전극의 접촉에 의한 표면 결함이 최소화되면서 전극의 저항이 매우 낮은 후면 전극 태양전지의 제조방법에 관한 것이다.
실리콘 태양전지는 1950년대부터 개발되었으나, 1980년대에 마이크로 엘렉트로닉스에서 사용하기 시작한 실리콘 산화막을 이용한 실리콘 표면 페시베이션(passivation) 기술을 통해 기판 표면의 결함을 감소시키고 이로 인한 전압 및 전류의 대폭적인 증대를 통해 본격적인 고효율 태양전지 시대가 도래하게 되었다.
가장 일반적인 태양전지인 반도체 기반 무기 태양전지의 효율에 영향을 미치는 요소는 크게 세 가지로 구분된다.
태양전지의 효율을 높이기 위한 첫 번째 요소로, 태양전지는 빛의 흡수를 극대화 할 수 있는 구조로 디자인 되어야 한다. 이를 위해 결정질 실리콘 태양전지는 표면을 요철 형태로 조직화(texturing) 하여 반사율을 낮추고 있다. 우리가 보는 태양전지의 표면은 짙은 청색을 나타내고 있는데 이는 반사방지막을 코팅하여 빛이 최대한 태양전지 내부로 입사하려는 목적이다. 또한 전극의 면적을 최소화하여 수광면적을 최대한 확보하여야 한다.
태양전지의 효율을 높이기 위한 두 번째 요소로, 빛의 흡수를 최대한 높이더라도 내부에서 빛에 의해 여기된 전자와 정공이 바닥상태로 떨어지면 전력을 생산할 수 없다. '캐리어'라고 부르는 전자와 정공의 수명은 기판의 불순물 및 표면의 결함에 의해 재결합되어 소멸되기 때문에 고순도 실리콘을 사용하거나 불순물을 제거하는 게더링 공정 및 표면의 결함을 제거하는 부동태화(passivation) 공정을 통해 캐리어의 수명을 최대한 높여주어야 재결합되기 전에 표면 전극으로 이동하여 전기를 발생시킬 수 있는 것이다. 현재 태양전지의 표면결함을 감소시키는 페시베이션인 실리콘나이트라이드 층은 반사방지막을 겸하고 있는데 이는 원가절감에서 매우 유리한 공정이기 때문이다.
태양전지의 효율을 높이기 위한 세 번째 요소로, 태양전지는 전기 소자이기 때문에 캐리어의 이동 및 외부전극과의 접촉 과정에서 각종 전기적인 저항손실을 최소화할 수 있는 전극배치 및 소재 선정 등의 고려가 필요하다. 특히 어골(fish bone) 형태의 표면전극은 빛 가림손실(shading loss)은 최소화하면서 전기 전도도는 증대시켜야 하기 때문에 소자 특성에 따른 선폭 및 전극 갯수 등의 최적화가 요구된다.
태양전지 시장의 주력제품인 결정질 실리콘 태양전지의 고효율 기술에 있어, 가장 주목 받는 기술 중 하나가 후면전극(back contact) 태양전지이다. 후면전극 태양전지 기술 중의 하나인 EWT(emitter wrap-through) 태양전지는 태양광에 의해 생성된 캐리어를 전면 및 후면에서 모두 수집이 가능하기 때문에 n-형의 고품위 기판을 사용하는 IBC(Interdigitated back contact) 태양전지와 달리 대한민국 공개특허 제2006-0035657호와 같이 p-형의 저품위 기판으로도 고효율이 가능한 태양전지이다.
수광면의 최대화를 위하여 후면에 모든 전극을 위치시키는 후면전극형태의 태양전지는 선파워(SUNPOWER) 사에서 최고 효율인 24.2%의 기록을 가지고 있으며, 국내에서는 현대중공업과 한화케미칼에서 활발히 연구 중에 있다.
후면전극형 태양전지는 수광면에 전극을 전혀 두지 않아 전극에 의한 쉐이딩 로스(shading loss)가 0% 이므로, 수광면 전체에서 태양광을 흡수할 수 있다는 이점이 있다.
이러한 후면전극 태양전지상기의 태양전지 구조 중 에미터 전극은 모두 국부적 접속(local contact)을 이루고 있다. 그러나, 후면에 전극을 형성하는 태양전지의 경우 대면적의 전극이 요구되며, 이에 따라 은을 포함한 고가의 귀금속이 대량 사용되어 태양전지의 상용화에 걸림돌되고 있으며, 상기의 국부적 접속 구조를 구현하기 위하여 기존에는 패시베이션 층을 포토리소그래피 공정을 이용하여 제거하여 전극을 형성하는 한계 및 전극 형성을 위한 패시베이션 층 손상에 의해 표면 결함이 증가하는 한계가 있다.
대한민국 공개특허 제2006-0035657호
상술한 문제점을 해결하기 위한 본 발명의 목적은 고가의 귀금속 사용을 최소화하며, 포토리소그래피 공정을 사용하지 않고 전극 형성이 가능하며, 전극에 의한 페시베이션 박막의 손상이 최소화되면서도 전기적 특성이 우수한 후면전극 태양전지의 제조방법을 제공하는 것이다.
본 발명에 따른 후면전극 태양전지의 제조방법은 a) 레이저를 이용하여 p형 반도체 기판의 서로 대향하는 두 표면을 관통하도록 비아 홀을 형성하는 단계;
b) n형 불순물의 존재 하에 상기 반도체 기판을 열처리하여, 상기 반도체 기판에 상기 n형 불순물을 도핑하는 단계; c) 상기 반도체 기판의 상기 두 표면 중 일 표면에 반사방지막을 형성하고, 상기 일 표면의 대향면에 패시베이션막을 형성하는 단계; d) 열처리 시 상기 패시베이션막을 관통하는 제1전극 물질을 도포하여 상기 비아 홀의 상기 대향면측 개구부를 덮도록 상기 개구부 및 상기 개구부와 접하는 패시베이션막 상부로 제1전극을 형성하고, 열처리 시 상기 패시베이션막을 관통하지 않는 제2전극 물질을 도포하여 상기 제1전극을 덮도록 제2전극을 형성하는 단계; e) 상기 패시베이션막 상부로, 열처리 시 상기 패시베이션막을 관통하는 제3전극 물질을 도포하여 제3전극을 형성하고, 열처리 시 상기 패시베이션막을 관통하지 않는 제4전극 물질을 도포하여 상기 제3전극을 덮도록 제4전극을 형성하는 단계; 및 f) 상기 제1전극, 제2전극, 제3전극 및 제4전극이 형성된 반도체 기판을 열처리하여, 제1전극, 제2전극, 제3전극 및 제4전극 중 제1전극 및 제3전극 만을 각각 펀치 스루(punch through) 현상을 통해 선택적으로 상기 반도체 기판과 접속시키는 단계;를 포함하는 특징이 있다.
특징적으로, 상기 제1전극은 상기 비아 홀의 개구부 직경을 기준으로 1 내지 20 배의 직경을 갖는 도트 형상이며, 상기 제2전극은 상기 제1전극의 직경을 기준으로 1.5 내지 30 배의 직경을 갖는 도트 형상인 특징이 있다.
상기 제2전극이 상기 제1전극을 덮는 도트 형상인 경우, 상기 d) 단계 후, 다수개의 상기 제2전극을 덮는 띠 형상의 제5전극을 형성하는 단계;가 더 수행될 수 있다.
특징적으로, 상기 제1전극은 비아 홀의 개구부 직경을 기준으로 1 내지 20 배의 직경을 갖는 도트 형상이며, 상기 제2전극은 단축 길이가 상기 제1전극의 직경을 기준으로 1.5 내지 30 배의 길이를 갖는 띠 형상인 특징이 있으며, 상기 제2전극은 다수개의 상기 제1전극을 연결하는 특징이 있다.
특징적으로, 상기 제3전극은 직경이 10㎛ 내지 300㎛인 도트 형상이며, 상기 제4전극은 다수개의 상기 제3전극을 연결하는 띠 형상인 특징이 있다. 띠 형상의 상기 제4전극은 단축 길이가 상기 제3전극의 직경을 기준으로 1.5 내지 30 배의 길이를 갖는 것이 바람직하다.
상기 제1 전극 물질 또는 제 3전극 물질은 각각 은(Ag), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 금(Au), 텅스텐(W), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 납(Pb), 팔라듐(Pd) 및 이들의 합금에서 하나 또는 둘 이상 선택된 전도성물질; 및 산화납을 함유하는 납 유리 또는 산화비스무트를 함유하는 무연 유리를 포함하는 유리 프릿;을 함유하는 특징이 있다.
상기 제1전극을 덮는 상기 제2 전극의 전극 물질 또는 상기 제3전극을 덮는 제 4전극의 전극물질은 각각 은(Ag), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 금(Au), 텅스텐(W), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 납(Pb), 팔라듐(Pd) 및 이들의 합금에서 하나 또는 둘 이상 선택된 전도성물질; 및 B, Bi 및 Pb를 함유하지 않는 실리카계 또는 포스페이트계 유리 프릿;을 함유하는 특징이 있다.
상기 f) 단계의 열처리는 600℃ 내지 1,000℃의 온도에서 수행되는 특징이 있으며, 상기 f) 단계의 열처리시, 제1전극 및 제2전극 중, 제1전극만이 선택적으로 펀치 스루(punch through) 현상을 통해 상기 반도체 기판과 접속되며, 제3전극 및 제4전극 중, 제3전극만이 선택적으로 펀치 스루(punch through) 현상을 통해 상기 반도체 기판과 접속되는 특징이 있다.
본 발명에 따른 태양전지의 제조방법은 은을 포함한 고가의 귀금속 사용이 최소화되어 공정 단가를 절감할 수 있는 장점이 있으며, 광리쏘그래피 공정을 포함한 고가의 장비 및 다단계 공정을 사용하지 않고 전극을 형성할 수 있어, 낮은 비용으로 빠르고 간단하게 태양전지의 제조가 가능하며, 전극 형성에 의한 기판의 열화에 따른 효율저하가 방지되는 특징이 있으며, 미세 접촉 또는 국부적 접촉에 의해 페시베이션층의 손상에 의한 결함을 최소화하여 캐리어 재결합에 의한 소멸을 최소화하는 장점이 있으며, 반도체 기판과 접속되는 p형 전극 및 n형 전극이 낮은 직렬저항을 갖는 장점이 있다.
도 1은 본 발명에 따른 태양전지의 제조방법을 도시한 일 공정도이며,
도 2는 본 발명에 따른 n형 전극의 일 예를 도시한 기판의 후면을 도시한 도면이며,
도 3은 본 발명에 따른 n형 및 p형 전극의 일 예를 도시한 기판의 후면을 도시한 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 200 : 반사방지막
300 : 패시베이션막 1 : 비아홀
1a : 비아홀 개구부 2 : 전면 에미터
3 : 비아홀 에미터 4 : 후면 에미터
410 : 제1전극 420 : 제2전극
510 : 제3전극 520 : 제4전극
430 : 제5전극
이하 첨부한 도면들을 참조하여 본 발명에 따른 후면 전극 태양전지의 제조방법을 상세히 설명한다. 다음에 소개되는 도면들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 제시되는 도면들에 한정되지 않고 다른 형태로 구체화될 수도 있으며, 이하 제시되는 도면들은 본 발명의 사상을 명확히 하기 위해 과장되어 도시될 수 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
이때, 사용되는 기술 용어 및 과학 용어에 있어서 다른 정의가 없다면, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 통상적으로 이해하고 있는 의미를 가지며, 하기의 설명 및 첨부 도면에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 설명은 생략한다.
도 1은 본 발명에 따른 후면 전극 태양전지의 제조방법을 도시한 일 공정도로, 도 1에 도시한 바와 같이, 본 발명에 따른 제조방법은 a) 레이저를 이용하여 p형 반도체 기판(100)의 서로 대향하는 두 표면을 관통하도록 비아 홀(1)을 형성하는 단계; b) n형 불순물의 존재 하에 상기 반도체 기판(100)을 열처리하여, 상기 반도체 기판(100)에 상기 n형 불순물을 도핑하는 단계; c) 상기 반도체 기판(100)의 상기 두 표면 중 일 표면에 반사방지막(200)을 형성하고, 상기 일 표면의 대향면에 패시베이션막(300)을 형성하는 단계; d) 열처리 시 상기 패시베이션막(300)을 관통하는 제1전극 물질을 도포하여 상기 비아 홀(1)의 상기 대향면측 개구부를 덮도록 상기 개구부 및 상기 개구부와 접하는 패시베이션막(300) 상부로 제1전극(410)을 형성하고, 열처리 시 상기 패시베이션막(300)을 관통하지 않는 제2전극 물질을 도포하여 상기 제1전극(410)을 덮도록 제2전극(420)을 형성하는 단계; e) 상기 패시베이션막(300) 상부로, 열처리 시 상기 패시베이션막(300)을 관통하는 제3전극 물질을 도포하여 제3전극(510)을 형성하고, 열처리 시 상기 패시베이션막(300)을 관통하지 않는 제4전극 물질을 도포하여 상기 제3전극(510)을 덮도록 제4전극(520)을 형성하는 단계; 및 f) 상기 제1전극(410), 제2전극(420), 제3전극(510) 및 제4전극(520)이 형성된 반도체 기판(100)을 열처리하여, 제1전극(410), 제2전극(420), 제3전극(510) 및 제4전극(520) 중 제1전극(410) 및 제3전극(510) 만을 각각 펀치 스루(punch through) 현상을 통해 선택적으로 상기 반도체 기판(100)과 접속시키는 단계;를 포함하는 특징이 있다.
상세하게, 상기 반도체 기판(100)은 실리콘(Si), 게르마늄 또는 실리콘게르마늄(SiGe)을 포함하는 4족 반도체 기판; 갈륨비소(GaAs), 인듐인(InP) 또는 갈륨인(GaP)을 포함하는 3-5족 반도체 기판; 황화카드뮴(CdS) 또는 텔루르화아연(ZnTe)을 포함하는 2-6족 반도체 기판; 또는 황화납(PbS)을 포함하는 4-6족 반도체기판;을 포함한다.
결정학적으로, 상기 반도체 기판은 단결정체, 다결정체 또는 비정질 기판을 포함한다.
상기 a) 단계는 레이저를 이용하여 반도체 기판(100)의 대향하는 두 표면, 바람직하게, 태양광을 수광하는 수광면과 상기 수광면의 대향면인 후면을 관통하는 비아 홀(1)을 형성하는 단계이다. 상기 비아 홀(1)의 직경은 20㎛ 내지 120㎛ 인 것이 바람직하다.
상기 a) 단계에서 상기 반도체 기판(100)에는 서로 이격 배열된 다수개의 상기 비아 홀(1)이 형성될 수 있음은 물론이다.
상세하게, 도 2에 도시한 바와 같이, n형 핑거 전극(A)이 위치할 영역에 서로 이격되어 2차원 배열된 비아 홀(1a)이 형성되며, 바람직하게 다수개의 n형 핑거 전극을 연결하는 n형 버스 바 전극(B)이 위치할 영역에도 다수개의 비아 홀(1b)이 형성되는 것이 바람직하다.
레이저 조사에 의한 비아 홀(1)을 형성 단계는 반도체 기판(100)에 열손상(thermal damage)이 수반되기 때문에 비아 홀(1) 형성 공정 후, 손상된 영역을 제거하기 위한 에칭공정(damage removal etching)이 수반되는 것이 바람직하다.
이후, 상기 비아 홀(1)이 형성된 반도체 기판(100)을 n형 불순물의 존재 하에 열처리하여, 상기 반도체 기판(100)에 n형 불순물을 도핑하는 단계가 수행된다.
상기 n형 불순물의 도핑 단계는 비아 홀(1)의 개구부가 형성된 반도체 기판(100)의 두 표면 중 일 표면에 전면 에미터(10)를 형성하고, 비아 홀(1)에는 비아 홀 에미터(20)를 형성하며, 상기 비아 홀(1)의 개구부가 형성된 반도체 기판(100)의 두 표면 중 다른 한 표면 중 상기 비아 홀(1)의 개구부와 접하는 표면에 후면 에미터(30)를 형성하기 위함이다.
후면 전극 구조를 갖는 태양전지의 제조시 전면 에미터, 비아 홀 에미터, 후면 에미터를 형성하기 위한 상기 n형 불순물의 도핑 단계는 후면 전극 구조를 갖는 태양전지에서 통상적으로 사용되는 도핑 방법을 사용할 수 있다.
일 예로, 액체상의 POCl3 및 P2O5에서 하나 이상 선택된 물질인 n형 불순물을 불활성 기체의 캐리어 가스와 혼합하여 공급하고, 상기 반도체 기판(100)을 800 내지 900의 온도로 10 내지 60 분동안 열처리 하여 상기 n형 불순물을 상기 반도체 기판(100)에 도핑한다. 이때, 상기 캐리어 가스와 상기 n형 불순물의 혼합비는 1:1 내지 8:1인 것이 바람직하다. 이때, 반도체 기판의 국부적 영역에 레이저를 조사하여, 보다 고농도의 n형 불순물을 국부적으로 도핑 시킬 수 있음은 물론이다. 상기 열처리 후, 도핑 후 도핑 열처리에 의해 생성된 포스포실리케이트 글라스(glass)와 같은 불순물막을 제거하는 단계가 수행될 수 있음은 물론이다.
상기 n형 불순물 도핑 단계에서, 바람직하게 태양광을 수광하는 수광면에 형성되는 상기 전면 에미터(2)는 면 저항이 50Ω/square ~ 100 Ω/square인 것이 바람직하며, 상기 비아 홀 에미터(3)는 면 저항이 10 Ω/square 내지 50 Ω/square이 바람직하며, 태양광을 수광하는 수광면에 대향하는 대향면인 후면에 형성되는 상기 후면 에미터(4)는 면 저항이 10 Ω/square 내지 50 Ω/square인 것이 바람직하다.
상기 후면 에미터(4)는 상기 비아 홀(1)의 개구부와 동심 구조인 것이 바람직하며, 상기 비아 홀(1)의 개구부 직경을 기준으로, 2 내지 30 배의 직경을 갖는 다각형상 또는 원형상인 것이 바람직하다.
n형 불순물의 도핑이 수행된 후, 비아 홀(1)이 관통하는 두 표면 중 일 표면에 반사방지막(200)을 형성하고, 상기 비아 홀(1)이 관통하는 두 표면 중 다른 한 표면에 패시베이션막(300)을 형성하는 단계가 수행된다.
상기 반도체 기판(100)의 일 표면, 바람직하게 수광면에 형성되는 상기 반사방지막(200)은 태양전지 내부로 수광된 빛이 태양전지 외부로 다시 빠져나가는 것을 방지하는 역할 및 상기 반도체 기판(100) 표면에서 전자의 트랩 싸이트(trap site)로 작용하는 표면 결함을 부동태화(passivation)시키는 역할을 모두 수행하는 막을 의미한다.
상기 반사 방지 작용 및 부동태화 작용이 단일한 물질에 의해 수행되는 경우와 같이 상기 반사방지막(200)은 단층박막일 수 있으며, 상기 반사 방지 작용 및 부동태화 작용이 서로 다른 물질에 의해 수행되는 경우, 상기 반사방지막(200)은 서로 다른 물질층 적층된 다층박막일 수 있다.
또한, 상기 반사 방지 작용 및 부동태화 작용이 단일한 물질에 의해 수행되는 경우에도, 상기 반사 방지 작용을 극대화 시키며 효과적으로 결함을 부동태화 시키기 위해, 상기 반사방지막(200)은 서로 다른 물질층 적층된 다층박막일 수 있다.
바람직하게, 상기 반사방지막(200)은 반도체 산화물, 반도체 질화물, 질소를 함유하는 반도체 산화물, 수소를 함유하는 반도체 질화물, 반도체 탄화물, Al2O3, MgF2, ZnS, MgF2, TiO2 및 CeO2에서 선택된 어느 하나의 단일막 또는 이들에서 선택된 둘 이상의 막이 적층된 다층 박막을 포함한다.
실리콘 태양전지의 일 예로, 단층박막의 반사방지막(200)은 실리콘 나이트라이드막, 수소를 함유하는 실리콘 나이트라이드막 또는 실리콘 옥시나이트라이드막일 수 있으며, 다층박막의 반사방지막(200)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 카바이드, Al2O3, MgF2, ZnS, MgF2, TiO2 및 CeO2에서 둘 이상 선택된 막이 적층된 적층박막을 포함한다.
상기 반도체 기판(100)의 다른 일 표면, 바람직하게 후면에 형성되는 상기 패시베이션막(300)은 상기 반도체 기판(100) 표면에서 전자의 트랩 싸이트(trap site)로 작용하는 표면 결함을 부동태화(passivation)시키는 역할을 수행하는 막을 의미한다.
바람직하게, 상기 패시베이션막(300)은 반도체 산화물, 반도체 질화물, 질소를 함유하는 반도체 산화물, 수소를 함유하는 반도체 질화물, 반도체 탄화물, 티타니아 또는 이들의 적층박막을 포함한다.
실리콘 태양전지의 일 예로, 상기 패시베이션막(300)은 실리콘 나이트라이드막, 수소를 포함하는 실리콘 나이트라이드막, 실리콘 옥사이드막, 실리콘 카바이드막 또는 실리콘 옥시나이트라이드막일 수 있으며, 다층박막의 패시베이션막(300)은 실리콘 나이트라이드막, 수소를 포함하는 실리콘 나이트라이드막, 실리콘 옥사이드막, 실리콘 옥시나이트라이드막, 실리콘 카바이드막 및 티타니아막에서 선택된 둘 이상의 막이 적층된 적층박막을 포함한다.
상기 반사방지막(200) 및 상기 패시베이션막(300)은 반도체 패시베이션 공정에서 통상적으로 사용하는 박막 형성 방법을 사용하여 형성될 수 있으며, 일 예로, 물리적 증착(PVD), 화학적 증착(CVD), 플라즈마 증착(PECVD) 및 열적 증착(thermal evaporation)에서 하나 이상 선택된 방법으로 형성될 수 있다.
이후, 상기 패시베이션막(300) 상부로, n형 전극 및 p형 전극을 형성하는 단계가 수행된다.
상기 n형 전극(400, n형 핑거전극)은 제1전극(410) 및 제2전극(420)을 포함하며, n형 전극의 형성 단계는 상기 수광면의 대향면인 반도체 기판(100)의 후면에 위치한 비아 홀(1) 개구부를 덮도록 상기 개구부 및 상기 개구부와 접하는 패시베이션막(300) 상부로 제1전극(410)을 형성하는 단계 및 상기 제1전극을 덮도록 제2전극을 형성하는 단계를 포함하여 수행된다.
상기 제1전극(410)은 열처리시 펀치 스루(punch through) 현상에 의해 패시베이션막(300)을 관통하여 반도체 기판(100)과 접속하는 특징이 있으며, 상기 제2전극(420)은 열처리 시 상기 패시베이션막(300)을 관통하지 않는 특징이 있다.
상술한 바와 같이, 상기 n형 전극(400)은 제1전극(410) 및 제2전극(420) 중, 상기 제1전극(410)만이 선택적으로 상기 패시베이션막(300)을 관통하여 반도체 기판(100)과 접속되게 되는데, 이때, 상기 제1전극(410)이 상기 비아 홀(1) 개구부를 덮도록 상기 패시베이션막(300) 상부에 형성됨에 따라, 상기 제1전극(410)은 펀치 쓰루 현상에 의해 반도체 기판(100)의 상기 후면 에미터(4)와 접속하게 된다.
상기 제1전극(410)의 펀치 스루에 의한 반도체 기판(100)과의 접속은, 상기 제1전극의 물질이 상기 패시베이션막(300)과의 계면반응에 의해 상기 패시베이션막(300)을 관통하여, 상기 제1전극 물질이 상기 후면 에미터(4)와 물리적으로 접촉하고 전기적으로 연결됨을 의미한다. 상기 펀치 스루 현상과 관련된 구체적인 메커니즘에 대해서는 J. Hoomstra, et al., 31st IEEE PVSC Florida 2005를 참고한다.
상세하게, 상기 제1전극(410)은 열처리시 펀치 스루(punch through) 현상에 의해 패시베이션막(300)을 관통하는 제1전극 물질을 도포하여 형성하며, 상기 제2전극(420)은 열처리시 상기 패시베이션막(300)을 관통하지 않는 제2전극 물질을 도포하여 형성한다.
상기 제1전극(410)은 제1전극 물질을 함유하는 잉크의 인쇄에 의해 형성되는 것이 바람직하며, 상기 제2전극(420)은 제2전극 물질을 함유하는 잉크의 인쇄에 의해 형성되는 것이 바람직하다.
이때, 상기 제1전극(410) 또는 상기 제2전극(420)을 형성하기 위한 상기 인쇄는 스크린 프린팅, 그라비아 인쇄, 오프셋 인쇄, 롤투롤 인쇄, 잉크젯 인쇄 및 디스펜서에서 하나 이상 선택된 방법으로 수행되는 것이 바람직하며, 공정 단가 및 양산성 측면에서 스크린 프린팅으로 수행되는 것이 더욱 바람직하다.
상기 제1전극물질은 전도성 금속물질 및 상기 패시베이션막(300)을 에칭하는 유리 프릿을 함유하며, 상기 제1전극물질에 함유된 전도성 금속물질은 은(Ag), 구리(Cu), 티타늄(Ti), 금(Au), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 납(Pb), 팔라듐(Pd) 및 이들의 합금에서 하나 또는 둘 이상 선택된 물질이며, 낮은 용융점 및 우수한 전기전도도 측면에서 은, 구리, 니켈, 알루미늄 또는 이들의 합금인 것이 바람직하며, 은인 것이 보다 바람직하다.
상기 제1전극물질에 함유된 유리 프릿은 상기 패시베이션막(300)을 에칭하는 유리 프릿으로, 산화납을 함유하는 납 유리, 산화비스무트 및 산화붕소를 함유하는 무연 유리, 또는 이들의 혼합물을 포함한다.
상기 납 유리계 프릿의 일 예로, PbO-SiO2-B2O3-Al2O3 유리 프릿, PbO-SiO2-B2O3-Al2O3-ZrO2 유리 프릿, PbO-SiO2-B2O3-Al2O3-ZnO 유리 프릿 또는 PbO-SiO2-B2O3-Al2O3-ZnO-TiO2 유리 프릿을 들 수 있으며, 상기 무연 유리계 프릿으로, Bi2O3-ZnO-SiO2-B2O3-Al2O3 유리 프릿, Bi2O3-SrO-SiO2-B2O3-Al2O3 유리 프릿, Bi2O3-ZnO-SiO2-B2O3-La2O3-Al2O3 유리 프릿, Bi2O3-ZnO-SiO2-B2O3-TiO2 유리 프릿, Bi2O3-SiO2-B2O3-SrO 유리 프릿 또는 Bi2O3-SiO2-B2O3-ZnO-SrO 유리 프릿을 들 수 있다. 이때, 상기 납 유리 또는 상기 무연 유리는 Ta2O5, Sb2O5, HfO2, In2O3, Ga2O3, Y2O3 및 Yb2O3에서 하나 또는 둘 이상 선택되는 첨가제를 더 함유할 수 있다. 상기 제1전극물질의 도포에 의해 형성된 상기 제1전극(410)은 3 내지 5 중량%의 상기 납 유리 또는 무연 유리를 함유하는 것이 바람직하다.
상술한 바와 같이, 상기 제1전극(410) 및 제2전극(420) 중, 제2전극(420)은 패시베이션막(300)을 관통하지 않고 상기 제1전극(410)만이 선택적으로 패시베이션막(300)을 관통하여 기판과 접속하게 되는데, 상기 제2전극(420)이 상기 패시베이션막(300)을 관통하지 않는다는 의미는 제2전극(420)의 물질이 상기 패시베이션막(300)과 계면반응하지 않음을 의미하며, 열에너지가 가해진 경우에도 상기 제2전극(420) 물질에 의한 상기 패시베이션막(300)의 펀치 스루가 발생하지 않음을 의미한다.
상기 제2전극물질은 전도성 금속물질 및 상기 패시베이션막(300)과 반응하지 않는 유리 프릿을 함유하며, 상기 제2전극물질에 함유된 전도성 금속 물질은 은(Ag), 구리(Cu), 티타늄(Ti), 금(Au), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 납(Pb), 팔라듐(Pd) 및 이들의 합금에서 하나 또는 둘 이상 선택된 물질이며, 상기 제2전극물질에 함유된 유리 프릿은 상기 패시베이션막(300)을 에칭하지 않는 유리 프릿으로, B, Bi 및 Pb를 함유하지 않는 통상의 실리카계 또는 포스페이트계 유리인 것이 바람직하다.
보다 바람직하게, 상기 제2전극물질에 함유된 유리 프릿은 상기 제1전극(410)에 함유된 유리 프릿의 유리화온도(Tg)를 기준으로 1.2~2배의 유리화온도를 가지는 B, Bi 및 Pb를 함유하지 않는 실리카계 또는 포스페이트계 유리인 것이 바람직하다.
상기 실리카계 유리 프릿은 망목형성 성분을 SiO2로 하여, Li2O, Na2O, K2O, MgO, CaO, BaO, SrO, ZnO, Al2O3, TiO2, ZrO2, Ta2O5, Sb2O5, HfO2, In2O3, Ga2O3, Y2O3 및 Yb2O3에서 하나 또는 둘 이상 선택된 물질을 함유하며, 상기 포스페이트계 유리 프릿은 P2O5-V2O5인 바나듐-포스페이트계 유리 또는 P2O5-ZnO-Sb2O3인 징크-안티모니-포스페이트계 유리이며, 상기 포스페이트계 유리 프릿은 K2O, Fe2O3, Sb2O3, ZnO, TiO2, Al2O3 및 WO3에서 하나 또는 둘 이상 선택된 물질을 함유하는 것이 바람직하다. 이때, 상기 제2전극물질의 도포에 의해 형성된 상기 제2전극(420)은 3 내지 5중량%의 상기 실리카계 또는 포스페이트계 유리를 함유하는 것이 바람직하다.
도 3(a) 내지 3(b)에 도시한 바와 같이, 상기 제1전극(410)은 도트 형상인 특징이 있으며, 상기 제2전극(420)은 띠 형상(도 3(a)) 또는 도트 형상(도 3(b))인 특징이 있다.
제1전극(410)의 펀치 스루에 의해 손상되는 패시베이션막(300)에 의한 표면 결함의 증가를 최소화하며 전기적 접촉 저항을 낮추기 위해, 열처리시의 펀치 스루에 의해 n형 도핑 영역과 접속하게 되는 상기 제1전극(410)은 상기 비아 홀(1)의 상기 대향면측 개구부(1a)의 직경을 기준으로 1 내지 20배의 직경을 갖는 것이 바람직하다. 이때, 상기 제1전극(410)의 두께는 0.5㎛ 내지 30㎛인 것이 바람직하다.
상기 제1전극(410)을 덮는 상기 제2전극(420)이 도트 형상인 경우, 상기 제2전극(420)은 상기 제1전극(410)의 직경을 기준으로, 1.5 내지 30 배의 직경을 갖는 도트 형상인 것이 바람직하며, 상기 제1전극(410)과 상기 제2전극(420)이 동심 구조를 갖는 것이 바람직하다.
상기 제1전극(410)이 상기 비아 홀(1)의 개구부(1a)를 덮도록 형성되고, 상기 제2전극(420)이 상기 제1전극(410)을 덮도록 형성됨에 따라, 상기 제1전극(410) 및 상기 제2전극(420)은 상기 반도체 기판(100)에 형성된 다수개의 비아 홀(1)이 갖는 패턴, 즉, 상기 기판(100)의 후면에 형성된 비아 홀(1)의 개구부(1a) 패턴과 동일한 패턴으로 배열되게 된다.
n형 핑거 전극의 영역에 형성되는 다수개의 비아 홀(1)이 서로 이격 배열되어 형성되는 비아 홀(1)의 개구부(1a) 패턴은 도 2에 도시한 바와 같이, 일직선상 서로 이격 배열된 다수개의 개구부(1a)로 이루어진 구조를 일 단위체로 하여, 둘 이상의 상기 단위체가 일정거리 서로 이격되어 배열된 구조인 것이 바람직하며, 상기 둘 이상의 단위체는 서로 평행하도록 이격되어 배열된 구조인 것이 더욱 바람직하다.
이에 따라, 상기 제1전극(410) 및 상기 제2전극(420)의 패턴 또한, 일직선상 서로 이격 배열된 다수개의 도트 형상으로 이루어진 구조를 하나의 단위체로, 상기 둘 이상의 단위체가 일정거리 서로 이격 배열된 구조, 바람직하게는 서로 평행하도록 이격 배열된 구조를 갖게 된다.
도 3(a)에 도시한 바와 같이, 상기 제2전극(420)이 띠 형상인 경우, 상기 제2전극(420)은 다수개의 제1전극(410)을 덮은 띠 형상이며, 상기 제2전극(420)에 의해 다수개의 제1전극(410)이 전기적으로 서로 연결되는 특징이 있다.
상세하게, 상기 제2전극(420)은 일직선상 서로 이격 배열된 다수개의 제1전극(410)을 덮는 띠 형상으로, 일직선상에 위치하는 제1전극(410) 별로, 다수개의 제2전극(420)이 서로 평행하게 이격 배열되도록 형성될 수 있음은 물론이다.
띠 형상의 상기 제2전극(420)은 그 폭(단축 길이)이 50μm 내지 1,000μm인 것이 바람직하다.
도 3(b)에 도시한 바와 같이, 상기 제2전극(420)이 도트 형상인 경우, 상기 제2전극(420) 상부로, 일직선상 서로 이격 배열된 다수개의 제2전극(420)을 덮는 띠 형상의 제5전극(430)을 형성하는 단계가 더 수행되는 것이 바람직하다. 이때, 일직선상에 위치하는 제2전극 별로, 다수개의 제5전극(430)이 서로 평행하게 이격 배열되도록 형성될 수 있음은 물론이다.
상기 제5전극(430)에 의해, 다수개의 상기 제1전극(410) 및 제2전극(420)이 전기적으로 서로 연결되게 되는데, 띠 형상의 상기 제5전극(430)은 그 폭(단축 길이)이 50μm 내지 1,000μm인 것이 바람직하다.
상기 제5전극은 은(Ag), 구리(Cu), 티타늄(Ti), 금(Au), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 납(Pb), 팔라듐(Pd) 및 이들의 합금에서 하나 또는 둘 이상 선택된 물질을 포함하는 전도성 금속 물질을 도포하여 형성될 수 있으며, 상기 도포는 인쇄인 것이 바람직하다.
상기 도트 형상의 제1전극(410), 도트 형상의 제2전극(420) 및 띠 형상의 제5전극(430)을 포함하여 이루어지는 상기 n형 전극은 패시베이션막(300)의 손상을 최소화하면서도 매우 낮은 저항을 갖게 되어 전기적 저항 손실이 최소화되는 특징이 있다.
상기 n형 전극이 상술한 제1전극(410), 도트 형상의 제2전극(420) 및 제5전극(430)을 포함하여 구성되거나, 제1전극(410) 및 띠 형상의 제2전극(420)을 포함하여 구성됨으로써, 패시베이션막(300)의 손상을 최소화하면서도 접촉 비저항이 10-6Ωcm2 오더(order)인 전극의 제조가 가능해진다.
도 4에 도시한 바와 같이, 상기 p형 전극(500, p형 핑거전극)은 제3전극(510) 및 제4전극(520)을 포함하며, 상기 p형 전극(500)의 형성 단계는 상기 패시베이션막(300) 상부로 제3전극(510)을 형성하고, 상기 제3전극을 덮도록 제4전극(520)을 형성하는 단계;를 포함하여 수행된다.
상기 제3전극(510)은 열처리시 펀치 스루(punch through) 현상에 의해 패시베이션막(300)을 관통하여 반도체 기판(100)과 접속하는 특징이 있으며, 상기 제4전극(520)은 열처리 시 상기 패시베이션막(300)을 관통하지 않는 특징이 있다.
상술한 바와 같이, 상기 p형 전극(500)은 제3전극(510) 및 제4전극(520) 중, 상기 제3전극(510)만이 선택적으로 상기 패시베이션막(300)을 관통하여 반도체 기판(100)과 접속되게 되는데, 이때, 상기 제3전극(510)은 상기 n형 전극과 이격 형성되어, 펀치 쓰루 현상에 의해 p형 반도체 기판(100), 즉, n형 불순물에 의해 도핑되지 않은 반도체 기판(100)의 후면과 접속하게 된다.
상기 제3전극(510)의 펀치 스루에 의한 반도체 기판(100)과의 접속은, 상기 제3전극의 물질이 상기 패시베이션막(300)과의 계면반응에 의해 상기 패시베이션막(300)을 관통하여, 상기 제3전극 물질이 반도체 기판(100)의 후면에 물리적으로 접촉하고 전기적으로 연결됨을 의미한다.
상세하게, 상기 제3전극(510)은 열처리시 펀치 스루(punch through) 현상에 의해 패시베이션막(300)을 관통하는 제3전극 물질을 도포하여 형성하며, 상기 제4전극(520)은 열처리시 상기 패시베이션막(300)을 관통하지 않는 제4전극 물질을 도포하여 형성한다.
상기 제3전극(510)은 제3전극 물질을 함유하는 잉크의 인쇄에 의해 형성되는 것이 바람직하며, 상기 제4전극(520)은 제4전극 물질을 함유하는 잉크의 인쇄에 의해 형성되는 것이 바람직하다.
이때, 상기 제3전극(510) 또는 상기 제4전극(520)을 형성하기 위한 상기 인쇄는 스크린 프린팅, 그라비아 인쇄, 오프셋 인쇄, 롤투롤 인쇄, 잉크젯 인쇄 및 디스펜서에서 하나 이상 선택된 방법으로 수행되는 것이 바람직하며, 공정 단가 및 양산성 측면에서 스크린 프린팅으로 수행되는 것이 더욱 바람직하다.
상기 제3전극물질은 전도성 금속물질 및 상기 패시베이션막(300)을 에칭하는 유리 프릿을 함유하며, 상기 제3전극물질에 함유된 전도성 금속물질은 은(Ag), 구리(Cu), 티타늄(Ti), 금(Au), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 납(Pb), 팔라듐(Pd) 및 이들의 합금에서 하나 또는 둘 이상 선택된 물질이다.
상기 제3전극물질에 함유된 유리 프릿은 상기 패시베이션막(300)을 에칭하는 유리 프릿으로, 산화납을 함유하는 납 유리, 산화비스무트 및 산화붕소를 함유하는 무연 유리, 또는 이들의 혼합물을 포함한다.
상기 납 유리계 프릿의 일 예로, PbO-SiO2-B2O3-Al2O3 유리 프릿, PbO-SiO2-B2O3-Al2O3-ZrO2 유리 프릿, PbO-SiO2-B2O3-Al2O3-ZnO 유리 프릿 또는 PbO-SiO2-B2O3-Al2O3-ZnO-TiO2 유리 프릿을 들 수 있으며, 상기 무연 유리계 프릿으로, Bi2O3-ZnO-SiO2-B2O3-Al2O3 유리 프릿, Bi2O3-SrO-SiO2-B2O3-Al2O3 유리 프릿, Bi2O3-ZnO-SiO2-B2O3-La2O3-Al2O3 유리 프릿, Bi2O3-ZnO-SiO2-B2O3-TiO2 유리 프릿, Bi2O3-SiO2-B2O3-SrO 유리 프릿 또는 Bi2O3-SiO2-B2O3-ZnO-SrO 유리 프릿을 들 수 있다. 이때, 상기 납 유리 또는 상기 무연 유리는 Ta2O5, Sb2O5, HfO2, In2O3, Ga2O3, Y2O3 및 Yb2O3에서 하나 또는 둘 이상 선택되는 첨가제를 더 함유할 수 있다. 상기 제1전극물질의 도포에 의해 형성된 상기 제3전극(510)은 3 내지 5 중량%의 상기 납 유리 또는 무연 유리를 함유하는 것이 바람직하다.
상술한 바와 같이, 상기 제3전극(510) 및 제4전극(520) 중, 제4전극(520)은 패시베이션막(300)을 관통하지 않고 상기 제3전극(510)만이 선택적으로 패시베이션막(300)을 관통하여 기판과 접속하게 되는데, 상기 제4전극(520)이 상기 패시베이션막(300)을 관통하지 않는다는 의미는 제4전극(520)의 물질이 상기 패시베이션막(300)과 계면반응하지 않음을 의미하며, 열에너지가 가해진 경우에도 상기 제4전극(520) 물질에 의한 상기 패시베이션막(300)의 펀치 스루가 발생하지 않음을 의미한다.
상기 제4전극물질은 전도성 금속물질 및 상기 패시베이션막(300)과 반응하지 않는 유리 프릿을 함유하며, 상기 제4전극물질에 함유된 전도성 금속 물질은 은(Ag), 구리(Cu), 티타늄(Ti), 금(Au), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 납(Pb), 팔라듐(Pd) 및 이들의 합금에서 하나 또는 둘 이상 선택된 물질이며, 상기 제4전극물질에 함유된 유리 프릿은 상기 패시베이션막(300)을 에칭하지 않는 유리 프릿으로, B, Bi 및 Pb를 함유하지 않는 통상의 실리카계 또는 포스페이트계 유리인 것이 바람직하다.
보다 바람직하게, 상기 제4전극물질에 함유된 유리 프릿은 상기 제3전극(510)에 함유된 유리 프릿의 유리화온도(Tg)를 기준으로 1.2~2배의 유리화온도를 가지는 B, Bi 및 Pb를 함유하지 않는 실리카계 또는 포스페이트계 유리인 것이 바람직하다.
상기 실리카계 유리 프릿은 망목형성 성분을 SiO2로 하여, Li2O, Na2O, K2O, MgO, CaO, BaO, SrO, ZnO, Al2O3, TiO2, ZrO2, Ta2O5, Sb2O5, HfO2, In2O3, Ga2O3, Y2O3 및 Yb2O3에서 하나 또는 둘 이상 선택된 물질을 함유하며, 상기 포스페이트계 유리 프릿은 P2O5-V2O5인 바나듐-포스페이트계 유리 또는 P2O5-ZnO-Sb2O3인 징크-안티모니-포스페이트계 유리이며, 상기 포스페이트계 유리 프릿은 K2O, Fe2O3, Sb2O3, ZnO, TiO2, Al2O3 및 WO3에서 하나 또는 둘 이상 선택된 물질을 함유하는 것이 바람직하다. 이때, 상기 제4전극물질의 도포에 의해 형성된 상기 제4전극(520)은 3 내지 5중량%의 상기 실리카계 또는 포스페이트계 유리를 함유하는 것이 바람직하다.
도 4에 도시한 바와 같이, 상기 제3전극(510)은 도트 형상인 특징이 있으며, 상기 제4전극(520)은 다수개의 상기 제3전극(510)을 덮는 띠 형상인 특징이 있다.
상세하게, 상기 제3전극(510)이 도트 형상인 경우, 상기 제3전극(510)은 일직선상 서로 이격 배열된 다수개의 도트로 이루어진 구조를 일 단위체로 하여, 둘 이상의 상기 단위체가 일정거리 서로 이격되어 배열된 구조인 것이 바람직하며, 상기 둘 이상의 단위체는 서로 평행하도록 이격되어 배열된 것이 더욱 바람직하다.
상기 제4전극(520)은 서로 이격 배열된 다수개의 띠 형상이며, 상기 띠는 둘 이상의 상기 도트 형상의 제3전극(510)를 전기적으로 연결하는 특징이 있다.
상기 제3전극(510)의 도트 직경은 10μm 내지 300μm이며, 바람직하게, 10㎛ 내지 150㎛이다. 상기 도트 직경은 펀치 스루에 의해 안정적으로 반도체 기판(100)과의 접속이 이루어지며 패시베이션막(300)의 손상을 최소화하는 크기이다.
상기 제3전극(510) 상부로 형성되어, 상기 도트 형상의 제3전극(510)을 덮는 띠 형상의 제4전극(520)은 그 폭(단축 길이)이 50μm 내지 1,000μm인 것이 바람직하다. 이는 반도체 기판과 국부적 미세 접촉을 이루는 제3전극(510)에 의해 증가하는 저항을 낮출 수 있는 폭으로, 상세하게 제3전극(510) 및 제4전극(520)으로 이루어진 p형 전극이 3~6x10-6Ωcm의 저항을 가질 수 있는 폭이다.
도 3 내지 도 4에 도시한 바와 같이, n형 전극(400)은 도트 형상의 상기 제1전극(410) 및 일직선상 위치하는 다수개의 상기 제1전극(410)을 연결하는 띠 형상의 제2전극(420), 또는 도트 형상의 상기 제1전극(410), 도트 형상의 상기 제2전극(420) 및 띠 형상의 제5전극(430)을 포함하며, n형 공통전극(10, n형 버스바 전극)에 의해 다수개의 n형 전극(400)의 일 단이 서로 연결된다.
p형 전극(500)은 도트 형상의 제3전극(510) 및 일직선상 위치하는 다수개의 상기 제3전극(510)을 연결하는 띠 형상의 제4전극(520)을 포함하며, 상기 p형 전극(500)은 서로 인접하는 두 n형 전극(400) 사이에 위치하며, p형 공통전극(20, p형 버스바 전극)에 의해 다수개의 상기 p형 전극(500)의 일 단이 서로 연결되는 것이 바람직하다.
n형 전극(400)과 마찬가지로, 상기 n형 공통전극(10) 또한, 도트형의 제1공통전극(11) 및 다수개의 상기 제1공통전극(11)을 덮으며 상기 다수개의 n형 전극(400)과 일 단이 연결된 띠형상의 제2공통전극(12)을 포함하는 것이 바람직하다.
p형 전극(500)과 마찬가지로, 상기 p형 공통전극(20) 또한, 도트형의 제3공통전극(21) 및 상기 다수개의 제3공통전극(21)을 덮으며 상기 다수개의 p형 전극(500)과 일 단이 연결된 띠형상의 제4공통전극(22)을 포함하는 것이 바람직하다.
상기 n형 공통전극(10)은 상기 n형 전극(400)의 제1전극(410) 및 제2전극(420)과 유사하게 펀치 스루(punch through) 현상을 통해 상기 제1공통전극(11) 및 제2공통전극(12) 중 제1공통전극(11)만이 선택적으로 반도체 기판의 에미터층과 접속하는 특징이 있다. 상기 제1공통전극(11)은 상기 제1전극(410)의 전극 물질과 유사한 물질을 도포하여 형성될 수 있으며, 제2공통전극(22)은 상기 제2전극(420)의 전극물질과 유사한 물질을 도포하여 형성될 수 있다.
상기 p형 공통전극(20)은 상기 p형 전극(500)의 제3전극(510) 및 제4전극(520)과 유사하게 펀치 스루(punch through) 현상을 통해 상기 제3공통전극(21) 및 제4공통전극(22) 중 제3공통전극(21)만이 선택적으로 상기 반도체 기판(100)의 p영역과 접속하는 특징이 있다. 상기 제3공통전극(21)은 상기 제3전극(510)의 전극 물질과 유사한 물질을 도포하여 형성될 수 있으며, 제4공통전극(22)은 상기 제4전극(520)의 전극물질과 유사한 물질을 도포하여 형성될 수 있다.
상기 n형 공통전극(10)은 상기 n형 전극(400) 형성 단계에서 n형 전극(400)의 형성시와 유사한 방법을 이용하여 형성될 수 있으며, 상기 p형 공통전극(20)은 p형 전극(500)의 형성 단계에서 p형 전극(500)의 형성과 유사한 방법을 이용하여 형성될 수 있다.
바람직하게, 상기 펀치-스루에 의한 선택적 접속을 위한 열처리는 상기 n형 전극(400), p형 전극(500), n형 공통전극(10) 및 p형 공통전극(20)이 인쇄에 의해 형성된 후 수행되는 것이 바람직하다.
이에 따라, 각각의 공통 전극에 의해 일단이 서로 연결된 빗살 형태로 p형 전극(500) 또는 n형 전극(400)이 형성되며, p형 전극(500) 및 n형 전극(400)이 서로 맞물려있는 인터디지테이트 구조(interdigitated structure) 또는 어골구조(Fish bone structure)로 반도체 기판(100)의 후면에 전극이 형성된 것이 바람직하다.
상세하게, 상기 패시베이션막(300) 상부로, 상술한 n형 전극 및 p형 전극, 바람직하게 n형 전극(400), p형 전극(500), n형 공통전극(10) 및 p형 공통전극(20)을 형성한 후, 펀치 쓰루에 의해 상기 n형 전극을 구성하는 제1전극(410) 및 제2전극(420)중 상기 제1전극(410)만을 선택적으로 상기 반도체 기판(100)의 후면 에미터와 접속시키고, p형 전극을 구성하는 제3전극(510) 및 제4전극(520)중 상기 제3전극(510)만을 선택적으로 상기 반도체 기판(100)의 후면 p 도핑 영역에 접속시키기 위한 열처리가 수행된다.
이때, 상기 p형 전극(500)의 인쇄 및 n형 전극(400)의 인쇄가 수행된 후, 단일한 열처리를 통해 상기 펀치 쓰루에 의한 기판과 n형 및 p형 전극과의 접속이 이루어지는 것이 바람직하며, 상기 p형 전극(500) 및 n형 전극(500) 형성을 위한 열처리는 600℃ 내지 1,000℃에서 수행되는 것이 바람직하다.
본 발명에 따른 태양전지의 제조방법에 있어, n형 불순물의 도핑 단계 전, 반도체 기판(100)을 식각하여 표면에 미세 요철을 형성하는 표면 조직화(texturing) 단계가 더 수행될 수 있다. 상기 식각은 건식 또는 습식 식각을 포함하며, 상기 조직화된 표면은 역 피라미드형상의 미세 요철이 다수개 배열된 표면을 포함한다.
또한, 비아 홀의 형성 단계 전, 수광면에 대향하는 후면에 p형 불순물을 함유하는 도핑액을 도포하고 p형 불순물 도핑액이 도포된 반도체 기판을 열처리하여 상기 반도체 기판(100)의 후면에 후면 전계를 형성하는 BSF(back surface field) 표면층을 제조하는 단계가 더 수행될 수 있다. 이때, 상기 p형 전극의 제3전극 및 제4전극 중, 제3전극만의 선택적 펀치 쓰루에 의해, 상기 제3전극이 상기 반도체 기판의 후면에 형성된 BSF 영역과 전기적, 물리적으로 접속될 수 있음은 물론이다. 또한, n형 불순물의 도포에 의한 에미터층의 형성시, 상기 n형 공통 전극 하부에도 에미터층이 형성될 수 있음은 물론이다.
이상과 같이 본 발명에서는 특정된 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (8)

  1. a) 레이저를 이용하여 p형 반도체 기판의 서로 대향하는 두 표면을 관통하도록 비아 홀을 형성하는 단계;
    b) n형 불순물의 존재 하에 상기 반도체 기판을 열처리하여, 상기 반도체 기판에 상기 n형 불순물을 도핑하는 단계;
    c) 상기 반도체 기판의 상기 두 표면 중 일 표면에 반사방지막을 형성하고, 상기 일 표면의 대향면에 패시베이션막을 형성하는 단계;
    d) 열처리 시 상기 패시베이션막을 관통하는 제1전극 물질을 도포하여 상기 비아 홀의 상기 대향면측 개구부를 덮도록 상기 개구부 및 상기 개구부와 접하는 패시베이션막 상부로 제1전극을 형성하고, 열처리 시 상기 패시베이션막을 관통하지 않는 제2전극 물질을 도포하여 상기 제1전극을 덮도록 제2전극을 형성하는 단계;
    e) 상기 패시베이션막 상부로, 열처리 시 상기 패시베이션막을 관통하는 제3전극 물질을 도포하여 제3전극을 형성하고, 열처리 시 상기 패시베이션막을 관통하지 않는 제4전극 물질을 도포하여 상기 제3전극을 덮도록 제4전극을 형성하는 단계; 및
    f) 상기 제1전극, 제2전극, 제3전극 및 제4전극이 형성된 반도체 기판을 열처리하여, 제1전극, 제2전극, 제3전극 및 제4전극 중 제1전극 및 제3전극 만을 각각 펀치 스루(punch through) 현상을 통해 선택적으로 상기 반도체 기판과 접속시키는 단계;
    를 포함하는 것을 특징으로 하는 후면전극 태양전지의 제조방법.
  2. 제 1항에 있어서,
    상기 제1전극은 상기 비아 홀의 개구부 직경을 기준으로 1 내지 20배의 직경을 갖는 도트 형상이며, 상기 제2전극은 상기 제1 전극의 직경을 기준으로 1.5 내지 30 배의 직경을 갖는 도트 형상인 것을 특징으로 하는 후면전극 태양전지의 제조방법.
  3. 제 2항에 있어서,
    상기 d) 단계 후, 다수개의 상기 제2전극을 덮는 띠 형상의 제5전극을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 후면전극 태양전지의 제조방법.
  4. 제 1항에 있어서,
    상기 제1전극은 상기 비아 홀의 개구부 직경을 기준으로 1 내지 20배의 직경을 갖는 도트 형상이며, 상기 제2전극은 다수개의 상기 제1 전극을 연결하는 띠 형상인 것을 특징으로 하는 태양전지의 제조방법.
  5. 제 1항에 있어서,
    상기 제3전극은 직경이 10㎛ 내지 150㎛인 도트 형상이며, 상기 제4전극은 다수개의 상기 제3전극을 연결하는 띠 형상인 것을 특징으로 하는 후면전극 태양전지의 제조방법.
  6. 제 1항에 있어서,
    상기 제1 전극 물질 또는 제 3전극 물질은 각각 은(Ag), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 금(Au), 텅스텐(W), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 납(Pb), 팔라듐(Pd) 및 이들의 합금에서 하나 또는 둘 이상 선택된 전도성물질; 및 산화납을 함유하는 납 유리 또는 산화비스무트를 함유하는 무연 유리를 포함하는 유리 프릿;을 함유하는 것을 특징으로 하는 후면전극 태양전지의 제조방법.
  7. 제 6항에 있어서,
    상기 제2 전극 물질 또는 제 4전극 물질은 각각 은(Ag), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 금(Au), 텅스텐(W), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 납(Pb), 팔라듐(Pd) 및 이들의 합금에서 하나 또는 둘 이상 선택된 전도성물질; 및 B, Bi 및 Pb를 함유하지 않는 실리카계 또는 포스페이트계 유리 프릿;을 함유하는 것을 특징으로 하는 후면전극 태양전지의 제조방법.
  8. 제 7항에 있어서,
    상기 f) 단계의 열처리는 600℃ 내지 1,000℃의 온도에서 수행되는 것을 특징으로 하는 후면전극 태양전지의 제조방법.
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