KR101221869B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

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Abstract

반도체 패키지를 제공한다. 도전 패턴 및 비아가 형성된 복수의 시트들이 적층된 패키지 몸체, 상기 패키지 몸체의 일 면으로부터 연장된 삽입 슬롯 내에 삽입된 복수의 반도체 칩들, 상기 패키지 몸체의 상기 일 면에 대향하는 타 면에 제공된 외부 연결 단자를 제공한다. 상기 복수의 반도체 칩들은 상기 외부 연결 단자와 전기적으로 연결된다.
패키지, LTCC, 삽입 슬롯, 수직형, 그린 시트

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND THE METHOD OF FABRICATING THE SAME}
본 발명은 반도체 패키지에 관련된 것으로, 더욱 상세하게는 LTCC 기술을 적용한 반도체 패키지 및 그 제조 방법에 관련된 것이다. 본 발명은 지식경제부의 IT원천기술개발 사업의 일환으로 수행한 연구로부터 도출된 것이다. [과제관리번호: 2009-P1-33-09135, 과제명: 나노 SoC 통합 기술 및 센서 부품 측정 표준 개발].
현재 전자 제품 구현에서 요구되는 기술은 소형화, 고성능화이다. 이와 같은 소형화 및 고성능화를 구현하기 위해서는 시스템 인 패키지 공정 등을 적용하여 다종의 집적 회로 및 수동 소자들을 하나의 모듈 내에 제작하기 위하여 3-D 형태로 적층하는 기술에 대한 수요가 증가하고 있다.
저온 동시 소성 세라믹(Low Temperature Cofired Ceramic: 이하, LTCC) 기술은 주로 글래스-세라믹 재료를 기반으로 이루어진 다수의 그린 시트(Green sheet) 층에 내부 전극 및 수동 소자를 프린팅하여 주어진 회로를 구현하고, 각 층을 적층한 후 동시 소성하여 멀티 칩 모듈 등을 제조하는 기술이다.
LTCC 기술은 고기능성, 고신뢰성을 갖는 회로 기판 및 복합 모듈을 실현할 수 있는 기술이다. LTCC 기술은 최초 개발된 당시에는 다양한 용도로 개발 및 보급이 기대되었으나 슈퍼 컴퓨터용이나 항공 우주용과 같이 특별한 신뢰성이 요구되는 분야에서만 제한적으로 사용되었을 뿐, 기존의 수지 다층기판 등에 가려 그 시장이 기대했던 것 만큼 확대되지 않았다. 그러나 최근에 이동 통신 시장이 폭발적으로 확대됨에 따라 고주파 아날로그 회로의 소형화, 저가격화, 고기능화를 실현해내는 가장 강력한 수단으로써 LTCC 기술이 활용되고 있다.
알루미나(alumina) 등을 주성분으로 하는 종래의 세라믹 다층 기판이 고온의 소성온도를 필요로 하는데 반해, LTCC 기술은 글래스(glass)계 재료를 첨가함으로써 더 낮은 온도에서의 저온 소성을 가능하게 하였다. 이와 같이 소성 온도를 저온화함으로써 저가이고 저융점인 고전기전도도의 금속을 내층배선용 소재로 사용할 수 있다. 또한 LTCC 기술은 그린 시트의 수축을 X,Y 축 방향으로 억제하여 초기 설계한 회로를 그대로 구현 가능한 장점이 있다.
이와 같은 LTCC 기술은 전력증폭기 모듈, 차량용 ECU(engine control unit), 밴드 패스 필터, 마이크로 안테나, 휴대 전화 등의 무선 인터페이스 등의 제품 등에 사용되어, 고주파, 고신뢰성, 저가격, 소형, 저소비전력의 제품을 구현하고 있다.
본 발명이 해결하고자 하는 과제는 LTCC 기술을 이용하여 복수의 칩의 실장할 수 있는 구조를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 반도체 패키지를 제공한다. 상기 반도체 패키지는 도전 패턴 및 비아가 형성된 복수의 시트들이 적층된 패키지 몸체, 상기 패키지 몸체의 일 면으로부터 연장된 삽입 슬롯 내에 삽입된 복수의 반도체 칩들, 상기 패키지 몸체의 상기 일 면에 대향하는 타 면에 제공된 외부 연결 단자를 포함하고, 상기 복수의 반도체 칩들은 상기 외부 연결 단자와 전기적으로 연결된다.
본 발명의 일 실시예에 있어서, 상기 패키지 몸체의 상기 일 면은 상기 복수의 반도체 칩들의 일 측면을 노출한다. 또한 상기 삽입 슬롯은 상기 패키지 몸체의 상기 일 면에 수직한 평면상으로 연장한다.
본 발명의 다른 실시예에 있어서, 상기 복수의 반도체칩들은 상기 복수의 시트들을 관통한다. 또한, 상기 패키지 몸체의 상기 일 면 상에 제공되어 상기 삽입 슬롯을 덮는 보호 시트를 더 포함한다.
본 발명의 또 다른 실시예에 있어서, 상기 삽입 슬롯은 상기 복수의 시트들 사이에 제공된다. 상기 도전 패턴은 상기 외부 연결 단자에 접촉하여 상기 복수의 반도체 칩들을 상기 외부 접속 단자와 전기적으로 연결한다. 또한 상기 복수의 반도체 칩은 상기 비아로 전기적으로 연결된다.
상술한 기술적 과제들을 해결하기 위한 반도체 패키지의 제공방법을 제공한다. 상기 방법은 도전 패턴 및 비아가 형성된 복수의 시트들을 적층하여 패키지 몸체를 형성하는 것, 상기 패키지 몸체의 일 면으로부터 연장되는 삽입 슬롯를 형성하는 것, 상기 삽입 슬롯 내에 복수의 반도체 칩들을 삽입하는 것, 상기 패키지 몸체의 상기 일 면에 대향하는 타면에 외부 연결 단자를 형성하고 상기 도전 패턴 및 상기 비아로 상기 복수의 반도체 칩을 상기 외부 연결 단자와 전기적으로 연결하는 것을 포함한다.
본 발명의 일 실시예에 있어서, 상기 삽입 슬롯을 형성하는 것은 상기 복수의 시트들을 적층 후 레이저 가공하는 것 또는 상기 복수의 시트들을 각각 펀칭한 후 적층하는 것을 포함한다. 상기 삽입 슬롯을 형성하는 것은 상기 복수의 시트들을 관통하여 상기 삽입 슬롯을 형성하는 것을 포함한다.
본 발명의 다른 실시예에 있어서, 상기 삽입 슬롯을 형성하는 것은 상기 복수의 시트 각각에 리세스 영역을 형성한 후 상기 복수의 시트를 적층하여 형성하는 것을 포함한다.
LTCC 기술을 이용하여 삽입 슬롯을 형성한 후, 복수의 반도체 칩들을 실장하여 와이어 본딩 없이 패키지를 구성할 수 있다. 또한, 반도체 칩들의 크기와 기능이 다른 경우에도 하나의 패키지에 실장이 가능하다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 특정 단계 등을 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 단계 등을 다른 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
(제 1 실시예)
도 1 내지 도 4는 본 발명의 제 1 실시예에 따른 반도체 패키지를 설명하기 위한 도면들이다.
도 1 내지 도 2을 참조하여, 복수의 시트들(101 내지 109)이 적층된 패키지 몸체(100)가 제공된다. 상기 복수의 시트들(101 내지 109)은 LTCC 그린 시트일 수 있다. 상기 패키지 몸체(100) 내에 제 1 비아 내지 제 6 비아(141 내지 146)가 제공된다. 상기 비아들(141 내지 146)은 각각 제 1 비아홀 내지 제 6 비아홀(131 내지 136) 내에 제공될 수 있다. 상기 비아들(141 내지 146)은 상기 복수의 시트 들(101 내지 109)을 관통하여 연장될 수 있다. 일 예로 상기 비아들(141 내지 146)은 상기 복수의 시트들(101 내지 109) 사이의 접촉면과 수직할 수 있다. 상기 복수의 시트들(101 내지 109) 사이에 도전 패턴들이 제공된다. 상기 도전 패턴들은 제 1 도전 패턴 내지 제 9 도전 패턴(161 내지 169)을 포함할 수 있다.
상기 제 1 시트(101)의 하부에 외부 연결 단자(181)가 제공될 수 있다. 상기 외부 연결 단자(181)는 외부 장치들과 전기적 연결을 제공할 수 있다.
상기 패키지 몸체(100)에 삽입 슬롯(191)이 제공된다. 상기 삽입 슬롯(191)은 상기 패키지 몸체(100)의 일 면으로부터 연장될 수 있다. 상기 삽입 슬롯(191)은 상기 복수의 시트들(101 내지 109)을 관통하여 제공될 수 있다. 일 예로 상기 삽입 슬롯(191)은 상기 복수의 시트들(101 내지 109) 사이의 접촉면과 수직할 수 있다. 상기 삽입 슬롯(191)은 이하 설명될 복수의 반도체 칩들에 상응하는 형상일 수 있다. 상기 삽입 슬롯(191)은 복수개가 형성될 수 있다.
도 2는 도 1의 A-A'에 따른 단면도이다. 도 1 및 도 2를 참조하여,상기 삽입 슬롯(191) 내에 복수의 반도체 칩들(200)이 제공될 수 있다. 상기 패키지 몸체(100)의 일 면은 상기 복수의 반도체 칩들(200)의 일 측면을 노출할 수 있다. 상기 복수의 반도체 칩들(200)은 제 1 칩(201), 제 2 칩(202) 및 제 3 칩(203)을 포함할 수 있다. 상기 삽입 슬롯(191)은 상기 복수의 반도체 칩들(200)에 상응하는 형상일 수 있다. 상기 복수의 반도체 칩들(200)은 상기 제 3 시트 내지 상기 제 9 시트(103 내지 109)를 관통하여 삽입될 수 있다. 상기 복수의 반도체 칩들(200) 중 적어도 하나는 다른 크기를 갖거나 다른 기능을 할 수 있다. 따라서 다양한 기능을 하는 칩들을 하나의 패키지 안에 실장할 수 있다.
상기 복수의 반도체 칩들(200)과 상기 외부 연결 단자(181)가 전기적으로 연결될 수 있다. 상기 외부 연결 단자(181)는 상기 제 1 비아(141), 상기 제 3 비아(143), 상기 제 5 비아(145) 및 상기 제 6 비아(146)와 접촉할 수 있다. 상기 제 1 칩(201)은 상기 제 1 비아(141) 및 상기 제 1 도전 패턴(161)을 통하여 상기 외부 연결 단자(181)와 전기적으로 연결될 수 있다. 상기 제 3 칩(203)은 상기 제 6 비아(146) 및 상기 제 8 도전 패턴(168)을 통하여 상기 외부 연결 단자(181)와 전기적으로 연결될 수 있다. 상기 제 2 도전 패턴(162) 및 상기 제 4 도전 패턴(164)은 상기 제 1 칩(201)과 상기 제 2 칩(202)을 전기적으로 연결할 수 있다. 상기 제 3 도전 패턴(163) 및 상기 제 5 도전 패턴(165)은 상기 제 2 칩(202)과 상기 제 3 칩(203)을 전기적으로 연결할 수 있다. 상기 제 1 칩(201) 및 상기 제 2 칩(202)은 상기 제 6 도전 패턴(166), 상기 제 9 도전 패턴(169), 상기 제 2 비아(142) 및 상기 제 3 비아(143)를 통하여 상기 외부 연결 단자(181)와 전기적으로 연결될 수 있다. 상기 제 2 칩(202) 및 상기 제 3 칩(203)은 상기 제 7 도전 패턴(167), 상기 제 9 도전 패턴(169), 상기 제 4 비아(144) 및 상기 제 5 비아(145)를 통하여 상기 외부 연결 단자(181)와 전기적으로 연결될 수 있다. 상기 복수의 시트 내부의 배선은 도 1에 도시된 배선의 형태에 한정되지 않는다. 상기 비아들 및 도전 패턴들을 통한 배선에 의하여 본딩 와이어 없이 전기적 연결이 가능하다. 따라서 기생 성분에 의한 반도체 칩 특성의 저하를 방지할 수 있다.
상기 패키지 몸체(100) 상에 보호 시트(195)가 더 제공될 수 있다. 상기 보 호 시트(195)는 상기 복수의 반도체 칩들(200)의 노출된 측면을 덮어 외부로부터 보호할 수 있다. 일 예로, 상기 보호 시트(195)는 수지일 수 있다.
도 3 및 도 4는 본 발명의 제 1 실시예에 따른 복수의 반도체 칩들(200)의 실장 형태를 도시하는 사시도들이다. 도 3은 상기 패키지 몸체(100) 내에 동일한 크기의 반도체 칩들이 실장되어 있는 것을 도시한다. 도 4는 상기 패키지 몸체(100) 내에 상호 다른 크기의 반도체 칩들이 실장되어 있는 것을 도시한다. 상기 복수의 반도체 칩들(200)의 형태에 따라서 배선을 변경할 수 있다. 상기 복수의 반도체 칩들(200)의 패드(미도시)의 위치에 따라서 배선을 변경할 수 있기 때문에 반도체 칩을 설계시 반도체 칩의 패드의 위치 및 개수의 선택을 자유롭게 할 수 있다. 따라서 서로 크기 및 기능이 다른 반도체 칩들을 함께 패키징하는 것이 보다 용이하다. 또한 반도체 칩의 패드를 최외곽에 배치하기 위한 불필요한 라우팅이 제거되어 반도체 칩 사이즈를 줄일 수 있다.
도 5 내지 도 7은 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 도면들이다.
도 5를 참조하여, 복수의 시트들(101 내지 109)이 제공된다. 상기 복수의 시트들(101 내지 109)은 그린 시트(green sheet)일 수 있다. 상기 그린 시트는 세라믹 분말, 분산제, 솔벤트, 고분자 바인더, 가소제 및 필요에 따라 기타 첨가제를 소정의 비율로 배합한 물질로 형성될 수 있다. 상기 각 시트에 비아 또는 도전 패턴을 형성할 수 있다. 상기 제 1 시트 내지 상기 제 7 시트(101 내지 107)에 각각 제 1 예비 비아홀(111)을 형성할 수 있다. 상기 제 1 예비 비아홀(111)은 각 시트를 펀칭 또는 레이저 가공하여 형성할 수 있다. 상기 제 1 예비 비아홀(111)에 도전성 페이스트를 충전하여 제 1 예비 비아(121)를 형성할 수 있다. 상기 제 2 시트(102) 및 상기 제 3 시트(103) 각각에 제 2 예비 비아홀(112), 제 3 예비 비아홀(113) 및 제 4 예비 비아홀(114)을 형성할 수 있다. 상기 제 2 예비 비아홀(112), 상기 제 3 예비 비아홀(113) 및 상기 제 4 예비 비아홀(114) 내에 제 2 예비 비아(122), 제 3 예비 비아(123) 및 제 4 예비 비아(124)를 형성할 수 있다. 상기 제 1 시트(101)에 제 5 예비 비아홀(115), 제 6 예비 비아홀(116) 및 제 7 예비 비아홀(117)을 형성할 수 있다. 상기 제 5 예비 비아홀(115), 상기 제 6 예비 비아홀(116) 및 상기 제 7 예비 비아홀(117)에 제 5 예비 비아(125), 제 6 예비 비아(126) 및 제 7 예비 비아(127)를 형성할 수 있다. 상기 제 3 시트(103) 내지 상기 제 9 시트(109)에 각각 예비 삽입 슬롯(190)을 형성할 수 있다. 상기 예비 삽입 슬롯(190)은 각 시트를 펀칭하여 형성할 수 있다.
상기 복수의 시트들 상에 도전 패턴을 형성할 수 있다. 상기 제 1 시트(101) 상에 제 9 도전 패턴(169)을 형성할 수 있다. 상기 제 3 시트(103) 상에 제 6 도전 패턴(166) 내지 제 8 도전 패턴(168)을 형성할 수 있다. 상기 제 5 시트(105) 상에 제 4 도전 패턴(164) 및 제 5 도전 패턴(165)을 형성할 수 있다. 상기 제 7 시트(107) 상에 제 1 도전 패턴(161) 내지 제 3 도전 패턴(163)을 형성할 수 있다. 상기 도전 패턴은 Au, Ag 및 Cu를 포함하는 그룹에서 선택되는 1 이상의 도전 물질을 포함할 수 있다. 상기 도전 패턴 또는 예비 도전 패턴은 스크린 프린팅(screen printing) 공정, 잉크젯 프린팅 방법 등 일반적인 LTCC 공정에 의하여 형성될 수 있다.
도 6을 참조하여, 상기 복수의 시트들(101 내지 109)이 적층된 상태로 소성 공정을 진행할 수 있다. 상기 소성 공정은 일반적인 LTCC 공정과 같이 1000℃ 이하의 낮은 온도에서 진행될 수 있다. 상기 공정에 의하여 패키지 몸체(100)가 형성된다. 상기 공정에 의하여 상기 예비 비아들이 연결되어 제 1 비아(141) 내지 제 6 비아(146)를 형성한다. 또한 상기 예비 삽입 슬롯들(190)이 연결되어 삽입 슬롯(191)을 형성한다. 상기 삽입 슬롯(191)은 상기 복수의 시트들(101 내지 109) 사이의 접촉면과 수직할 수 있다. 상기 패키지 몸체(100)에 외부 연결 단자(181)를 형성할 수 있다.
도 7을 참조하여, 복수의 반도체 칩들(200)을 상기 삽입 슬롯(191) 내로 삽입할 수 있다. 상기 복수의 반도체 칩들(200)의 패드(미도시)는 상기 도전 패턴들(161 내지 168)과 전기적으로 연결될 수 있다. 일 예로, 상기 전기적 연결을 위하여 상기 반도체 칩들(200)을 상기 삽입 슬롯(191) 내로 삽입하기 전에, 상기 반도체 칩들(200)의 패드 상에 도전성 페이스트를 도포할 수 있다. 상기 도전성 페이스트는 가열에 의하여 상기 복수의 반도체 칩들(200)과 상기 도전 패턴들(161 내지 168) 사이의 전기적 연결을 돕는다.
상기 복수의 반도체 칩들(200)의 노출된 측면 상에 보호 시트(195)가 더 형성될 수 있다. 상기 보호 시트(195)는 상기 복수의 반도체 칩들(200)의 노출된 면을 덮어 상기 복수의 반도체 칩들(200)을 외부로부터 보호할 수 있다. 일 예로, 상 기 보호 시트(195)는 수지일 수 있다. 상기 복수의 반도체 칩들(200)이 실장된 반도체 패키지에 의하여 반도체 칩들과 패키지의 전기적 연결이 본딩 와이어가 아닌 전도성 금속 배선으로 연결될 수 있다.
(제 2 실시예)
도 8 내지 도 11은 본 발명의 제 2 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 단면도들이다. 삽입 슬롯의 형성 방법의 차이를 제외하면 이 실시예는 앞서 제 1 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 8을 참조하여, 복수의 시트들(301 내지 309)이 제공된다. 상기 복수의 시트들(301 내지 309)은 그린 시트(green sheet)일 수 있다. 상기 그린 시트는 세라믹 분말, 분산제, 솔벤트, 고분자 바인더, 가소제 및 필요에 따라 기타 첨가제를 소정의 비율로 배합한 물질로 형성될 수 있다. 상기 각 시트에 비아 또는 도전 패턴을 형성할 수 있다. 상기 제 1 시트 내지 상기 제 7 시트(301 내지 307)에 각각 제 1 예비 비아홀(311)을 형성할 수 있다. 상기 제 1 예비 비아홀(311)은 각 시트를 펀칭 또는 레이저 가공하여 형성할 수 있다. 상기 제 1 예비 비아홀(311)에 도전성 페이스트를 충전하여 제 1 예비 비아(321)를 형성할 수 있다. 상기 제 2 시트(302) 및 상기 제 3 시트(303) 각각에 제 2 예비 비아홀(312), 제 3 예비 비아홀(313) 및 제 4 예비 비아홀(314)을 형성할 수 있다. 상기 제 2 예비 비아홀(312), 상기 제 3 예비 비아홀(313) 및 상기 제 4 예비 비아홀(314) 내에 제 2 예비 비아(322), 제 3 예비 비아(323) 및 제 4 예비 비아(324)를 형성할 수 있다. 상기 제 1 시트(301)에 제 5 예비 비아홀(315), 제 6 예비 비아홀(316) 및 제 7 예비 비아홀(317)을 형성할 수 있다. 상기 제 5 예비 비아홀(315), 상기 제 6 예비 비아홀(316) 및 상기 제 7 예비 비아홀(317)에 제 5 예비 비아(325), 제 6 예비 비아(326) 및 제 7 예비 비아(327)를 형성할 수 있다.
상기 복수의 시트들 상에 도전 패턴 또는 예비 도전 패턴을 형성할 수 있다. 상기 제 1 시트(301), 상기 제 3 시트(303) 상에 각각 제 9 도전 패턴(369), 제 2 예비 도전 패턴(352)을 형성할 수 있다. 상기 제 5 시트(305), 상기 제 7 시트(307) 상에 각각 제 3 예비 도전 패턴(353), 제 4 예비 도전 패턴(354)을 형성할 수 있다. 상기 도전 패턴 또는 예비 도전 패턴은 Au, Ag 및 Cu를 포함하는 그룹에서 선택되는 1 이상의 도전 물질을 포함할 수 있다. 상기 도전 패턴 또는 예비 도전 패턴은 스크린 프린팅(screen printing) 공정, 잉크젯 프린팅 방법 등 일반적인 LTCC 공정에 의하여 형성될 수 있다.
도 9를 참조하여, 상기 복수의 시트들(301 내지 309)이 적층된 상태로 소성 공정을 진행할 수 있다. 상기 소성 공정은 일반적인 LTCC 공정과 같이 1000℃ 이하의 낮은 온도에서 진행될 수 있다. 상기 공정에 의하여 패키지 몸체(300)가 형성된다. 상기 공정에 의하여 상기 예비 비아들이 연결되어 제 1 비아(341) 내지 제 6 비아(346)를 형성한다.
도 10을 참조하여, 상기 패키지 몸체(300)의 일 면에 삽입 슬롯(391)이 형성된다. 상기 삽입 슬롯(391)은 레이저 가공에 의하여 형성될 수 있다. 상기 삽입 슬 롯(391)은 복수의 시트들을 관통하여 형성될 수 있다. 상기 삽입 슬롯(391)은 상기 복수의 시트들(301 내지 309) 사이의 접촉면과 수직할 수 있다. 상기 삽입 슬롯(391)의 형성에 의하여 상기 예비 도전 패턴들(352 내지 354)이 분리되어 도전 패턴들(361 내지 368)을 형성할 수 있다. 상기 패키지 몸체(300)의 상기 일 면에 대향하는 타면에 외부 연결 단자(381)를 형성할 수 있다.
도 11을 참조하여, 복수의 반도체 칩들(400)을 상기 삽입 슬롯(391) 내로 삽입할 수 있다. 상기 복수의 반도체 칩들(400)의 패드(미도시)는 상기 도전 패턴들(361 내지 368)과 전기적으로 연결될 수 있다. 일 예로, 상기 전기적 연결을 위하여 상기 반도체 칩들(400)을 상기 삽입 슬롯(391) 내로 삽입하기 전에, 상기 반도체 칩들(400)의 패드 상에 도전성 페이스트를 도포할 수 있다. 상기 도전성 페이스트는 가열에 의하여 상기 복수의 반도체 칩들(400)과 상기 도전 패턴들(361 내지 368) 사이의 전기적 연결을 돕는다.
상기 복수의 반도체 칩들(400)의 노출된 측면 상에 보호 시트(395)가 더 형성될 수 있다. 상기 보호 시트(395)는 상기 복수의 반도체 칩들(400)의 노출된 면을 덮어 상기 복수의 반도체 칩들(400)을 외부로부터 보호할 수 있다. 일 예로, 상기 보호 시트(395)는 수지일 수 있다. 상기 복수의 반도체 칩들(400)이 실장된 반도체 패키지에 의하여 반도체 칩들과 패키지의 전기적 연결이 본딩 와이어가 아닌 전도성 금속 배선으로 연결될 수 있다.
(제 3 실시예)
도 12 내지 도 16은 본 발명의 제 3 실시예에 따른 반도체 패키지를 설명하기 위한 평면도 또는 단면도들이다. 패키지 몸체의 형태, 내부 배선의 형태 등의 차이를 제외하면 이 실시예는 앞서 제 1 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 12를 참조하여, 복수의 시트들(501 내지 514)이 적층된 패키지 몸체(500)가 제공된다. 상기 복수의 시트들(501 내지 514)은 LTCC 그린 시트일 수 있다. 상기 패키지 몸체(500) 내에 제 1 비아 내지 제 8 비아(541 내지 548)가 제공될 수 있다. 상기 제 1 비아(541) 내지 상기 제 8 비아(548)는 제 1 비아홀(531) 내지 제 8 비아홀(538) 내에 제공될 수 있다. 상기 제 1 비아 내지 상기 제 8 비아(541 내지 548)는 상기 복수의 시트들(501 내지 514)을 관통하여 연장될 수 있다. 일 예로 상기 제 1 비아 내지 상기 제 8 비아(541 내지 548)는 상기 복수의 시트들(501 내지 514) 사이의 접촉면과 수직할 수 있다. 상기 복수의 시트들(501 내지 514) 사이에 도전 패턴들이 제공될 수 있다. 상기 도전 패턴들은 제 1 도전 패턴 내지 제 4 도전 패턴(561 내지 564)을 포함할 수 있다.
상기 패키지 몸체(500) 하부면에 외부 연결 단자(581)가 제공될 수 있다. 상기 하부면은 상기 복수의 시트들(501 내지 514)의 측면들을 포함할 수 있다. 상기 외부 연결 단자(581)는 외부 장치들과 전기적 연결을 제공할 수 있다.
상기 패키지 몸체(500)에 삽입 슬롯(591)이 제공된다. 상기 삽입 슬롯(591)은 상기 패키지 몸체(500)의 일 면으로부터 연장될 수 있다. 본 발명의 제 3 실시예에 있어서, 상기 삽입 슬롯(591)은 상기 복수의 시트들(501 내지 514) 사이에 제 공될 수 있다. 일 예로 상기 삽입 슬롯(591)은 상기 복수의 시트들(501 내지 514) 사이의 접촉면과 평행할 수 있다. 상기 삽입 슬롯(591)은 이하 설명될 복수의 반도체 칩들에 상응하는 형상일 수 있다. 상기 삽입 슬롯(591)은 복수개가 형성될 수 있다.
상기 삽입 슬롯(591) 내에 복수의 반도체 칩들(600)이 제공될 수 있다. 상기 패키지 몸체(500)의 일 면은 상기 복수의 반도체 칩들(600)의 일 측면을 노출할 수 있다. 상기 복수의 반도체 칩들(600)은 제 1 칩(601), 제 2 칩(602) 및 제 3 칩(603)을 포함할 수 있다. 상기 삽입 슬롯(591)은 상기 복수의 반도체 칩들(600)에 상응하는 형상일 수 있다. 상기 복수의 반도체 칩들(600) 중 적어도 하나는 다른 크기를 갖거나 다른 기능을 할 수 있다. 따라서 다양한 기능을 하는 칩들을 하나의 패키지 안에 실장할 수 있다.
상기 복수의 반도체 칩들(600)과 상기 외부 연결 단자(581)가 전기적으로 연결될 수 있다. 상기 외부 연결 단자(581)는 상기 제 1 도전 패턴(561) 내지 상기 제 4 도전 패턴(564)과 접촉할 수 있다. 상기 제 1 칩(601)은 상기 제 1 비아(541) 및 상기 제 1 도전 패턴(561)을 통하여 상기 외부 연결 단자(581)와 전기적으로 연결될 수 있다. 상기 제 3 칩(603)은 상기 제 8 비아(548) 및 상기 제 4 도전 패턴(564)을 통하여 상기 외부 연결 단자(581)와 전기적으로 연결될 수 있다. 상기 제 2 비아(542) 및 상기 제 3 비아(543)는 상기 제 1 칩(601)과 상기 제 2 칩(602)을 전기적으로 연결할 수 있다. 상기 제 5 비아(545) 및 상기 제 6 비아(546)는 상기 제 2 칩(602)과 상기 제 3 칩(603)을 전기적으로 연결할 수 있다. 상기 제 1 칩(601) 및 상기 제 2 칩(602)은 상기 제 4 비아(544), 상기 제 2 도전 패턴(562)을 통하여 상기 외부 연결 단자(581)와 전기적으로 연결될 수 있다. 상기 제 2 칩(602) 및 상기 제 3 칩(603)은 상기 제 7 비아(547), 상기 제 3 도전 패턴(563)을 통하여 상기 외부 연결 단자(581)와 전기적으로 연결될 수 있다. 상기 복수의 시트 내부의 배선은 도 12에 도시된 배선의 형태에 한정되지 않는다. 상기 비아들 및 도전 패턴들을 통한 배선에 의하여 본딩 와이어 없이 전기적 연결이 가능하다. 따라서 기생 성분에 의한 반도체 칩 특성의 저하를 방지할 수 있다.
상기 패키지 몸체(500) 상에 보호 시트(595)가 더 제공될 수 있다. 상기 보호 시트(595)는 상기 복수의 반도체 칩들(600)의 노출된 측면을 덮어 상기 복수의 반도체 칩들(600)을 외부로부터 보호할 수 있다. 일 예로, 상기 보호 시트(595)는 수지일 수 있다.
도 13 내지 도 16은 본 발명의 제 3 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 13을 참조하여, 복수의 시트들(501 내지 514)이 제공된다. 상기 복수의 시트들(501 내지 514)은 그린 시트(green sheet)일 수 있다. 상기 그린 시트는 세라믹 분말, 분산제, 솔벤트, 고분자 바인더, 가소제 및 필요에 따라 기타 첨가제를 소정의 비율로 배합한 물질로 형성될 수 있다. 상기 각 시트에 비아 또는 도전 패턴을 형성할 수 있다. 상기 제 2 시트(502)에 제 1 비아홀(531)을 형성할 수 있다. 상기 제 1 비아홀(531)은 그린 시트를 펀칭 또는 레이저 가공하여 형성할 수 있다. 상기 제 1 비아홀(531)에 도전성 페이스트를 충전하여 제 1 비아(541)를 형성할 수 있다. 상기 제 13 시트에 제 8 비아홀(538)을 형성한 후, 도전성 페이스트를 충전하여 제 8 비아(548)를 형성할 수 있다. 상기 제 5 시트(505) 및 상기 제 6 시트(506)에 제 1 예비 비아홀(551), 제 2 예비 비아홀(552) 및 제 3 예비 비아홀(553)을 형성할 수 있다. 상기 제 1 예비 비아홀(551), 상기 제 2 예비 비아홀(552) 및 상기 제 3 예비 비아홀(553)에 제 1 예비 비아(521), 제 2 예비 비아(522) 및 제 3 예비 비아(523)를 형성할 수 있다. 상기 제 9 시트(509) 및 상기 제 10 시트(510)에 제 4 예비 비아홀(554), 제 5 예비 비아홀(555) 및 제 6 예비 비아홀(556)이 형성할 수 있다. 상기 제 4 예비 비아홀(554), 상기 제 5 예비 비아홀(555) 및 상기 제 6 예비 비아홀(556)에 제 4 예비 비아(524), 제 5 예비 비아(525) 및 제 6 예비 비아(526)를 형성할 수 있다.
상기 복수의 시트들 상에 도전 패턴들을 형성할 수 있다. 본 발명의 제 3 실시예에 있어서, 상기 제 1 시트(501), 상기 제 5 시트(505) 상에 각각 제 1 도전 패턴(561), 제 2 도전 패턴(562)을 형성할 수 있다. 상기 제 9 시트(509), 상기 제 13 시트(513) 상에 각각 제 3 도전 패턴(563), 제 4 도전 패턴(564)을 형성할 수 있다. 상기 도전 패턴은 Au, Ag 및 Cu를 포함하는 그룹에서 선택되는 1 이상의 도전 물질을 포함할 수 있다. 상기 도전 패턴은 스크린 프린팅(screen printing) 공정, 잉크젯 프린팅 방법 등 일반적인 LTCC 공정에 의하여 형성될 수 있다.
도 14는 도 13의 상기 제 3 시트(503)의 B-B'선에 따른 단면도이다. 상기 제 3 시트(503)에 리세스 영역(570)이 형성될 수 있다. 상기 리세스 영역(570)은 상기 제 1 반도체 칩(601)이 실장될 수 있는 구조의 일부이다. 상기 리세스 영역(570)은 펀칭 또는 레이저 가공에 의하여 형성될 수 있다. 상기 제 4 시트(504), 상기 제 7 시트(507), 상기 제 8 시트(508), 상기 제 11 시트(511) 및 상기 제 12 시트(512)에도 동일한 리세스 영역(570)이 형성될 수 있다.
도 15를 참조하여, 상기 복수의 시트들(501 내지 514)이 적층된 상태로 소성 공정을 진행할 수 있다. 상기 소성 공정은 일반적인 LTCC 공정과 같이 1000℃ 이하의 낮은 온도에서 진행될 수 있다. 상기 공정에 의하여 패키지 몸체(500)가 형성된다. 상기 공정에 의하여 상기 예비 비아들이 연결되어 제 2 비아(542) 내지 제 7 비아(547)를 형성한다. 복수의 시트들에 형성된 상기 리세스 영역들(570)이 연결되어 삽입 슬롯(591)이 형성될 수 있다. 상기 소성 공정이 완료된 후, 상기 패키지 몸체(500)의 일 면에 외부 연결 단자(581)가 형성될 수 있다.
도 16을 참조하여, 복수의 반도체 칩들(600)을 상기 삽입 슬롯(591) 내로 삽입할 수 있다. 상기 복수의 반도체 칩들(600)의 패드(미도시)는 상기 비아들(541 내지 548)과 전기적으로 연결될 수 있다. 일 예로, 상기 전기적 연결을 위하여 상기 반도체 칩들(600)을 상기 삽입 슬롯(591) 내로 삽입하기 전에, 상기 반도체 칩들(600)의 패드 상에 도전성 페이스트를 도포할 수 있다. 상기 도전성 페이스트는 가열에 의하여 상기 복수의 반도체 칩들(600)과 상기 비아들(531 내지 538) 사이의 전기적 연결을 돕는다.
상기 복수의 반도체 칩들(600)의 노출된 측면 상에 보호 시트(595)가 더 형성될 수 있다. 상기 보호 시트(595)는 상기 복수의 반도체 칩들(600)의 노출된 면 을 덮어 상기 복수의 반도체 칩들(600)을 외부로부터 보호할 수 있다. 일 예로, 상기 보호 시트(595)는 수지일 수 있다. 상기 복수의 반도체 칩들(600)이 실장된 반도체 패키지에 의하여 반도체 칩들과 패키지의 전기적 연결이 본딩 와이어가 아닌 전도성 금속 배선으로 연결될 수 있다.
상기 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
도 1 내지 도 2는 본 발명의 제 1 실시예에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 복수의 반도체 칩들의 실장 형태를 도시하는 사시도들이다.
도 5 내지 도 7은 본 발명의 제 1 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 8 내지 도 11은 본 발명의 제 2 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 12 내지 도 16은 본 발명의 제 3 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100,300,500: 패키지 몸체 200,400,600: 복수의 반도체 칩들
101 내지 109, 301 내지 309, 501 내지 514, : 시트
181, 381, 581:외부 연결 단자
195, 395, 595: 보호 시트
141 내지 146, 341 내지 346, 541 내지 548: 비아
161 내지 169, 361 내지 369, 561 내지 564: 도전 패턴

Claims (20)

  1. 도전 패턴 및 비아가 형성된 복수의 시트들이 적층된 패키지 몸체;
    상기 패키지 몸체의 일 면으로부터 연장된 삽입 슬롯 내에 삽입된 복수의 반도체 칩들; 및
    상기 패키지 몸체의 상기 일 면에 대향하는 타 면에 제공된 외부 연결 단자를 포함하고,
    상기 복수의 반도체 칩들은 상기 도전 패턴 및 상기 비아를 통하여 상기 외부 연결 단자와 전기적으로 연결되고,
    상기 복수의 반도체 칩들 각각은 상기 복수의 시트들 중 적어도 두 시트들을 관통하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 비아는 상기 복수의 시트들을 관통하고, 상기 도전 패턴은 상기 복수의 시트들 사이에 제공되는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 비아는 상기 외부 연결 단자에 접촉하여 상기 복수의 반도체 칩들을 상기 외부 접속 단자와 전기적으로 연결하는 반도체 패키지.
  4. 제 3 항에 있어서, 상기 도전 패턴은 상기 복수의 반도체 칩들을 전기적으로 연결하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 패키지 몸체의 상기 일 면은 상기 복수의 반도체 칩 들의 일 측면을 노출하는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 삽입 슬롯은 상기 패키지 몸체의 상기 일 면에 수직한 평면상으로 연장하는 반도체 패키지.
  7. 삭제
  8. 제 5 항에 있어서, 상기 패키지 몸체의 상기 일 면 상에 제공되어 상기 삽입 슬롯을 덮는 보호 시트를 더 포함하는 반도체 패키지.
  9. 제 1 항에 있어서, 상기 복수의 반도체 칩들 중 적어도 하나는 다른 크기를 갖거나 다른 기능을 하는 반도체 패키지.
  10. 제 1 항에 있어서, 상기 삽입 슬롯은 상기 복수의 시트들 사이에 제공되는 반도체 패키지.
  11. 제 10 항에 있어서, 상기 도전 패턴은 상기 외부 연결 단자에 접촉하여 상기 복수의 반도체 칩들을 상기 외부 접속 단자와 전기적으로 연결하는 반도체 패키지.
  12. 제 10 항에 있어서, 상기 비아는 상기 복수의 반도체 칩들을 전기적으로 연결하는 반도체 패키지.
  13. 제 1 항에 있어서, 상기 복수의 시트들은 LTCC 그린 시트인 반도체 패키지.
  14. 도전 패턴 및 비아가 형성된 복수의 시트들을 적층하여 패키지 몸체를 형성하는 것;
    상기 패키지 몸체의 일 면으로부터 연장되는 삽입 슬롯를 형성하는 것;
    상기 삽입 슬롯 내에 복수의 반도체 칩들을 삽입하는 것; 및
    상기 패키지 몸체의 상기 일 면에 대향하는 타면에 외부 연결 단자를 형성하고 상기 도전 패턴 및 상기 비아로 상기 복수의 반도체 칩을 상기 외부 연결 단자와 전기적으로 연결하는 것을 포함하고,
    상기 복수의 반도체칩들 각각은 상기 복수의 시트들 중 적어도 두 시트들을 관통하는 반도체 패키지 제조 방법.
  15. 제 14 항에 있어서, 상기 비아는 상기 외부 연결 단자에 접촉하여 상기 복수의 반도체 칩들을 상기 외부 접속 단자와 전기적으로 연결하도록 형성하고, 상기 도전 패턴은 상기 복수의 반도체 칩을 전기적으로 연결하도록 형성하는 반도체 패키지 제조 방법.
  16. 제 15 항에 있어서, 상기 삽입 슬롯을 형성하는 것은 상기 복수의 시트들을 적층 후 레이저 가공하는 것 또는 상기 복수의 시트들을 각각 펀칭한 후 적층하는 것을 포함하는 반도체 패키지 제조 방법.
  17. 제 16 항에 있어서, 상기 삽입 슬롯을 형성하는 것은 상기 복수의 시트들을 관통하여 상기 삽입 슬롯을 형성하는 것을 포함하는 반도체 패키지 제조 방법.
  18. 제 14 항에 있어서, 상기 도전 패턴은 상기 외부 연결 단자에 접촉하여 상기 복수의 반도체 칩들을 상기 외부 접속 단자와 전기적으로 연결하도록 형성하고, 상기 비아는 상기 복수의 반도체 칩을 전기적으로 연결하도록 형성하는 반도체 패키지 제조 방법.
  19. 제 18 항에 있어서, 상기 삽입 슬롯을 형성하는 것은 상기 복수의 시트 각각에 리세스 영역을 형성한 후 상기 복수의 시트를 적층하여 형성하는 것을 포함하는 반도체 패키지 제조 방법.
  20. 제 14 항에 있어서, 상기 패키지 몸체의 상부에 상기 삽입 슬롯을 덮는 보호 시트를 형성하는 것을 더 포함하는 반도체 패키지 제조 방법.
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