KR101218564B1 - 반도체 장치를 제조하는 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

전기 회로들을 제조하기 위해 액적 토출 장치에 의해 미세한 배선들 등을 형성하는 경우에, 토출 위치, 토출 타이밍 등의 제어들을 포함하는 토출 제어들이 매우 높은 정확도를 가지도록 요구된다. CAD 툴에 의해 전기 회로의 설계 도면 데이터를 형성한 후에, 설계 도면 데이터는 제 1 래스터 데이터로 변환되고, 그 후에 제 2 래스터 데이터로 변환된다. 제 1 래스터 데이터는 수평 방향의 도트 간격 Xdp와 수직 방향의 도트 간격 Ydp를 하나의 단위로 하는 정방 격자이다. 제 2 래스터 데이터는 도트 간격 Ydp/V(V>1) 및 수평 방향의 도트 간격 Xdp를 하나의 단위로 하는 장방 격자이다. 임의의 토출 횟수가 제 1 래스터 데이터를 제 2 래스터 데이터로 변환하기 전후와 동일하게 되는 것을 유념한다.
액적 토출 장치, 래스터 데이터, 토출 제어, CAD 툴, 잉크젯

Description

반도체 장치를 제조하는 방법{Method for manufacturing semiconductor device}
도 1a 및 도 1b는 본 발명에 따라 생성된 래스터 데이터(raster data)를 도시하는 도면들.
도 2a 및 도 2b는 본 발명에 따라 생성된 래스터 데이터를 도시하는 도면들.
도 3a 및 도 3b는 헤드(head), 노즐(nozzle), 도트 간격(dot pitch), 및 헤드의 장축(major axis)이 기울어진 각 사이의 관계를 도시하는 상면도들.
도 4는 액적 토출(droplet discharging)까지의 단계들을 도시하는 흐름도.
도 5는 노즐 간격 및 헤드의 장축이 기울어진 각도 θ를 도시하는 그래프.
도 6은 상면에서 본 사진.
도 7은 액적 토출 장치(droplet discharging apparatus)의 구조를 도시하는 원근도.
도 8a는 본 발명의 표시 장치를 제조하는 방법을 도시하는 상면도이고, 도 8b 및 도 8c는 단면도들.
도 9a는 본 발명의 표시 장치를 제조하는 방법을 도시하는 상면도이고, 도 9b 및 도 9c는 단면도들.
도 10a는 본 발명의 표시 장치를 제조하는 방법을 도시하는 상면도이고, 도 10b 및 도 10c는 단면도들.
도 11a 및 도 11b는 본 발명의 표시 장치를 제조하는 방법을 도시하는 단면도들.
도 12a는 본 발명의 표시 장치를 도시한 상면도이고, 도 12b는 단면도.
도 13a 내지 도 13c는 본 발명의 표시 장치를 제조하는 방법을 도시하는 단면도들.
도 14는 본 발명의 표시 장치를 제조하는 방법을 도시하는 상면도.
도 15a 및 도 15b는 액정 표시 모듈(liquid crystal display module)의 구조예를 도시한 단면도들.
도 16은 액적 토출 장치의 구조를 도시하는 도면.
도 17a 및 도 17b는 본 발명이 응용된 전자 기기들을 도시하는 도면들.
도 18은 본 발명이 응용된 전자 기기들의 주 구조를 도시하는 블록도.
도 19a 내지 도 19d는 본 발명이 응용된 전자 기기들을 도시하는 도면들.
도 20a 내지 도 20e는 본 발명이 응용된 보호 회로들(protection circuits)을 도시하는 도면들.
도 21a 내지 도 21c는 본 발명의 표시 장치들을 도시하는 상면도들.
도 22a 및 도 22b는 본 발명의 표시 장치들을 도시하는 상면도들.
도 23a 내지 도 23g는 본 발명이 응용된 반도체 장치들을 도시하는 도면들.
도 24는 반도체 장치의 구조예를 도시하는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1400: 기판 1402: 패턴
1405, 1412: 헤드 1403: 액적 토출 수단
1407: 제어 수단 1408: 호스트 컴퓨터
1410: 컴퓨터 1413, 1414: 재료 공급원
본 발명은 박막 트랜지스터(thin film transistor)(이후, TFT라 칭해짐)를 포함하는 회로를 구비한 반도체 장치와 그 제조 방법에 관한 것이다. 예를 들면, 본 발명은 유기 발광 소자(organic light-emitting element)를 갖는 발광 표시 장치(light-emitting display device) 또는 액정 표시 패널(liquid crystal display panel)에 의해 전형화되는 전기-광학 장치(electro-optic device)가 일부로서 장착되는 전자 기기(electronic appliance)에 관한 것이다.
이 명세서에서, 반도체 장치는, 반도체 특성들을 사용하여 기능할 수 있는 일반적인 반도체 장치들을 포함하며, 전기-광학 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치 내에 포함된다.
최근에, 절연 표면을 갖는 기판 위에 형성된 반도체 박막(약 수 나노미터들 내지 수백 나노미터들의 두께를 가짐)을 사용하여 박막 트랜지스터(TFT)를 형성하는 기술에 관심이 모아지고 있다. 박막 트랜지스터들은 IC 및 전기-광학 장치와 같은 전자 장치들에 광범위하게 응용된다. 특히, 화상 표시 장치들의 스위칭 소자들로서 박막 트랜지스터들에 대한 개발이 촉박하게 요구되고 있다.
반도체 회로를 가진 전자 기기의 제조에 있어서, 마더 글래스 기판(mother glass substrate)은 대량 생산에 대한 효율성을 개선시키기 위하여 웨이퍼 기판(wafer substrate) 대신에 사용되며, 복수의 장치들은 하나의 마더 글래스 기판으로부터 종종 취해진다. 마더 글래스 기판은 1990 초반부의 제 1 세대에 대해 300 ×400 mm의 크기를 가지며, 2000의 제 4 세대에 대해 680 ×880 mm 또는 730 ×920 mm까지 성장했다. 생산 기술들은, 통상적으로 표시 패널들과 같은 다수의 장치들이 하나의 기판으로부터 취해질 수 있도록 진행되었다.
현재, 스핀 코팅 방법을 사용한 막형성 방법에서, 기판의 크기 증가는 대량 생산에 불리하게 되는데, 그 이유는 큰 기판을 회전시키기 위한 메커니즘이 커지고, 재료 액체의 손실 및 소모량이 증가되기 때문이다. 더욱이, 막이 사각 기판을 스핀 코팅하여 형성될 때, 중심에 회전축을 가진 순환 불균일함(circular uneveness)이 막 상에 나타날 수 있다.
피에조 방법(piezo method) 또는 열 제트 방법(thermal jet method)에 의해 전형화된 액적 토출 기술, 또는 시리얼 액적 토출 기술(serial droplet discharging technique)이 최근에 주목을 받고 있다. 이 액적 토출 기술은 종이 위에 화상을 인쇄하고 그리는데 사용되었다. 특허 문서1은 도트 형성 위치의 변위(displacement)를 억제하고, 인쇄기, 복사기, 팩시밀리 머신 등의 기능들을 갖는 인쇄 장치의 사용으로 화상 품질의 저하를 방지하는 기술을 개시하고 있다. 또한, 특허 문서2는, 종이가 전달되는 방향에 수직인 직선에 헤드가 기울어진 헤드 부착각도(head attachment angle) θ에 따라 화상을 기록하는 기술을 개시하고 있다.
종이 등에 인쇄하는 분야와는 완전히 다른 마이크로패턴 형성(micropattern formation)과 같은 액적 토출 기술을 반도체 분야에 응용하기 위한 시도가 최근에 시작되었다. 예를 들면, 액적 토출 기술에 의해 유리 기판 위에 마이크로패턴을 형성하는 방법이 특허 문서3에 개시되어 있다.
[특허 문서1]
일본 특허 공개 번호 제2002-29097호
[특허 문서2]
일본 특허 공개 번호 제2001-30478호
[특허 문서3]
일본 특허 공개 번호 제2005-12179호
반도체 장치가 제조될 때, 먼저, 마스크들이 CAD 툴에 의해 설계된다. 이 마스크 설계는 다양한 재료들이 스퍼터링 방법, CVD 방법 등에 의해 층들을 형성하기 위해 적층되고 상기 층들이 선택적으로 에칭되는 마스크들을 제조하도록 설계된다.
마스크들을 사용하지 않은 액적 토출 장치, 통상적으로 잉크젯 장치는, 데이터를 이진화하여 얻어지고 재료가 토출되는지 여부를 결정하는 래스터 데이터에 기초하여 재료 액적의 토출 위치를 제어한다. 이 래스터 데이터에 의해서만 회로 구조 및 배선 위치를 이해하기는 어렵다. 더욱이, 시작부터 래스터 데이터에 의해서만 회로 설계하기도 또한 어렵다.
따라서, 잉크젯 장치를 사용하여 배선 또는 레지스트 마스크를 형성하는 경우에도, CAD 툴에 의해 전체 반도체 장치를 설계한 후에 CAD 데이터가 래스터 데이터(잉크젯 장치를 사용하는 단계에서 활용된 래스터 데이터)로 변환되는 것이 바람직하다.
잉크젯 장치는 헤드의 토출 용량, 노즐로부터 토출된 재료 액적, 기판의 표면 상태 등에 기초하여 도트 직경을 결정한다. 재료 액적은, 노즐로부터 토출될 수 있는 유동성(fluidity)(점착성(viscosity)) 등을 가져야 하고, 고형 물질이 혼합될 때에도 유체가 전체 액적으로 되어야 한다. 잉크젯 장치는 하나의 헤드에 복수의 노즐들을 가진다. 주사는 헤드와 처리될 기판을 상대적으로 이동시켜 실행되고, 재료 액적이 노즐로부터 토출되어야하는지의 여부가 선택된다. 예를 들면, 주사는 헤드를 고정시키고 처리될 기판을 이동시키거나, 헤드를 이동시키고 처리될 기판을 고정시킴으로써 실행될 수 있다.
하나의 잉크젯 장치는 복수의 헤드들이 구비될 수 있다. 복수의 헤드들을 제공함으로써, 더 큰 영역이 처리될 수 있고, 전체 단계들에 요구되는 시간이 단축될 수 있다.
복수의 선들이 주사 방향으로 그려질 때, 양호한 선들이 형성될 수 있는 간격(주사 방향에 수직(또는 평행)인 방향의 도트 간격 dp)은 도트 직경 d의 약 0.5 내지 0.9배의 범위로 한다.
CAD 데이터는 한 측면에 대한 도트 간격 dp(주사 방향에 수직인 방향의 도트 간격 Xdp ×주사 방향에 평행한 방향의 도트 간격 Ydp)를 하나의 단위로 한 영역에 대해 나누어지고, 따라서 CAD 데이터는 래스터 데이터로 변환된다.
복수의 선들은, 헤드(302)에 제공된 복수의 노즐들(303)과 주 주사 방향에 수직인 방향의 도트 간격 dp 사이의 간격(노즐 간격) np가 np = Mdp(M은 자연수)(도 3a에 대응하는 경우)를 만족하는 경우에 특별한 문제없이 주 주사 방향(main scanning direction)(304)으로 기판(301) 위에 그려질 수 있다. np = Mdp인 경우, 헤드 장축 방향은 부 주사 방향(sub scanning direction)(305)과 거의 매칭한다.
그러나, np ≠Mdp(도 3b에 대응하는 경우), 노즐 간격 np는, 주 주사 방향에 수직인 방향(부 주사 방향(305))으로 각도 θ에 의해 헤드의 장축을 기울어지게 함으로써 노즐 간격 Np로 변경하여, Np(Np = np ×cosθ) = Mdp가 된다. 각도 θ는 헤드 장축 방향(306)과 부 주사 방향(305) 사이의 각이다. 헤드의 장축은 각도 θ에 의해 기울어지기 때문에, 헤드에 제공된 복수의 노즐들의 토출 위치들은 옮겨진다. x-축(x는 2 이상의 자연수) 노즐로부터 토출된 재료 액적은 제 1 노즐이 토출하는 위치에 기초하여 (x-1) ×np ×sinθ만큼 옮겨진 위치에 토출된다. 토출 위치의 변위를 보정하기 위하여, 래스터 데이터가 보정된다; 특히, 주사 방향에 평행한 방향의 래스터 데이터가 보정된다.
np ≠Mdp이면, 하나의 측면에 대한 도트 간격 dp를 가진 정방의 영역이 하나의 단위로 간주된다면, 토출 위치는 래스터 데이터가 상술된 절차에 따라 보정되더라도, ±dp/2만큼 옮겨질 수 있다.
예를 들면, 워드 프로세서, 개인용 컴퓨터 등에 대한 정보 출력 장치로서, 종이 또는 막 위에 글자들 또는 화상들과 같은 정보를 기록하기 위한 잉크젯 장치를 사용하는 인쇄기는 ±dp/2만큼의 토출 위치의 변위는 사람의 눈에 인식되지 않는다면, 특별한 문제들이 발생되지 않는다. 그러나, 전기 회로의 제조시 정밀한 배선 등이 잉크젯 장치에 의해 형성된다면, ±dp/2만큼의 토출 위치의 변위는 배선의 절단 또는 단락의 주원인이 될 수 있다. 달리 말하면, 종이 위에 인쇄하는 경우에 비해, 토출 위치, 토출 타이밍 등의 제어들을 포함하는 토출 제어들은 전기 회로의 제조에 있어서 매우 높은 정확도를 가지도록 요구된다.
따라서, 본 발명의 한 양태에 따라, CAD 툴을 사용하여 전기 회로의 설계 도면 데이터를 생성한 후에, 설계 도면 데이터는 제 1 래스터 데이터로 변환되고, 그 후에 제 2 래스터 데이터로 변환된다. 제 1 래스터 데이터는 수평 방향의 도트 간격 Xdp와 수직 방향의 도트 간격 Ydp을 하나의 단위로 하는 정방 격자이다. 제 2 래스터 데이터는 도트 간격 Ydp/V(V>1) 및 수평 방향의 도트 간격 Xdp를 하나의 단위로 하는 장방 격자이다. 세분화의 표시자인 V의 값은 설계자에 의해 적절하게 결정될 수 있다. V를 증가시킴으로써, 래스터 데이터는 더 세분화될 수 있다. 세분화된 래스터 데이터에 기초하여 토출이 행해질 때, 더 높은 정확도의 토출 제어가 달성될 수 있다.
설계 도면 데이터가 수평 방향 및 수직 방향 모두에서 동일하게 세분화될 때, 주사 횟수는 당연히 증가한다. 본 발명에서, 원하는 배선들 등은 헤드의 주 주사 방향으로 설계 데이터를 세분화함으로써 주사 횟수를 증가시키지 않고 형성된다.
래스터 데이터를 세분화하는 경우에, 단순히 설계 도면 데이터를 변환하는 것이 아니라, 임의의 토출 횟수가 변환 전후와 동일하게 되도록 설계 도면 데이터를 래스터 데이터로 변환하는 것이 중요하다. 이것은, 데이터가 세분화된 래스터 데이터로 변환될 때 임의의 토출 횟수가 세분화비에 따라 증가되는 경우에, 원하는 배선들 등을 형성하기 어렵기 때문이다.
더 높은 정확도의 토출 제어는 세분화된 래스터 데이터의 사용으로, 각도 θ에 의해 헤드의 장축을 기울어지게 함으로써 유발된 토출 위치의 변위를 보정함으로써 달성될 수 있다.
전기 회로의 설계 도면 데이터가 잉크젯 장치에 의해 배선 등을 형성하기 위해 CAD 툴을 사용하여 생성되기 때문에, 잉크젯 장치 이외의 다른 장치(레이저 조사 장치 또는 광 노출 장치)를 사용하는 다른 층에 대한 설계 데이터는 공유될 수 있다; 따라서, 전체 회로 구조 및 배선 위치들을 쉽게 알 수 있다. 즉, CAD 툴에 의해 생성된 설계 도면 데이터 및 잉크젯 장치에 의해 토출을 형성하기 위하여 설계 도면 데이터를 변환하여 얻어진 설계 데이터 모두가 준비된다.
설계 효율을 증가시키기 위하여, 잉크젯 장치에는 전기적으로 접속된 컴퓨터가 구비될 수 있고, CAD 툴에 의해 얻어진 전기 회로의 설계 도면 데이터에 기초하여 원하는 래스터 데이터를 자동으로 형성하기 위한 프로그램이 생성되어 컴퓨터를 사용하여 실행될 수 있다. 헤드의 장축과 주 주사 방향에 수직인 방향 사이의 각도 θ와 같은 파라미터는 메모리 등에 미리 저장될 수 있거나, 매 시간마다 수동으로 입력될 수 있다. CAD 툴을 사용한 전기 호로의 설계 도면 데이터는 호스트 컴퓨터에 의해 생성될 수 있고, 호스트 컴퓨터는 설계 도면 데이터가 잉크젯 장치에 투과되도록 잉크젯 장치에 제공된 컴퓨터에 접속될 수 있다.
본 발명은 잉크젯 장치를 사용하여 배선들을 형성할 뿐만 아니라 다른 단계들에도 응용될 수 있다. 예를 들면, 레지스트와 같은 수지 재료를 사용하여 잉크젯 장치에 의해 재료막 위에 마스크가 선택적으로 형성될 수 있고, 재료막은 선택적으로 에칭될 수 있다.
본 명세서에 개시된 본 발명의 일 양태는, 반도체 장치를 제조하는 방법에 있어서: CAD 툴에 의해, 절연 표면을 갖는 기판 위에 제 1 재료층을 배치하기 위한 제 1 회로 설계 도면 데이터를 생성하는 단계; 상기 제 1 회로 설계 도면 데이터를 제 1 래스터 데이터로 변환하는 단계로서, 상기 제 1 래스터 데이터는 수평 방향의 도트 간격 Xdp와 수직 방향의 도트 간격 Ydp를 하나의 단위로 하여 토출 위치를 결정하는, 상기 변환 단계; 주 주사 방향으로 상기 제 1 래스터 데이터를 세분화함으로써 도트 간격 Ydp/V(V>1)의 제 2 래스터 데이터를 생성하는 단계; 상기 제 1 래스터 데이터와 동일한 토출 횟수를 갖는 제 3 래스터 데이터를 생성하기 위하여 상기 제 2 래스터 데이터의 임의의 토출 횟수를 솎아내는(thin) 단계; 복수의 노즐들을 갖는 헤드가 구비된 액적 토출 장치의 헤드 장축 방향과 부 주사 방향 사이의 헤드 기울기 각도 θ를 결정하는 단계; 각각의 노즐의 토출 타이밍이 상기 헤드 기울기 각도 θ에 기초하여 보정된 제 4 래스터 데이터를 생성하는 단계; 상기 헤드 및 상기 기판은 상기 헤드 기울기 각도 θ을 유지하면서 상기 주 주사 방향 또는 상기 부 주사 방향으로 상대적으로 이동되는 방식으로, 상기 제 4 래스터 데이터에 기초하여 액적을 토출함으로써 절연 표면을 갖는 기판 위에 상기 제 1 재료층을 형성하는 단계; 및 CAD 툴에 의해, 상기 제 1 재료층 위에 제 2 재료층을 배치하여 상기 제 2 재료층을 형성하기 위한 제 2 회로 설계 도면 데이터를 생성하는 단계를 포함하는, 반도체 장치 제조 방법이다.
상기 구조에서, 헤드 기울기 각도 θ은 arcos(도트 간격 Xdp ×노즐 수 / 상기 헤드의 장축의 길이)에 기초하여 결정된다.
임의의 상술된 구조들에서, 제 4 래스터 데이터를 생성한 후에, 제 4 래스터 데이터는 헤드 또는 기판의 주사 경로(scanning route)에 기초하여 보정된다.
임의의 상술된 구조들에서, 제어 회로가 액적 토출 장치에 접속된다. 제어 회로는 설계 데이터베이스로부터 회로 설계 도면 데이터를 복사하고, 회로 설계 도면 데이터를 제 4 래스터 데이터로 자동으로 변환하는 프로그램을 실행한다.
본 명세서에서, 주 주사 방향은 기판과 같이 처리될 대상이 전달되는 방향을 나타내고, 주 주사 방향에 수직인 방향은 부 주사 방향이라 칭해진다. 행으로 노즐들을 갖는 헤드는 헤드의 생성시 노즐들의 배열 밀도에 대한 제한을 갖는다. 따라서, 헤드의 장축이 주 주사 방향으로 주사를 행하기 위하여 부 주사 방향으로 기울어질 때, 각각의 노즐은 처리 시간을 단축시키기 위하여 효율적으로 사용될 수 있다.
그 외에도, 2 이상의 노즐들을 배열함으로써 처리 시간이 단축될 수 있다. 또한, 하나의 잉크젯 장치에 복수의 헤드들을 제공함으로써 처리 시간이 단축될 수 있다.
헤드 및 처리될 대상은 전후로 상대적으로 이동될 수 있다. 예를 들면, 헤드 및 처리될 대상이 전후로 상대적으로 이동되는 경우에, 다음의 방식으로 하나의 헤드를 사용하면 처리 시간이 반으로 단축될 수 있다: (1) 주 주사 방향으로 처리될 대상에 대해 잉크젯 장치의 헤드를 이동시킴으로써 토출이 행해지는 방식, (2) 토출이 중단되고 부 주사 방향으로 노즐 간격의 1/2만큼 헤드가 이동되는 방식, 및 (3) 토출을 재시작하기 위하여 헤드가 주 주사 방향에 반대 방향으로 이동되는 방식.
본 명세서에서, 용어 "노즐(nozzle)"은 액적의 토출 포트, 토출 포트에 접속된 액체 경로, 및 달리 언급되지 않으면, 액적 토출에 사용된 에너지를 발생시키는 소자(피에조 소자와 같이)를 집합적으로 의미한다.
헤드의 장축의 길이를 세로 방향(예를 들면 기판의 한 측면)으로 처리될 대상의 길이보다 같거나 길게 하는 것이 또한 가능하다. 하나의 헤드에 제공된 노즐들의 수가 증가할 때, 각 노즐로부터 토출된 도트의 직경 d를 균질화하는 것은 더욱 어렵게 된다. 더욱이, 노즐들의 수가 증가할 때, 부 주사 방향으로 헤드의 장축이 각도 θ만큼 기울어진 주 주사 방향으로 주사하는 경우에, 전체 노즐 영역 위에 보정 데이터(각도 θ로 인한 보정 데이터와 같이)를 생성하는 어려운 작업을 요구한다. 따라서 헤드의 장축은 세로 방향으로 처리될 대상의 길이보다 더 짧은 것이 바람직하다.
그 외에도, 잉크젯 장치에 의해 드립핑(dripping)되기 전에 처리될 대상의 표면 위에 처리될 대상의 표면과는 상이한 습윤성(wettability)을 갖는 영역이 형성될 수 있다. 상이한 습윤성을 갖는 영역은 패턴 형성 재료를 함유한 조성물의 접촉 각이 상이함을 의미한다. 패턴 형성 재료를 함유한 조성물의 접촉 각이 큰 영역은 낮은 습윤성을 갖는 영역(이후, 이 영역은 저습윤 영역이라고 칭해짐)이다; 한편, 접촉 각(contact angle)이 작은 영역은 높은 습윤성을 갖는 영역(이후, 고습윤 영역이라고 칭해짐)이다. 접촉 각이 클 때, 유동성을 갖는 액체 조성물은 영역 표면을 적시지 않도록 영역 표면 위에 퍼지지 않고 반발된다. 한편, 접촉 각이 작을 때, 유동성을 갖는 조성물은 영역 표면을 잘 적시기 위하여 표면 위에 퍼진다. 따라서, 상이한 습윤성을 갖는 영역들은 표면 에너지들에서도 또한 상이하다. 낮은 습윤성을 갖는 영역의 표면은 낮은 표면 에너지를 가지며, 높은 습윤성을 갖는 영역의 표면은 높은 표면 에너지를 갖는다. 본 발명에서는, 상이한 습윤성을 갖는 이들 영역들의 접촉 각들의 차는 30°이상이며, 바람직하게는 40°이상이다.
이들 수단은 단지 설계 제재들이 아니라, 본 발명자에 의해, 액적 토출 장치에 의해 배선들을 형성하고, 배선들에 의해 표시 장치를 제조하고, 표시 장치에 의해 화상들을 표시한 후에 신중한 실험의 결과로서 발명된 제재들이다.
본 발명에 따라, 더 높은 정확도의 토출 제어가 세분화된 래스터 데이터의 사용으로 보정함으로써 달성될 수 있다.
본 발명의 실시예 모드들이 이후에 기술될 것이다.
(실시예 모드 1)
설계로부터 액적 토출까지의 흐름도가 도 4에 도시된다. 원하는 반도체 장치를 제조하기 위하여, 각각의 부분은 CAD 툴로 컴퓨터에 의해 설계된다(S401). 설계 도면은 각 층에 대해 생성된다(광-노출 마스크, 도핑 마스크 등을 위한 설계 도면).
설계들을 완성한 후에, 잉크젯 장치에 의해 형성될 재료층의 설계 도면은 이들 설계 도면들 중에서 선택되어 취해진다(S402). 전체 반도체 장치는 가능하다면 잉크젯 장치에 의해 형성될 수 있다.
잉크젯 장치는 행으로 노즐들의 수 A(A는 2 이상의 정수)를 갖는 헤드가 구비되어 있고, 액적들은 헤드와 처리될 대상(여기에서는 기판) 사이의 상대적인 위치를 변경함으로써 상이한 노즐들로부터 토출된다. 이진 처리(binarizing process) 또는 값-다중 처리를 통해 재료의 액적을 토출하기 위하여, 잉크젯 장치는 CAD 툴에 의해, 얻어진 설계 도면을 제 1 래스터 데이터로 변환한다(S403). 이러한 변환에서, 설계 도면은 한 측면에 대해 각각 특정 거리를 갖는 입방 격자들에 의해 정방 요소들로 세분화되어, 이들 각각은 하나의 단위로서 간주된다. 여기서, 하나의 단위로서의 정방 요소는 주 주사 방향의 도트 간격 dp ×부 주사 방향의 도트 간격 dp를 가진다.
그 다음, 더 높은 정확도로 토출을 제어하기 위하여, 하나의 단위는 dp/V가 되도록 V 단위들로 세분화되어, 주 주사 방향으로 데이터 수를 V배 증가시키도록 데이터 변환이 행해진다(S404).
그 다음, V 단위들로의 세분화 전후에 임의의 토출 횟수가 동일하게 되도록 데이터 보정에 대해 솎음(thinning)이 행해진다(S405).
후속하여, 토출 위치의 변위에 의해 유발된 파라미터들, 여기서는, 헤드 기울기 각도 θ을 고려하여 다른 데이터 보정이 이루어진다(S406).
필요하다면, 토출 데이터는 토출할 노즐들의 순서에 따라 재배열될 수 있다(S407). 더욱이, 헤드가 전후로 주사된다면, 토출 데이터는 주사 경로에 따라 재배열될 수 있다.
토출이 상기 절차에 따라 얻어진 데이터를 사용하여 행해질 때(S408), 토출 위치의 변위는 철저히 억제될 수 있다.
잉크젯 장치는 전술된 설계 데이터를 자동으로 변환 및/또는 보정하기 위한 설계 데이터 자동 변환 수단, 일반적으로 설계 데이터를 자동으로 변환 및/또는 보정하는 프로그램을 갖는 컴퓨터를 구비될 수 있다. 설계 데이터 자동 변환 수단을 가짐으로써, 잉크젯 장치는 잉크젯 장치에 적절한 데이터를 짧은 기간 동안에 준비할 수 있다. 회로 설계에서 어떤 종류의 문제가 발생되면, 회로들이 적절히 작동하 는 부분들에서도 재위치되어야 한다. 이러한 경우, 설계 데이터의 수정은 더 많은 시간을 소모할 수 있다. 수정 후에, 회로 분석 등이 다시 실행되고 레이아웃의 변화 및 회로 분석의 반복이 뒤따른다; 따라서, 최종 설계 도면이 완성된다. 잉크젯 장치에 설계 데이터 자동 변환 수단이 구비될 때, 레이아웃의 격렬한 변화가 있는 경우에는 짧은 시간 동안에 데이터 생성이 가능하다.
잉크젯 장치에 의해 배선들이 형성될 때, 전기 회로의 설계 도면 데이터는 CAD 툴에 의해, 형성된다; 따라서 잉크젯 장치 이외의 장치(레이저 조사 장치 또는 광 노출 장치와 같이)를 사용하는 다른 층에 대한 설계 데이터는 공유될 수 있다. 따라서, 전체 회로 구조 및 배선 위치들을 쉽게 알 수 있다.
(실시예 모드 2)
여기에서, 다음의 방식으로 배선을 형성하는 예에 대한 설명이 이루어진다: 금소막이 스퍼터링 방법에 의해 절연 표면을 갖는 기판 위에 형성되고, 레지스트 재료가 잉크젯 장치에 의해 토출되고, 금속막이 마스크로서 상기 얻어진 레지스트 재료를 사용하여 에칭된다.
처음에, 텅스텐막이 스퍼터링 방법에 의해 유리 기판(측면에 대해 5인치) 위에 형성된다. 그 다음, 레지스트 재료층이 잉크젯 장치에 의해 텅스텐막 위에 드립핑되고(507.5 ㎛의 노즐 간격과 6 ㎛의 토출 위치 정확도에 대한 상한으로), 그 다음 레지스터 재료층이 베이킹된다. 잉크젯 장치에 의한 드립핑에 앞서, 텅스텐막의 표면은 화학식 Rn-Si-X(4-n)(n = 1, 2, 3)에 의해 표현된 시레인 결합제(silane coupling agent)로 코팅될 수 있다. 시레인 결합제의 통상적인 예로서 R의 플루오르알킬기를 갖는 플루오르계 시레인 결합제(플루오르알킬시레인(FAS))를 사용함으로써, 텅스텐막의 습윤성이 더 낮아질 수 있다. FAS의 R은 (CF3)(CF2)x(CH2)y(x는 0 이상의 10 미만의 정수이고, y는 0 이상 4 이하의 정수)에 의해 표현된 구조를 갖는다. 복수의 R들 또는 X들이 Si로 본딩되면, 모든 R들 또는 X들은 동일하거나 상이할 수 있다. 일반적인 FAS로서, 다음과 같은 플루오르알킬시레인(이후 FAS라고도 칭해짐)이 주어진다:
헵타디플루도로테트라하이드로디실트리에톡시시레인
(heptadefluorotetrahydrodecyltriethoxysilane),
헵타디카플루오로테트라하이드로디실트리클로로시레인
(heptadecafluorotetrahydrodecyltrichlorosilane),
트리디카플루오로테트라하이드로옥틸트리클로로시레인
(tridecafluorotetrahydrooctyltrichlorosilane) 또는
트리플루오로로프로필트리메톡시시레인(trifluoropropyltrimethoxysilane).
도 1a는, CAD 툴에 의해, 얻어진 설계 데이터가 각각 32.25 ㎛ ×32.25 ㎛의 크기를 갖는 단위들로 나누어지는 래스터 데이터를 도시한다. 도 1a의 흑색 부분들은 토출 위치들을 도시한다. 나누어진 단위는 한 측면에 대해 32.25 ㎛의 길이를 가지며, 이것은 사용될 잉크젯 장치의 도트 간격에 기초한 값이다. 하나의 노즐에 의해 드로잉이 행해지는 영역(11)은 16개의 도트들이 드립핑되는 영역, 즉, 32.25 ㎛ ×16 = 500 ㎛의 폭을 갖는 영역에 대응한다.
후속하여, 주 주사선 방향의 래스터 데이터는 주 주사 방향의 한 측면이 6 ㎛의 길이를 갖도록 다시 나누어진다. 달리 말하면, 5.375배 만큼 연장되는 스트레치 래스터 데이터가 형성된다. 이 단계의 래스터 데이터는 도 1b에 도시된다.
다음, 임의의 토출 횟수가 도 1a의 토출 횟수와 동일하게 되도록 솎음이 실행된다. 이 단계의 래스터 데이터가 도 2a에 도시된다.
후속하여, 헤드의 장축이 주 주사 방향에 수직인 방향으로 기울어진 각도 θ에 대한 보정이 이루어진 래스터 데이터가 생성된다. 이 단계의 래스터 데이터가 도 2b에 도시된다. 노즐 간격이 507.5 ㎛이고, 하나의 노즐에 의해 그리기가 행해진 영역은 500 ㎛의 폭을 가진다. 따라서, 각도 θ는 arcos(500 / 507.5) = 9.8°이다. 따라서 노즐 당 주 주사 방향의 변위는 86.9 / 6 = 14.4 도트 만큼 지연될 수 있다. 소수점 후의 변위가 없기 때문에, 두 번째 노즐이 첫 번째 노즐에 대해 14 도트 만큼 지연될 수 있고, 세 번째 노즐이 첫 번째 노즐에 대해 29 도트 만큼 지연될 수 있도록 반올림된다.
또한, 도 5는 주 주사 방향에 수직인 방향으로 노즐 간격과 각도 θ 사이의 관계를 도시한 그래프이다. 하나의 노즐에 의해 그리기가 행해진 영역이 특정한 폭을 갖도록 설정된다면, 특정 폭에 대응하는 수평축이 그래프에서 실선과 교차하는 지점에 따른 각은 각도 θ가 되도록 설정되는 것이 바람직하다.
도 6은 광 마이크로스코프에 의해 관찰된 마스트의 상면도이며, 상기 마스크는 상기 래스터 데이터의 사용으로 토출을 실제로 행한 후 베이킹함으로써 형성되었다. 헤드(스펙트라 인코포레이티드에 의해 제조됨)에 제공된 노즐들의 수는 128이다; 그러나, 이 중 64개의 노즐들만 사용되었다. 토출 주파수는 19 kHz이다. 마스크는 주 주사 방향으로 100회 주사함으로써 형성되었다.
도 6에서 좁은 폭을 가진 부분은 3개의 도트에 대응하는 폭, 즉 약 18 ㎛을 가진다. 넓은 폭을 가진 부분은 4개의 도트에 대응하는 폭, 즉 약 24 ㎛을 가진다. 주 주사 방향에 수직인 방향으로 헤드를 옮기면서 헤드의 주사가 반복되는 경우에도, 주 주사 방향에 수직인 방향으로의 마스크 형상의 변위는 확인될 수 없다. 이러한 방식으로, 본 발명에 따라 도트 간격(여기서는 32.25 ㎛ 이하)을 가진 미세 마스크 형상이 정확하게 얻어질 수 있다.
처리 시간을 단축시키기 위하여, 처리 시간을 반으로 솎아내는데 128개의 노즐들이 사용될 수 있다. 여기서, 헤드는 한 방향으로 주사된다; 그러나, 헤드가 전후로 주사되면, 처리 시간이 더 단축될 수 있다.
(실시예 모드 3)
본 발명에 따라, 반도체 장치 또는 표시 장치는, 원하는 패턴을 형성하기 위해 배선층 또는 전극 또는 마스크층을 형성하기 위한 도전층과 같이, 반도체 장치, 표시 장치 등을 형성하는데 요구되는 구성요소들 중 적어도 하나가 원하는 형상으로 선택적으로 형성될 수 있는 방법에 의해 형성되는 방식으로 제조된다. 본 발명에서, 구성요소들(또는 패턴들이라고도 칭해짐)은 배선층, 게이트 전극층, 소스 전극층 또는 드레인 전극층과 같은 도전층, 반도체층, 마스크층, 절연층 등이고, 미리 결정된 형상을 갖도록 형성된 모든 구성요소들을 포함한다. 원하는 패턴으로 대상을 선택적으로 형성할 수 있는 방법으로서, 특정 용도를 위해 혼합된 조성물의 액적을 선택적으로 토출(분사)함으로써 미리 결정된 패턴으로 도전층, 절연층 등을 형성할 수 있는 액적 토출(분사) 방법(또는 시스템에 따라 잉크젯 방법이라고도 칭해짐)이 사용된다.
이 실시예 모드에서, 유체이며 구성요소 형성 재료를 포함하는 조성물의 액적을 토출(분사(jetting))함으로써 원하는 패턴으로 형성하는 방법이 사용된다. 구성요소가 형성되는 영역에서, 구성요소 형성 재료를 포함하는 액적은 고정되도록 토출되고, 베이킹되며, 건조 등이 행해지며, 그에 의해 원하는 패턴으로 구성요소를 형성한다.
도 7은 액적 토출 방법에 사용된 액적 토출 장치의 모드가 도시된다. 액적 토출 수단(1403)의 헤드들(1405, 1412) 각각은 제어 수단(1407)에 접속되며, 제어 수단(1407)은 컴퓨터(1410)에 의해 제어된다. 회로 설계 도면들 등은 CAD 소프트웨어를 사용하여 컴퓨터(1410)에 접속된 호스트 컴퓨터(1408)에 의해 설계되고, 회로 설계 도면들은 호스트 컴퓨터(1408)에 저장된다.
이 실시예 모드에서, 실시예 모드 1 또는 실시예 모드 2에 도시된 바와 같이, 설계 도면들은 CAD 소프트웨어를 사용하여 호스트 컴퓨터에 의해 생성되고, 액적 토출 방법에 의해 형성될 재료를 위한 설계 도면이 선택되며, 컴퓨터(1410)에 의해 설계 도면으로부터 세분화된 래스터 데이터가 형성되고, 보정된 데이터에 기초하여 재료가 토출된다.
CAD 툴에 의한 설계 외에도, 원하는 래스터 데이터를 자동으로 생성하는 프로그램이 생성되어 호스트 컴퓨터(1408)에 의해 실행될 수 있다. 이 경우, 얻어진 래스터 데이터는 액적 토출 장치에 자동으로 접속된 컴퓨터(1410)에 전달되며, 컴퓨터(1410)에 상기 데이터가 저장된다. 그 후, 액적 토출 장치에 의해 데이터를 사용하여 토출이 행해질 수 있다. 원하는 래스터 데이터가 호스트 컴퓨터(1408)에 의해 자동으로 생성되면, 컴퓨터(1410)는 고성능을 가질 필요가 없다. 따라서, 컴퓨터뿐만 아니라, 얻어진 래스터 데이터를 유지할 수 있는 저장 회로를 갖는 제어 회로도 사용될 수 있으며, 전체 액적 토출 장치의 크기 감소를 달성할 수 있다.
컴퓨터(1410) 및 호스트 컴퓨터(1408)는 서로 직접 접속될 필요가 없다. 호스트 컴퓨터(1408)에 의해 생성된 회로 설계 도면은 저장 매체 내에 저장될 수 있고, 저장 매체는 컴퓨터(1410)에 의해서 판독될 수 있다.
예를 들면, 기판(1400) 위에 형성된 마커(1411)에 기초하여, 어떤 타이밍에서 그리기가 행해질 수 있다. 대안적으로, 기판(1400)의 림(rim)에 기초하여 기준점이 고정될 수 있다. 이것은 이미징 수단(1404)에 의해 검출되며, 화상 처리 수단(1409)에 의해 디지털 신호로 변환된다. 그 다음, 디지털 신호는 제어 신호를 생성하기 위해 컴퓨터(1410)에 의해 인식되며, 제어 신호는 제어 수단(1407)에 송신된다. 이미징 수단(1404)으로서, 상보성 금속 산화물 반도체(CMOS) 또는 전하 결합 장치(CCD)를 사용한 화상 센서 등이 사용될 수 있다. 말할 필요도 없이, 기판(1400) 위에 형성될 패턴(1402)에 대한 정보(래스터 데이터)는 컴퓨터(1410)에 의해 생성된다. 이 정보에 기초하여, 제어 신호는 제어 수단(1407)에 송신되어, 액적 토출 수단(1403)의 헤드들(1405, 1412) 각각이 별도로 제어될 수 있다. 얻어진 래스터 데이터를 사용하여 토출이 행해질 때, 토출 위치의 변위는 철저히 억제될 수 있다. 토출될 재료는 재료 공급원(1413) 및 재료 공급원(1414)으로부터 파이프들을 통해 헤드들(1405, 1412) 각각에 공급된다.
헤드(1405)의 내부는 토출 포트(discharging port)로서 역할을 하는 노즐과 점선(1406)에 의해 표시된 액체 재료로 채워지는 공간을 가진다. 도시되지 않았지만, 헤드(1412)는 헤드(1405)와 유사한 구조의 내부 구조를 가진다. 헤드(1405) 및 헤드(1412)가 상이한 크기의 노즐들을 가질 때, 동시에 상이한 폭들로 상이한 재료들을 사용하여 그리기가 실행될 수 있다. 도전 재료, 유기 재료, 무기 재료 등이 층간막과 같은 넓은 영역에서 그리기를 실행하기 위하여 하나의 헤드로부터 토출될 수 있다면, 처리량을 향상시키기 위하여 동일한 재료가 복수의 노즐들로부터 동시에 토출될 수 있다. 제 6 세대: 1500 ×1800mm, 제 7 세대: 1870 × 2200mm, 제 8 세대: 2160 × 2400mm 등의 큰 기판을 사용하는 경우에, 헤드(1405) 및 헤드(1412)는 기판 위에 화살표 방향으로 자유롭게 주사될 수 있고, 그리기가 실행될 수 있는 영역이 자유롭게 설정될 수 있어서, 복수의 동일한 패턴들이 하나의 기판 위에 그려진다.
기판(1400)은 스테이지(1401)에 고정되며, 패턴(1402)을 그리기 위하여 도면에서 화살표 방향(주 주사 방향; 1415) 또는 도면에서 화살표 방향(부 주사 방향; 1416)으로 이동된다. 스테이지(1401)는 도면에서 화살표(1417)에 의해 도시된 방향을 위아래로 이동시킬 수도 있다.
액적 토출 방법에 의해 도전층을 형성하는 경우에, 처리된 도전 재료를 미립자 형태로 포함하는 조성물이 토출되고, 융합 또는 용접되거나, 조성물을 응고시키기 위해 베이킹함으로써 결합된다. 원주형 구조들을 갖는 스퍼터링 방법 등에 의해 형성된 많은 도전층들(또는 절연층들)과 대조적으로, 도전 재료를 포함하는 조성물을 토출하고 상기 조성물을 베이킹함으로써 형성된 많은 도전층들(또는 절연층들)은 다수의 그레인 경계들(grain boundaries)을 갖는 다결정 상태를 나타낸다.
이 실시예 모드는 실시예 모드 1 또는 실시예 모드 2와 자유롭게 조합될 수 있다.
상술된 구조를 갖는 본 발명은 이후 도시된 실시예들에서 더욱 상세히 기술될 것이다.
[실시예 1]
실시예 1은 이후, 본 발명에 따라 인버팅된 스태거형 박막 트랜지스터(inverted staggered thin film transistor)를 갖는 표시 장치를 제조하는 방법을 기술한다.
기판(100)으로서, 바륨 붕규산염 유리, 알류미늄 붕규산염 유리 등으로 이루어진 유리 기판; 석영 기판; 금속 기판; 또는 본 제조 단계들의 처리 온도에 잘 견딜 수 있는 열 저항을 갖는 플라스틱 기판이 사용된다. 기판(100)의 표면은 평탄화되도록 CMP 방법 등에 의해 연마될 수 있다. 절연층(101)은 기판(100) 위에 형성될 수 있다. 절연층(101)은 CVD 방법, 플라즈마 CVD 방법, 스퍼터링 방법, 또는 스핀 코팅 방법과 같은 알려진 방법에 의해 실리콘을 함유한 산화물 재료 또는 실리콘을 함유한 질화물 재료를 사용하여 단층 구조 또는 다층 구조를 갖도록 형성된다. 이 절연층은 반드시 형성될 필요는 없다; 그러나, 이 절연층은 기판(100)에 포함된 오염 물질들 등의 확산을 방지하는 이로운 효과를 가진다.
다음, 도전 재료를 포함한 액체 조성물은 액적 토출 장치를 사용하여 절연층(101) 위에 토출된다. 실시예 모드 1 내지 실시예 모드 3 중 어느 모드에 도시된 방법에 의해 얻어진 데이터에 기초하여 토출이 행해질 때, 토출 위치의 변위가 억제될 수 있어, 배선들이 절단되는 것 등을 방지할 수 있다. 도전 재료를 포함하는 액체 조성물이 액체 상태이기 때문에, 조성물의 형상은 조성물이 형성되는 영역의 표면 상태에 의해 크게 영향을 받는다. 따라서, 액적 토출에 앞서 표면의 습윤성을 변경하기 위한 처리가 표면에 대해 행해지는 것이 바람직하다.
다음, 조성물이 응고되도록 베이킹, 건조 등이 행해지고, 그에 의해 게이트 전극층(107) 및 게이트 전극층(108)이 형성된다.
게이트 전극층(107) 및 게이트 전극층(108)은 Ag, Au, Ni, Pt, Pd, Ir, Rh, Ta W, Ti, Mo, Al 및 Cu로부터 선택된 원소 또는 주 구성요소로서 원소를 함유한 화합물 재료 또는 합금으로 형성될 수 있다. 상기 원소를 함유한 혼합물이 또한 사용될 수 있다. 단층 구조뿐만 아니라 2개 이상의 층들을 포함하는 다층 구조도 또한 응용 가능하다.
게이트 전극층(107) 및 게이트 전극층(108)이 패터닝되어야 한다면 마스크가 형성될 수 있고, 건식 에칭 또는 습식 에칭이 실행될 수 있다. 전극층들은 에칭 상태(코일형 전극에 인가된 전기 에너지, 기판 측면 상의 전극에 인가된 전기 에너 지, 기판 측면 상의 기판 온도 등)를 적절히 변경함으로써 ICP(Inductively Coupled Plasma) 에칭 방법을 사용하여 테이퍼된 형상으로 에칭될 수 있다. 에칭 기체로서, Cl2, BCl3, SiCl4, 또는 CCl4에 의해 전형화된 염소계 기체; CF4, SF6, 또는 NF3에 의해 전형화된 플루오르계 기체; 또는 O2가 적절히 사용될 수 있다.
후속하여, 게이트 절연층(106)이 게이트 전극층(107) 및 게이트 전극층(108) 위에 형성될 수 있다. 게이트 절연층(106)은 단층 구조 또는 다층 구조를 갖기 위하여 실리콘의 산화물 재료 또는 실리콘의 질화물 재료와 같은 알려진 재료로 형성될 수 있다. 이 실시예에서, 실리콘 질화막 및 실리콘 산화막의 2층 구조가 사용된다. 이 외에도, 실리콘 산화질화막의 단층 또는 3개 이상의 층들을 포함하는 다층이 사용될 수 있다. 조밀한 막질(densed film quality)을 갖는 실리콘 질화막을 사용하는 것이 바람직하다. 액적 토출 방법에 의해 형성된 도전층에 은, 구리 등을 사용하는 경우에, 실리콘 질화막 또는 그 위에 장벽막(barrier film)으로서 NiB막의 제공은 불순물들의 확산을 방지하고 표면을 평탄하게 하는 이로운 효과들을 제공한다. 낮은 막형성 온도에서 게이트 누설 전류(gate leak current)가 거의 없는 조밀한 절연막을 형성하기 위하여, 형성될 절연막에서 불활성 기체 원소(noble gas element)가 혼합되도록, 반응 기체는 아르곤과 같은 불활성 기체 원소를 함유하는 것이 바람직하다.
다음, 반도체층(109) 및 반도체층(110)이 게이트 절연층(106) 위에 형성된다.
반도체층은, 실란 또는 게르마인에 의해 전형화된 반도체 재료 기체를 사용하여 기상 성장 방법 또는 스퍼터링 방법에 의해 제조되는 비정질 반도체(이후 "AS"라고 칭해짐); 광 에너지 또는 열 에너지로 비정질 반도체를 결정화함으로써 얻어지는 다결정 반도체; 반정질 반도체("SAS"라고도 칭해지며 미결정 반도체라고도 칭해진다); 등으로 형성될 수 있다.반도체층은 알려진 수단에 의해 형성될 수 있다(스퍼터링 방법, LPCVD 방법, 또는 플라즈마 CVD 방법).
반도체층이 결정 반도체층에 의해 형성될 경우, 결정 반도체층은 알려진 방법(레이저 결정화 방법, 열 결정화 방법, 또는 니켈과 같이 결정화를 촉진시키는 원소를 사용하는 열 결정화 방법)에 의해 결정될 수 있다. SAS인 미결정 반도체는 결정성이 형성될 수 있도록 결정화 하는데 레이저를 이용하여 조사될 수 있다. 결정화를 촉진시키는 원소가 도입되지 않는 경우에 비정질 반도체막은 레이저 조사에 앞서 질소 분위기에서 500℃에서 1시간 동안 가열되어, 비정질 반도체막의 수소농도가 1×1020atoms/cm3 이하로 감소된다. 이것은 수소를 너무 많이 함유한 비정질 반도체막이 레이저 조사에 의해 깨어지기 때문이다.
비정질 반도체층에 금속원소를 도입하기 위하여, 금속원소가 비정질 반도체층의 표면 또는 내부에 존재한다면, 임의의 방법이 사용될 수 있다. 예를 들면, 스퍼터링 방법, CVD 방법, 플라즈마 처리 방법(플라즈마 CVD 방법을 포함), 흡착방법, 또는 금속 염류의 용액을 인가하는 방법이 사용될 수 있다. 이들 방법들 중에서, 용액을 사용하는 방법이 간단하고, 금속 원소의 농도가 쉽게 조절될 수 있는 이점을 가진다. 더욱이, 비정질 반도체층의 표면의 습윤성을 개선시키고 비정질 반도체층의 모든 표면 위에 수용액을 퍼지게 하기 위하여, 산소 분위기에서의 UV 조사, 열 산화 방법, 하이드록시 레디컬들(hydroxy radicals), 또는 수소 과산화물을 함유한 오존수에 의한 처리에 의해 산화막이 형성되는 것이 바람직하다.
비정질 반도체층을 결정화하기 위하여, 레이저 조사에 의한 결정화와 열 처리가 조합될 수 있거나, 또는 열 처리 및 레이저 처리가 다수 번 실행될 수 있다.
더욱이, 결정 반도체층은 선형 플라즈마 방법에 의해 기판 위에 직접 형성될 수 있다. 또한, 결정 반도체층은 선형 플라즈마 방법에 의해 기판 위에 선택적으로 형성될 수 있다.
반도체층은 인쇄 방법, 스프레이 방법, 스핀 코팅 방법, 액적 토출 방법 등에 의해 유기 반도체 재료로 형성될 수 있다. 이 경우 상기 에칭 단계에는 필요 없기 때문에, 단계들의 수가 감소될 수 있다. 유기 반도체로서, 저분자 재료, 고분자 재료 등이 사용될 수 있다. 이들 외에도, 유기 다이(organic dye), 도전성 고분자 재료 등도 또한 사용될 수 있다. 본 발명에서 사용된 유기 반도체 재료로서, 그 골격이 결합된 더블 본드(double bond)를 포함하는 고분자 재료와 결합된 π 전자가 바람직하다. 일반적으로, 폴리티오펜, 폴리플루오르, 폴리(3-알킬티오펜), 폴리티오펜 파생물, 또는 펜타센과 같은 용해 가능한 고분자 재료가 사용될 수 있다.
그 외에도, 본 발명에서 유기 반도체 재료로서 사용될 수 있는 재료가 있다. 이 경우, 반도체층은 재료의 용해 가능한 선구 물질(precursor)을 형성하고 그에 대한 처리를 수행함으로써 형성될 수 있다. 선구 물질을 통한 유기 반도체 재료는 폴리티에닐렌비닐렌, 폴리(2,5-티에닐렌비닐렌), 폴리아세틸렌, 폴리아세틸렌 파생물들, 폴리알릴렌비닐렌 등을 포함한다.
선구 물질은 열 처리를 수행할 뿐만 아니라, 수소 염화 기체와 같은 반응 촉매를 첨가함으로써 유기 반도체로 변화된다. 더욱이 용해 가능한 유기 반도체 재료를 용해하기 위한 전형적인 용매로서, 톨로엔, 엑실렌, 클로로벤젠, 디클로로벤젠, 아니졸(anisole), 클로로포른, 디클로로메탄, γ부틸락톤, 부틸셀로솔브, 사이클로헥산, N-메틸-2-피롤라이돈(NMP), 사이클로헥사논, 2-부타논, 디옥산, 디메틸포름아미드(DMF), 테트라하이드로푸란(THF)등이 인가될 수 있다.
n형 또는 p형 도전성을 갖는 반도체층들(111, 112)은 반도체층(109) 및 반도체층(110) 위에 형성된다. 이 실시예에서, 인(P)을 함유한 n형 도전성을 갖는 반도체층들은 상기 반도체층들 위에 형성되며, 상기 인(P)은 n형 도전성을 주입한 불순물 원소이다. n형 도전성을 갖는 반도체층들은 소스 영역 및 드레인 영역으로서 기능한다. n형 또는 p형 도전성을 갖는 반도체층들은 필요에 따라 형성될 수 있다. n 채널 TFT의 NMOS 구조는 n형 도전성을 갖는 반도체층을 형성함으로써 제조될 수 있고, p 채널 TFT의 PMOS 구조는 p형 도전성을 갖는 반도체층을 형성함으로써 제조될 수 있고 n 채널 TFT 및 p채널 TFT CMOS 구조가 제조될 수 있다. 도전성을 제공하기 위하여, 반도체층 내에 불순물 영역을 형성하기 위해 도핑함으로써 원소 주입 도전성이 부가될 수 있어서, n-채널 TFT 및 p-채널 TFT가 형성될 수 있다.
후속하여, 액적 토출 방법에 의해 레지스트 또는 폴리이미드와 같은 절연체로 마스크가 형성된다. 마스크를 사용하여 에칭함으로써 쓰루홀(125)이 게이트 절연층(106)의 일부에 형성되고, 그에 의해 게이트 절연층(106) 아래에 제공된 게이트 절연층(108)의 일부를 노출시킨다(도 8b 참조). 이 단계의 상면도는 도 8a에 대응한다. 도 8a는 표시 장치의 화소부의 일부를 도시한 상면도이고, 도 8b는 도 8a의 선 A-C에 따른 단면도이고, 도 8c는 도 8a의 선 B-D에 따른 단면도이다. 플라즈마 에칭(건식 에칭) 또는 습식 에칭 중 어느 하나가 게이트 절연층(106)을 에칭하는데 이용될 수 있다; 그러나 큰 기판을 처리하는 데에는 플라즈마 에칭이 적절하다. 에칭 기체로서, 플루오르계 기체, 또는 CF4, NF3, Cl2, 또는 BCl3와 같은 염화물계 기체가 사용된다. He 또는 Ar와 같은 불활성 기체가 에칭 기체에 적절하게 첨가될 수 있다. 대기 정기 토출의 에칭 처리가 응용될 때 국부적 전기 토출 처리도 또한 가능하며 기판의 전체 표면 위에 마스크층을 형성하는 단계를 생략할 수 있다.
실시예 모드 2에 도시된 바와 같이, 패터닝을 위한 마스크는 액적 토출 장치를 사용하여 조성물을 선택적으로 토출함으로써 형성될 수 있다. 마스크를 위한 재료로서, 에폭시 수지, 페놀 수지, 노볼락 수지, 아크릴 수지, 멜라민 수지 또는 우레탄 수지와 같은 수지 재료가 이용된다. 더욱이, 마스크는, 벤조사이클로부탄, 파릴렌, 아릴렌 에테르 플로라이드, 또는 투과성을 갖는 폴리이미드와 같은 유기 재료; 실록산계 폴리메르와 같은 폴리메르화에 의해 형성된 화합물 재료; 가용성 호모폴리메르 및 가용성 코폴리메르를 함유한 조성물 재료 등을 사용하여 액적 토출 방법에 의해 형성된다. 대안적으로, 감광 물질(photosensitizer)을 포함하는 상용 레지스트 재료가 사용될 수 있다. 예를 들면, 노볼락 수지 및 감광 물질인 나프토퀴노네디아지드 화합물(통상적으로 양의 레지스트들임); 베이스 수지, 디페닐시레이네디올, 및 산 발생제(음의 레지스트들임) 등이 사용될 수 있다. 임의의 재료를 사용하는데 있어서, 용매의 농도를 조절하거나 표면 활성제를 첨가함으로써 표면 장력 및 점성이 적절히 조절된다. 마스크가 액적 토출 장치에 의해 형성되면, 패터닝 단계는 간단하게 될 수 있고, 재료가 절약될 수 있다.
다음, 도전성 재료를 함유한 액체 조성물은 n형 반도체층(111) 및 n형 반도체층(112) 위에 액적 토출 장치(118a), 액적 토출 장치(118b), 액적 토출 장치(118c) 및 액적 토출 장치(118d)에 의해 토출된다. 조성물은 응고시키기 위해 건조 및/또는 베이킹되고, 그에 의해 소스 또는 드레인 전극층(113), 소스 또는 드레인 전극층(114), 소스 또는 드레인 전극층(115) 및 소스 또는 드레인 전극층(116)을 형성한다.
소스 또는 드레인 전극층(113)은 또한 소스 배선층으로서 기능하고, 소스 또는 드레인 전극층(115)은 또한 전원선으로서 기능한다. 소스 또는 드레인 전극층(113), 소스 또는 드레인 전극층(114), 소스 또는 드레인 전극층(115) 및 소스 또는 드레인 전극층(116)을 형성한 후에, 반도체층(109), 반도체층(110), n형 반도체층(111) 및 n형 반도체층(112)이 선택적으로 에칭된다. 도 9a 및 도 9b 및 도 9c는 각각 이 단계에서의 상면도 및 단면도들에 대응한다.
소스 또는 드레인 전극층(113), 소스 또는 드레인 전극층(114), 소스 또는 드레인 전극층(115) 및 소스 또는 드레인 전극층(116)을 형성하는 단계에 있어서, 이들은 상술한 게이트 전극층(107) 및 게이트 전극층(108)이 형성되는 방식과 유사한 방식으로 얻어진 래스터 데이터에 기초하여 토출 타이밍에서 형성될 수 있다. 토출 위치의 변위가, 세분화된 래스터 데이터를 사용하는 본 발명의 제조방법 및 액적 토출 장치에 의해 억제될 수 있기 때문에 소스 전극과 드레인 전극 사이에 거리는 정확하게 일정하게 유지될 수 있다.
소스 또는 드레인 전극층(113), 소스 또는 드레인 전극층(114), 소스 또는 드레인 전극층(115) 및 소스 또는 드레인 전극층(116)을 형성하기 위한 도전 재료로서, Ag(은), Au(금), Cu(구리), W(텅스텐), Al(알루미늄) 등으로부터 선택된 금속입자를 주 구성요소로서 함유한 조성물이 사용될 수 있다. 더욱이 광 투과성을 갖는 인듐 주석 산화물(ITO), 인듐 주석 산화물 및 실리콘 산화물을 함유한(ITSO), 유기 인듐, 유기 주석, 아연 산화물, 티탄 질화물 등이 조합될 수 있다.
게이트 절연층(106) 내에 형성된 쓰루홀(125)에서, 소스 또는 드레인 전극층(114)은 게이트 전극층(108)에 전기적으로 접속된다. 소스 또는 드레인 전극층의 일부는 커패시터 소자를 형성한다.
후속하여, 도전 재료를 함유한 조성물은 게이트 절연층(106) 위에 선택적으로 토출되고, 그에 의해 제 1 전극층(117)을 형성한다(도 10c 참조). 도 10a 및 도 10b 및 도 10c는 각각 이 단계에서의 상면도 및 단면도들에 대응한다. 제 1 전극층(117)이 도전 재료를 함유한 액체 조성물을 토출함으로써 형성되는 경우에, 습윤성이 제어될 수 있도록, 제 1 전극층(117)을 형성할 때 게이트 절연층(106) 위에 거친 표면이 형성될 수 있다. 광이 기판(100)쪽으로부터 토출되는 경우에, 제 1 전 극층(117)은, 인듐 주석 산화물(ITO), 실리콘 산화물을 함유한 인듐 주석 산화물(ITSO), 아연 산화물(ZnO)을 함유한 인듐 아연 산화물(IZO), 아연 산화물(ZnO), ZnO 도핑된 갈륨(Ga), 주석 산화물(SnO2)등을 함유한 조성물의 미리 결정된 패턴을 형성하고 그 조성물을 베이킹함으로써 형성될 수 있다.
더욱이, 제 1 전극층(117)은 스퍼터링 방법에 의해 인듐 주석 산화물(ITO), 실리콘 산화물을 함유한 인듐 주석 산화물(ITSO), 아연 산화물(ZnO)등으로 형성되는 것이 바람직하다. ITO가 2 내지 10wt%의 실리콘 산화물을 함유한 타겟을 사용하여 스퍼터링 방법에 의해 실리콘 산화물을 함유한 인듐 주석 산화물을 사용하는 것이 더욱 바람직하다. 그 외에도, 실리콘 산화물을 함유한 인듐 주석 산화물이 2 내지 20wt%의 아연 산화물(ZnO)과 혼합된 인듐 아연 산화물(IZO)과 같은 도전 산화물 재료 또는 ZnO 도핑된 갈륨(Ga)과 같은 도전 재료가 이용될 수 있다. 스퍼터링 방법에 의해 제 1 전극층(117)을 형성한 후에, 액적 토출 방법에 의해 마스크층이 형성되고 원하는 패턴으로 에칭된다. 이 실시예 모드에서, 제 1 전극층(117)은 액적 토출 방법에 의해 광 투과 도전성 재료로 형성된다; 특히 인듐 주석 산화물 또는 ITO 및 실리콘 산화물에 의해 형성된 ITSO가 사용된다.
제 1 전극층(117)은 소스 또는 드레인 전극층(116)을 형성에 앞서 게이트 절연층(106) 위에 선택적으로 형성될 수 있다. 제 1 전극층(117)이 소스 또는 드레인 전극층(116) 전에 형성될 때 제 1 전극층(117)은 평평한 영역에 형성될 수 있다; 따라서 커버리지가 양호해지고 CMP등에 의한 염화 처리가 효율적으로 실행될 수 있 다. 따라서 제 1 전극층(117)은 양호한 평탄성으로 형성될 수 있다.
더욱이, 층간 절연층으로서 역할하는 절연층은 소스 또는 드레인 전극층(116) 위에 형성될 수 있고, 배선층에 의해 제 1 전극층(117)에 의해 전기적으로 접속될 수 있다. 이 경우 절연층보다 낮은 습윤성을 가진 물질은 절연층을 제거함으로써 개구부(접촉홀)를 형성하는 대신에 소스 또는 드레인 전극층(116) 위에 형성될 수 있다. 절연층을 포함한 조성물이 코팅 방법 등에 의해 후속하여 인가될 때, 절연층은 낮은 습윤성을 가진 물질이 형성되는 영역 이외의 영역에 형성된다.
절연층이 응고되도록 가열, 건조 등이 행해진 후에 낮은 습윤성을 가진 물질은 개구부를 형성하기 위해 제거된다. 배선층은 개구부를 채우기 위해 형성되고 제 1 전극층(117)은 이 배선층과 접촉하여 형성된다. 이 방법은, 에칭에 의해 개구부를 형성하는데 불필요하기 때문에 단계를 간단히 하는 이점을 제공한다.
상부 토출형 EL 표시 패널이 기판(100)쪽과 반대쪽으로 광이 토출되는 구조를 가지도록 제조된다면 Ag(은), Au(금), Cu(구리), W(텅스텐), Al(알루미늄)등으로부터 선택된 금속 입자를 주 구성요소로서 함유한 조성물이 사용될 수 있다. 다른 방법으로서, 제 1 전극층(117)은 투명 도전막 또는 광 반사 도전막이 스퍼터링 방법에 의해 형성되는 방식으로 형성될 수 있고, 마스크 패턴은 액적 토출 방법에 의해 형성되며, 에칭 처리가 이와 조합된다.
제 1 전극층(117)은 CMP 방법 또는 폴리비닐 알코올 다공체를 사용하여 워싱 및 연마됨으로써 그 표면이 평탄화될 수 있다. CMP 방법에 의해 연마된 후에, 제 1 전극층(117)의 표면은 자외선 조사, 산소 플라즈마 처리 등을 받을 수 있다.
상기 단계들에 따라, 하부 게이트 TFT 및 제 1 전극층(117)이 기판(100) 위에 서로 접속되는 표시 패널용 TFT 기판이 완성된다. 이 실시예에서, TFT는 인버트 스태거형이 된다.
다음에, 절연체(121; 격벽 또는 뱅크라고도 칭해짐)가 선택적으로 형성된다. 절연체(121)는 제 1 전극층(117) 위에 개구부를 갖도록 형성된다. 이 실시예에서, 절연체(121)는 전체 기판 위에 형성되고 레지스터와 같은 마스크를 사용하여 에칭됨으로써 패턴이 된다. 직접적으로 그리고 선택적으로 패턴을 형성할 수 있는 액적 토출 방법, 인쇄 방법 등에 의해 절연체(121)가 형성될 때, 에칭에 의한 패터닝은 실행될 필요가 없다.
절연체(121)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 알루미늄 산화물, 알루미늄 질화물, 또는 알루미늄 산화 질화물과 같은 무기 절연재료; 아크릴 산, 메트아크릴 산, 또는 그 파생물들; 폴리이미드, 방향족 폴리아미드, 또는 폴리벤지미다졸과 같은 내열 고분자 재료; 시작 재료로서 실록산계 재료를 사용하여 형성되고 실리콘, 산소 및 수소를 포함하는 화합물들 중에서 Si-O-Si 결합을 포함하는 무기실록산의 절연 재료; 또는 실리콘에 결합된 수소가 메틸 또는 페닐과 같은 유기 그룹에 의해 구성되는 유기 실록산의 절연 재료를 사용하여 형성될 수 있다. 아크릴 또는 폴리이미드와 같은 감광성 또는 비 감광성 재료가 사용될 수 있다. 절연체(121) 위에 형성될 전기 발광층(122) 및 제 2 전극층(123)의 커버리지가 개선되기 때문에, 절연체(121)가 곡률의 연속변화 반경을 갖도록 형성되는 것이 바람직하다.
후속하여, 전기 발광층(122)이 형성된다. 전기 발광층(122)으로서, 적색(R), 녹색(G) 및 청색(B) 발광을 보이는 재료들이 증착 마스크들을 사용하여 증착 방법 등에 의해 각각 선택적으로 형성된다. 적색(R), 녹색(G) 및 청색(B) 발광을 보이는 재료들은 색 필터와 유사한 액적 토출 방법에 의해 형성될 수 있다(저분자 재료 또는 고분자 재료와 같이). RGB의 분리된 응용이 마스크들을 사용하지 않고도 가능하기 때문에, 액적 토출 방법을 사용하는 것이 바람직하다.
다음에, 제 2 전극층(123)이 전기 발광층(122) 위에 적층된다. 도 11a 및 도 11b는 이 단계에서의 단면도들이다.
전기 발광층(122)을 형성하기 전에, 제 1 전극층(117) 및 절연체(121)의 습기 또는 그 표면 상에 흡수된 습기를 제거하기 위하여 200℃의 대기 압력에서 열 처리가 실행된다. 낮은 압력하에 200 내지 400℃, 더 바람직하게는 250 내지 350℃에서 열 처리를 실행하고, 진공 증착 방법 또는 액적 토출 방법에 의해 전기 발광층(122)을 공기 중에 노출시키지 않고 연속적으로 전기 발광층(122)을 형성하는 것이 바람직하다.
도시되지 않았지만, 제 2 전극층(123)을 커버하도록 패시베이션막을 제공하는 것이 효과적이다. 표시 장치를 제조시 제공된 패시베이션막은 단층구조 또는 다층 구조를 가질 수 있다. 패시베이션막은, 단층구조 또는 이를 조합한 다층구조를 가지기 위하여, 실리콘 질화물(SiN), 실리콘 산화물(SiO2), 실리콘 산화 질화물(SiON), 실리콘 질화 산화물(SiNO), 알루미늄 질화물(AlN), 알루미늄 산화 질화물(AlON), 산소 보다 질소를 더 많이 함유한 알루미늄 질화 산화물(AlNO), 알루미늄 산화물, 다이아몬드형 탄소(DLC), 또는 질소를 함유한 탄소(CNx)를 함유한 절연막에 의해 형성될 수 있다.
후속하여, 도 12b에 도시된 바와 같이 밀봉 재료(136)가 형성되며 밀봉은 밀봉 기판(140)을 사용하여 행해진다. 이후, 게이트 전극층(107)에 전기적으로 접속되어 형성된 게이트 배선층은 외부 전기 접속을 위해 가용성 배선 보드에 접속될 수 있다. 이것은, 소스 배선층으로서 역할할 수도 있는 소스 또는 드레인 전극층(113)에 전기적으로 접속되어 형성된 소스 배선층에 유사하게 응용된다.
기판(100)과 밀봉 기판(140) 사이의 공간은 밀봉될 충전재(135)로 충전된다. 이 공간은 액정 재료와 유사하게 드립핑 방법에 의해 충전재로 충전될 수 있다. 충전재(135)는 질소와 같은 불활성 기체에 의해 대체될 수 있다. 더욱이, 습기로 인한 발광 소자의 열화(deterioration)는 표시 장치에 건조제를 제공함으로써 방지될 수 있다. 건조제는, 밀봉 재료(136)가 형성되는 기판의 영역에 약화된 부분이 형성되는 방식으로, 밀봉 기판(140) 쪽 또는 소자 형성(100) 쪽 중 어느 한쪽에 제공될 수 있다. 밀봉 기판(140)의 배선 영역 또는 구동 회로와 같이 표시에 기여하지 않는 영역에 대응하는 위치에 건조제가 제공되면, 건조제가 투명하지 않은 경우에도 개구비가 저하되지 않는다. 충전재(135)는 건조제의 기능을 가지도록 흡습 재료를 포함함으로써 형성될 수 있다. 따라서 발광 소자를 사용하여 표시 기능을 갖는 표시 장치가 완성된다.
FPC(139)는 표시 장치의 내부를 외부에 전기적으로 접속시키기 위해 단자 전극층(137)에 부착되고, FPC(139)는 단자 전극층(137)에 전기적으로 접속된다.
도 12a는 표시 장치의 상면도이다. 도 12a에 도시된 바와 같이, 화소 영역(150) 주사선 구동 영역(151a), 주사선 구동 회로(151b) 및 접속 영역(153)은 밀봉 재료(136)에 의해 밀봉 기판(140)과 기판(100) 사이에서 밀봉되고 IC 구동기에 의해 형성된 신호선 구동 회로(152)는 기판(100) 위에 제공된다. 구동회로 영역은 박막 트랜지스터(133) 및 박막 트랜지스터(134)가 제공되며 화소 영역은 박막 트랜지스터(131) 및 박막 트랜지스터(130)가 제공된다.
이 실시예는, 유리 기판에 의해 발광 소자를 밀봉하는 경우를 도시하고 있지만, 발광 소자를 습기로부터 보호하는 밀봉 처리에 다음 방법들 중 어느 것이라도 사용될 수 있다: (1) 커버 멤버에 의해 기계적으로 밀봉하는 방법, (2) 자외선 경화 가능한 수지 또는 열 설정 수지에 의한 밀봉 방법, (3) 금속 산화물 또는 금속 질화물과 같은 높은 장벽 성질을 갖는 박막에 의한 밀봉 방법. 커버 멤버는 유리, 세라믹, 플라스틱 또는 금속으로 이루어질 수 있고, 광이 커버 멤버쪽으로 토출하는 경우에 광 투과성을 가질 필요가 있다. 커버 멤버 및 발광 소자가 형성된 기판은, 열 설정 수지 또는 자외선 경화 가능한 수지와 같은 밀봉 재료에 의해 서로 부착되고, 그 후에 수지는 밀폐 공간을 형성하기 위해 자외선 조사 처리 또는 열 처리에 의해 경화된다. 이 밀폐 공간에서 바륨 산화물에 의해 전형화된 흡습 재료를 제공하는 것이 또한 효과적이다. 이 흡습 재료는 밀봉 재료 상에 제공될 수 있거나 격벽 또는 그 주변에 제공될 수 있어서 발광 소자로부터의 발광을 방해하지 않게 한다. 더욱이, 발광 소자가 형성되는 기판과 커버 멤버 사이의 공간은 열 설정 수지 또는 자외선 경화 가능한 수지로 충전될 수 있다. 이 경우, 열 설정 수지 또는 자외선 경화 가능한 수지에서 바륨 산화물에 의해 전형화된 흡습 재료를 첨가하는 것이 효과적이다.
상술된 바와 같이, 이 실시예에서, 표시 패널은 다양한 종류의 패턴들이 액적 토출 방법에 의해 기판 위에 형성될 때 한 측면에 대해 1,000mm 이상의 크기로 제 5 세대 이후의 유리기판을 사용해서도 쉽게 제조될 수 있다.
세분화된 래스터 데이터를 사용하는 본 발명의 제조 방법 및 액적 토출 장치에 의해, 배선들 등은 크기 감소 및 막 두께로 인해 고밀도로 복잡하게 구성되는 설계에 의해서도 정확하게 형성될 수 있다.
그 외에도, 본 발명의 제조 방법은 높은 접착성으로 원하는 패턴이 형성될 수 있게 한다. 더욱이, 재료들의 손실이 거의 없기 때문에 비용감소가 달성될 수 있다. 따라서, 고성능의 매우 신뢰 가능한 표시 장치가 높은 수율로 제조될 수 있다.
이 실시예는, 이 실시예 모드 1 내지 실시예 모드 3 중 어느 것과 자유롭게 조합될 수 있다.
[실시예 2]
이 실시예는 도 13a 내지 도 15b를 참조하여, 표시 소자로서 액정 재료를 사용한 액정 표시 장치의 예를 기술한다. 특히, 상부 게이트 평면 구조의 박막 트랜지스터를 구비한 표시 소자를 제조하기 위한 방법이 기술된다. 도 14는 표시 장치의 화소부의 일부가 연장되는 상면도이다. 도 13c는 도 14에서 선 E-F에 따른 단면도이다. 동일한 부분들 또는 유사한 기능들을 갖는 부분들에 대한 설명은 생략한다.
먼저, 기판(200)이 준비된다. 기판(200)은 바륨 붕규산염 유리, 알루미늄 붕규산염 유리 등으로 이루어진 유리 기판; 석영 기판; 금속 기판; 또는 제조 단계들의 처리 온도에 견딜 수 있는 열 저항을 갖는 플라스틱 기판이다.
다음에, 도전성 재료를 함유한 액체 조성물이 액적 토출 장치에 의해 기판 위에 형성된다. 후속하여, 조성물은 응고되도록 베이킹, 건조 등이 행해지고, 그에 의해 소스 또는 드레인 전극층(209a) 및 소스 또는 드레인 전극층(209b)을 형성한다.
다음에, n형 반도체층이 소스 또는 드레인 전극층(209a) 및 소스 또는 드레인 전극층(209b) 위에 형성된다. 후속하여, 액적 토출 방법에 의해 마스크가 레지스트 등으로 형성되며, 이 마스크를 사용하여 n형 반도체층이 선택적으로 에칭된다. 다음, 반도체층이 n형 반도체층 위에 형성되고 마스크 등을 사용하여 선택적으로 다시 에칭된다. 따라서, n형 반도체층(210a), n형 반도체층(210b), 및 반도체층(211)이 형성된다.
다음에, 게이트 절연층(212)이 소스 또는 드레인 전극층들 및 반도체층 위에 형성된다. 게이트 절연층(212)은 단층 구조 또는 다층 구조를 가지도록 실리콘의 산화물 재료 또는 실리콘의 질화물 재료와 같은 알려진 재료에 의해 형성될 수 있 다. 이 실시예에서, 게이트 절연층(212)은 실리콘 질화막, 실리콘 산화막 및 실리콘 질화막의 3층 구조를 가진다.
후속하여, 레지스트 등에 의해 게이트 절연층(212) 위에 마스크가 형성되고, 게이트 절연층(212)은 쓰루홀(213)을 형성하도록 에칭된다(도 13a 참조). 이 실시예에서, 액적 토출 방법에 의해 마스크가 선택적으로 형성된다.
다음, 도전 재료를 함유한 조성물은 게이트 전극층(215)을 형성하기 위하여 액적 토출 장치(214)에 의해 게이트 절연층(212) 위에 토출된다. 세분화된 래스터 데이터를 사용한 본 발명의 제조 방법 및 액적 토출 장치를 사용하면, 게이트 전극층(215)의 폭이 채널 방향으로 좁아질 수 있기 때문에 TFT의 전계 효과 이동도가 개선된다.
다음, 화소 전극(255)이 액적 토출 방법에 의해 형성된다(도 13b 참조). 이전에 형성된 쓰루홀(213)에서, 화소 전극(255)은 소스 또는 드레인 전극층(209b)에 전기적으로 접속된다. 화소 전극(255)은 상술된 바와 같이, 제 1 전극층(117)과 유사한 재료로 형성될 수 있다. 투과형 액정 표시 패널을 제조하는 경우에, 화소 전극은, 인듐 주석 산화물(ITO), 실리콘 산화물을 함유한 인듐 주석 산화물(ITSO), 아연 산화물(ZnO), 주석 산화물(SnO2)등을 함유한 조성물을 미리 결정된 형상으로 액적 토출 장치로부터 토출하고, 상기 조성물을 베이킹함으로써 형성될 수 있다.
도 14는 표시 장치의 화소 영역의 상면도이다. 화소 영역은 스태거형 박막 트랜지스터인 박막 트랜지스터(250); 소스 배선층으로서 기능할 수도 있는 소스 또는 드레인 전극층(209a); 커패시터 배선층(252); 게이트 배선층으로서 기능할 수도 있는 게이트 전극층(215); 및 화소 전극(255)이 제공된다. 박막 트랜지스터(250)는 다중 게이트 구조를 가질 수 있다. 화소 전극(255)은 박막 트랜지스터(250)의 소스 또는 드레인 전극층에 전기적으로 접속된다.
다음에, 배향막(orientation film)이라고 불리는 절연층(261)은 화소 전극(255) 및 박막 트랜지스터(250)를 커버하기 위하여, 스핀 코팅 방법 또는 인쇄 방법에 의해 형성된다. 절연층(261)은 스핀 코팅 방법 또는 인쇄 방법에 의해 선택적으로 형성될 수 있다. 이후, 러빙(rubbing)이 실행된다. 그 다음, 밀봉 재료(282)는 화소들이 형성되는 영역 주위에 액적 토출 방법에 의해 형성된다.
이후, 배향막으로 기능하는 절연층(263), 색 필터로서 기능하는 채색층(264), 카운터 전극으로서 기능하는 도전층(265), 및 편광판(267)이 제공되는 카운터 기판(266)은 스페이서(281)를 통해 TFT들을 갖는 기판(200)에 부착되고, 두 기판들 사이의 공간에는 액정층(262)이 제공된다. 따라서, 액정 표시 장치가 제조될 수 있다. 편광판(268)은 또한 TFT들이 제공되지 않은 기판(200)의 측면 상에 형성될 수 있다. 도 13c는 이들 단계들을 완료한 후에, 액정 표시 장치의 단면 구조를 도시한다. 충전재는 밀봉 재료에 혼합되며, 차단막(블랙 매트릭스) 등이 카운터 기판(266) 위에 형성될 수 있다. 액정층을 형성하기 위한 방법으로서, 카운터 기판(266)을 부착한 후에 모세관 현상에 의해 액정이 주입되는 드립핑 방법(펌핑 방법) 또는 디스펜서 방법(드립핑 방법)이 사용될 수 있다.
디스펜서 방법을 이용하는 액정 드립핑 방법은 도 16을 참조하여 기술된다. 도 16에서, 참조 번호(40)는 제어 장치; 참조 번호(42)는 이미징 수단; 참조 번호(43)는 헤드; 참조 번호(33)는 액정; 참조 번호(35 및 45)는 마커들; 참조 번호(34)는 장벽층; 참조 번호(32)는 밀봉 재료; 참조 번호(30)는 TFT 기판; 및 참조 번호(20)는 카운터 기판을 표시한다. 폐루프는 밀봉 재료(32)에 의해 형성되고, 액정(33)은 폐루프에서 헤드(43)에 의해 1회 또는 다수 번 드립핑된다. 헤드(43)는 복수의 노즐들이 구비되며, 그에 의해 대량의 액정 재료는 한번 드립핑될 수 있고, 따라서 처리율이 증가된다. 액정 재료가 높은 점도를 갖는 경우에, 재료가 연속적으로 토출되고, 드롭들이 서로 접속된 영역에 부착된다. 한편, 액정 재료가 낮은 점도를 갖는 경우에, 드롭들은 간헐적으로 토출 및 드립핑된다. 이때, 밀봉 재료(32)가 액정(33)과 반응하는 것을 방지하기 위하여 장벽층(34)이 제공된다. 다음에, 기판은 진공에서 서로 부착되고, 자외선 경화가 행해지며, 그에 의해 기판들 사이의 공간이 액정으로 충전되는 상태를 얻을 수 있다. 대안적으로, 밀봉 재료는 TFT 기판쪽 상에 형성될 수 있고, 액정이 드립핑될 수 있다.
각각 수 마이크로미터의 크기를 갖는 입자들이 분사되도록 스페이서가 제공될 수 있다. 이 실시예는 수지막이 모든 기판의 표면 위에 형성되고 수지막이 패터닝되는 방법을 이용한다. 이러한 스페이서의 재료는 스피너에 의해 인가되고, 그 후에 미리 결정된 패턴을 형성하기 위하여 광 노출되고 현상된다. 더욱이, 스페이서는 경화되기 위해 깨끗한 오븐 등에 의해 150 내지 200℃에서 가열된다. 이렇게 제조된 스페이서는 광 노출의 상태 및 현상 처리들에 따라 다양한 형상들을 가질 수 있다. 카운터 기판이 부착될 때 액정 표시 장치와 같은 기계적 세기가 고정될 수 있기 때문에, 스페이서는 평평한 상면을 갖는 원주형을 가지는 것이 바람직하다. 이 형상은 특정한 제한 없이 둥근 원뿔, 피라미드 등이 될 수 있다.
접속부는 상술된 단계들에 따라 형성된 표시 장치의 내부와 외부 배선 보드를 접속시키기 위하여 다음에 형성된다. 접속부의 절연층은 대기 압력 아래 또는 그 부근의 산소 기체를 사용하여 에이킹 처리(aching process)에 의해 제거된다. 이 처리는 수소, CF4, NF3, H2O 및CHF3으로부터 선택된 하나 이상 및 산소 기체를 사용한다. 이 단계에서, 에이킹 처리는 정전기로 인해 손상 및 파손되는 것을 방지하기 위하여 카운터 기판에 의해 밀봉한 후에 행해진다. 정전기에 의한 효과가 거의 없는 경우에, 에이킹 처리는 언제라도 실행될 수 있다.
후속하여, 화소부에 전기적으로 접속된 단자 전극층은 이방성 도전층을 통해, FPC(즉 접속을 위한 배선 보드)가 제공된다. FPC는 외부 신호들 및 전위들을 전달하기 위한 것이다. 상기 단계들에 따라, 표시 기능을 가진 액정 표시 장치가 제조될 수 있다.
도 15a는 액정 표시 모듈의 예를 도시하며, 이 액정 표시 모듈은, TFT 기판(2600) 및 카운터 기판(2601)이 밀봉 재료(2602)에 의해 서로 부착되고, 화소부(2603) 및 액정층(2604)이 두 기판들 사이에 제공되는 표시 영역을 포함한다. 채색층(2605)은 색 표시를 위해 필요하다. RGB의 경우, 적색, 녹색 및 청색에 대응하는 층들이 각 화소에 따라 제공된다. 편광판들(2606, 2607) 및 렌즈막(2613)은 TFT 기판(2600) 및 카운터 기판(2601) 외부에 제공된다. 광원은 냉음극 튜브(2610) 및 반사판(2611)을 그 구조 내에 갖는다. 회로 기판(2612)은 가용성 배선 보드(2609)에 의해 TFT 기판(2600)에 접속되고, 제어 회로 및 전원 회로와 같은 외부 회로들을 포함한다. 참조 번호(2608)는 구동 회로를 표시한다. 액정 표시 모듈은 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB 모드 등을 사용할 수 있다.
도 15b는 OCB 모드가 도 15a의 액정 표시 모듈에 응용되는 FS-LCD(Field Sequential-LCD)의 예를 도시한다. FS-LCD는 한 프레임 기간 동안 적색광, 녹색광 및 청색광을 토출하고, 시분할을 사용하여 화상들을 조합함으로써 색 표시를 실행할 수 있다. 각 광은 발광 다이오드, 냉음극관 등에 의해 토출되고, 색 필터는 불필요하다. 따라서, 3개의 주요 색들의 색 필터들을 구성할 필요가 없다; 따라서, 동일한 영역에서, 화소들은 9배 증가될 수 있다.한편, 3개의 광색이 하나의 프레임 기간에 토출되기 때문에, 액정에 대한 고속 응답이 요구된다. FS 방법 및 OCB 모드를 이용함으로써, 고성능 및 고품질의 표시 장치 또는 액정 텔레비전 장치가 완성될 수 있다.
OCB 모드에서 액정층은 소위 π-셀 구조를 가진다. π-셀 구조에서, 액정 분자들이 배향되어, 그들 프리틸트(pretilt) 각들이 액티브 매트릭스 구조와 카운터 구조 사이의 중심 면을 따라 면 대칭되게 한다. π-셀 구조의 배향 상태는 기판들 사이에 전압이 인가되지 않을 때 분사 배향되고, 기판들 사이에 전압이 인가될 때 구부러진 배향으로 변화된다. 전압이 더 인가되면, 구부러진 배향의 액정 분자들은 광이 투과되도록 두 기판들에 수직으로 배향되게 된다. OCB 모드로, 종래의 TN 모드보다 약 10배 더 고속 응답이 달성될 수 있다.
더욱이, FS 방법에 대응하는 모드로서, 고속 동작 등을 행할 수 있는 강유전체 액정(FLC)을 사용한 HV-FLC 또는 SS-FLC가 또한 사용될 수 있다. OCB 모드는 상대적으로 낮은 점성을 갖는 네마틱 액정을 사용하며, HV-FLC 또는 SS-FLC는 스멕틱 액정(smectic liquid crystal)을 사용한다. 더욱이, FLC와 같은 재료, 네마틱 액정 또는 스멕틱 액정이 액정 재료로서 사용될 수 있다.
더욱이, 액정 표시 모듈의 광 응답 속도는 액정 표시 모듈의 셀 갭을 좁게 함으로써 더 높게 된다. 그 외에도, 광 응답 속도(optical response speed)는 액정 재료의 점성을 감소시킴으로써 더 높아질 수도 있다. 응답 속도의 증가는 TN 모드 또는 도트 간격의 액정 표시 모듈의 화소부의 화소를 30㎛ 이하일 때 특히 유리하다.
도 15b는 투과형 액정 표시 모듈을 도시하며, 상기 모듈은 적색 광원(2910a), 녹색 광원(2910b) 및 청색 광원(2910c)이 광원들로서 제공된다. 광원들은 적색 광원(2910a), 녹색 광원(2910b) 및 청색 광원(2910c)을 스위칭하기 위하여, 제어부(2912)가 제공된다. 제어부(2912)는 시분할에 의해 화상들을 조합하기 위하여 액정에 광이 들어가서 색 표시를 수행하도록, 각 색의 발광을 제어한다.
따라서, 분리된 래스터 데이터를 사용하는 본 발명의 제조 방법 및 액적 토출 장치를 사용함으로써, 고성능의 액정 표시 모듈이 저비용으로 제조될 수 있다.
이 실시예는 실시예 모드 1 내지 실시예 모드 3 중 어느 것과 자유롭게 조합될 수 있다.
[실시예 3]
텔레비전 장치는 분리된 래스터 데이터를 사용하는 본 발명의 제조 방법 및 액적 토출 장치를 사용함으로써 형성된 표시 장치에 의해 완성될 수 있다. 도 18은 텔레비전 장치의 주요 구조를 도시한 블록도이다.
도 18에 도시된 표시 패널은 화소부(601), 주사선쪽 구동 회로(603) 및 신호선쪽 구동 회로(602)를 구비하고, 도 21a, 도 21b, 도 22a, 도 22b, 및 도 22c에 도시된 구조들 중 어느 것이라도 구비할 수 있다.
도 21a는 표시 패널의 구조예를 도시한 상면도이며, 여기서, 절연 표면을 갖는 기판(2700) 위에 매트릭스 형태로 배열된 화소들(2702)을 구비한 화소부(2701), 주사선쪽 입력 단자(2703), 및 신호선쪽 입력 단자(2704)가 형성되어 있다. 화소들의 수는 다양한 명세들에 기초하여 결정될 수 있고, XGA에 대해 1024 × 768 × 3(RGB), UXGA에 대해 1600 × 1200 × (RGB), 및 전명세 고해상(full-specification high-definition)에 대해 1920 ×1080 × 3(RGB)이 될 수 있다.
화소들(2702)은 신호선쪽 입력 단자(2704)로부터 연장된 신호선과 주사선쪽 입력 단자(2703)로부터 연장된 주사선을 교차시킴으로써 매트릭스 형태로 제공된다. 화소들(2702) 각각은 스위칭 소자에 접속된 화소 전극 및 스위칭 소자가 제공된다. 스위칭 소자의 통상적인 예는 TFT이다. TFT의 게이트 전극쪽을 주사선에 접속시키고 TFT의 소스 또는 드레인쪽을 신호선에 접속시킴으로써, 각 화소가 외부 신호들에 의해 독립적으로 제어될 수 있다.
도 21a는 외부적으로 부착된 구동 회로에 의해 주사선 및 신호선에 입력될 신호들을 제어하기 위한 표시 패널의 구조를 도시한다.
도 21a에 도시된 구조 외에도, 표시 패널은 도 22b에 도시된 TAB(Tape Automated Bonding) 방법 또는 도 22a에 도시된 COG(Chip on Glass)에 의해 장착될 수 있다. 도 22b에서, 구동기 IC(2751)은 FPC(2750)에 접속된다. 도 22a에서, 구동기 IC(2751)은 기판(2700) 위에 장착된다.
표시 패널은 도 21b에 도시된 구조를 가질 수 있고, 여기서 TFT들이 형성되고, 화소 부 및 주사선쪽 구동 회로가 한 기판 위에 형성되고, 신호선쪽 구동 회로가 구동기 IC로서 별도로 장착된다.
더욱이, 표시 패널은 도 21c에 도시된 구조를 가질 수 있고, 여기서, 화소부, 신호선쪽 구동 회로, 및 주사선쪽 구동 회로가 하나의 기판 위에 형성된다.
다른 외부 회로는 비디오 신호들의 입력쪽에 다음을 포함하는 구조를 갖는다: 동조기(604)에 의해 수신된 신호들 중 비디오 신호들을 증폭시키는 비디오 신호 증폭 회로(605), 비디오 신호 증폭 회로(605)로부터 출력된 신호들을 적색, 녹색 및 청색에 대응하는 색 신호들로 변환하는 비디오 신호 처리 회로(606), 구동기 IC이 입력 명세에 따라 비디오 신호들을 변환하는 제어 회로(607) 등. 제어 회로(607)는 주사선쪽 구동 회로 및 신호선쪽 구동 회로에 신호들을 입력한다. 디지털 구동을 위해, 신호선쪽 구동 회로는 입력된 디지털 신호를 m개의 단위들로 나누고 나누어진 신호들을 공급하기 위하여 신호 구동 회로(608)가 제공된다.
동조기(604)에 의해 수신된 신호들 중에서, 오디오 신호가 오디오 신호 증폭 회로(609)에 송신되고, 그 출력은 오디오 신호 처리 회로(610)를 통해 스피커(613)에 공급된다. 제어 회로(611)는 입력부(612)로부터 수신국의 제어 정보(수신 주파수) 또는 볼륨을 수신하고, 동조기(604) 또는 오디오 신호 처리 회로(610)에 신호들을 전송한다.
도 17a 및 도 17b에 도시된 하우징들 내에 EL 표시 모듈 및 이들 액정 표시 모듈을 포함시킴으로써, 텔레비전 장치가 완성될 수 있다. 도 12a및 도 12b에 도시된 EL 표시 모듈을 사용하여, EL 텔레비전 장치가 완성될 수 있다. 도 15a 및 도 15b에 도시된 액정 표시 모듈들을 사용하여, 액정 텔레비전 장치들이 완성될 수 있다. 표시 모듈 및 스피커부(2009)에 의해 형성된 주 스크린(2003), 동작 스위치들 등은 다른 부가 설비들로서 제공된다. 텔레비전 장치는 세분화된 래스터 데이터를 사용하는 본 발명의 제조 방법 및 액적 토출 장치에 의해 완성될 수 있다.
표시 패널(2002)은 하우징(2001)에 포함되고, 일반 텔레비전 방송은 수신 기계(2005)에 의해 수신될 수 있다. 그 외에도, 모뎀(2004)을 통해 배선 유무로 통신 네트워크에 접속됨으로써, 단방향(전송기에서 수신기로) 또는 양방향(수신기들과 전송기들 사이, 또는 수신기들 사이) 정보 통신이 가능하다. 텔레비전 장치는 필요에 따라 원격 제어 장치(2006) 또는 하우징 내에 포함된 스위칭에 의해 작동될 수 있다. 원격 제어 장치는 또한, 출력될 정보를 표시하기 위한 표시부(2007)가 제공될 수 있다.
그 외에도, 텔레비전 장치에는 주 스크린(2003) 외에도, 제 2 표시 패널에 의해 서브스크린(2008)이 제공될 수 있어서, 채널, 볼륨 등을 표시하는 구조가 부가된다. 이 구조에서, 주 스크린(2003) 시야각이 우수한 EL 표시 패널에 의해 형성될 수 있으며, 서브스크린은 저전력 소비로 표시할 수 있는 액정 표시 패널에 의해 형성될 수 있다. 낮은 전력 소모에 우선권을 두기 위하여, 주 스크린(2003)은 액정 표시 패널에 의해 형성될 수 있고, 부 스크린은 EL 표시 패널에 의해 형성될 수 있고, 부 스크린은 차단될 수 있다. 분리된 래스터 데이터를 사용하는 본 발명의 제조 방법 및 액적 토출 장치를 사용함으로써, 다수의 TFT들 및 전기적 구성요소들 및 제 6 세대: 1500 × 1800mm, 제 7 세대: 1870 × 2200mm, 제 8 세대: 2160 × 2400mm 등의 대형 기판을 사용하더라도 고성능의 액정 표시 모듈이 저비용으로 완성될 수 있다.
도 17b는 예를 들면, 20 내지 80인치의 대형 표시부를 구비하며, 하우징(2010), 표시부(2011), 작동부 역할을 하는 원격 제어 장치(2012), 스피커부(2013), 등을 포함하는 텔레비전 장치를 도시한다. 세분화된 래스터 데이터를 사용하는 본 발명의 제조 방법 및 액적 토출 장치는 표시부(2011)를 제조하는데 응용된다. 도 17b의 텔레비전 장치는 벽걸이형 텔레비전 장치이며, 설치를 위해 넓은 공간을 필요로 하지 않는다.
본 발명은 텔레비전 장치뿐만 아니라, 개인용 컴퓨터의 모니터, 기차역, 공항 등의 정보 표시 보드, 및 특히 거리의 광고 표시 보드와 같은 대면적 표시 매체를 포함하는 다양한 응용들에도 응용될 수 있다.
이 실시예는 실시예 모드 1 내지 실시예 모드 3과 실시예 1 및 실시예 2 중 어느 것과 자유롭게 조합될 수 있다.
[실시예 4]
다양한 표시 장치들은 세분화된 래스터 데이터를 사용하는 본 발명의 제조 방법 및 액적 토출 장치를 응용함으로써 제조될 수 있다. 즉, 본 발명은 표시 장치들이 표시부들 내에 포함되는 다양한 전자 기기들에 응용될 수 있다.
이러한 전자 기기들은 비디오 카메라 또는 디지털 카메라와 같은 카메라, 프로젝터, 헤드 장착 디스플레이(고글형 디스플레이), 차량 네비게이션 시스템, 차량 오디오, 개인용 컴퓨터, 게임기, 휴대 정보 단말(모바일 컴퓨터, 휴대 전화, 전자 북), 기록 매체가 장착된 화상 재생 장치(디지털 비디오 디스크(DVD)와 같은 기록 매체를 재생하고 화상을 표시하기 위한 디스플레이를 구비한 장치) 등에 대응한다. 이러한 예들은 도 19a 내지 도 19d에 도시된다.
도 19a는 본체(2102), 하우징(2102), 표시부(2103), 키보드(2104), 외부 접속 포트(2105), 포인팅 마우스(2106) 등을 포함하는 개인용 컴퓨터를 도시한다. 세분화된 래스터 데이터를 사용하는 본 발명의 제조 방법 및 액적 토출 장치는 표시부(2103)를 제조하는데 응용된다. 본 발명을 사용함으로써, 장치가 작고 배선 등이 고밀도로 배열된 경우에도 고신뢰도를 갖는 고해상 화상이 표시될 수 있다.
도 19b는, 본체(2201), 하우징(2202), 표시부(A2203), 표시부(B2204), 기록 매체(DVD 등) 판독부(2205), 작동 키(2206), 스피커부(2207) 등을 포함하는 기록 매체(특히, DVD 재생 장치)가 구비된 화상 재생 장치를 도시한다. 표시부(A2203)는 화상 정보를 주로 표시하고, 표시부(B2204)는 텍스트 정보를 주로 표시한다. 세분화된 래스터 데이터를 사용하는 본 발명의 제조 방법 및 액적 토출 장치는 표시부(A2203) 및 표시부(B2204)를 제조하는데 응용된다. 본 발명을 사용함으로써, 배선 등이 고밀도로 배열된 경우에도 고신뢰도를 갖는 고해상 화상이 표시될 수 있다.
도 19c는 본체(2301), 오디오 출력부(2302), 오디오 입력부(2303), 표시부(2304), 작동 스위치들(2305), 안테나(2306) 등을 포함하는 휴대 전화를 도시한다. 세분화된 래스터 데이터를 사용하는 본 발명의 제조 방법 및 액적 토출 장치는 표시부(2304)에 응용된다. 본 발명을 사용함으로써, 배선 등이 고밀도로 배열된 표시 장치가 휴대 전화에 제공되는 경우에도 고신뢰도를 갖는 고해상 화상이 표시될 수 있다.
도 19d는 본체(2401), 표시부(2402), 하우징(2403), 외부 접속 단자(2404), 원격 제어부(2405), 화상 수신부(2406), 배터리(2407), 오디오 입력부(2408), 작동키들(2409) 등을 포함하는 비디오 카메라를 도시한다. 본 발명은 표시부(2402)에 응용될 수 있다. 세분화된 래스터 데이터를 사용하는 본 발명의 제조 방법 및 액적 토출 장치는 표시부(2402)에 응용된다. 본 발명을 사용함으로써, 배선 등이 고밀도로 배열된 표시 장치가 비디오 카메라에 제공되는 경우에도 고신뢰도를 갖는 고해상 화상이 표시될 수 있다.
이 실시예는 실시예 모드 1 내지 실시예 모드 3과 실시예 1 및 실시예 2 중 어느 것과 자유롭게 조합될 수 있다.
[실시예 5]
본 발명의 표시 장치에 제공된 보호 회로의 예가 기술될 것이다.
도 20a 내지 도 20e 중 어느 하나에 도시된 보호 회로가 외부 회로 및 내부 회로 사이에 형성될 수 있다. 보호 회로는 TFT, 다이오드, 저항기 소자, 커패시터 소자 등으로부터 선택된 하나 이상의 소자들에 의해 형성된다. 여러 보호 회로들의 구조들 및 그 작동들은 이후에 기술된다. 먼저, 외부 회로와 내부 회로 사이에 제공되고 하나의 입력 단자에 대응하는 보호 회로의 구조는 도 20a 내지 도 20e의 등가 회로도들을 참조하여 기술된다. 도 20a에 도시된 보호 회로는 p채널 박막 트랜지스터들(7220, 7230), 커패시터 소자들(7210 및 7240), 및 저항기 소자(7250)를 가진다. 저항기 소자(7250)는 2개의 단자 저항을 가지며, 그중 하나는 입력 전압 Vin(이후 Vin이라고 칭해짐)이 주어지고, 다른 하나는 저전위 전압 VSS(이후 VSS라고 칭해짐)가 주어진다.
도 20b의 등가 회로도에 도시된 보호 회로는 다이오드들(7260, 7270)을 가지 며, 이들 각각은 p채널 박막 트랜지스터들(7220, 7230) 대신에 정류성을 가진다. 도 20c의 등가 회로도에 도시된 보호 회로는 p채널 박막 트랜지스터들(7220, 7230) 대신에 TFT들(7350, 7360, 7370, 7380)을 가진다. 상술된 구조와 상이한 구조를 갖는 보호 회로로서, 도 20d에 도시된 보호 회로는 저항기들(7280, 7290) 및 n채널 박막 트랜지스터들(7300)을 가진다. 도 20e에 도시된 보호 회로는 저항기들(7280, 7290), p채널 박막 트랜지스터(7310) 및 n채널 박막 트랜지스터(7320)를 가진다. 보호 회로의 제공은 전위들의 갑작스런 변동들을 방지하고 소자들의 파손 및 손상을 방지하고, 그에 의해 신뢰도를 개선시킬 수 있다. 보호 회로들을 형성하는 소자들은 압력에 높은 저항을 갖는 비정질 반도체에 의해 구성되는 것이 바람직하다.
보호 회로는, 세분화된 래스터 데이터를 사용하는 본 발명의 제조 방법 및 액적 토출 장치에 의해, TFT, 다이오드, 저항기 소자, 커패시터 소자 등으로부터 선택된 하나 이상의 소자들을 제조함으로써 형성될 수 있다.
더욱이, 본 발명은 실시예 모드 1 내지 실시예 모드 3과 실시예 1 내지 실시예 4 중 어느 것과 자유롭게 조합될 수 있다.
[실시예 6]
세분화된 래스터 데이터를 사용하는 본 발명의 제조 방법 및 액적 토출 장치에 따라, 처리기 칩(소위 무선 칩, 무선 처리기, 무선 메모리 또는 무선 태그)으로 기능하는 반도체 장치가 형성될 수 있다. 본 발명의 반도체 장치는 광범위하게 응용될 수 있다; 예를 들면, 본 발명의 반도체 장치는 은행권, 화폐, 유가증권, 증명서, 무기명 증서, 패키지용 컨테이너, 도서, 기록 매체, 개인 소지품, 탈것, 음식 항목, 의복, 건강관리 항목, 일용품, 의약, 전자 기기 등에 제공될 수 있다.
어음 및 화폐 수단은 마켓에서 유통하는 통화를 의미하며, 특정 지역에서의 통화(현금 상환권), 기념 화폐 등의 지폐들을 포함한다. 유가증권은 수표, 주식 증권, 약속 어음 등을 의미하며, 여기에 처리기 칩(90)이 제공될 수 있다(도 23a 참조). 증명서는 운전 면허, 거주 카드 등을 의미하며, 여기에 처리기 칩(91)이 제공될 수 있다(도 23b). 차량들은 자전거, 항공기 등과 같은 바퀴 달린 탈것을 의미하며, 여기에 처리기 칩(97)이 제공될 수 있다(도 23c), 무기명 증서는 인지, 쌀 쿠폰, 다양한 선물 쿠폰들 등을 의미한다. 패키지용 컨테이너들은 도시락 상자용 접는 종이, 플라스틱 병 등을 의미하며, 여기에 처리기 칩(93)이 제공될 수 있다(도 23d). 도서는 책, 서적 등을 의미하며, 여기에 처리기 칩(94)이 제공될 수 있다(도 23e). 기록 매체는 DVE 소프트웨어, 비디오 테이프 등을 의미하며, 여기에 처리기 칩(95)이 제공될 수 있다(도 23f). 개인 소지품은 가방, 안경 등을 의미하며, 여기에 처리기 칩(96)이 제공될 수 있다(도 23g). 음식 항목은 음식, 음료 등을 의미한다. 의복은 옷, 양말 등을 의미한다. 건강관리 항목은 의학 장치, 건강 기구 등을 의미한다. 의약은 약, 농약품 등을 의미한다. 전자 기기는 액정 표시 장치, EL 표시 장치, 텔레비전 장치(TV 수신 기계 또는 평면 스크린 TV 수신 기계), 이동 전화 등을 의미한다.
처리기 칩들이 은행권, 화폐, 유가증권, 증권, 무기명 증서 등에 장착될 때, 위조가 방지될 수 있다. 처리기 칩들이, 패키지용 컨테이너, 도서, 기록 매체, 개 인 소지품, 음식물 항목, 의복, 전자 기기 등 상에 장착될 때, 조사 시스템, 대여점의 대여 시스템 등의 효율이 개선될 수 있다. 처리기 칩들이 차량, 건강관리 항목, 의약 등 상에 장착될 때, 위조 및 도난이 방지될 수 있고, 잘못된 방식으로 약이 소비되는 것이 방지될 수 있다. 처리기 칩은 제품 내부에 삽입되거나 제품 표면에 부착될 수 있다. 예를 들면, 처리기 칩은 책의 페이지 내부 또는 패키지의 유기 수지에 삽입될 수 있다.
더욱이, 고성능의 시스템은, 세분화된 래스터 데이터를 사용하는 본 발명의 제조 방법 및 액적 토출 장치에 의해 형성될 수 있는 처리기 칩을 제품들 및 유통 시스템들의 관리에 응용함으로써 얻어질 수 있다. 예를 들면, 수화물 태그에 제공된 처리기 칩에 기록된 정보가 벨트 컨베이어 외부에 제공된 판독기/기록기에 의해 판독될 때, 유통 처리, 배달 목적지 등의 정보가 판독될 수 있고, 제품들의 검사 및 수화물의 전달을 용이하게 할 수 있다.
세분화된 래스터 데이터 및 액적 토출 장치를 사용하는 본 발명의 방법을 제조함으로써 형성될 수 있는 처리기 칩의 구조는 도 24를 참조하여 기술된다. 처리기 칩은 박막 집적 회로(9303)와, 박막 집적 회로(9303)에 접속된 안테나(9304)에 의해 형성된다. 박막 집적 회로 및 안테나는 커버 재료들(9301, 9302)에 의해 사이에 끼워진다. 박막 집적 회로(9303)는 접착제에 의해 커버 재료들에 접착될 수 있다. 도 24에서, 박막 집적 회로(9303)의 한 측면 상에 접착제(9320)를 통해 커버 재료(9301)에 접착된다.
박막 집적 회로(9303)의 배선들 등은 실시예 모드 1 내지 실시예 모드 3 중 어느 모드에 도시된 액적 토출 방법에 의해 형성되며, 박막 집적 회로는 알려진 분리 단계에 의해 분리되어 커버 재료에 제공된다. 박막 집적 회로(9303)에 사용된 반도체 소자는 이에 한정되지 않는다. 예를 들면, TFT 외에도, 저장 소자, 다이오드, 광전자 변환 소자, 레지스터 소자, 코일, 커패시터 소자, 인덕터 등이 사용될 수 있다.
도 24에 도시된 바와 같이, 층간 절연막(9311)은 박막 집적 회로(9303) 의 TFT 위에 형성되고, 층간 절연막(9311)을 통해 TFT에 접속될 안테나(9304)가 형성된다. 장벽막(9312)이 층간 절연막(9311) 및 안테나(9304) 위에 실리콘 질화막 등에 의해 형성된다.
안테나(9304)는 액적 토출 방법에 의해 금, 은 또는 구리와 같은 도전체를 갖는 액적을 토출하고 액적을 건조 및/또는 베이킹함으로써 형성된다. 액적 토출 방법에 의해 안테나를 형성함으로써, 단계들의 수를 감소시킬 수 있고, 그에 의해 비용 감소가 달성될 수 있다.
커버 재료들(9301, 9302)은 적층막(폴리프로필렌, 폴리에스테르, 비닐, 폴리비닐 플루오르화물, 비닐 염화물 등을 포함), 섬유질 재료로 이루어진 종이, 베이스 재료막을 포함하는 다층막(폴리에스테르, 폴리아미드, 무기 증착막, 종이 등), 및 점착성 합성 수지막(아크릴계 합성 수지, 에폭시계 합성 수지 등) 등에 의해 형성되는 것이 바람직하다. 적층막은 열 압축에 의해 처리될 대상에 부착된다. 이 부착 처리에서, 최외층(접착층이 아님) 위에 제공된 층 또는 적층막의 표면 상의 접착막은 열처리에 의해 녹여지고 압력을 인가하여 부착된다.
커버 재료가 종이, 섬유 또는 탄소 흑연과 같이 소각될 때 해가 없는 재료에 의해 형성될 때, 사용된 처리기 칩은 소각되거나 잘라질 수 있다. 이러한 재료들을 사용한 처리기 칩들이 소각에 의해 유해한 기체를 발생하지 않으면, 해가 없다.
커버 재료(9301)에 도 24의 접착제(9320)를 통해 처리기 칩이 제공될 때, 처리기 칩은 커버 재료(9301) 대신에 제품에 부착되어 사용될 수 있다.
이 실시예는 실시예 모드 1 내지 실시예 모드 3 중 어느 모드와 자유롭게 조합될 수 있다.
본 발명에 따라, 사용될 재료의 비용 감소가 달성될 수 있다. 더욱이, 잉크젯 장치 이 외의 장치(레이저 조사 장치 또는 광 노출 장치와 같이)를 사용하여 다른 층에 대한 설계 데이터는 본 발명에 의해 공유될 수 있다; 따라서 설계자는 전체 회로 구조 또는 배선 위치들을 쉽게 알 수 있다.
본 출원은 2005년 9월 22일 일본 특허청에 출원된 일본 특허 출원 번호 제2005-275075호에 기초되며, 이 일본 특허 출원의 전체 내용들이 본 명세서에 참조로 포함되어 있다.
본 발명에 의하면, 전기 회로들을 제조하기 위해 액적 토출 장치에 의해 미세한 배선들 등을 형성하는 경우에, 토출 위치, 토출 타이밍 등의 제어들을 포함하는 토출 제어들이 매우 높은 정확도를 가질 수 있다.

Claims (44)

  1. CAD 툴에 의해, 절연 표면을 갖는 기판 위에 제 1 재료층을 배치하기 위한 제 1 회로 설계 도면 데이터를 생성하는 단계;
    상기 제 1 회로 설계 도면 데이터를 제 1 래스터 데이터(raster data)로 변환하는 단계로서, 상기 제 1 래스터 데이터는 수평 방향의 도트 간격(dot pitch) Xdp와 수직 방향의 도트 간격 Ydp를 하나의 단위로 하여 토출 위치를 결정하는, 상기 변환 단계;
    주(main) 주사 방향으로 상기 제 1 래스터 데이터를 V 단위들로 세분화함으로써 도트 간격 Ydp/V(V>1)의 제 2 래스터 데이터를 생성하는 단계;
    상기 제 1 래스터 데이터와 동일한 토출 횟수를 갖는 제 3 래스터 데이터를 생성하기 위하여 상기 제 2 래스터 데이터의 임의의 토출 횟수를 솎아내는(thin) 단계;
    복수의 노즐들을 갖는 헤드가 구비된 액적 토출 장치의 헤드 장축 방향과 부(sub) 주사 방향 사이의 헤드 기울기 각도 θ를 결정하는 단계;
    각각의 노즐의 토출 타이밍이 상기 헤드 기울기 각도 θ에 기초하여 보정된 제 4 래스터 데이터를 생성하는 단계;
    상기 헤드 및 상기 기판이 상기 헤드 기울기 각도 θ을 유지하면서 상기 주 주사 방향 또는 상기 부 주사 방향으로 상대적으로 이동되는 방식으로, 상기 제 4 래스터 데이터에 기초하여 액적을 토출함으로써 절연 표면을 갖는 상기 기판 위에 상기 제 1 재료층을 형성하는 단계; 및
    상기 CAD 툴에 의해, 상기 제 1 재료층 위에 제 2 재료층을 배치하여 상기 제 2 재료층을 형성하기 위한 제 2 회로 설계 도면 데이터를 생성하는 단계를 포함하고,
    상기 제 2 래스터 데이터는 상기 주 주사 방향으로 데이터 수를 V배 증가시키도록 변환되는, 반도체 장치 제조 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. CAD 툴에 의해, 절연 표면을 갖는 기판 위에 제 1 재료층을 배치하기 위한 제 1 회로 설계 도면 데이터를 생성하는 단계;
    상기 제 1 회로 설계 도면 데이터를 제 1 래스터 데이터로 변환하는 단계로서, 상기 제 1 래스터 데이터는 수평 방향의 도트 간격 Xdp와 수직 방향의 도트 간격 Ydp를 하나의 단위로 하여 토출 위치를 결정하는, 상기 변환 단계;
    주 주사 방향으로 상기 제 1 래스터 데이터를 V 단위들로 세분화함으로써 도트 간격 Ydp/V(V>1)의 제 2 래스터 데이터를 생성하는 단계;
    상기 제 1 래스터 데이터와 동일한 토출 횟수를 갖는 제 3 래스터 데이터를 생성하기 위하여 상기 제 2 래스터 데이터의 임의의 토출 횟수를 솎아내는 단계;
    복수의 노즐들을 갖는 헤드가 구비된 액적 토출 장치의 헤드 장축 방향과 부 주사 방향 사이의 헤드 기울기 각도 θ를 결정하는 단계;
    각각의 노즐의 토출 타이밍이 상기 헤드 기울기 각도 θ에 기초하여 보정된 제 4 래스터 데이터를 생성하는 단계; 및
    상기 헤드 및 상기 기판이 상기 헤드 기울기 각도 θ을 유지하면서 상기 주 주사 방향 또는 상기 부 주사 방향으로 상대적으로 이동되는 방식으로, 상기 제 4 래스터 데이터에 기초하여 액적을 토출함으로써 절연 표면을 갖는 상기 기판 위에 상기 제 1 재료층을 형성하는 단계를 포함하고,
    상기 제 2 래스터 데이터는 상기 주 주사 방향으로 데이터 수를 V배 증가시키도록 변환되는, 반도체 장치 제조 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. CAD 툴에 의해, 절연 표면을 갖는 기판 위에 배선을 배치하기 위한 제 1 회로 설계 도면 데이터를 생성하는 단계;
    상기 제 1 회로 설계 도면 데이터를 제 1 래스터 데이터로 변환하는 단계로서, 상기 제 1 래스터 데이터는 수평 방향의 도트 간격 Xdp와 수직 방향의 도트 간격 Ydp를 하나의 단위로 하여 토출 위치를 결정하는, 상기 변환 단계;
    주 주사 방향으로 상기 제 1 래스터 데이터를 V 단위들로 세분화함으로써 도트 간격 Ydp/V(V>1)의 제 2 래스터 데이터를 생성하는 단계;
    상기 제 1 래스터 데이터와 동일한 토출 횟수를 갖는 제 3 래스터 데이터를 생성하기 위하여 상기 제 2 래스터 데이터의 임의의 토출 횟수를 솎아내는 단계;
    복수의 노즐들을 갖는 헤드가 구비된 액적 토출 장치의 헤드 장축 방향과 부 주사 방향 사이의 헤드 기울기 각도 θ를 결정하는 단계;
    각각의 노즐의 토출 타이밍이 상기 헤드 기울기 각도 θ에 기초하여 보정된 제 4 래스터 데이터를 생성하는 단계; 및
    상기 헤드 및 상기 기판이 상기 헤드 기울기 각도 θ을 유지하면서 상기 주 주사 방향 또는 상기 부 주사 방향으로 상대적으로 이동되는 방식으로, 상기 제 4 래스터 데이터에 기초하여 액적을 토출함으로써 절연 표면을 갖는 상기 기판 위에 상기 배선을 형성하는 단계를 포함하고,
    상기 제 2 래스터 데이터는 상기 주 주사 방향으로 데이터 수를 V배 증가시키도록 변환되는, 반도체 장치 제조 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. CAD 툴에 의해, 박막 집적 회로를 갖는 기판 위에 제 1 재료층을 배치하기 위한 제 1 회로 설계 도면 데이터를 생성하는 단계;
    상기 제 1 회로 설계 도면 데이터를 제 1 래스터 데이터로 변환하는 단계로서, 상기 제 1 래스터 데이터는 수평 방향의 도트 간격 Xdp와 수직 방향의 도트 간격 Ydp을 하나의 단위로서 하여 토출 위치를 결정하는, 상기 변환 단계;
    주 주사 방향으로 상기 제 1 래스터 데이터를 V 단위들로 세분화함으로써 도트 간격 Ydp/V(V>1)의 제 2 래스터 데이터를 생성하는 단계;
    상기 제 1 래스터 데이터와 동일한 토출 횟수를 갖는 제 3 래스터 데이터를 생성하기 위하여 상기 제 2 래스터 데이터의 임의의 토출 횟수를 솎아내는 단계;
    복수의 노즐들을 갖는 헤드가 구비된 액적 토출 장치의 헤드 장축 방향과 부 주사 방향 사이의 헤드 기울기 각도 θ를 결정하는 단계;
    각각의 노즐의 토출 타이밍이 상기 헤드 기울기 각도 θ에 기초하여 보정된 제 4 래스터 데이터를 생성하는 단계; 및
    상기 헤드 및 상기 기판이 상기 헤드 기울기 각도 θ을 유지하면서 상기 주 주사 방향 또는 상기 부 주사 방향으로 상대적으로 이동되는 방식으로, 상기 제 4 래스터 데이터에 기초하여 액적을 토출함으로써 박막 집적 회로를 갖는 상기 기판 위에 상기 제 1 재료층을 형성하는 단계를 포함하고,
    상기 제 2 래스터 데이터는 상기 주 주사 방향으로 데이터 수를 V배 증가시키도록 변환되는, 반도체 장치 제조 방법.
  21. 제 6 항 또는 제 20 항에 있어서,
    상기 CAD 툴에 의해, 상기 제 1 재료층 위에 제 2 재료층을 배치하여 상기 제 2 재료층을 형성하기 위한 제 2 회로 설계 도면 데이터를 생성하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 제 20 항에 있어서,
    상기 제 1 재료층은 도전층, 반도체층, 마스크층, 및 절연층으로 이루어진 그룹으로부터 선택된 것인, 반도체 장치 제조 방법.
  27. 삭제
  28. 삭제
  29. CAD 툴에 의해, 박막 집적 회로를 갖는 기판 위에 배선을 배치하기 위한 제 1 회로 설계 도면 데이터를 생성하는 단계;
    상기 제 1 회로 설계 도면 데이터를 제 1 래스터 데이터로 변환하는 단계로서, 상기 제 1 래스터 데이터는 수평 방향의 도트 간격 Xdp와 수직 방향의 도트 간격 Ydp를 하나의 단위로 하여 토출 위치를 결정하는, 상기 변환 단계;
    주 주사 방향으로 상기 제 1 래스터 데이터를 V 단위들로 세분화함으로써 도트 간격 Ydp/V(V>1)의 제 2 래스터 데이터를 생성하는 단계;
    상기 제 1 래스터 데이터와 동일한 토출 횟수를 갖는 제 3 래스터 데이터를 생성하기 위하여 상기 제 2 래스터 데이터의 임의의 토출 횟수를 솎아내는 단계;
    복수의 노즐들을 갖는 헤드가 구비된 액적 토출 장치의 헤드 장축 방향과 부 주사 방향 사이의 헤드 기울기 각도 θ를 결정하는 단계;
    각각의 노즐의 토출 타이밍이 상기 헤드 기울기 각도 θ에 기초하여 보정된 제 4 래스터 데이터를 생성하는 단계; 및
    상기 헤드 및 상기 기판이 상기 헤드 기울기 각도 θ을 유지하면서 상기 주 주사 방향 또는 상기 부 주사 방향으로 상대적으로 이동되는 방식으로, 상기 제 4 래스터 데이터에 기초하여 액적을 토출함으로써 박막 집적 회로를 갖는 상기 기판 위에 상기 배선을 형성하는 단계를 포함하고,
    상기 제 2 래스터 데이터는 상기 주 주사 방향으로 데이터 수를 V배 증가시키도록 변환되는, 반도체 장치 제조 방법.
  30. 제 12 항 또는 제 29 항에 있어서,
    상기 CAD 툴에 의해, 상기 배선 위에 재료층을 배치하여 상기 재료층을 형성하기 위한 제 2 회로 설계 도면 데이터를 생성하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 제 12 항, 제 20 항, 및 제 29 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 텔레비전 장치, 개인용 컴퓨터, 휴대 정보 단말, 비디오 카메라, 디지털 카메라, 및 무선 태그로 이루어진 그룹으로부터 선택된 것인, 반도체 장치 제조 방법.
  37. CAD 툴에 의해, 박막 집적 회로를 갖는 기판 위에 안테나를 배치하기 위한 제 1 회로 설계 도면 데이터를 생성하는 단계;
    상기 제 1 회로 설계 도면 데이터를 제 1 래스터 데이터로 변환하는 단계로서, 상기 제 1 래스터 데이터는 수평 방향의 도트 간격 Xdp와 수직 방향의 도트 간격 Ydp를 하나의 단위로 하여 토출 위치를 결정하는, 상기 변환 단계;
    주 주사 방향으로 상기 제 1 래스터 데이터를 V 단위들로 세분화함으로써 도트 간격 Ydp/V(V>1)의 제 2 래스터 데이터를 생성하는 단계;
    상기 제 1 래스터 데이터와 동일한 토출 횟수를 갖는 제 3 래스터 데이터를 생성하기 위하여 상기 제 2 래스터 데이터의 임의의 토출 횟수를 솎아내는 단계;
    복수의 노즐들을 갖는 헤드가 구비된 액적 토출 장치의 헤드 장축 방향과 부 주사 방향 사이의 헤드 기울기 각도 θ를 결정하는 단계;
    각각의 노즐의 토출 타이밍이 상기 헤드 기울기 각도 θ에 기초하여 보정된 제 4 래스터 데이터를 생성하는 단계; 및
    상기 헤드 및 상기 기판이 상기 헤드 기울기 각도 θ을 유지하면서 상기 주 주사 방향 또는 상기 부 주사 방향으로 상대적으로 이동되는 방식으로, 상기 제 4 래스터 데이터에 기초하여 액적을 토출함으로써 박막 집적 회로를 갖는 상기 기판 위에 상기 안테나를 형성하는 단계를 포함하고,
    상기 제 2 래스터 데이터는 상기 주 주사 방향으로 데이터 수를 V배 증가시키도록 변환되는, 반도체 장치 제조 방법.
  38. 제 37 항에 있어서,
    상기 CAD 툴에 의해, 상기 안테나 위에 재료층을 배치하여 상기 재료층을 형성하기 위한 제 2 회로 설계 도면 데이터를 생성하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  39. 제 1 항, 제 6 항, 제 12 항, 제 20 항, 제 29 항, 및 제 37 항 중 어느 한 항에 있어서,
    상기 헤드 기울기 각도 θ은 arccos(도트 간격 Xdp ×노즐 수 / 상기 헤드의 상기 장축의 길이)에 기초하여 결정되는, 반도체 장치 제조 방법.
  40. 제 1 항, 제 6 항, 제 12 항, 제 20 항, 제 29 항, 및 제 37 항 중 어느 한 항에 있어서,
    상기 제 4 래스터 데이터를 생성한 후에, 상기 제 4 래스터 데이터는 상기 헤드 또는 상기 기판의 주사 경로에 기초하여 보정되는, 반도체 장치 제조 방법.
  41. 제 1 항, 제 6 항, 제 12 항, 제 20 항, 제 29 항, 및 제 37 항 중 어느 한 항에 있어서,
    제어 회로가 상기 액적 토출 장치에 접속되고,
    상기 제어 회로는 설계 데이터베이스로부터 상기 회로 설계 도면 데이터를 복사하고, 상기 회로 설계 도면 데이터를 상기 제 4 래스터 데이터로 자동으로 변환하는 프로그램을 실행하는, 반도체 장치 제조 방법.
  42. 제 1 항, 제 6 항, 제 12 항, 제 20 항, 제 29 항, 및 제 37 항 중 어느 한 항에 있어서,
    상기 주 주사 방향은 상기 부 주사 방향에 수직인, 반도체 장치 제조 방법.
  43. 제 1 항, 제 6 항, 제 12 항, 제 20 항, 제 29 항, 및 제 37 항 중 어느 한 항에 있어서,
    상기 기판은 유리 기판, 석영 기판, 금속 기판, 및 플라스틱 기판으로 이루어진 그룹으로부터 선택된 것인, 반도체 장치 제조 방법.
  44. 제 37 항에 있어서,
    상기 반도체 장치는 휴대 정보 단말, 무선 칩, 무선 처리기, 무선 메모리, 및 무선 태그로 이루어진 그룹으로부터 선택된 것인, 반도체 장치 제조 방법.
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