KR101217447B1 - 쌍안정 네마틱 액정 디스플레이 장치 및 그 장치의 제어방법 - Google Patents

Abstract

앵커링이 단속된 쌍안정 네마틱 액정 매트릭스 스크린을 포함하는 표시 장치에 있어서:

- 오프 상태와 온 상태 사이에서 스위칭할 수 있고, 각 화소와 관련된 드라이브 전극(47)과 표시 상태 제어 링크(45; 46) 사이에 각각 위치되는 요소(40); 및

- 상기 각 요소(40)의 입력에 상기 상태 제어 링크(45; 46)를 통해 제어된 시간 간격만큼 떨어진 적어도 2개의 페이즈, 즉, 제 1 페이즈 동안에는 입력 신호가 관련 화소상의 액정의 앵커링을 단속하기에 충분한 진폭을 갖고, 그 후 제 2 페이즈 동안에는 입력 신호의 진폭이 액정의 2개의 쌍안정 상태 중 하나를 선택하기 위해 제어되며, 2개의 페이즈간의 시간 간격은 제 2 입력 신호 페이즈가 인가되기 전에 상기 관련 화소상의 액정의 앵커링을 단속하기 위해 채택되는 것인, 상기 2개의 페이즈를 포함하는 입력 신호를 인가할 수 있는 수단을 포함하는 것을 특징으로 하는 표시 장치에 관한 것이다.

Description

쌍안정 네마틱 액정 디스플레이 장치 및 그 장치의 제어 방법{BISTABLE NEMATIC LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR CONTOLLING SUCH A DEVICE}

본 발명은 액정 디스플레이 장치의 분야에 관한 것으로, 더욱 구체적으로는 쌍안정 네마틱 표시를 스위칭하는 방법 및 장치에 관한 것이다.

발명의 목적

본 발명의 일반적인 목적은 문헌 [1]에 개시되어 있는 쌍안정 표시 장치를 개량하기 위한 것이다. 이들 장치는 "바이넴(BiNem)" 장치라고 통칭된다. 이 용어는 본 특허 출원용으로 사용된다. 이들 장치의 구성은 이하 더욱 상세히 설명한다.

사용되는 액정의 물리적인 성질에 따라 네마틱 장치, 콜레스테릭(cholesteric) 장치, 스멕틱(smectic) 장치, 강유전성 장치 및 기타 장치 간의 구별이 행해질 수 있다. 본 발명의 주체인 네마틱 디스플레이들에는, 아키랄(achiral) 네마틱 또는 키랄화(chiralized) 네마틱(예를 들어, 키랄(chiral) 도펀트를 첨가함으로써 키랄화됨)이 사용된다. 이러한 방식으로 얻어지는 것은 균일하거나 약간 트위스트된, 나선의 피치가 수 미크론보다 큰 자발 구조(spontaneous texture)이다. 기판에 의해 구속되는 표면 근처의 액정의 배향성 및 앵커링(anchoring)은 배향층 또는 상기 기판에 가해지는 처리에 의해 정해진다. 필드의 부재 시에, 균일하거나 약간 트위스트된 구조가 이러한 방법으로 부과된다.

지금까지 제안 및 제조된 대부분의 장치는 단안정형이다. 필드의 부재 시에, 이러한 장치에서는 단일 구조만이 생성된다. 이러한 구조는 셀의 총 에너지의 절대 최소에 대응한다. 필드 내에서 이러한 구조는 지속적으로 변형되고, 그 광학적인 성질은 인가되는 전압에 따라 변화한다. 필드가 제거될 때, 네마틱은 다시 단일의 단안정 구조로 복귀한다. 당업자는 이들 시스템 중에서 네마틱 표시: 즉, 트위스트 네마틱(TN), 수퍼 트위스트 네마틱(STN), 복굴절 제어(ECB)형 네마틱, 수직 배향 네마틱(VAN), 인플레인 스위칭(in-plane switching)(IPS) 네마틱 등에 가장 널리 사용되는 동작 모드를 인식할 것이다.

네마틱 표시의 다른 부류에는 쌍안정, 다안정 또는 준안정 네마틱이 있다. 이 예에서는, 필드의 부재 시에 안정 또는 준안정인 적어도 2개의 별개의 구조가 셀 내에 생성될 수 있다. 2개의 상태 간의 스위칭은 적절한 전기 신호를 인가함으로써 달성된다. 화상이 기입되면, 쌍안정성으로 인해, 필드가 없어도 저장된 상태를 유지한다. 이러한 쌍안정 표시장치의 메모리는 많은 응용분야에서 매우 매력적이다. 첫번째로, 그러한 메모리는 낮은 영상 재생률(refresh rate)(그것을 변경하기를 원하는 경우에만)을 달성할 수 있게 하여, 휴대 기기의 전력 소모를 감소시키는데 매우 적합하다. 두번째로, 그러한 메모리는 행의 수에 무관한 화질을 갖는 매우 높은 다중화도를 가질 수 있게 한다.

바이넴이라고 하는 쌍안정 스크린의 설명(도 1)

신규의 쌍안정 표시장치는 문헌 [1]에 개시되어 있다.

이러한 표시장치는 도 1에 개략적으로 도시되어 있다.

이 표시장치는 적어도 하나가 투명한 2개의 플레이트 또는 기판(20, 30) 사이에 키랄화 네마틱 액정 또는 콜레스테릭 액정층(10)으로 이루어진다. 기판(20, 30)상에 각각 위치하는 2개의 전극(22, 32)은 이들 사이에 놓이는 키랄화 네마틱 액정(10)에 전기 구동 신호를 인가하기 위해 사용된다. 전극(22, 32)상의 앵커링층(24, 34)은 원하는 방향으로 액정(10)의 분자를 배향시킨다. 마스터 플레이트(20)상의 분자의 앵커링(24)은 강하고 약간 경사져 있는 한편, 슬레이브 플레이트(30)상에서는 약하고 편평하다. 이들 표면(22, 32)상의 분자(10)의 앵커링(24, 34)은 단안정형이다.

광학 시스템은 그러한 장치를 완성한다.

더욱 정확하게는, 도 1은 필드의 부재 시에 액정 분자에 의해 점유될 수 있는 각각 안정한 2개의 상태를 좌측 및 우측에 각각 개략적으로 도시하고, 동일한 도 1의 중앙에는 높은 전계 내에서 안정하고 필드의 부재 시에 불안정한 단속적인 상태가 도시되어 있다. 이 상태는 디스플레이를 구동시키는 공정 중에 액정 분자에 의해 일시적으로 점유된다.

도 1의 좌측 및 우측에 각각 도시되어 있는 2개의 쌍안정 구조 즉, U(균일 또는 약간 트위스트) 및 T(트위스트)는 필드가 인가되지 않은 상태로 안정된다. 마스터 플레이트(20)상의 앵커링의 방향과 슬레이브 플레이트(30)상의 앵커링의 방 향 간의 각도는 작거나 0이다. 2개의 구조의 트위스트는 약 180°만큼 절대값이 상이하다. 네마틱의 자발 피치 p₀은 U 및 T 구조의 에너지를 근본적으로 동일하게 만들기 위해, 셀의 두께 d의 4배(p₀

4.d)에 가깝게 선택된다. 필드가 없으면, 더 낮은 에너지를 갖는 다른 상태는 존재하지 않는다, 즉 U 및 T가 진정한 쌍안정성을 나타낸다.

바이넴 구조의 하나의 이점은 2개의 구조 U 및 T가 평탄하므로, 보정 필름(compensation film) 없이 양호한 시청각을 얻을 수 있게 하는 것이다. 반사 구성의 바이넴의 광학적인 성능 특징은 예컨대, 문헌 [5]에 기재되어 있다.

바이넴의 구조 간의 스위칭 방법

하나의 구조에서 다른 구조로의 스위칭은 표면(32/34)상의 앵커링을 단속하고, 낮은 최고 앵커링 에너지를 갖는 것이 필요하다.

물리적인 원리

2개의 안정한 구조 U 및 T는 위상적으로 분리되어 있다, 즉 연속적인 볼륨 왜곡에 의해 하나의 구조에서 다른 구조로 변환하는 것이 불가능하다. 따라서, 하나의 U 구조로부터 T 구조로의 변환, 또는 그 역변환은 강한 외계(external field)에 의해 야기되는 표면상의 앵커링이 단속적으로 되거나 회위선(disclination line)의 변위 중 하나를 필요로 한다. 첫번째보다 현저하게 느린 이러한 두번째 현상은 무시해도 되므로 이후 상세하게 설명하지 않을 것이다.

액정의 임의의 배향층은 최고 앵커링 에너지 A_z를 특징으로 할 수 있다. 이 에너지는 항상 유한하다. 따라서, 어떠한 이전의 필드 없는 구조라도 표면에 호미오트로픽(homeotropic) 구조(H)를 제공하는 유사한 유한 임계 필드 Ec(앵커링 단속 임계값)가 존재하는 것이 나타날 수 있다.

앵커링을 단속하기 위해서는, 임계 필드 E_c와 적어도 동일한 필드의 인가가 필요하다. 이 필드는 도 1의 중앙에 개략적으로 나타내는 바와 같이 호미오트로픽 구조를 생성하도록 표면 근처의 액정의 재배향을 위해 충분한 긴 시간동안 인가되어야 한다. 이러한 최소 시간은 인가되는 필드의 크기에 의존할 뿐만 아니라 액정의 물리적인 특성 및 배향층에도 의존한다.

정적인 경우(수 밀리초 이상 동안 인가되는 필드)에,

이며, 여기에서 A_z는 표면의 최고 앵커링 에너지이고, K₃₃은 액정의 탄성 굽힘 계수이며, Δε은 그 상대 유전체 이방성이고, ε₀은 자유 공간의 유전체 상수이다.

V_c는 V_c = E_c ?d가 되도록 앵커링 단속 전압으로 정의되며, 여기에서 d는 액정 셀의 두께이다. V_c의 일반적인 값은 바이넴의 경우에 16V이다.

앵커링은 분자가 이 표면 근처의 플레이트에 수직일 때 및 이들 분자의 표면에 가해지는 복원 토크가 0일 때 단속된다고 칭해진다. 실제적으로, 필요한 것은 분자의 배향과 표면에 대한 수직과의 차가 충분히 작아지는 것 예컨대, 0.5° 미만이 되는 것과, 표면에서 분자에 인가되는 토크가 상당히 작아지는 것이 전부이다( 그러한 상태는 도 1의 중앙에 개략적으로 도시되어 있다). 이들 조건이 결합될 때, 단속된 표면(34) 근처의 네마틱 분자는 전계가 스위치 오프될 때 불안정한 평형으로 되고, 자신의 초기 배향을 재개하거나 반대 방향으로 회전할 수 있으며, 초기 구조로부터 180° 트위스트 정도 차이가 있는 새로운 구조를 유도한다.

최종 구조의 제어는 특히 이 필드가 0으로 복귀되는 도중에 인가되는 전기 신호의 파형에 의존한다.

펄스의 전압에서의 점진적인 감소가 흐름을 최소화시킨다. 마스터 플레이트(20)에 근접한 분자들은 평형 상태로 서서히 강하한다. 이들 분자의 실례의 중앙의 분자와의 탄성 결합이 그들 분자를 또한 동일한 방향으로 기울어지게 만든다. 이러한 운동은 표면 토크의 도움으로 분자들이 동일한 방향으로 신속하게 차례로 기울어지는 슬레이브 플레이트(30)에 도달할 때까지 확산한다. 균일한 상태 U는 도 1의 좌측에 개략적으로 도시되어 있는 바와 같이 셀의 중앙에 점진적으로 생성된다.

필드가 갑자기 감소할 때, 액정의 배향은 먼저

₁L²/K의 표면 이완 시간에 강한 표면(마스터 플레이트(20)) 근처에서 변형되고, 여기에서 L = K33/Az은 강한 층의 외삽 길이(extrapolation length)이며,

₁은 액정의 회전 점도(rotation viscosity)이다. 이 시간은 일반적으로 대략 10 마이크로초 정도이다.

이러한 짧은 시간에 강한 표면(24)을 스위칭함으로써, 이 표면에 근접한 강한 흐름을 유도하여, 1 마이크로초 미만의 특성 시간 후에 볼륨(volume)을 확산하 여 약한 표면(슬레이브 플레이트(30))에 도달한다. 약한 표면(슬레이브 플레이트(30))에 유도된 전단력(shear)은 이 표면에서의 분자상에 유체 역학 토크(torque)를 생성한다. 이 토크는 마스터 플레이트(20)의 경사에 의해 유도되는 탄성 토크와 반대 방향이다. 전단력이 충분히 높은 경우, 약한 표면(34)상의 유체 역학 토크가 가장 강하여, 도 1의 우측에 개략적으로 도시되어 있는 트위스트 구조 T를 조장한다. 전단력이 약한 경우, 약한 표면(34)상의 탄성 토크가 가장 강하여, 도 1의 좌측에 개략적으로 도시되어 있는 균일한 구조 U를 유도한다.

셀내의 분자의 회전 방향은 도 1에 RU(U 상태로 스위칭하기 위한) 및 RT(T 상태로 스위칭하기 위한)로 각각 참조된 2개의 화살표로 표시되어 있다.

볼륨은

₁d²/K의 특성 볼륨 이완 시간

_vol으로 재배향하며, 여기에서 d는 셀의 두께이다. 일반적으로 대략 1 밀리초인 이 시간은 강한 표면의 이완 시간보다 매우 길다.

실제의 실시

일반적으로, 바이넴형 액정 화소의 스위칭은 2개의 페이즈(phase)(앵커링 단속 제 1 페이즈 및 선택 제 2 페이즈)에서 일어난다:

? 제 1 페이즈 : C로 표시된 앵커링 단속 페이즈

페이즈 C는 슬레이프 플레이트(30)상의 앵커링을 단속하는 데 적합한 전기 신호를 인가하는데 있다. 일반적으로, 페이즈 C가 더 짧을수록, 인가된 신호의 피크 진폭은 더 커져야 한다.

소정의 진폭 및 소정의 지속기간에 있어서, 이 신호의 파형의 상세한 설명(기울기, 중간 레벨 등)은 앵커링 단속이 실행된 것으로 가정되는 이후의 페이즈의 실행에 현저한 효과를 갖지 못한다.

? 제 2 페이즈 : S로 표시된 선택 페이즈

페이즈 S 동안 인가되는 전압은 2개의 쌍안정 구조 U 또는 T 중 하나가 선택될 수 있게 한다. 상술한 효과를 고려하면, 하나의 구조로부터 다른 구조로의 스위칭을 결정하는 것은 각 화소의 종단에 인가되는 전기 펄스의 하강 파형이다.

구조 T로 스위칭하기 위해서는:

페이즈 C: 앵커링 단속

앵커링 단속 페이즈 C 동안, 도 1의 중앙에 도시되어 있는 바와 같이, 슬레이프 플레이트(30)상의 앵커링을 단속하기 위한 필드보다 큰 필드를 전달하는 펄스를 인가하는 것이 필요하고, 화소내의 분자를 끌어올리는데 필요한 시간동안 대기하는 것이 필요하다. 단속 필드는 액정 재료(10)의 탄성 및 전기적인 성질에 의존하고, 셀의 슬레이브 플레이트(30)상에 퇴적된 앵커링층(34)과의 상호 작용에 의존한다. 그것은 미크론당 몇 볼트에서 약 10 볼트까지 변화한다. 분자를 끌어올리는 시간은 회전 점도

에 비례하고, 사용된 재료(10)의 유전체 이방성 및 인가된 필드의 제곱에 반비례한다. 실제로, 이 시간은 미크론당 20 볼트의 필드에 대해 수 마이크로초까지 단축할 수 있다.

페이즈 S: 구조의 선택

그 후, 필드는 단지 수 마이크로초 또는 많아야 수십 마이크로초 동안 구동 전압의 급강하를 생성함으로써 빠르게 감소되어야 한다. 적어도 값 ΔV와 같은 진폭의 이러한 전압 급강하는 액정에서의 충분히 강한 유체 역학적 효과를 유도할 수 있게 하기 위한 것이다. T 구조를 제조하기 위해, 이러한 강하 ΔV는 앵커링 단속 전압 V_c보다 큰 값으로부터 이 전압보다 낮은 값까지의 인가 전압을 반드시 취해야 한다.

T 구조로의 스위칭을 위한 신호의 일례는 진폭 P1 > Vc 및 P1 ≥ ΔV인 구형파형의 신호이다. 그 지속기간은 앵커링을 단속하기에 충분하게 길어야 한다. P1 ≥ ΔV인 P1에서 0으로의 강하로 인해 T가 선택될 수 있다(cf. 도 2).

T 구조로의 스위칭을 위한 신호의 다른 예는 P2 ≥ ΔV가 되도록, 즉 P1-P2 ≥ ΔV가 되도록 지속기간

₂ 및 진폭 P2의 선택 제 2 시퀀스가 이어지는 지속기간

₁ 및 진폭 P1(여기에서 P1 > V_c)인 앵커링 단속 제 1 시퀀스를 포함하는 2 레벨 신호이다. 인가된 필드의 강하 시간은 긴 펄스(1 ㎳ 보다 긴)의 경우에 30 마이크로초 미만이거나 그 지속기간의 1/10 미만이어야 한다.

U 구조를 얻기 위해서는:

페이즈 C: 앵커링 단속

앵커링 단속 페이즈 C 동안, 전술한 상태 T의 기재의 경우와 같이, 분자를 끌어 올리기에 충분한 시간동안 슬레이브 플레이트(30)상의 앵커링 단속 필드보다 큰 필드를 인가할 필요가 있다.

페이즈 S: 구조 선택

인가된 전압에 "저속 하강(slow fall)"을 도입할 필요가 있다. 문헌 [1]은 이러한 "저속 하강"을 실시하는 2가지 방법을 제안한다: 신호는 지속기간

₁ 및 진폭 P1이고 지속기간의 램프(ramp)

₂가 이어지며 그 하강 시간이 펄스의 지속 기간의 3배보다 큰 펄스(도 3)이거나, 계단식 하강 중 하나이다.

U 구조로 스위칭하기 위한 신호의 일례는 P2 < ΔV 및 P1-P2 < ΔV가 되도록 지속기간

₂ 및 진폭 P2의 제 2 시퀀스가 이어지는 지속기간

₁ 및 진폭 P1(P1 > V_c)인 단속 제 1 시퀀스를 포함하는 2 레벨 신호이다. 2 레벨 계단식 하강은 디지털 전자장치에 의해 더욱 쉽게 달성된다. 그러나, 물론 2보다 더 큰 수의 레벨의 하강을 가정할 수 있다.

따라서, 화소의 종단에 간단한 2 레벨 신호를 인가함으로써 U 구조나 T 구조를 얻을 수 있다. 제 1 레벨 (P1,

₁)은 앵커링 단속 페이즈에 대응하고, 제 2 레벨 (P2,

₂)는 P2의 값에 의한 구조의 선택을 가능하게 한다. 이 신호는 도 4에 도시되어 있다. P2T 값은 (소정의 P1에 대해) T로 스위칭하기 위한 P2의 값에 대응하고, P2U 값은 (소정의 P1에 대해) U 구조로 스위칭하기 위한 P2의 값에 대응한다.

일반적인 값: P1 = 20 V, P2U =

₁ =

₂ = 1 ㎳동안 7 내지 9 V이다.

다중화에 의한 바이넴의 종래의 어드레싱

종래의 다중화 및 제한의 원리

중간 해상도 매트릭스 스크린의 경우에, 당업자는 독립적인 드라이브 전극에 개별적으로 각 화소를 접속하는 것이 불가능하다는 것을 알고 있다, 그 이유는 스크린이 복잡해지면 기하학적으로 불가능한 화소당 하나의 접속을 필요로 하기 때문이다. 표준 액정 기술에 대한 경우인 사용되는 전기 광학 효과가 비선형일 때 다중화 기술을 채용함으로써 접속을 절감하는 것이 가능하다. 화소들은 각각 m개의 화소의 n개의 그룹으로 매트릭스 시스템에 의해 함께 그룹화된다. 이들은 예컨대, 매트릭스 스크린의 경우에는 n행 및 m열이거나, 수치 표시를 위한 n개의 숫자 및 숫자의 m개의 부분이다. 가장 흔하게 사용되는 순차 어드레싱 모드에서는, 한번에 단일 행이 선택된 후, 선택은 최종 행까지 다음 행 또 다음 행으로 진행한다. 행 선택 시간 동안, 열 신호가 동시에 행의 모든 화소에 인가된다. 이 방법은 이미지가 행의 수 n으로 승산된 행 어드레스 시간과 동일한 총 시간에 어드레스될 수 있게 한다. 이 방법에 의해, m+n 접속이 m ×n 화소의 스크린에 어드레스하기에 충분하며, 여기에서 m은 당해의 매트릭스의 열의 수이다. 다중화된 매트릭스 스크린은 도 5에 도시되어 있다.

화소에 의해 나타나는 전기 신호는 화소가 교차하는 행에 인가된 신호와 열에 인가된 신호 간의 차이다.

도 5에 도시되어 있는 이러한 스크린 원리는 "수동형 스크린"이라고 칭해진다. 행 전극은 이 행의 모든 화소에 공통이고, 열 전극은 이 열의 모든 화소에 공통이다.

도전 전극은 투명해야 한다. 모든 제조업체에 의해 사용되는 재료는 ITO(혼 합 인듐 주석 산화물)이다.

수동형 스크린을 다중화하는 결점은 화소가 그 행의 활성화 기간동안 만이 아니라 화상 어드레스 시간동안 내내 열 신호에 민감하다는 것이다. 즉, 스크린의 화소는 화상 기입 시간동안 전체 열의 열 신호를 연속적으로 수신한다. 그 행을 선택하는 시간 외에 화소에 인가되는 신호는 액정 화소의 전기 광학적 응답시에 재생하는 기생 신호로 간주될 수 있다. 더욱 상세하게는, TN 또는 STN형 수동 매트릭스 또는 표준 동작 조건 하에서의 그들이 변형 중 하나에 대해, 화소내의 액정의 상태는 화상 어드레스 시간동안 인가되는 전압의 RMS(제곱 평균 제곱근) 값에만 거의 배타적으로 의존한다. 따라서, 액정 분자의 최종 상태, 즉, 요컨대 화소의 광학적 전송은 화상 어드레스 시간 동안 인가된 전압의 RMS 값에 의해 결정된다. 또한, 화상 재생율은 일반적으로 50 Hz의 점멸(flicker)에 대한 눈의 감도에 의해 부과된다.

RMS 값 및 설정율에 대한 감도는 알트 및 플레스코 기준(Alt and Plesko criterion)(문헌 [2])에 의해 표현되는 스크린의 행의 수를 제한하는 결과를 갖는다. 따라서, 수동형 스크린의 다중화는 중간 해상도 LCD에 적합하다.

바이넴에 적용되는 다중화

다중화되기 위해, 화소 신호는 모든 화소에 공통인 행 신호와 그 부호에 의존하여 U 구조나 T 구조가 얻어질 수 있게 하는 열 신호로 분해되어야 한다. 도 6은 적절한 화소 신호를 생성하기 위한 행 및 열 신호의 일례를 도시한다.

행 신호(도 6a)는 2 레벨을 갖는다: 제 1 레벨은 시간

₁동안 전압 A1을 제공하고, 제 2 레벨은 시간

₂동안 전압 A2를 제공한다. 진폭 C의 열 신호(U 상태로 스위칭하기 위한 도 6b 및 T 상태로 스위칭하기 위한 도 6c)는 시간

₂동안에만 인가되며, 이것은 화상이 소거될지(즉, U 상태를 얻을지) 또는 기입될지(즉, T 상태를 얻을지)에 따라 양이나 음이 된다. 시간

₃은 2개의 행 펄스를 분리한다. 도 6d 및 도 6e는 각각 소거된 화소(U로 스위칭)의 종단에 및 기입된 화소(T로 스위칭)의 종단에 인가되는 신호를 도시한다.

이들 신호에 대해 충족되는 조건은:

A1 = P1; A2-C = P2U; A2+C = P2T이다.

상기 수치예에서, 하나의 해법은:

A1 = 20 V, A2 = 10.5 V, C = 2.5 V; 따라서 P2U = 8V이고 P2T = 13 V;

₁ =

₂ = 1 ㎳이다.

이들 신호는 매우 간단하고, 그들의 파라미터가 모두 스크린의 특성에 대해 쉽게 조정될 수 있게 한다.

화소 신호의 하강 에지의 파형에 기초한 스위칭 원리는 바이넴에 고유한 것이다.

액정 재료들에 DC 전압이 가해질 때 전기 분해에 의한 소정의 액정 재료의 분해의 문제점을 고려하기 위해, 화소에 0 또는 거의 0 평균값의 신호를 인가하는 것이 종종 유용하다. 도 6의 기본 신호를 0 평균값의 대칭 신호로 변환하는 기술은 문헌 [4]에 기재되어 있다.

바이넴에 대한 다중화의 제한

속도 제한

한번에 하나의 행의 다중화 어드레싱 시에, n 행의 화상을 기입하기 위한 시간은 하나의 행에 대한 어드레스 시간의 n배와 동일하다.

상기 예에서, 행 시간은 2 ㎳, 즉 160 행의 경우에는 화상 시간이 320 ㎳이고, 480 행의 경우에는 화상 시간이 960 ㎳이다.

이들 화상 기입 시간은 짧고, 동화상의 표시와 양립될 수 없다.

한번에 여러 개의 행을 어드레싱함으로써 화상 기입 속도를 향상시키는 하나의 해법이 문헌 [3]에 기재되어 있다.

그러나, 이 기술은 대략 2 또는 3의 인수만큼 속도를 증가시키는데 한계가 있어, 중간 해상도 표시(일반적으로 300 행을 가짐)에 있어서의 대략 50 Hz의 속도에 도달하기에 불충분하다.

이러한 제한은 바이넴 및 표준 액정에 공통적이다.

기생 신호에 대한 감도

다중화 모드에서, 화소 (N, M)은 화소 어드레스 행 신호 및 그와 관련된 열 신호에 영향을 받는다. 그러나, 화소 (N, M)은 기간 T =

₁+

₂+

₃에 따라 부분을 형성하는 열 M의 다른 화소용으로 의도되는 진폭 +/- C의 열 신호에 영향을 받 는다(도 7). 이들 신호는 화상 기입 시간 동안 화소 전압에 영향을 주는 기생 신호이다. 이것은 네마틱 액정이 영향을 받는 평균 제곱근 전압에 민감하기 때문이다. 따라서, 화상 기입 중에 표시의 광학적인 외관이 방해된다.

이러한 영향을 감소시키는 하나의 해법이 문헌 [4]에 제안되어 있다. 열 신호의 지속기간은 행 신호의 제 2 레벨의 지속기간과 관련하여 감소되고, 이것이 기생 신호를 감소시킬 수 있게 하므로, 기입 중의 화상의 광학적인 혼란을 감소시킬 수 있게 한다. 그러나, 이러한 감소는 여러가지 요인에 의해 제한된다: 동작 온도가 저하될 때, U 및 T 간의 스위치를 계속하기 위해 열 신호의 진폭을 증가시킬 필요가 있다. 또한, 셀의 모든 화소를 스위치하게 하기 위해, 단일 화소에 필요한 진폭보다 더 높은 진폭 C를 선택하는 것이 필요하며, 그 이유는 기술이 고려되어야 하는 스위칭 전압에 공간적인 확산을 도입하기 때문이다.

표준 액정은 인가된 전압의 RMS 값에 또한 민감하지만, 이 값은 화상의 기입 중 뿐만 아니라 영구적으로 화소의 상태에 영향을 주며, 그 이유는 이들 액정이 원하는 광학적 상태를 나타내기 위해 일정하게 어드레스되어야 하기 때문이다.

어드레싱 트랙의 전기적 및 기하학적 특성에 대한 감도

상술한 바에 따르면, T 구조로 스위칭되는 바이넴의 하나의 구체적인 특징은 급격한 전압 하강이 화소에 적용되는 것을 의미한다. 충분한 전압 강하를 갖는 이중 레벨형의 신호는 행의 최종 화소까지 전체 ITO 행을 따라 전파한다. 행의 전기적인 특성(Rs)으로 인해, 펄스의 파형은 그 전파 중에 변형된다. 최종 화소에 도달 시에 그 파형이 항상 T로의 스위칭과 양립될 수 있는 것이 기본적인 중요성이 다. 이하 이 행을 따라 전파하는 동안 행에 인가되는 신호의 하강 슬로프의 변화를 대표적인 예로 검토한다.

설명을 간략히 하기 위해, T로의 스위칭을 위한 20 V 진폭의 구형파 신호를 취한다. 이 전압에 대하여, T로의 스위칭은 전압 강하(그 값의 90%에서 10%까지)가 대략 30 ㎲의 시간 Tt 미만으로 영향을 받는 경우에 영향을 받는 것으로 결정되어 있다.

길이 L 및 폭 l의 M 열 및 n 행의 표시를 고찰한다(도 8 참조). 화소의 길이는 L/M = P이다. 화소의 폭은 l/N = a이다. 행과 열 사이의 분리 영역은 무시되고, 화소의 활성 영역은 pxa이다.

한 행에 대한 등가 회로도가 도 9에 제공된다. 각 화소는 아래와 같이 정의되는 직렬 저항기 Rpx 및 병렬 커패시터 Cpx를 포함하는 트리폴(tripole)에 등가이다.

Rpx = p/a.R_s, 여기에서 R_s는 ITO의 표면 저항이다. 액정의 저항은 무시된다.

Cpx = C_LC =

₀

_rap/e,

여기에서 e는 액정 셀의 두께이고,

₀은 자유 공간의 유전 상수이며,

_r은 액정의 상대 유전 상수이다.

따라서, 각 화소와 관련된 시정수 Rpx.Cpx는:

Rpx.Cpx = R_s(

₀

_r/e)p²이다.

라인을 따른 전파는 확산식에 의해 주어진다. 라인의 임피던스는 분석적으로 산출된다. 길이 L의 행의 단부에서의 특성 시간 Td는 Td = R_s(

₀

_r/e)L²이다.

행의 선두에서 적용되는 스텝에 대한 행의 종단에서의 상승 또는 하강(90% - 10%) 시간은 0.9Td이다.

도 10a는 아래의 일반적인 수치값을 갖는 30, 60, 90, 120 및 150 ㎜의 행 길이에 대해 화소 M(행의 종단에서의 화소)에 인가되는 전기 신호의 하강의 산출된 파형을 도시한다:

₀ = 8.854 ×10^-12F/m;

_r = 15; e = 1.5 ㎛;

a = p = 200 ㎛; R_s = 30 Ω; R_contact = 1 ㏀.

도 10a에서, 120 ㎜의 길이를 초과하면, 하강(90% - 10%)이 30 ㎲ 이상의 시간 Tt에서 일어나는 것을 알 수 있다. 그에 따라 T 상태로의 스위칭은 더 이상 가능하지 않게 된다.

하나의 해법은 ITO의 표면 저항 R_s를 감소시키는 것이다. 도 10b는 도 10a에서와 같은 파라미터를 사용하지만, R_s(ITO) = 15 Ω을 사용한다. 2개의 곡선열을 비교함으로써, R_s = 30 Ω의 경우에 120 ㎜의 길이에 비해, 대략 150 ㎜의 길이에서 30 ㎲ 임계값에 도달하는 것을 알 수 있다. R_s를 2의 인수만큼 감소시키면, 행의 길이를 2의 제곱근만큼 증가시킬 수 있게 된다.

그러나, R_s를 감소시키는 것은 ITO의 두께를 증가시키므로, ITO의 비용을 상승시키는 것을 의미한다. 15Ω은 적당한 값인 반면에, 5Ω은 한계값이다.

따라서, 관계 0.9R_s(

₀

_r/e)L² < 30 ㎲는 어드레스될 수 있는 스크린의 행의 길이를 제한한다. 이러한 제한은 인가된 전기 신호의 파형에 민감한 바이넴을 스위칭하는 모드에 특정된다. 표준 액정(예컨대, TN 및 STN)은 인가된 전기 신호의 평균 제곱근에 민감하며, 이 감쇠에 의한 영향을 덜 받는다.

표준 액정의 능동 어드레싱

능동 어드레싱의 원리

예를 들어, 통상 MOS형의 TFT(박막 트랜지스터)를 사용하여 액정 화소를 능동적으로 어드레스하는 원리는 도 11에 도시되어 있다. 각 화소는 어드레싱 페이즈(행 시간) 중에 화소를 열(45)에 접속시키고, 유지 페이즈(프레임 시간 또는 전체 화상을 어드레스하기 위한 시간) 중에 화소를 외부 환경으로부터 격리시키는 TFT 스위치(40)를 통해 어드레스되며, 그것에 의해 프레임 시간동안 내내 종단에서 정전압을 유지할 수 있게 된다. 이 스위치는 (다중화 어드레싱의 경우에서와 같이) 스크린의 행(46)을 순차적으로 주사함으로써 작동되거나, (트랜지스터를 턴온시키기 위해) 폐쇄 전압이 대응하는 행 시간동안 인가되고 (트랜지스터를 턴오프시키기 위해) 개방 전압이 다른 행을 어드레스하는 동안 인가된다. 그에 따라, 행 (46)은 트랜지스터의 턴오프 또는 턴온을 제어하는 MOS 트랜지스터(40)의 게이트(41)에 접속되고, 열(45)은 소스(42)에 접속되며, 드레인(43)은 액정 화소의 드라이브 전극(47)에 접속된다. 화소의 다른 면상에서는, 백 전극(48)이 모든 화소에 공통이다.

트랜지스터가 온 및 오프일 때의 화소에 대한 등가 회로도가 각각 도 12a 및 도 12b에 제공되어 있다.

액정의 각 실제 화소는 저항기 R_LC와 병렬로 커패시터 C_LC를 포함하는 셀에 연결될 수 있다.

온 상태에서는, 도 12a에 도시된 바와 같이, 전류가 트랜지스터의 저항기 R_on을 통해 흐르고, 전술한 셀(C_LC, R_LC)를 충전시킨다.

오프 상태에서는, 도 12b에 도시된 바와 같이, 누설 전류가 병렬 저항기 R_LC를 통해 커패시터 C_LC를 방전시킬 수 있다.

유지 페이즈 동안의 누설 및 기생 화소간 결합을 최소화하기 위해, TFT 기술을 복잡하게 하는 댓가로, 기억 커패시터 C_S가 통상 액정의 커패시터 C_LC와 병렬로 부가된다.

TFT 어드레스된 액정 스크린의 중요한 전기적인 파라미터는 아래와 같다:

트랜지스터의 R_on 및 R_off;

Cpx = C_LC+C_S: 화소의 총 커패시턴스; 및

R_LC: LC의 저항.

또한, 전기 신호를 화소로 반송하는 행(46) 및 열(45)을 형성하는 트랙은 0이 아닌 고유저항을 갖는다. 교차하는 트랙(45 및 46)은 교차하는 점에서 기생 커패시터를 형성한다. 트랙을 따라 분포되는 저항 및 커패시턴스는 왜곡 및 신호의 위상 전이를 초래한다(전술한 바와 같은 ITO). 이하 용어가 정의된다:

R_ct: 화소에 데이터를 전송하는 열 트랙의 총 저항;

C_ct: 화소에 데이터를 전송하는 열 트랙의 총 커패시턴스.

액정 배향층(도 11에는 도시 생략)은 다중화된 능동형 LCD의 경우에서와 같이, 전극(47, 48)상에 퇴적된다.

능동 어드레싱의 이점

속도

일반적으로, 75 ㎐는 13 ㎳의 프레임 시간에 대응하고, 행당 13 ㎲는 1000 행을 어드레스하는데 필요하다. 트랜지스터가 온될 때, 액정의 커패시터를 충전하기 위한 행 시간은 대략 1 내지 수십 ㎲이어야 된다. 이것은 트랜지스터의 R_on에 낮은 값을 부과한다. 이 조건이 충족되는 경우, 고해상도 화상에 대한 고속 어드레스가 이 방법으로 가능해진다.

해상도

트랜지스터가 오프일 때, 전체 프레임 시간동안 내내 기생 열 신호와 격리되어 있는 화소의 종단에서 전압이 유지된다. 다중화 제한(알트 및 플레시코 표준 (Alt and Pleshko criterion))이 상승되고, 다수의 화소가 어드레스될 수 있다. 제한은 소정의 계조(grey level)를 유지하기 위해, 화소의 종단에서의 전압이 소정의 값으로 유지되고 2개의 계조간의 전압차 이상으로 변화하지 않는 것이다. 이것을 행하기 위해, 화소의 누설 저항은 저항기의 R_off와 액정의 저항 R_LC에 모두 제한을 부과하는 소정값 미만이어야 한다.

256 계조를 갖는 75 ㎐에서의 1000행에 어드레스하는 TFT에 대한 몇 개의 도면은 아래와 같다:

프레임 시간: 13 ㎳;

행(게이트 개방) 시간 T_g: 13 ㎲;

화소의 종단으로의 전압의 인가: 이 전압은 Tg = 13 ㎲에서 대략 3 V만큼 변화해야 한다.

초기의 계조를 유지: 화소의 종단에서의 전압은 프레임 시간(13 ㎳)동안 10 ㎷ 미만의 변화량으로 유지되어야 한다. 이러한 제한은 트랜지스터의 높은 R_off 및 액정의 고저항을 부과한다.

소위 "표준" TFT는 얇은 비정질 실리콘(a-Si)층을 사용하고, TN(twisted nematic) 모드에 결합된다. 고부가 가치의 대형 스크린에 있어서, TFT는 양호한 시청각을 갖는 IPS(in-plane switching) 또는 MVA(multidomain vertically aligned) 모드와 더 관련된다.

능동 어드레싱의 제한: 표준 LC 스크린의 스위칭

이동 어플리케이션용의 TFT 스크린의 주요한 제한은 그 전력 소비가 만만찮다는 것이다. 예를 들면, 대각으로 15 인치의 TFT 매트릭스 모니터는 현재 20 W에 가깝게 소비하고, 그 대략 1/2은 백라이팅에 사용된다. 이런 상황은 표준 TFT 스크린(TN 효과를 이용한다)의 쌍안정이 아닌 성질로부터 뿐만 아니라 TFT 기술의 낮은 발광 효율로부터 방지된다. 이 낮은 효율의 주요 원인 중 하나는 열악한 개구비의 존재이다. 이들 조건 하에서, 백라이팅은 표준 광 배경에 실제로 필요하다. 그러한 TFT 스크린이 전력 공급 네트워크에 접속되지 않은 경우의 자기 효율은 짧아질 수만 있다. 이러한 경향은 TFT-IPS 기술에서 두드러진다. 이 기술에서의 시청각은 바이넴 스크린의 시청각과 실제로 비견할 만하지만, 화소에 측방향 필드를 인가하기 위한 짧은 피치를 갖는 전극의 어레이의 존재가 개구비를 더욱 감소시킨다. 조명 시스템의 전력 및 그에 따른 장치의 소비는 화상의 등가의 휘도를 위해 종래의 TFT보다 커져야 한다. 또한, IPS 장치는 종래의 TFT 스크린보다 상당히 높은 동작 전압을 필요로 한다. 따라서, 여기에서는 에너지 경비가 매우 저하된다. 또한, IPS 기술을 선택함으로써 초래되는 비용 부담은 다수의 대용량 어플리케이션에 대한 실제의 장애물을 나타낸다. TFT 스크린의 전력 소비가 높을 뿐만 아니라, 그 쌍안정이 아닌 성질은 유리한 경우에도 그것을 낮추는 것이 불가능한 것을 의미한다.

본 발명의 목적은 종래 기술을 개선하기 위한 신규의 수단을 제안하는 것이다.

이 목적은 본 발명의 전후 상황에서 앵커링이 단속된 쌍안정 네마틱 액정 매트릭스 스크린을 포함하는 표시 장치에 의해 달성되며, 이 표시 장치는:

- 오프 상태와 온 상태간을 스위칭할 수 있고, 각 화소와 관련된 드라이브 전극과 표시 상태 제어 링크 사이에 각각 위치되는 요소들과;

- 전술한 각 요소의 입력에 상태 제어 링크를 통해, 제어된 시간 간격만큼 떨어진 적어도 2개의 페이즈, 즉 제 1 페이즈 동안에는 입력 신호가 관련 화소상의 액정의 앵커링을 단속하기에 충분한 진폭을 갖고, 그 후 제 2 페이즈 동안에는 입력 신호의 진폭이 액정의 2개의 쌍안정 상태 중 하나를 선택하기 위해 제어되며, 2개의 페이즈간의 시간 간격은 제 2 입력 신호 페이즈가 인가되기 전에 상기 관련 화소상의 액정의 앵커링을 단속하기 위해 채택되는, 상기 2개의 페이즈를 포함하는 입력 신호를 인가할 수 있는 수단을 포함한다.

또한 더욱 상세하게는, 본 발명의 전후 상황에서, 전술한 요소들은 어드레스 신호에 의해 오프 상태와 온 상태 사이에서 구동되는 스위치들로 형성되는 것이 바람직하고, 각 화소와 관련된 드라이브 전극과 표시 상태 제어 링크 사이에 각각 위치되며, 상기 표시 장치는 제어된 시간 간격만큼 분리되어, 온 상태의 스위치를 제어하는 적어도 2개의 활성 페이즈를 포함하는 어드레스 신호를 한정할 수 있고, 상태 제어 링크를 통해 각 구동 스위치의 입력에, 상태 제어 링크를 선택적으로 턴온시키는 어드레스 신호의 활성 페이즈와 동기하여, 적어도 2개의 페이즈를 포함하는 입력 신호를 인가할 수 있는 수단을 더 포함하며, 즉, 제 1 페이즈 동안에는 입력 신호가 관련 화소상의 액정의 앵커링을 단속하기에 충분한 진폭을 갖고, 제 2 페이즈 동안에는 입력 신호의 진폭이 액정의 2개의 쌍안정 상태 중 하나를 선택하기 위해 제어되며, 2개의 페이즈간의 시간 간격은 제 2 입력 신호 페이즈가 인가되기 전에 상기 관련 화소상의 액정의 앵커링을 단속하기 위해 채택되어 있다.

통상적으로 이러한 구조를 "능동 바이넴"이라고 한다.

본 발명의 목적을 위해, 표현 "매트릭스 스크린"은 행과 열의 화소의 규칙적인 어레이로 제한되는 것으로 간주되어서는 안된다. 매트릭스 스크린은 예컨대, 각각 m개의 소자로 형성되는 n개의, m개의 관련 소자의 n 그룹의 형태로 화소의 임의의 어레이를 포함한다.

본 발명은 또한 앵커링 단속에 의해 쌍안정 네마틱 액정 매트릭스 스크린을 전기적으로 제어하는 방법에 관한 것으로, 이 방법은:

- 각 화소와 관련된 드라이브 전극과 표시 상태 제어 링크 사이에 각각 위치되는, 오프 상태와 온 상태간을 스위칭할 수 있는 요소들의 제공 단계를 포함하고;

상기 방법은 전기적인 제어를 위해,

- 상태 제어 링크를 통해 전술한 각 요소의 입력에, 제어된 시간 간격만큼 떨어진 적어도 2개의 페이즈, 즉, 제 1 페이즈 동안에는 입력 신호가 관련 화소상의 액정의 앵커링을 단속하기에 충분한 진폭을 갖고, 제 2 페이즈 동안에는 입력 신호의 진폭이 액정의 2개의 쌍안정 상태 중 하나를 선택하기 위해 제어되며, 2개의 페이즈간의 시간 간격은 제 2 입력 신호 페이즈가 인가되기 전에 상기 관련 화소상의 액정의 앵커링을 단속하기 위해 채택되는, 상기 2개의 페이즈를 포함하는 입력 신호를 인가하는 단계를 포함한다.

본 발명의 다른 유리한 특징에 따라, 본 발명에 따르는 스크린은 2개의 구조, 즉 분자들이 서로 적어도 대략 평행한 균일하거나 약간 트위스트된 구조와, 약 +180° 또는 -180°만큼 처음과 다른 구조를 사용한다.

각각의 제어된 스위치를 통한 능동 어드레싱의 사용이 즉, 앵커링이 단속된 쌍안정 네마틱 액정을 사용하여, 바이넴형 스크린의 전후 상황에서 다수의 이점을 제공하지만, 당업자는 그러한 결과를 달성하기 위해 종래 기술의 문헌에서 어떠한 촉구도 찾을 수 없었다.

실제로 그와 반대로, 능동 어드레싱을 위해 필요한 제어 신호의 파형 및 지속기간은 바이넴형의 동작적인 쌍안정 스크린과 양립될 수 없었다.

또한, 능동적으로 어드레싱된 액정 스크린의 전력 소비는 바이넴 스크린의 전후 상황에서 당업자에게는 완전히 받아들여질 수 없는 것으로 나타났다.

최종적으로, 능동적으로 어드레싱된 스크린의 비용은 특히 각 화소와 결합되는 스위치의 존재로 인해, 그러한 결과를 얻기 위해 당업자를 격려하지 않았다.

본 발명의 전후 관계 내에서 제안된 바와 같이, 제어된 시간 간격만큼 떨어진 2개의 페이즈로 어드레스 신호와 제어 신호를 분리하는 것은 상당한 혁신을 이루고, 후술하는 바와 같이, 종래 기술에 비해 실제의 개선을 달성할 수 있게 한다.

본 발명의 다른 특징, 목적 및 이점은 비제한적인 예로서 제공되는 첨부한 도면과 관련하여 설명하는 아래의 상세한 설명을 읽어보면 명백해질 것이다.

도 1은 상술한 종래 기술에 따른 바이넴 스크린을 개략적으로 나타내는 도면 이다.

도 2는 상술한 바이넴 스크린에 대하여 T 상태로 스위칭하기 위한 구형파 화소 신호의 일례를 나타내는 도면이다.

도 3은 상술한 바이넴 스크린에 대하여 U 상태로 스위칭하기 위한 완만한 하강 에지를 갖는 화소 신호의 일례를 나타내는 도면이다.

도 4는 상술한 바이넴 스크린에 대하여 화소의 종단에 인가되는 펄스의 제 2 레벨의 P2 값에 따르는 구조의 선택을 허용하는 2레벨 화소 신호의 일례를 나타내는 도면이다.

도 5는 상술한 다중화된 매트릭스 스크린을 개략적으로 나타내는 도면이다.

도 6은 상술한 다중화 모드에서의 바이넴 스크린의 화소에 대한 행 및 열 신호의 일례를 나타내는 도면이다.

도 7은 상술한 다중화 모드에서의 바이넴 스크린의 화소의 종단에서의 전기 신호를 나타내는 도면이다.

도 8은 상술한 다중화된 표시 장치의 다른 표시를 제공하는 도면이다.

도 9는 상술한 다중화 모드에서의 바이넴 스크린 타입의 다중화된 액정 표시 장치의 행에 대한 등가 회로도이다.

도 10은 상술한 도 10a에서의 30Ω과 도 10b에서의 15Ω의 각각의 ITO 표면 저항에 대하여 행을 따르는 전파 중에, 다중화 모드에서의 바이넴형 스크린의 화소에 인가되는 전압의 하강 에지의 파형의 변형을 나타내는 도면이다.

도 11은 상술한 종래 기술에 따르는 능동 어드레싱의 일반 원리를 개략적으 로 나타내는 도면이다.

도 12는 상술한 각각 도 12a에서의 온 상태 및 도 12b에서의 오프 상태에서의 트랜지스터에 의해 어드레싱되는 액정 화소의 등가 회로도이다.

도 13은 제어 신호를 인가하는 3개의 연속적인 페이즈 또는 단계를 포함하는 제 1 실행 옵션에 따라, U 상태로 또는 T 상태로 필요한 경우 스위칭하기 위한 본 발명에 따르는 "능동 바이넴" 스크린의 어드레싱을 나타내는 도면이다: 더욱 자세하게는, 도 13a는 트랜지스터의 게이트에 인가되는 어드레스 신호를 나타내고, 도 13b는 U 및 T 상태를 각각 얻기 위해, 트랜지스터의 소스에 인가되는 상태 제어 신호의 2개의 변형을 나타내며, 도 13c 및 도 13d는 각각 U 상태로의 스위칭 및 T 상태로의 스위칭의 경우에 트랜지스터의 드레인에서 그 결과로서 화소에서 사용 가능한 결과적인 신호를 나타내고, 도 13e는 표시 장치의 두번째 행용으로 의도되고, 도 13a의 신호에 대한 제 2 어드레스 신호 오프셋을 개략적으로 나타낸다.

도 14는 제어 신호를 인가하는 2개의 연속적인 상태 또는 단계를 포함하는 제 2 실행 옵션에 따라, 예컨대, TFT형의 트랜지스터에 의해 어드레싱되는 바이넴형 액정 화소의 등가 회로도이다.

도 15는 제어 신호를 인가하는 2개의 연속적인 페이즈 또는 단계를 포함하는 제 2 실행 옵션에 따라 U 상태로 또는 T 상태로 필요한 경우 스위칭하기 위한 본 발명에 따르는 "능동 바이넴" 스크린의 어드레싱을 개략적으로 나타낸다: 더욱 자세하게는, 도 15a는 트랜지스터의 게이트에 인가되는 어드레스 신호를 나타내고, 도 15b는 트랜지스터의 소스에 인가되는 상태 제어 신호를 나타내며, 도 15c 및 도 15d는 각각 T 상태로의 스위칭의 경우 및 U 상태로의 스위칭의 경우에, 트랜지스터의 드레인에서 그 결과로서 화소에서 사용 가능한 결과적인 신호를 나타내고, 도 15e는 표시 장치의 두번째 행용으로 의도되고, 도 15a의 신호에 대한 제 2 어드레스 신호 오프셋을 개략적으로 나타낸다.

도 16은 T 상태로 스위칭하기 위해 본 발명에 따르는 화소의 종단에서의 전압을 개략적으로 나타내는 도면이다.

도 17은 본 발명에 따르는 제 1 옵션의 경우에 트랜지스터의 게이트에 인가되는 행 어드레스 전압을 개략적으로 나타내는 도면이다.

도 18은 본 발명에 따르는 제 2 옵션의 경우에 트랜지스터의 게이트에 인가되는 행 어드레스 전압의 일례를 나타내는 도면이다.

도 19는 T 구조로 스위칭하기 위한 시뮬레이트된 화소 신호에 대해 3개의 연속적인 제어 전압 인가를 포함하는 제 1 옵션에 다르는 능동 바이넴을 어드레싱하는 일례를 개략적으로 나타내는 도면이고, 도 19b는 도 19a의 신호의 상승 및 하강 에지의 부분 확대도이다.

도 20은 U 구조로 스위칭하기 위한 시뮬레이트된 화소 신호에 대해 도 19와 유사한 실례를 나타내는 도면이다.

도 21은 T 구조로 스위칭하기 위한 시뮬레이트된 화소 신호에 대해 2개의 연속적인 제어 전압 인가를 포함하는 본 발명에 따른 제 2 옵션에 따르는 능동 바이넴의 어드레싱을 나타내는 도면이고, 여기에서 도 21b는 도 21a의 신호의 상승 및 하강 에지의 부분 확대도를 나타낸다.

도 22는 U 구조로 스위칭하기 위한 시뮬레이트된 화소 신호에 대해 도 21a와 유사한 실례를 나타내는 도면이다.

도 23은 각 화소에 대해 다이오드의 형태의 스위칭 수단을 포함하는 본 발명에 따르는 하나의 실시예를 개략적으로 나타내는 도면이다.

도 24는 각 화소에 대해 2개의 백투백(back-to-back) 다이오드의 형태의 스위칭 수단을 포함하는 본 발명에 따르는 다른 실시예를 개략적으로 나타내는 도면이다.

도 25는 도 23의 실시예에서 사용되는 다이오드의 응답을 나타내는 도면이다.

도 26은 도 24의 실시예의 경우에 사용되는 백투백 방식으로 장착된 2개의 다이오드의 응답을 나타내는 도면이다.

본 발명에 따르는 스크린의 전체 구성은 도 11에 도시되는 바와 같은 종래의 TFT 스크린의 구성과 동일하다.

그러한 종래의 TFT 스크린과의 근본적인 차이점은 아래와 같다:

- 표준 배향층 중 하나가 바이넴에 고유한 약한 최고 앵커링 배향층(34)으로 대체되고;

- 셀이 표준 기술의 경우보다 더 얇은 두께로 만들어지며;

- 셀에 도 1에 도시되는 바와 같이 2개의 구조 U 및 T를 얻기 위해 바이넴에 맞는 액정으로 채워지고, 또한 셀의 동작이 바이넴 모드로 행해진다.

그러므로, 일반적으로 본 발명의 경우에, 서로 마주 보는 2개의 전극(22, 32) 사이에 한정되고 각각 2개의 플레이트 또는 기판(20, 30) 중 하나에 위치되는 각 화소에 대하여, 전극 중 하나가 각각의 트랜지스터(40)의 드레인(41)에 접속되어 스위치를 형성하고, 트랜지스터의 소스(42)는 상태 제어 신호를 수신하기 위해 상태 제어 트랙 또는 링크 예컨대, 열(45)에 접속되며, 트랜지스터의 게이트(41)는 드라이브 또는 어드레스 신호를 수신하기 위해 드라이브 또는 어드레스 트랙 또는 링크 예컨대, 행(46)에 접속되고, 백 전극은 공통 전위 예컨대, 접지에 접속되며, 이것은 모든 화소에 대해 공통이다.

예컨대, m행 m열의 m개의 소자의 n 그룹의 형태로 함께 그룹화된 n ×m 화소의 스크린에 대하여, 그에 따라 후자에 대한 어드레스 행을 형성하는 n개의 도전성 트랙 어레이와 트랜지스터를 제어하는 열을 형성하는 m개의 도전성 트랙 어레이의 n ×m 제어 스위치(40)가 제공된다.

트랜지스터(40)의 게이트(41)에 인가되는 신호가 없는 경우, 트랜지스터는 오프된다, 즉 비도전 상태로 된다.

반면에, 트랜지스터(40)의 게이트(41)에 적절한 신호가 인가되는 경우, 트랜지스터는 턴온된다. 그 후, 트랜지스터의 소스(42)에 인가된 전압은 트랜지스터의 게이트(43)에서 나타나고, 결과적으로 트랜지스터의 결합된 전극(47)에 나타난다.

2개의 전극 사이에 위치되는 액정에 의해 형성되는 화소는 트랜지스터가 오프 상태로 스위칭될 때 즉, 게이트에 인가되는 어드레스 신호가 컷오프될 때 종단에서 이 전압을 유지할 수 있는 커패시터를 구성한다.

새로운 어드레스 신호 및 새로운 제어 신호의 인가 전에, 이 전압의 후속 변화는 화소의 2개의 전극 사이에서 정해지는 임피던스에 의존한다.

이하, 각 화소와 각각 결합되는 전술한 스위치 트랜지스터를 TFT(thin film transistors: 박막 트랜지스터)라고 한다.

그러나, 본 발명은 제어된 스위치를 생산하는 어느 한 기술에 제한되는 것으로 간주되어서는 안된다. 본 발명은 그러한 기능을 실행할 수 있는 어떤 기술을 포함한다. 예를 들면, 하나 이상의 다이오드를 기반으로 하는 시스템이 고찰될 수있다.

TFT(40)는 열 트랙(45)을 통해 열 드라이버에 각각 접속되는 어드레스된 행(46)과 결합된 것을 제외하고 스크린의 모든 화소를 격리시킬 수 있다.

TFT의 종래의 표준 어드레싱은 어드레스 및 제어될 각 프레임내의 모든 화소를 필요로 하는 반면에, 바이넴의 쌍안정성은 각 프레임간에 상태가 변경되는 화소만이 선택적으로 제어될 수 있게 한다. 쌍안정성으로 인해, 높은 개별 어드레싱을 달성할 수 있게 된다. 이 모드를 "선택적 어드레싱"이라고 통칭한다.

더욱 상세하게는, 본 발명의 전후 상황에서, 행이 각 어드레싱 시에, 상태를 변경해야 하는 화소는 선택이 뒤따르는 앵커링 단속을 연속하여 제공하기 위해 관련된 트랜지스터의 소스에서 스위칭 신호를 수신해야 하고, 다른 화소는 접지 상태를 유지하는 것이 가능하다, 즉 온 상태에 있는 트랜지스터를 통해 0 전압을 수신하는 것이 가능하다(이것은 이러한 0 전압이 앵커링을 단속할 수 없으며 결과적으로 화소의 상태를 변경할 수 없기 때문이다). 따라서, 전력 소비가 크게 감소될 수 있어 저속으로 변화하는 화상의 경우에는 거의 0으로 될 수 있다. 스크린의 콘트라스트 및 휘도는 이 경우에 최적화되고, 중간 스위칭 상태를 통한 화소의 스위칭이 각 프레임에 나타나지 않고 이 화소가 상태를 변경해야 할 때에만 나타난다. 따라서, 화상의 점멸은 완전히 소거된다.

능동 바이넴의 어드레싱은 본 발명에 따라 제어된 시간 간격만큼 떨어진 적어도 2개의 페이즈의 형태로 여러 회 발생한다. 따라서, 본 발명은 표준 액정이 인가된 필드의 값에 따라 단순하게 배향되기 때문에 1회만 발생하는 표준 TFT의 어드레싱과 기본적으로 상이하다.

본 발명에 따르는 어드레스 및 제어 신호의 본질적인 기능은, 제 1 페이즈 동안 단속을 달성하기 위해 트랜지스터의 소스를 통해 제어 전압 P1(행 어드레스 시간 Tg에 대해)을 먼저 인가한 후, 제 2 페이즈 동안 단속 시간이라고 하는 시간 Tc 후에 트랜지스터의 소스를 통해 다시 제어 전압 P2U 또는 P2T(Tg와 다를 수 있는 행 어드레스 시간 Tg'에 대해)를 인가함으로써 화소의 종단에서 2개의 레벨을 갖는 정정 신호를 생성하는 것이며, 이것이 U 구조 또는 T 구조를 얻을 수 있게 한다. 도한, 후속 제 3 페이즈 동안 0에 가깝거나 0과 같은 제 3 전압을 인가하는 것이 필요할 수 있다.

먼저 U와 T 간의 스위칭을 위해 2개의 어드레싱 옵션(각각 3개의 페이즈 및 2개의 페이즈를 가짐)을 설명한 후, 계조를 갖는 바이넴의 구성에 어드레싱 개념을 확대할 것이다.

U와 T 간의 스위칭

옵션 1 : 3-페이즈 어드레싱

이 옵션은 도 13의 타이밍도에 도시된다.

도 13에서, 프레임 시간은 TRA로 나타난다, 즉, 도 13a에 도시된 어드레스 신호와 도 13b에 도시된 상태 제어 신호가 반복 기간 TRA(화소가 상태를 변화할 때 비선택적인 어드레싱 경우 또는 선택적인 어드레싱 경우) 또는 TRA의 배수(화소가 각 프레임에서 상태를 변화하지 않을 때 선택적인 어드레싱 경우)로 반복된다.

도 13a에 도시된 바와 같이, 어드레스 전압은 온 상태로 스위치하기 위해 트랜지스터(40)의 게이트(41)에 연속하여 3회 인가된다:

- 제 1 페이즈에서, 어드레스 신호는 지속기간 Tg를 갖는다;

- 제 2 페이즈에서, 어드레스 신호는 그 상승 에지가 제 1 페이즈에 비해 Tc만큼 지연되고, 지속기간 Tg'를 갖는다;

- 제 3 페이즈에서, 어드레스 신호는 그 상승 에지가 제 2 페이즈에 비해 Ts만큼 지연되고, 지속기간 Tg"를 갖는다.

시간 Tg, Tg' 및 Tg"는 동일하거나 상이할 수 있다.

시간 Tc는 지속기간 Tg'의 선택 신호가 인가되기 전에 기판(30)상의 약한 앵커링(34)이 단속되게 하기에 충분하게 되도록 정해진다.

도 13b에 도시된 바와 같이, 3개의 제어 전압이 전술한 지속기간 Tg, TG' 및 Tg"의 어드레스 전압과 동기하여 관련 트랜지스터(40)를 통해 화소에 연속하여 인가된다(이들 3개의 전압의 상승 에지는 또한 시간 Tc 및 그 후 Ts만큼 떨어진다):

- 제 1 페이즈(지속기간 Tg): 제어 전압 P1이 단속을 달성하기 위해 트랜지 스터의 소스에 인가된다;

- 제 2 페이즈(지속기간 Tg', 시간 Tc 후): 제어 전압 P2T 또는 P2U가 획득되는 구조에 따라 트랜지스터의 소스에 인가된다.

T 페이즈로 스위치하기 위해, 도 4에 개략적으로 도시된 2개(하이 및 로우)의 영역이 P2T용으로 사용될 수 있다.

P2T의 낮은 값이 선택되는 경우, 이 경우에 단일 열 신호 C의 부호로 T와 U 간의 선택을 필요로 하는 다중화와 관련된 제한이 없기 때문에, 이것은 0 또는 매우 낮게 선택될 수 있다. 전압 점프가 더 커지기 때문에(P1-P2T와 비교한 P1), T로의 스위치가 용이해진다. 그러한 신호는 도 2에 도시된 구형파형이다.

U 구조로 스위칭하기 위해, 도 4의 전압 P2U가 적합하다;

- 제 3 페이즈(지속기간 Tg", 시간 Ts 후): 0을 0이나 매우 낮은 전압 P0T 또는 P0U로 리셋한다.

상술한 바와 같이, T 구조에 대해 제 2 페이즈 Tg' 동안, 도 4에 도시된 2개(하이 및 로우)의 영역이 P2T용으로 사용될 수 있다. 로우 P2T 경우에, T로의 스위칭은 제 2 어드레싱 Tg' 동안 개시된다. 하이 P2T 경우에, T로의 스위칭은 P2T 및 P0T 사이의 전압 강하의 순간에 제 3 어드레싱 Tg" 동안 개시된다.

U 구조에 대하여, P2U의 인가 후에 0으로의 리셋으로 인해, 액정 분자가 새로운 어드레싱 시퀀스 전에 리셋 상태에 도달할 수 있다. 따라서, 선택 시간이라고 하는 시간 Ts 후에, 0 또는 거의 0 전압 P0U가 화소의 종단에 시간 Tg"(행의 새로운 개시) 동안 인가된다. P0U는 P0T와 반드시 동일하지는 않다.

페이즈 Tg' 동안 낮은 P2T 전압에 대해, 트랜지스터의 드레인에서 결국 화소에서 획득되는 결과적인 제어 신호는 도 13c에 도시된다. Tg 동안, 화소의 커패시터는 전압 P1로 충전된다. Tg 후에, 이 커패시터는 병렬 누설 저항기를 통해 방전한다. 화소의 종단에서의 전압은 Tg' 동안 P2U로 리셋된다. 커패시터는 Tg' 후에 방전한다. 최종적으로, 화소의 종단에서의 전압은 Tg" 동안 0으로 리셋된다. 이 신호는 U 상태를 초래한다.

일반적으로, 본 발명에 따르는 상술한 원리는 여러가지 제어 신호의 여러 Ts^x이 뒤따르는 제어 시간 간격 Tc만큼 떨어진 지속기간 Tg^x의 각 x 연속 인가로 확장될 수 있다. 제어 신호 인가 페이즈의 수를 증가시키는 이점은 U 상태로의 스위칭을 위한 최적의 신호에 더욱 근사시키는 것이며, 이것이 램프(ramp)를 연속적으로 감소시킨다. 4개의 트랜지스터에 의한 어드레싱이 3개의 레벨 등을 갖는 램프를 근사시킬 수 있게 한다. 결점은 트랜지스터의 수에 따라 증가하는 전체 행 시간이다. 따라서, 동일한 상태 제어를 위해, 각 행은 프레임 기간 TRA(화소가 상태를 변화할 때 비선택적인 어드레싱 경우 또는 선택적인 어드레싱 경우) 또는 TRA의 배수(화소가 각 프레임에서 상태를 변화하지 않을 때 선택적인 어드레싱 경우)에 따라 x회 어드레스된다.

하나의 행에 대한 어드레싱 페이즈 Tg^x 사이에 나머지 행들이 어드레스될 수 있다.

따라서, 도 13e는 상술한 어드레스 신호에 관련되고 상술한 것에 인접한 제 2 행을 제어할 수 있는 어드레스 신호 오프셋의 일례를 개략적으로 도시한다.

옵션 2: 2-페이즈 어드레싱

이 옵션은 도 15의 타이밍도에 도시된다.

여기에서 다시, 도 15에는 프레임 시간이 TRA로 나타나고, 즉, 도 15a에 도시된 어드레스 신호와 도 15b에 도시된 상태 제어 신호가 부가 기간 TRA(화소가 상태를 변화할 때 비선택적인 어드레싱 경우 또는 선택적인 어드레싱 경우) 또는 TRA의 배수(화소가 각 프레임에서 상태를 변화하지 않을 때 선택적인 어드레싱 경우)로 반복된다.

도 15a에 도시된 바와 같이, 어드레스 전압은 트랜지스터를 온 상태로 스위치하기 위해 트랜지스터(40)의 게이트(41)에 연속하여 2회 인가된다:

- 제 1 페이즈에서, 어드레스 신호는 지속기간 Tg를 갖는다;

- 제 2 페이즈에서, 어드레스 신호는 그 상승 에지가 제 1 페이즈에 비해 Tc만큼 지연되고, 지속기간 Tg'를 갖는다.

시간 Tg 및 Tg'는 동일하거나 상이할 수 있다.

시간 Tc는 선택 신호 Tg'가 인가되기 전에 기판(30)상의 약한 앵커링(34)이 단속되게 하기에 충분하게 되도록 정해진다.

도 15b에 도시된 바와 같이, 2개의 제어 전압이 상술한 어드레스 전압 Tg 및 Tg'(단속 시간이라고 하는 시간 Tc만큼 떨어져 있음)와 동기하여 관련 트랜지스터(40)의 드레인(43)을 통해 화소에 연속하여 인가된다;

- 제 1 페이즈(지속기간 Tg): 제어 전압 P1이 단속을 달성하기 위해 트랜지 스터의 소스에 인가된다;

- 제 2 페이즈(지속기간 Tg', 시간 Tc 후): 제어 전압 P2T 또는 P2U가 획득될 구조에 따라 트랜지스터의 소스에 인가된다.

P1f를 제 2 전이 Tg'의 개시 시에 화소의 종단의 전압이라고 한다(cf. 도 16).

T 구조에 대해, P2T는 P1f와 P2T 간의 전압 점프가 T 상태로 스위칭할 수 있도록 충분히 낮아져야 한다(이상적으로는 P2T

0). 유사하게, 전압 P1f는 P1f와 P2T 간의 전압 점프가 T 상태로 스위칭할 수 있도록 충분히 높게 유지되어야 한다.

0 P2T의 경우에, 전압 점프가 더 커기 때문에(P1f-P2T와 비교하여 P1f), T로의 스위칭이 용이하게 된다(화소에 인가되는 신호가 도 2에 도시된 구형파형으로 된다). 0 P2T의 제 2 이점은 액정 분자가 이후의 스위칭 동안 남아 있게 되는 것이다.

높은 P2T값(cf. 도 4)은 프레임 시간 TRA 동안 내내 인가되는 상태로 유지되는 전압 P2T의 0으로 리셋되지 않기 때문에 여기에서 사용될 수 없다.

U 상태로 스위칭하기 위해, 전압 P2U는 연속적인 램프의 형태로 하강을 얻기 위해 전압 P1f에 가까울 수 있다. 따라서, 도 3에 나타내는 바와 같은 감소하는 램프 신호 파형이 화소의 종단에 존재하는 누설 저항기에서 얻어지는 방전 전류에 의해 얻어진다. 이러한 신호 파형은 U 상태로의 스위칭에 적합하다.

최적의 방전 시간, 즉 U 상태로 스위치하기에 충분하지만 프레임 시간 TRA 미만인 시간을 얻기 위해, 도 14에 도시된 바와 같이, 화소의 종단에 방전 저항기 R_F를 부가하는 것이 필요할 수 있다.

T 상태로의 스위칭:

도 15c는 지속기간 Tg'의 페이즈 동안 낮은 P2T 전압에 대해 화소에서 얻어지는 결과적인 제어 신호를 도시한다. Tg 동안, 화소의 커패시터는 전압 P1i로 충전된다. Tg 후에, 화소의 커패시터는 병렬 누설 저항기를 통해 방전된다. 따라서, 전압은 지속기간 Tg'의 제 2 어드레싱 전이 전에 P1f와 동일하게 되며, 여기에서 P1f < P1i이다. 화소의 종단에서의 전압은 Tg' 동안 P2T로 리셋된다. P1f는 P1f-P2T가 T 상태로 스위칭할 수 있도록 되어야 한다. 커패시터는 프레임 TRA의 종료 전에 0 전압을 얻기 위해 Tg' 후에 방전한다. 이 신호는 T 상태를 초래한다.

U 상태로의 스위칭:

유사하게, 도 15는 페이즈 Tg' 동안 전압 P2U에 대해, 트랜지스터의 드레인에서 결국 화소에서 얻어지는 결과적인 제어 신호를 도시한다. Tg 동안, 화소의 커패시터는 전압 P1i로 충전된다. Tg 후에, 이 커패시터는 병렬 누설 저항기를 통해 방전한다. 따라서, 전압은 지속기간 Tg'의 제 2 어드레싱 전이 전에 P1f와 동일하게 되며, 여기에서 P1f < P1i이다. 화소의 커패시터의 단자에서의 전압은 Tg' 동안 P2U로 리셋된다. 커패시터는 프레임 TRA의 종료 전에 0 전압을 얻기 위해 Tg' 후에 방전한다. 이 신호가 U 상태를 초래한다.

방전 저항기 R_F의 존재로 인해, P1f-P1i의 값이 옵션 1보다 옵션 2의 경우에 더 크다.

따라서, 동일한 상태 제어를 위해, 각 행은 프레임 기간 TRA에 2회(Tg 및 Tg') 어드레스된다. 시간 T_c만큼 떨어져 있는 이들 어드레싱 페이즈 사이에서, 다른 행이 어드레스될 수 있다.

따라서, 여기에서 다시, 도 15e는 상술한 어드레스 신호에 관련되고, 상술한 것과 인접한 제 2 행을 제어할 수 있는 어드레스 신호 오프셋의 일례를 개략적으로 도시한다.

능동 바이넴으로 스위칭을 얻기 위한 조건

도 16은 (대략 30 ㎲의 임계값 미만의 시간 Tt에서 급격한 강하를 필요로 하기 때문에) 가장 임계적인 스위칭인 T 상태로의 스위칭을 위해 화소의 종단에서의 전압의 변화를 상세하게 도시한다.

4개의 연속적인 단계가 이 변화에서 구별될 수 있다.

1. 지속기간 Tg의 EC 페이즈: 화소의 종단에서의 앵커링 단속 전압의 확립.

시간 Tg의 종료 시에 즉, 트랜지스터의 도전 기간의 종료 시에 도달되어야 하는 전압 P1i는 앵커링 단속 전압 V_c, 일반적으로 실온에서 15 내지 18 V보다 커야 한다:

P1i > Vc

15 내지 18 V;

Tg 대략 20 ㎲.

도달될 전압은 정확한 값일 필요는 없고, 앵커링을 단속할 수 있게 하기 위해 V_c만 초과하면 된다. 또한, P1 앵커링 단속 전압은 U 상태로의 스위칭에 대해 또는 T 상태로의 스위칭에 대해 상이할 수 있다. 반대로, TN 또는 다른 액정을 갖는 표준 TFT의 경우에, 매우 정확한 값이 신뢰할 수 있는 계조를 얻기 위해 시간 Tg에서 얻어져야 한다. EC 페이즈에 있어서, 본 발명에 따르는 TFT 및 능동 바이넴 액정의 조합에 대한 제한은 표준 액정에 결합된 TFT의 경우보다 덜하게 된다.

P1로의 충전에 수반되는 전기 파라미터는: 트랜지스터의 저항 R_on, 화소의 커패시턴스 Cpx = C_LC + C_S, 열 트랙을 따라 전파하는 시간 및 그 저항이고, 이들은 R_ct 및 C_ct로부터 결정된다.

2. 지속기간 Tc-Tg의 C 페이즈: 앵커링 단속.

Tg 후의 시간 Tc-Tg 동안, 트랜지스터는 오프되고, 전압 P1은 앵커링을 단속하기 위해 상기 V_c로 유지되어야 한다. P1f를 시간 Tc의 종료 시에 화소의 종단에서의 전압이라고 한다: P1f > V_c

15 내지 18 V.

일반적으로, 몇 볼트만큼의 감소는 시간 Tc-Tg 동안 허용 가능하다. 전압 P1은 계조를 발생하는 표준 TFT의 경우와 달리 정확한 레벨로 유지될 필요가 없다. 따라서, C 페이즈의 경우에, 본 발명에 따르는 TFT와 능동 바이넴 액정의 조합에 대한 제한은 TFT와 표준 액정에 대한 제한보다 덜하다.

일반적으로, 시간 Tc-Tg는

₁ 이상이어야 하고, 그 시간 동안 Vc보다 큰 전압이 앵커링을 단속하기 위해 유지되어야 한다, 일반적으로

₁

1 ㎳이다. Tg = 20 ㎲ 및 Tc-Tg =

₁로, 50개의 나머지 행이 하나의 행을 단속하는 페이즈 동안 어드레스될 수 있다.

P1의 유지 중에 수반되는 전기 파라미터는: 화소의 커패시턴스 Cpx = C_LC + C_S, 화소의 저항 R_LC 및 누설 저항이 옵션 2에서 설명한 바와 같이 부가되는 경우 R_F이다.

3. 지속기간 Tg'의 ES 페이즈: 구조 선택 신호의 확립

수동 다중화의 경우에서와 같이, 시간 Tt에서 P1f > V_c로부터 P2T까지의 고속 하강이 필요하기 때문에, T 구조로의 스위칭이 가장 다루기 어렵다. 일반적으로, Tt는 대략 30 ㎲, 즉 대략 게이트 개방 시간의 크기이다. 속도를 최적화시키기 위해, Tg' ≤ Tt

30 ㎲를 취하는 것이 유리하다. 대략 Tg의 시간에 P1f에서 P2T로 전압을 하강하기 위한 조건은 EC 페이즈의 조건과 전체적으로 등가이다: TFT에 대한 제한이 더 작다. ES 페이즈 동안 수반되는 전기 파라미터는 EC 페이즈의 경우에서와 동일하다.

4. 선택 신호의 0으로의 하강은 제 3 전이를 통해 0으로의 리셋과 함께(옵션 1의 경우), 또는 화소의 종단에서의 전압 누설에 의해(옵션 2의 경우), 발생한다.

능동 바이넴에서의 계조의 생성

화소 내에 크기 및 밀도가 제어되는 T 및 U 구조의 마이크로영역을 생성함으로써 본 발명에 따르는 능동 바이넴 모드에서의 계조를 생성할 수 있게 된다(cf. 문헌 [6]). (어드레싱의 S 페이즈 동안) 제 2 레벨의 전압 P2를 정확하게 제어함 으로써 제어가 달성된다.

그러한 프로세스의 수행을 위해 문헌 [6]을 참조할 가치가 있다.

따라서, 이 프로세스는 이하 상세히 설명하지 않는다.

그러나, 여기에서 계조는, 앵커링 단속 후에 쌍안정 구조가 하나의 동일한 화소 내에서 제어되는 비율로 공존하는 혼합 구조를 생성할 수 있는 제어 수단에 의해 제어될 수 있고, 이들 구조는 표면 중 하나 상에서 180°회위선 볼륨 방향만큼 또는 180° 재배향 벽만큼 떨어져 있으며, 볼륨 라인의 표면 벽으로의 변형 및 이들 벽의 표면상에서의 고정에 의해 혼합 구조의 장기간 안정화 수단에 의해 제어될 수 있다는 것을 상기하게 될 것이다.

0 평균값을 획득

능동 바이넴은 양 또는 음의 극성의 신호와 스위칭될 수 있다.

또한, 수동 다중화 동안에, 전기 분해에 의해 저하하는 소정의 액정 재료의 문제점이 DC 전압이 가해질 때 일어날 수 있다. 이러한 어려움을 제거하는 하나의 해법은 액정에 0 평균값의 신호를 인가하는데 있을 수 있다. 0 평균값을 갖는 신호는 하나의 프레임에서 다른 프레임으로 열에 인가되는 전압의 부호를 반전시킴으로써 얻어질 수 있다.

본 발명에 따르는 예시적인 실시예

본 발명에 따르는 능동 바이넴 스크린의 어드레싱의 2개의 완전한 시뮬레이션(전술한 옵션 1 및 2)을 2개의 옵션에 따른 어드레싱의 임계 단계를 유효화시키기 위해 상업적인 소프트웨어를 사용하여 실행하였다. 이들 2개의 시뮬레이션에 공통인 파라미터는:

화소의 크기:

정사각형 화소: W_LC = L_LC = 210 ㎛;

셀의 두께:

d = 1.5 ㎛;

스크린의 특성:

속도: 50 ㎐, 즉 20 ㎳의 프레임 시간;

480 행 및 640 열(VGA 해상도) - 사용 가능한 행 시간: 40 ㎲;

액정의 특성:

C_LC =

₀

_LCW_LCL_LC/d;

₀: 자유 공간의 유전율;

_LC: 액정의 상대 유전율.

액정의 유전체 이방성을 고려하기 위해, 평면-호미오트로픽 전이(EC 페이즈에서 커패시터의 충전)의 경우에 5의

_LC 및 호미오트로픽-평면 전이(ES 페이즈에서의 커패시터의 방전)의 경우에 25의

_LC를 가정하였다.

액정의 저항: 10¹⁰ Ω.㎝. 이 액정은 저항으로서 적절한 품질의 것이다(표준 TFT에 사용되는 LC는 크기가 대략 2차수의 더 큰 저항을 갖는다, 즉 10¹² Ω.㎝ ).

TFT의 특성(현재의 종래 기술의 a-Si로 만들어진 표준 TFT에 대응):

본 발명의 모델에서, TFT는 아래의 파라미터를 특징으로 한다:

CM = 단위 면적당 절연 커패시턴스: 30 ㎋/㎠;

μ₀ = 유동성: 0.4 ㎠/V.s;

W = TFT의 폭: 20 ㎛;

L = TFT의 길이: 4 ㎛; 및

C_S = 저장 커패시턴스 = 2C_LC(

_LC = 5로 정의, 액정의 특성 참조).

이들 파라미터는 온 모드(R_on)가 모델화될 수 있게 한다.

(게이트에 인가되는) 행 전압

행 전압은 Tg = Tg' = Tg" = 20 ㎲ 및 Tc = Ts = 1 ㎳에서 30 V이다.

도 17은 각각의 지속기간 Tg, Tg' 및 Tg"의 3개의 펄스를 포함하는 옵션 1에 대응하는 행 어드레스 전압을 도시한다.

도 18은 각각의 지속기간 Tg 및 Tg'의 2개의 펄스를 포함하는 욥션 2에 대응하는 행 어드레스 전압을 도시한다.

금속 신호 전송 트랙의 특성

R_ct(트랙): 0.1 Ω; 폭 = l_t: 5 ㎛.

화소의 종단에서의 전압은 열을 따르는 신호의 전파 중에 모든 기생 결합의 영향을 고려하기 위해 최종 행으로부터 산출된다.

옵션 1에 따르는 본 발명의 예시적인 실시예

이 옵션에서는, 3개의 전이 Tg, Tg' 및 Tg"가 필요하다, 즉, 3 ×20 ㎲ = 60 ㎲의 전체 행 어드레스 시간이 필요하다. 따라서, 50 ㎐에서, 20 ㎲의 게이트 개방 시간에 333 행을 어드레스할 수 있게 된다. 행의 수를 증가시키기 위해, Tgs를 감소시킬 수 있다, 즉 더 짧은 시간 Tg에 P1(EC 페이즈)로 충전하고 더 짧은 시간 Tg'에 P1(ES 페이즈)로부터 방전하기 위해 TFT 및 액정의 성능을 향상시킬 수 있다.

열 전압:

- 단속 전압 V_col = 25 V가 행으로부터의 제 1 어드레스 펄스에 동기화되어 시간 Tg = 20 ㎲ 동안 인가되며, 그 목적은 20 ㎲ 동안 20 V의 선택된 단속 전압 P1i로 화소를 충전하는 것이다;

- 그 후, 1 ㎳의 시간 Tc 후에, 행으로부터의 제 2 어드레스 펄스에 동기되어, 이하가 인가된다:

T 상태로의 스위칭의 경우: 20 ㎲의 시간 Tg' 동안 0 선택 전압, 그 목적은 이 경우 20 ㎲와 동일한 Tt 미만의 시간(대략 30 ㎲)에 5 V 미만(P2U의 경우에, 바이넴을 다중화하는 것에 관하여 상술한 바와 같이, 7과 9 V 사이)이어야 하는 전압 P1f로부터 전압 P2T까지 통과시키기 위한 것이다.

U 상태로의 스위칭의 경우: 20 ㎲의 시간 Tg' 동안 예컨대, 8 V의 선택 전압, 그 목적은 약 20 ㎲에서 전압 P1f로부터 전압 P2U까지 일반적으로 8 V를 통과 시키기 위한 것이다.

- 시간 Ts 후에, 행으로부터의 제 3 어드레스 펄스에 동기하여, 0 리셋 전압이 구조와 무관하게 Tg" 20 ㎲ 동안 인가된다.

시뮬레이션의 결과

도 19는 T 상태로 스위칭하기 위해 화소의 종단에서 산출된 신호를 도시한다. 생성된 신호는 도 2에 도시된 바와 같은 구형파형이다. 이것은 화소의 충전이 정확하게 일어난 것, 즉 20 ㎲ 동안에 20 V 보다 약간 높은 전압에 도달한 것을 나타낸다. 이러한 동일 전압(이러한 "표준" TFT의 경우에 매우 적은 누설)과 0 V에 매우 가까운 전압 사이의 방전이 또한 20 ㎲ 동안에 일어난다. 따라서, 이 신호는 T 구조로의 스위칭과 완전히 양립 가능하게 된다.

도 20은 U 상태로의 스위칭의 경우에 화소의 종단에서 산출된 신호를 도시한다.

3개의 어드레싱 단계에 의해, 다중화에 사용된 것과 동일한 유형의 2레벨 신호가 생성되며, U 상태로의 스위칭을 가능하게 한다.

T 및 U 상태로의 스위칭을 위한 제어 신호는 2 ㎳ 후에 0 V이다. 따라서, 이후의 프레임 동안의 스위칭 메커니즘이 방해받지 않게 된다.

이하의 가정 하에, 더 높은 누설을 갖는 TFT가 이러한 옵션용으로 사용될 수 있다.

- P1이 전체 C 페이즈(일반적으로 1 ㎳) 동안 내내 V_c 보다 높게 유지된다;

- RMS 값이 임계 전압 또는 프레드릭(Fredericks) 전압(약 0.5 V) 보다 높은 기생 신호는 화소에 전송되지 않는다.

옵션 2에 따르는 본 발명의 예시적인 실시예

이 옵션에 의하면, 2개의 전이 Tg 및 Tg'가 필요하다, 즉, 2 ×20 ㎲ = 40 ㎲의 전체 행 어드레스 시간이 필요하다. Tg = Tg' = 20 ㎲ 동안에 480 행을 어드레스하는 것이 가능하게 된다.

비제한적인 예에 의해, 150 ㏁의 방전 저항기 R_F가 선택되었고, 액정의 최대 커패시턴스에 대한 10 ㎳의 방전 시간에 대응한다.

열 전압:

- 단속 전압 V_col = 25 V가 행으로부터의 제 1 어드레스 펄스에 동기화되어 시간 Tg = 20 ㎲ 동안 인가되며, 그 목적은 시간 Tg 동안 23 V의 선택된 단속 전압 P1i로 화소를 충전하는 것이다;

- 그 후, 1 ㎳의 시간 Tc 후에, 행으로부터의 제 2 어드레스 펄스에 동기되어, 이하가 인가된다:

T 상태로의 스위칭의 경우: Tg와 동일하게 선택된 시간 Tg' 동안 0 선택 전압, 그 목적은 이 경우 20 ㎲와 동일한 Tt(대략 30 ㎲) 미만의 시간에 5 V 미만이어야 하는 전압 P1f로부터 전압 P2T까지 방전시키기 위한 것이다;

U 상태로의 스위칭의 경우: 방전 저항을 통한 하강 시간이 20 ㎳의 프레임 시간 미만이 되도록 Tg' = 20 ㎲의 시간 동안 예컨대, 18 V의 선택 전압.

또한, 이 값은 하강 신호가 연속적으로 생성될 수 있게 한다.

펄스를 0으로 리셋하는 것은 없고, 따라서, 화소의 종단에서의 누설이 프레임 시간 TRA의 지속기간 동안 0으로 리셋할 수 있어야만 한다. 이러한 0으로의 리셋은 0이 아닌 개시 전압이 탄성 결합 및 유체 역학적 결합을 방해하고 따라서 스위칭을 방해하기 대문에, 이후의 프레임에 대해 필요하다.

시뮬레이션의 결과

도 21은 T 상태로의 스위칭의 경우에 화소의 종단에서 산출된 신호를 도시한다.

생성된 신호는 도 2에 도시된 것과 같이 구형파형이다. 이것은 화소의 충전이 정확하게 일어난 것을 나타낸다. 20 ㎲ 동안 23 V의 전압에 도달한다. 방전 저항기는 1 ㎳ 동안 3 V의 전압 강하를 발생한다. 따라서, 전압 P1f는 20 V(P1 > V_c

16 V가 되도록 고정 제한)이다. 20 V와 0 V에 매우 가까운 전압 사이의 방전이 또한 20 ㎲ 동안 일어난다. 따라서, 이 신호는 T 구조로의 스위칭과 완전히 양립 가능하게 된다.

도 22는 U 상태로의 스위칭의 경우에 화소의 종단에서 산출된 신호를 도시한다.

생성된 신호는 도 3에 도시된 것과 같이 연속적인 슬로프(slope)형이다. 이것은 화소의 충전이 정확하게 일어난 것을 나타낸다. 20 ㎲ 동안 23 V의 전압에 도달한다. 방전 저항기는 1 ㎳ 동안 3 V의 전압 강하를 발생시킨다. 따라서, 전 압 P1f는 20 V(P1 > V_c

16 V가 되도록 고정 제한)이다(전술한 T 상태로의 스위칭과 같음). 따라서, 방전 저항기는 화소의 종단에서의 전압이 연속적으로 감소하게 한다. 3 V까지의 감소가 10 ㎳ 동안 일어나고, 20 ㎳(프레임 시간으로 선택된 값) 동안 0.45 V(프레드릭 전압에 가까움)의 전압에 도달한다.

T 및 U 상태로의 스위칭을 위한 제어 신호는 각각 2 ㎳ 및 20 ㎳ 후에 0 V에 매우 가까워진다. 따라서, 이후의 프레임 동안의 스위칭 메커니즘이 방해받지 않게 된다.

발명의 이점

고정 화상 모드에서의 동작: 바이넴의 쌍안정성 및 광학 품질

스크린이 어드레스되지 않고 고정 화상을 표시할 때, 화상의 성질이 바이넴의 성질이다. 쌍안정성으로 인해, 스크린의 전력 소비를 증가시키는 적어도 50 ㎐의 주파수에서 영구적으로 충전되는 것을 필요로 하는 표준 액정과 달리, 이러한 표시된 화상이 어떠한 에너지의 공급 없이 유지될 수 있다. U 및 T 구조의 평탄한 성질(기판의 면에 경사진 분자가 없다)은 쌍굴절 보정 필름의 부가 없이 높은 시청각으로 화상의 양호한 광학 품질(콘트라스트, 휘도)을 달성할 수 있게 하며, 이것은 TN 또는 MVA 효과를 갖는 경우이다.

선택적인 어드레싱의 기여: 고정 화상의 광학 품질이 동화상에서 부분적으로 유지된다

상태가 2개의 프레임 사이에서 변경되는 화소들만이 선택적으로 어드레스될 때, 다시 어드레스되지 않는 화상의 부분은 안정화된다. 그 부분은 고정 화상과 동등한 품질을 갖고, 시청자에게 양호한 전체적인 시각 효과를 제공한다. 스위치하는 화소들만 T 상태로 또는 U 상태로 스위치하는데 필요한 시간, 즉 약 5 ㎳ 동안 방해를 받는다. 따라서, 스크린의 콘트라스트 및 휘도가 최적화된다. 중간 스위칭 상태를 통한 화소의 전이는 각 프레임에서 나타나지 않고, 이 화소가 상태를 변화할 때에만 나타난다.

선택적인 어드레싱의 기여: 전력 소비의 감소

화상의 각 변화 시에, 어드레스된 행의 모든 TFT가 동시에 게이트 개방 신호를 수신하지만, 상태를 변화시켜야 하는 화소들만 관련 TFT의 드레인을 통해 제어 신호를 수신한다. 다른 화소의 경우, 즉, 상태의 변화가 필요없는 화소의 경우, 관련 TFT의 소스 및 드레인이 0 전위로 유지된다. 따라서, 전력 소비가 현저하게 감소되어 저속 변화 화상의 경우에는 0까지도 감소된다.

TFT의 기여: 화소의 격리

각 화소에 결합된 트랜지스터는 데이터를 차징할 때 단시간(약 10 내지 수십 ㎲) 동안 폐쇄되고 프레임 시간의 나머지 동안 개방되는 스위치로서 동작한다. 따라서, 각 액정 화소는 다른 화소로부터 및 열 트랙을 따라 이동하는 열 데이터로부터 격리된다. 어드레스되는 화소의 수에 관한 어떠한 제한 없이 화상을 어드레스할 때 점멸 효과가 나타나지 않는다.

TFT의 기여: 어드레스 속도 증가

능동 바이넴에 대한 행 어드레스 시간은 채택되는 옵션에 따라 일반적으로 대략 1 내지 2 ㎳인 다중화 어드레싱에 필요한 시간과 비교하여 게이트 개방 시간 Tg의 약 2 또는 3배 일반적으로 수십 ㎲이다. 따라서, 약 50의 인수만큼 액세스 가능 속도의 증가가 수동 다중화에 비해 본 발명에 따른 능동 바이넴에 의해 달성된다. 따라서, TFT에 의해 어드레스되는 표준 액정의 경우에서와 같이, 본 발명에 따르는 능동 바이넴 모드에서 비디오 레이트로 1000 행을 어드레스하는 것이 가능하다.

TFT의 기여: 행을 따른 신호의 더 양호한 전파

TFT 스크린에서, 폭 lp의 화소들 간의 매우 정밀한 금속 트랙에 의해 신호가 전송된다. 이들 행을 따른 전파는 ITO 트랙의 경우에서와 같이, 확산식에 따라 일어나지만, 이들 트랙의 표면 저항은

0.1 Ω이다, 즉 100배 더 낮다. 따라서, 확산 시간은 동일한 스크린에 대해 100의 인수만큼 감소된다. 이것은 열이 10배 더 긴 스크린의 경우에만 일어난다.

금속 열 트랙은 한 번에 한 화소만 차지하지만, 이것은 화소보다 더 좁다. 금속의 전도서은 트랙의 저항으로 인해 차징 시간이 무시될 수 있게 한다. 화소가 L/n의 측면을 갖는 정사각형인 크기 L = 85 ㎜의 정사각형 스크린에 있어서, 폭 l_p의 금속 트랙에 대한 확산 시간 T_d 대 차징 시간 T_c의 비는 210 ㎛의 폭을 갖는 400 제곱 화소에 대해:

T_d/Tc = (R_s(ITO)/R_s(metal))(n²l_p/L)

(15/0.1) ×(400 ×400 ×5 ㎛/85 ㎜) = 1400이다.

따라서, 열을 따라 전파하는 동안 트랙의 R_s만큼 열 신호의 하강 에지의 변형에 관해서는 제한이 없음을 알 수 있다.

온 상태에서의 TFT의 저항이 충분히 짧은 시간동안 전압 충전 및 방전(EC 및 ES 페이즈)의 능력을 결정한다.

기술적인 관점: TFT의 사양

상기 시뮬레이션은 표준 TFT의 사용이 U 및 T 상태간의 이진 스위칭을 위한 옵션 1(시간 Tg, Tg' 및 Tg"에서 떨어져 있는 3개의 연속적인 페이즈 동안 어드레스 및 제어 신호의 인가)에 따르는 본 발명과 양립할 수 있는 것을 나타낸다.

바이넴의 스위칭은 인가되는 신호의 파형, 특히 하강 에지의 파형에 의존한다. 따라서, 트랜지스터의 저항 R_on의 값은 충전 또는 방전 시간이 30 ㎲ 미만으로 될 수 있게 한다. 이것은 표준 유동성으로 용이하게 달성될 수 있다(cf. 시뮬레이션). 본 발명에 따르는 능동 바이넴 스크린의 해상도 및 속도를 증가시키기 위해, 게이트 개방 시간 Tg, Tg' 및 Tg"를 감소시키기 위해 화소 전압의 충전 및 방전을 더욱 빠르게 할 수 있는 트랜지스터를 사용할 수 있다. 이것은 R_off가 임계가 아니기 때문에, 예를 들면, 시뮬레이션을 위해 선택된 것보다 더 큰 유동성 μ₀의 TFT로 또는 더 짧은 트랜지스터(더 짧은 채널 길이)로 달성된다.

트랜지스터의 저항 R_off에 관해서는, 이것은 R_offC_tx 필터에 의해 감쇠되는 다 른 화소로부터의 열 신호를 소정의 화소에 전송하는 상태로 수반된다. 이 경우에 Roff에 대한 제한은 종래의 표시용의 TFT의 경우보다 훨씬 덜한데, 그 이유는 기생 신호가 스위칭 시간 외에는 화소에 대한 작용이 없도록 프레드릭 전압(0.5 V) 미만이 되게 하는 것이 필요한 모든 것이기 때문임이 지적되어야 한다. 단속 시간 Tc 동안, 화소의 전압을 Vc 미만으로 강하시키는 이러한 기생 신호의 위험이 없게 하기 위해 P1을 약간 증가시키는 것이 필요한 모든 것이기 때문에, 제한은 존재하지 않는다. 따라서, 2개의 옵션(시간 Tg, Tg' 및 Tg" 동안 이격되어 있는 3개의 연속적인 페이즈의 어드레스 및 제어 신호의 인가 또는 시간 Tg 및 Tg' 동안 이격되어 있는 2개의 연속적인 페이즈에 대한 어드레스 및 제어 신호의 인가)에 대해, 더 낮은 R_off가 허용되고, 즉 더 큰 누설을 갖는 "저하된" 트랜지스터를 사용할 수 있게 된다. 이 경우에, TFT 파라미터에 대한 제한의 일부가 상승된다.

동일한 이유로, 액정의 저항에 대한 허용 오차가 표준 액정 효과와 관련된 TFT의 경우 보다 더 커진다. 본 발명에 따르는 능동 바이넴의 경우에 액정 저항이 더 낮아질 수 있다.

어드레싱 옵션 2(2-전이 어드레싱)의 사용은 최적의 동작을 위해, 액정의 종단에 방전 저항 R_F의 부가를 권장한다.

통상적으로, 저장 커패시터 C_S는 액정의 종단에서 전압의 변화를 초래하는 간섭 신호를 차단하는데 사용되는 표준 TFT를 둔다. 본 발명에 따르는 능동 바이넴의 경우에 전압을 유지하는데 대한 제한이 훨씬 덜 심하기 때문에, 바이넴 어플 리케이션용의 최적화된 TFT의 설계에서, 이러한 저장 용량 C_S를 감소 또는 소거하는 것을 생각할 수 있다.

트랜지스터에 의해 충족되는 스위치 기능은 도 23 및 도 24에 도시된 바와 같이, 하나 또는 2개의 다이오드 기반의 시스템에 의해서도 충족될 수 있다. 행(46) 및 열(45)이 셀의 한 면상에 각각 있다(기술 단순화). 열(45)은 제 1 플레이트상에 종래의 ITO 트랙에 의해 생성될 수 있다. 제 2 플레이트는 화소를 한정하기 위해 열(45)에 대향하여 위치되는 ITP 패드(47)를 포함한다. 또한, 제 2 플레이트는 각 화소에 대해 행(46)과 관련 패드(47) 사이에 각각 위치되는 다이오드(100)를 갖고 있다. 각 다이오드(100)의 방향은 행과 열 사이에 인가되는 신호의 극성에 의존한다. 다이오드는 "반전 모드로" 동작하도록, 즉 다이오드들이 제너 전압 V_Z보다 큰 반전 전압을 수신할 때 신호 전류가 흐를 수 있도록 위치된다. 이 제너 전압 V_Z의 절대값은 P1의 절대값보다 크게 되도록 선택된다.

열(45)에 인가되는 양의 전압과 행(46)에 인가되는 음의 전압에 대하여, 다이오드(100)는 행(46)측에 애노드를 갖고 패드(47)측, 따라서 열(45)측에 캐소드를 갖는다.

도 23에 관하여:

- 행 1(46)과 열(45)의 교점에 한정되는 화소를 제어하기 위해, 전압 -V_Z가 행 1에 인가되고 양의 전압 P1이 열(45)에 인가된다. 대응하는 화소는 다이오드 (100)의 단자에서의 절대값 V_Z의 전압 강하로 인해 종단에서 전압 P1을 나타낸다;

- 행 2(46)와 동일한 열(45)의 교점에 한정되는 화소는 제어되지 않는다. 이것은 행 2가 0 V이므로, 관련 다이오드(100)가 자신의 제너 전압 V_Z 미만의 전압 P1을 나타내고 오프된 상태로 유지되기 때문이다.

다이오드(100)의 특성은 도 25에 도시된다.

도 24에 도시된 바와 같이, 2개의 백투백 다이오드(100, 102) 기반의 시스템(도 26의 특성 참조)은 바이폴라 스위칭 신호와 유사한 동작을 할 수 있다.

참조:

문헌 [1]: 특허 FR 2 740 894호;

문헌 [2]: PM Alt and P. Pleshko, IEEE Trans Electron Devices ED-21, 146-55, 1974;

문헌 [3]: 특허 FR 0 204 940호;

문헌 [4]: 특허 FR 0 201 448호;

문헌 [5]: C. Joubert, SID Proceedings, 2002, pages 30-33;

문헌 [6]: 특허 FR 2 824 400호.

Claims (36)

1. 열과 행의 매트릭스로 제공되는 화소로 구성된 쌍안정 네마틱 액정 매트릭스 스크린을 전기적으로 제어하는 방법으로서, 상기 액정 매트릭스 스크린은 서로 마주하는 두 개의 기판 사이의 액정층, 상기 기판상에 각각 배치된 두 세트의 전극, 각각 구동 화소 전극과 백 화소 전극을 형성하는 두 개의 전극을 구비한 각 화소, 하나의 기판상에 하나의 열 및 하나의 행이 교차하는 곳에 연결된 구동 화소 전극, 다른 기판 상에 구비된 백 화소 전극, 열 컨덕팅 트랙과 행 컨덕팅 트랙의 어레이, 그리고 상기 화소의 각 하나와 각각 연계된 트랜지스터 어레이를 포함하며,

   상기 액정 매트릭스 스크린은 상기 두 개의 기판 중 하나의 기판 상에 제니탈 앵커링 배향층을 포함하고,

   상기 쌍안정 네마틱 액정 매트릭스 스크린의 각 화소는 각 트랜지스터를 통해 어드레스되며, 각 트랜지스터는 게이트, 소스 및 드레인을 포함하고,

   각 트랜지스터는 상기 스크린의 상기 열 컨덕팅 트랙을 순차적으로 스캐닝함으로써 활성화되고, 각 화소 트랜지스터의 게이트는 각 열 컨덕팅 트랙에 연결되고, 상기 게이트는 어드레스 신호를 인가함으로써 상기 트랜지스터의 턴오프 또는 턴온을 제어하며, 각 화소 트랜지스터의 소스는 각 행 컨덕팅 트랙에 연결되고, 상기 소스는 제어 신호를 인가하며 상기 드레인은 상기 구동 화소 전극에 연결되고,

   상기 쌍안정 네마틱 액정 매트릭스 스크린은 두 개의 쌍안정 액정 구조(texture)를 포함하며, 제1 구조는 상기 액정 분자가 서로 적어도 근사적으로 평행한 균일하거나 트위스트된 구조이고, 다른 하나의 구조는 +180° 또는 -180°의 트위스트만큼 상기 제1 구조와 상이한 구조이며,

   상기 전기적으로 제어하는 단계는 상기 두 개의 쌍안정 액정 구조 사이의 각 화소를 스위칭하는 단계에 있으며,

   상기 방법은 시간상 연속적으로 제1 페이즈, 중간 페이즈, 및 적어도 하나의 구조 제어 페이즈를 포함하며,

   상기 제1 페이즈는,

   상기 트랜지스터를 턴온하기 위해 어드레스 신호를, 열 컨덕팅 트랙을 통해, 공통 열에 대응하는 각 화소의 트랜지스터의 게이트에 인가하고, 상기 어드레스 신호와 동기하여 동일한 트랜지스터의 소스에 인가된 제어 신호를 상기 트랜지스터의 드레인 상에 그리고 그 결과 상기 연계된 구동 화소 전극 상에 나타나도록 하는 단계로서, 상기 제어 신호는 상기 화소 상의 상기 액정의 앵커링을 단속하는 것을 허용하기에 충분한 진폭을 갖는, 단계; 및

   그런 다음 상기 트랜지스터를 턴오프 하기 위해 어드레스 신호를 상기 공통 열의 트랜지스터의 게이트에 인가하는 단계를 포함하며,

   상기 중간 페이즈는 상기 화소의 액정의 앵커링을 단속하기에 충분하며 적합한 제어된 시간 간격을 구비하고, 여러 다른 열은 상기 중간 페이즈 동안 어드레스 되며,

   상기 적어도 하나의 구조 제어 페이즈는,

   상기 공통 열에 대응하는 상기 각 화소의 트랜지스터의 게이트에, 상기 트랜지스터를 다시 턴온하기 위해 부가적인 어드레스 신호를 다시 인가하고, 상기 어드레스 신호와 동기하여 상기 트랜지스터의 소스에 인가된 상기 제어 신호를 상기 트랜지스터의 드레인 상에 그리고 그 결과 상기 연계된 구동 화소 전극 상에 나타나도록 하는 단계로서, 상기 제어 신호는 최종 쌍안정 액정 구조를 선택하기 위해 인가되는, 단계,

   그런 다음 상기 공통 열의 트랜지스터의 게이트에, 상기 트랜지스터를 턴 오프 하기 위해 어드레스 신호를 인가하는 단계를 포함하는, 쌍안정 네마틱 액정 매트릭스 스크린을 전기적으로 제어하는 방법.
2. 청구항 1에 있어서, 상기 두 개의 쌍안정 액정 구조 사이의 각 화소를 스위칭하는 것을 제어하는 단계는 제1 페이즈와 단일 구조 제어 페이즈로 구성된 시퀀스를 포함하며, 상기 제1 페이즈와 상기 구조 제어 페이즈는 중간 페이즈에 의해 분리되는, 쌍안정 네마틱 액정 매트릭스 스크린을 전기적으로 제어하는 방법.
3. 청구항 1에 있어서,

   방전 저항이 각 화소의 종단에 각각 제공되는, 쌍안정 네마틱 액정 매트릭스 스크린을 전기적으로 제어하는 방법.
4. 청구항 1에 있어서,

   상기 두 개의 쌍안정 액정 구조 사이의 각 화소를 스위칭하는 것을 제어하는 단계는 제1 페이즈와 두 개의 구조 제어 페이즈로 구성된 시퀀스를 포함하며, 상기 제1 페이즈와 상기 구조 제어 페이즈는 두 개의 각 중간 페이즈에 의해 분리되는, 쌍안정 네마틱 액정 매트릭스 스크린을 전기적으로 제어하는 방법.
5. 청구항 4에 있어서, 상기 시퀀스는,

   제1 페이즈로서,

   상기 어드레스 신호와 동기하여 동일한 트랜지스터의 소스에 인가된 제어 신호를 상기 트랜지스터의 드레인 상에 그리고 그 결과 상기 연계된 구동 화소 전극 상에 나타나도록 하면서, 상기 공통 열의 트랜지스터를 턴온하기 위해 어드레스 신호를, 상기 대응하는 열 컨덕팅 트랙을 통해, 공통 열에 대응하는 각 화소의 트랜지스터의 게이트에 인가하는 단계로서, 상기 제어 신호는 상기 화소 상의 상기 액정의 앵커링을 단속하는 것을 허용하기에 충분한 진폭을 갖는, 단계; 및

   그런 다음 상기 트랜지스터를 턴오프 하기 위해 어드레스 신호를 상기 공통 열의 트랜지스터의 게이트에 인가하는 단계를 포함하는, 제1 페이즈,

   제1 중간 페이즈로서, 상기 화소의 액정의 앵커링을 단속하기에 충분하며 적합한 제어된 시간 간격을 구비하고, 여러 다른 열은 상기 중간 페이즈 동안 어드레스 되는, 제1 중간 페이즈,

   제1 구조 제어 페이즈로서,

   상기 어드레스 신호와 동기하여 상기 트랜지스터의 소스에 인가된 상기 제어 신호를 상기 트랜지스터의 드레인 상에 그리고 그 결과 상기 연계된 구동 화소 전극 상에 나타나도록 하면서 상기 공통 열에 대응하는 상기 각 화소의 트랜지스터의 게이트에, 상기 트랜지스터를 다시 턴온하기 위해 부가적인 어드레스 신호를 다시 인가하는 단계로서, 상기 제어 신호는 최종 쌍안정 액정 구조를 선택하기 위해 인가되는, 단계,

   그런 다음 상기 공통 열의 트랜지스터의 게이트에, 상기 트랜지스터를 턴 오프 하기 위해 어드레스 신호를 인가하는 단계를 포함하는, 제1 구조 제어 페이즈,

   제어된 시간 간격을 구비한 제2 중간 페이즈,

   제2 구조 제어 페이즈로서,

   상기 어드레스 신호와 동기하여 상기 트랜지스터의 소스에 인가된 상기 제어 신호를 상기 트랜지스터의 드레인 상에 그리고 그 결과 상기 연계된 구동 화소 전극 상에 나타나도록 하면서 상기 공통 열에 대응하는 상기 각 화소의 트랜지스터의 게이트에, 상기 트랜지스터를 다시 턴온하기 위해 부가적인 어드레스 신호를 다시 인가하는 단계로서, 상기 제어 신호는 영 신호로의 리셋에 대응하는, 단계,

   그런 다음 상기 공통 열의 트랜지스터의 게이트에, 상기 트랜지스터를 턴 오프 하기 위해 어드레스 신호를 인가하는 단계를 포함하는, 제2 구조 제어 페이즈를 포함하는, 쌍안정 네마틱 액정 매트릭스 스크린을 전기적으로 제어하는 방법.
6. 청구항 4에 있어서, 상기 제1 구조 제어 페이즈동안 인가되는 상기 선택 제어 신호는, 트위스트된 구조를 얻기 위해, 0인, 쌍안정 네마틱 액정 매트릭스 스크린을 전기적으로 제어하는 방법.
7. 청구항 1에 있어서, 상기 두 개의 쌍안정 액정 구조 사이의 각 화소를 스위칭하는 것을 제어하는 단계는, 제1 페이즈와 두 개보다 많은 구조 제어 페이즈로 구성된 시퀀스를 포함하며, 상기 제1 페이즈와 모든 상기 구조 제어 페이즈는 각각 중간 페이즈에 의해 분리되는, 쌍안정 네마틱 액정 매트릭스 스크린을 전기적으로 제어하는 방법.
8. 청구항 1에 있어서, 상기 제어 신호는 트위스트된 구조를 얻도록 구형 파형인, 쌍안정 네마틱 액정 매트릭스 스크린을 전기적으로 제어하는 방법.
9. 청구항 1에 있어서, 상기 중간 페이즈는 균일한 구조를 얻도록, 각 제어 신호의 하강 에지의 변화를 제어하도록 설계된, 쌍안정 네마틱 액정 매트릭스 스크린을 전기적으로 제어하는 방법.
10. 청구항 1에 있어서, 상기 트랜지스터는 오프 상태에서 저하된 내부 저항을 갖는, 쌍안정 네마틱 액정 매트릭스 스크린을 전기적으로 제어하는 방법.
11. 청구항 1에 있어서,

    상기 제어 신호는 상태가 변경될 필요가 없는 화소에 대해 0으로 유지되는, 쌍안정 네마틱 액정 매트릭스 스크린을 전기적으로 제어하는 방법.
12. 청구항 1에 있어서,

    제어 신호의 진폭은 계조를 얻기에 적합한, 쌍안정 네마틱 액정 매트릭스 스크린을 전기적으로 제어하는 방법.
13. 청구항 1에 있어서,

    제어 신호의 진폭은, 앵커링 단속 후에, 상기 두 개의 쌍안정 구조가 하나의 동일한 화소 내에 제어된 비율로 공존하는 혼합 구조를 얻기에 적합하며, 이들 두 개의 구조는 표면 중 하나 상에 180°회위선(disclination line) 볼륨 방향만큼 또는 180° 재배향 벽만큼 떨어져 있으며, 그리고 상기 방법은 볼륨 라인의 표면 벽으로의 변형 및 표면상에 이들 벽의 고정에 의해 상기 혼합 구조를 안정화시키는 단계를 포함하는, 쌍안정 네마틱 액정 매트릭스 스크린을 전기적으로 제어하는 방법.
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