KR101212060B1 - Method for manufacturing of semiconductor device - Google Patents

Method for manufacturing of semiconductor device Download PDF

Info

Publication number
KR101212060B1
KR101212060B1 KR1020060083801A KR20060083801A KR101212060B1 KR 101212060 B1 KR101212060 B1 KR 101212060B1 KR 1020060083801 A KR1020060083801 A KR 1020060083801A KR 20060083801 A KR20060083801 A KR 20060083801A KR 101212060 B1 KR101212060 B1 KR 101212060B1
Authority
KR
South Korea
Prior art keywords
film
conductive patterns
insulating film
insulating
space
Prior art date
Application number
KR1020060083801A
Other languages
Korean (ko)
Other versions
KR20080020382A (en
Inventor
유철휘
박형순
정종구
신종한
박점용
김성준
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020060083801A priority Critical patent/KR101212060B1/en
Publication of KR20080020382A publication Critical patent/KR20080020382A/en
Application granted granted Critical
Publication of KR101212060B1 publication Critical patent/KR101212060B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

본 발명은 도전 패턴들 사이에 보이드의 발생없이 절연막을 매립하여 소자 특성을 개선시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자의 제조방법은, 하드마스크막이 구비된 다수의 도전 패턴이 형성된 반도체 기판 상에 상기 도전 패턴들 사이 공간을 완전 매립시키지 않는 두께로 제1절연막을 형성하는 제1단계; 상기 제1절연막 상에 도전 패턴들 사이 공간을 완전 매립시키도록 감광막을 도포하는 제2단계; 상기 감광막 및 제1절연막을 상기 하드마스크막이 노출될 때까지 CMP하는 제3단계; 상기 감광막을 제거하는 제4단계; 상기 감광막이 제거된 기판 결과물에 대해 도전 패턴의 측벽에 형성된 제1절연막의 일부 두께가 제거되도록 습식 식각하는 제5단계; 및 상기 제5단계가 수행된 기판 결과물 상에 도전 패턴들 사이의 공간을 완전 매립시키도록 제2절연막을 형성하는 제6단계;를 포함한다.The present invention discloses a method for manufacturing a semiconductor device capable of improving device characteristics by filling an insulating film without generating voids between conductive patterns. According to an aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method comprising: forming a first insulating layer on a semiconductor substrate having a plurality of conductive patterns including a hard mask layer, the first insulating layer having a thickness not completely filling a space between the conductive patterns; Applying a photoresist film to completely fill a space between conductive patterns on the first insulating film; A third step of CMPing the photosensitive film and the first insulating film until the hard mask film is exposed; A fourth step of removing the photosensitive film; Performing a wet etching process so that a part of the thickness of the first insulating layer formed on the sidewall of the conductive pattern is removed with respect to the substrate product from which the photoresist layer is removed; And a sixth step of forming a second insulating layer so as to completely fill the space between the conductive patterns on the substrate product on which the fifth step is performed.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}

도 1은 종래 기술의 문제점을 설명하기 위한 반도체 소자의 단면도.1 is a cross-sectional view of a semiconductor device for explaining the problems of the prior art.

도 2는 슬러리가 잔류된 모습을 보여주는 반도체 소자의 단면도.2 is a cross-sectional view of a semiconductor device showing a state in which a slurry remains.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.3A through 3F are cross-sectional views of processes for describing a method of manufacturing a semiconductor device, according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

31 : 반도체 기판 32 : 하드마스크막31 semiconductor substrate 32 hard mask film

33 : 도전 패턴 34 : 제1절연막33 conductive pattern 34 first insulating film

35 : 감광막 S : 슬러리35 photosensitive film S: slurry

36 : 제2절연막36: second insulating film

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 도전 패턴들 사이에 보이드의 발생없이 절연막을 매립하여 소자 특성을 개선시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device that can improve the device characteristics by embedding an insulating film without the generation of voids between the conductive patterns.

반도체 소자의 고집적화가 진행됨에 따라, 워드라인과 비트라인을 비롯한 도전 패턴의 간격은 좁아지고 있고, 그 높이는 높아지고 있는 추세이다. 이에 따라, 미세 도전 패턴 사이의 공간을 절연막 등으로 매립하는 갭-필(Gap-Fill) 공정이 점점 어려워지게 되었고, 갭-필 특성을 향상시키기 위한 다양한 공정 기술들이 연구되고 제안되고 있다. As semiconductor devices are highly integrated, the gap between conductive patterns including word lines and bit lines is narrowing, and the height thereof is increasing. Accordingly, a gap-fill process of filling a space between the fine conductive patterns with an insulating film or the like becomes increasingly difficult, and various process technologies for improving the gap-fill characteristics have been researched and proposed.

일 예로, 상기 갭-필 특성을 향상시키기 위한 공정 기술로서, HDP-CVD(High Density Plasma Chemical Vaporization Deposition) 공정을 이용한 절연막 형성 기술이 제안되었다. 상기 HDP-CVD 공정 기술에 따르면, 절연막이 증착됨과 동시에 고밀도 플라즈마에 의한 식각 공정이 진행되어 매립해야 할 공간 입구부를 어느 정도Y 넓힐 수 있다. 그러므로, 상기 HDP-CVD 공정을 이용하여 증착하는 절연막은 기존의 CVD 방식에 따른 절연막에 비해 우수한 매립 특성을 갖는다. 이와 같은 이유로, 상기 HDP-CVD 공정을 이용한 절연막 형성 기술은 반도체 소자의 소자분리막이나 층간절연막 등을 형성하는 방법으로서 두루 이용되고 있다. For example, as a process technology for improving the gap-fill characteristics, an insulating film formation technique using a high density plasma chemical vapor deposition deposition (HDP-CVD) process has been proposed. According to the HDP-CVD process technology, as the insulating film is deposited and the etching process by the high density plasma is performed, the space inlet to be buried can be widened to some extent Y. Therefore, the insulating film deposited by using the HDP-CVD process has better embedding characteristics than the insulating film according to the conventional CVD method. For this reason, the insulating film forming technique using the HDP-CVD process is widely used as a method of forming an element isolation film, an interlayer insulating film, or the like of a semiconductor device.

한편, 반도체 소자의 디자인 룰이 0.1㎛급 이하로 급격히 감소함에 따라 매립해야 할 영역의 종횡비(Aspect Ratio)가 급격히 증가되어 상기 HDP-CVD 공정 기술로도 만족할 만한 매립 특성을 구현하기가 점차 어렵게 되었다. On the other hand, as the design rule of the semiconductor device is rapidly reduced to 0.1 µm or less, the aspect ratio of the region to be buried is rapidly increased, making it difficult to realize the filling characteristics satisfactory with the HDP-CVD process technology. .

이에, 최근에는 상기 HDP-CVD 공정을 이용한 절연막 형성시, 갭-필 특성을 더욱 향상시킴과 아울러 플라즈마에 의한 손상(Plasma Damage)을 억제하기 위해 증착(Depositon)→식각(Etch)→증착(Deposition)을 1회 이상 반복적으로 순차 진행하는 DED(Deposition-Etch-Deposition) 방식을 통해 최종적으로 소망하는 두께의 절 연막을 형성하는 기술이 적용되고 있다.Recently, in order to further improve the gap-fill characteristics when forming an insulating film using the HDP-CVD process and to suppress plasma damage, deposition → etching → deposition ), A technique of forming an insulating film of a desired thickness is finally applied through a DED (Deposition-Etch-Deposition) method that proceeds repeatedly one or more times.

자세하게, 상기 DED 방식은 HDP-CVD 공정으로 절연막을 1차로 증착한 후, 상기 1차로 증착된 절연막 상에 증착될 후속 절연막의 매립 특성이 개선되도록 상기 1차로 증착된 절연막의 일부 두께를 별도의 식각 공정을 통해 식각한 다음, 잔류된 1차 절연막 상에 HDP-CVD 공정으로 후속 절연막을 증착하는 방식으로 진행한다. 여기서, 상기 DED 방식의 식각 공정 대신 습식 식각 공정을 수행하는 DWD(Deposition-Wet Etch-Deposition) 방식도 적용 가능하다.In detail, the DED method first deposits an insulating film by an HDP-CVD process, and then separately etches a part of the thickness of the first deposited insulating film so that the buried property of a subsequent insulating film to be deposited on the first deposited insulating film is improved. After etching through the process, the subsequent insulating film is deposited on the remaining primary insulating film by the HDP-CVD process. Here, the DWD (Deposition-Wet Etch-Deposition) method, which performs a wet etching process instead of the DED etching process, may also be applied.

그러나, 전술한 종래 기술의 경우에는 반도체 소자의 고집적화 추세에 따라 도전 패턴의 간격이 더욱 좁아져 미세한 폭을 갖는 부분의 갭-필에 한계가 있으며, 이때문에, 도 1에 도시된 바와 같이, 상기 절연막(14) 내에 보이드(Void : V)가 유발되어 소자의 특성이 열화된다는 문제점이 있다. However, in the above-described prior art, the gap between the conductive patterns is further narrowed according to the trend of higher integration of semiconductor devices, and thus there is a limit to the gap-fill of portions having fine widths. Thus, as shown in FIG. 1, Voids (V) are induced in the insulating layer 14 to deteriorate the characteristics of the device.

상기와 같은 보이드의 발생을 방지하기 위한 종래의 또 다른 기술로서, 상기 도전 패턴 사이의 공간 일부 두께만 매립하도록 제1절연막을 증착한 후, 상기 제1절연막을 CMP(Chemical Mechanical Polishing)하여 종횡비를 낮춘 다음 제2절연막을 증착하는 방법이 제안된 바 있으나, 이 경우에는, 도 2에 도시된 바와 같이, 상기 CMP시 사용된 슬러리(S)가 반도체 기판(11) 상에 형성된 도전 패턴(13)들 사이의 공간에 잔류되어 후속 공정에 악영향을 미치므로 적용하기 곤란하다.As another conventional technique for preventing the occurrence of the voids, a first insulating film is deposited to fill only a part of the thickness of the space between the conductive patterns, and then the first insulating film is chemically mechanical polished (CMP) to reduce the aspect ratio. Although a method of lowering and then depositing a second insulating film has been proposed, in this case, as shown in FIG. 2, the slurry S used in the CMP is formed on the semiconductor substrate 11. It remains difficult to apply as it remains in the space between them, adversely affecting subsequent processes.

여기서, 도 1과 도 2의 미설명된 도면부호 12는 하드마스크막을 나타낸다.Here, reference numeral 12 in FIGS. 1 and 2 denotes a hard mask film.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으 로서, 도전 패턴들 사이에 보이드의 발생없이 절연막을 매립하여 소자 특성을 개선시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device, which is designed to solve the above-described problems and can improve device characteristics by filling an insulating film without generation of voids between conductive patterns. There is this.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 하드마스크막이 구비된 다수의 도전 패턴이 형성된 반도체 기판 상에 상기 도전 패턴들 사이 공간을 완전 매립시키지 않는 두께로 제1절연막을 형성하는 제1단계; 상기 제1절연막 상에 도전 패턴들 사이 공간을 완전 매립시키도록 감광막을 도포하는 제2단계; 상기 감광막 및 제1절연막을 상기 하드마스크막이 노출될 때까지 CMP하는 제3단계; 상기 감광막을 제거하는 제4단계; 상기 감광막이 제거된 기판 결과물에 대해 도전 패턴의 측벽에 형성된 제1절연막의 일부 두께가 제거되도록 습식 식각하는 제5단계; 및 상기 제5단계가 수행된 기판 결과물 상에 도전 패턴들 사이의 공간을 완전 매립시키도록 제2절연막을 형성하는 제6단계;를 포함하는 것을 특징으로 한다.The semiconductor device manufacturing method of the present invention for achieving the above object, the first insulating film to a thickness that does not completely fill the space between the conductive patterns on a semiconductor substrate having a plurality of conductive patterns provided with a hard mask film Forming a first step; Applying a photoresist film to completely fill a space between conductive patterns on the first insulating film; A third step of CMPing the photosensitive film and the first insulating film until the hard mask film is exposed; A fourth step of removing the photosensitive film; Performing a wet etching process so that a part of the thickness of the first insulating layer formed on the sidewall of the conductive pattern is removed with respect to the substrate product from which the photoresist layer is removed; And a sixth step of forming a second insulating layer so as to completely fill a space between conductive patterns on the substrate product on which the fifth step is performed.

여기서, 상기 제1절연막은 도전 패턴들 사이의 공간 높이의 1/3～1/2를 매립하도록 형성하는 것을 특징으로 한다.The first insulating layer may be formed to fill 1/3 to 1/2 of the height of the space between the conductive patterns.

상기 하드마스크막은 질화막으로 형성하는 것을 특징으로 한다.The hard mask film is formed of a nitride film.

상기 제1 및 제2절연막은 HDP 산화막, BPSG 산화막 및 TEOS 산화막으로 구성된 그룹으로부터 선택된 어느 하나로 형성하는 것을 특징으로 한다.The first and second insulating layers may be formed of any one selected from the group consisting of an HDP oxide film, a BPSG oxide film, and a TEOS oxide film.

상기 감광막 및 제1절연막에 대한 CMP는 하드마스크막에 대한 선택비가 높은 고선택비 슬러리를 사용하여 수행하는 것을 특징으로 한다.The CMP for the photosensitive film and the first insulating film may be performed using a high selectivity slurry having a high selectivity to the hard mask film.

상기 감광막 및 제1절연막에 대한 CMP는 세리아(CeO2) 슬러리를 사용하여 수행하는 것을 특징으로 한다.CMP for the photoresist and the first insulating film is characterized by using a ceria (CeO 2 ) slurry.

상기 감광막 및 제1절연막에 대한 CMP는, pH가 6～8이고, 폴리카르복실레이트, 폴리아크릴릭에시드설트 및 폴리아미드로 구성된 그룹으로부터 선택된 어느 하나의 유기 폴리머가 첨가된 슬러리를 사용하여 수행하는 것을 특징으로 한다.The CMP for the photosensitive film and the first insulating film is performed using a slurry having a pH of 6 to 8 and to which any organic polymer added from the group consisting of polycarboxylate, polyacrylic acid sulfate and polyamide is added. It features.

상기 제1절연막에 대한 습식 식각은 HF 용액 또는 BOE 용액을 사용하여 20～200℃의 온도에서 수행하는 것을 특징으로 한다.Wet etching of the first insulating layer is characterized in that it is carried out at a temperature of 20 ~ 200 ℃ using HF solution or BOE solution.

상기 제5단계 후, 그리고, 상기 제6단계 전, 상기 제1단계 내지 제5단계의 과정을 적어도 1회 이상 반복 수행하는 단계;를 더 포함하는 것을 특징으로 한다.And repeating the process of the first to fifth steps at least once after the fifth step and before the sixth step.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.3A to 3F are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 3a를 참조하면, 반도체 기판(31) 상에 게이트(도시안됨) 또는 비트라인(도시안됨)과 같은 하드마스크막(32)이 구비된 소정의 도전 패턴(33)들을 형성한다. 이때, 상기 도전 패턴(33)의 형성시 하드마스크막(32)으로서 실리콘질화막을 형성하며, 도전 패턴(33)들 사이의 공간은 T2/T1 만큼의 종횡비를 갖는다. Referring to FIG. 3A, predetermined conductive patterns 33 including a hard mask layer 32 such as a gate (not shown) or a bit line (not shown) are formed on the semiconductor substrate 31. In this case, a silicon nitride film is formed as the hard mask layer 32 when the conductive pattern 33 is formed, and the space between the conductive patterns 33 has an aspect ratio of T2 / T1.

그 다음, 상기 도전 패턴(33)들이 형성된 기판(31) 전면 상에 도전 패턴(33) 사이의 공간을 완전 매립시키지 않는 두께, 예컨데, 상기 도전 패턴(33)들 사이의 공간 높이(T2)의 1/3～1/2 정도만큼을 매립하도록 제1절연막(34)을 증착한다. 여기서, 상기 제1절연막(34)은 HDP 산화막, BPSG 산화막 및 TEOS 산화막 중 어느 하나의 막, 바람직하게는, HDP 산화막으로 형성한다. Next, the thickness of the space between the conductive patterns 33 is not completely filled on the entire surface of the substrate 31 on which the conductive patterns 33 are formed, for example, the height of the space T2 between the conductive patterns 33. The first insulating film 34 is deposited so as to fill about 1/3 to 1/2. The first insulating layer 34 is formed of any one of an HDP oxide film, a BPSG oxide film, and a TEOS oxide film, preferably, an HDP oxide film.

도 3b를 참조하면, 상기 제1절연막(34)이 증착된 기판(31) 결과물에 대해 식각 공정을 수행한다. 이때, 상기 식각 공정을 통해 도전 패턴(33) 사이의 매립해야할 공간 입구부를 어느 정도 넓힐 수 있지만, 종횡비가 크게 감소되지는 않는다.(T2/T1≒T4/T3)Referring to FIG. 3B, an etching process is performed on the resultant of the substrate 31 on which the first insulating layer 34 is deposited. In this case, although the space inlet portion to be buried between the conductive patterns 33 may be widened to some extent through the etching process, the aspect ratio is not greatly reduced. (T2 / T1 ≒ T4 / T3)

도 3c를 참조하면, 상기 제1절연막(34) 상에 상기 도전 패턴(33) 사이의 공간을 완전 매립시키도록 감광막(35)을 증착한다. 여기서, 상기 감광막(35)은 후속으로 수행될 CMP 공정 후, 잔류 슬러리를 용이하게 제거하기 위해 증착해주는 것이다.Referring to FIG. 3C, a photosensitive layer 35 is deposited on the first insulating layer 34 to completely fill a space between the conductive patterns 33. Here, the photoresist film 35 is deposited after the CMP process to be subsequently performed to easily remove the residual slurry.

도 3d를 참조하면, 상기 감광막(35) 및 제1절연막(34)을 상기 도전 패턴(33)이 노출될 때까지 CMP한다. 상기 CMP 공정은 하드마스크막(32)의 손실을 최소화하기 위해 하드마스크막(32)에 대해 선택비가 높은 고선택비 슬러리(S), 예컨데, 세리아(CeO2) 슬러리를 사용하여 수행하는데, 상기 슬러리(S)에는 pH가 6～8이며, 폴리카르복실레이트, 폴리아크릴릭에시드설트 또는 폴리아미드 계열의 유기 폴리머가 첨가되어 있다.Referring to FIG. 3D, the photosensitive film 35 and the first insulating film 34 are CMP until the conductive pattern 33 is exposed. The CMP process is performed using a high selectivity slurry (S), for example, a ceria (CeO 2 ) slurry having a high selectivity for the hard mask layer 32 to minimize the loss of the hard mask layer 32. The slurry (S) has a pH of 6 to 8, and a polycarboxylate, polyacrylic acid sulfate or polyamide-based organic polymer is added.

이때, 상기 CMP 공정시 사용되었던 연마 슬러리(S)는 도전 패턴(33)들 사이 의 공간이 아닌, CMP된 기판(31) 결과물 상에 잔류된다.At this time, the polishing slurry S used in the CMP process remains on the resultant of the CMP substrate 31, not the space between the conductive patterns 33.

도 3e를 참조하면, 상기 잔류된 슬러리와 감광막을 제거한다. 이어서, 상기 감광막이 제거된 기판(31) 결과물에 대해 습식 식각 공정을 수행한다. 상기 습식 식각 공정은 도전 패턴(33)의 측벽에 형성된 제1절연막(34)의 일부 두께가 제거되도록 수행되며, HF 용액 또는 BOE 용액을 사용하여 20～200℃ 정도의 온도에서 수행된다.Referring to Figure 3e, the remaining slurry and the photosensitive film is removed. Subsequently, a wet etching process is performed on the resultant of the substrate 31 from which the photoresist film is removed. The wet etching process is performed to remove a part of the thickness of the first insulating layer 34 formed on the sidewall of the conductive pattern 33, and is performed at a temperature of about 20 ° C. to 200 ° C. using an HF solution or a BOE solution.

여기서, 상기 습식 식각 공정을 수행함에 따라, 상기 도전 패턴(33)들 사이 공간의 종횡비가 상당히 감소된다.(T2/T1≒T4/T3＞T6/T5) 따라서, 본 발명은 후속 절연막의 증착을 보다 용이하게 할 수 있다.Here, as the wet etching process is performed, the aspect ratio of the space between the conductive patterns 33 is considerably reduced. (T2 / T1 ≒ T4 / T3> T6 / T5) Accordingly, the present invention prevents the deposition of subsequent insulating films. This can be done more easily.

도 3f를 참조하면, 상기 습식 식각 공정을 통해 종횡비가 감소된 기판(31) 결과물 상에 도전 패턴(33)들 사이의 공간을 완전 매립시키도록 제2절연막(36)을 형성한 다음, 그 표면을 CMP한다. 상기 제2절연막(36)은 HDP 산화막, BPSG 산화막 및 TEOS 산화막 중 어느 하나의 산화막으로 형성한다. Referring to FIG. 3F, a second insulating layer 36 is formed on the resultant substrate 31 having a reduced aspect ratio through the wet etching process so as to completely fill a space between the conductive patterns 33. CMP. The second insulating layer 36 is formed of any one of an HDP oxide film, a BPSG oxide film, and a TEOS oxide film.

이후, 도시하지는 않았으나, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 제조한다.Subsequently, although not shown, a series of subsequent known processes are sequentially performed to manufacture a semiconductor device according to an embodiment of the present invention.

여기서, 본 발명은 도전 패턴들 사이의 공간을 완전 매립시키지 않는 두께로 증착된 제1절연막을 CMP하여 상기 공간의 종횡비를 감소시킨 다음, 제2절연막을 매립함으로써 보이드의 발생없이 절연막을 형성할 수 있으며, 이를 통해, 소자 특성을 개선시킬 수 있다. 또한, 상기 CMP 공정을 수행하기 전에 감광막을 도포함으로써 CMP 공정시 사용된 연마 슬러리가 잔류하는 것을 방지할 수 있다. 게다가, 전술 한 과정을 적어도 1회 이상 반복 수행하여 도전 패턴들 사이의 공간을 매립함으로써 큰 종횡비를 갖는 공간에 보이드의 발생 없이 절연막을 형성할 수 있다.Here, the present invention can reduce the aspect ratio of the space by CMP the first insulating film deposited to a thickness that does not completely fill the space between the conductive patterns, and then fill the second insulating film to form an insulating film without generating voids Through this, device characteristics can be improved. In addition, it is possible to prevent the polishing slurry used in the CMP process remaining by applying a photosensitive film before performing the CMP process. In addition, the above-described process may be repeated at least once to fill the space between the conductive patterns, thereby forming an insulating layer without generating voids in a space having a large aspect ratio.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 절연막이 형성된 도전 패턴들 사이의 공간에 감광막을 도포하고 CMP 공정을 수행한 후, 다시 절연막으로 상기 공간을 매립함으로써, 종횡비가 큰 공간을 보이드의 발생 없이 절연막을 매립할 수 있으며, 따라서, 소자 특성을 개선시킬 수 있다.As described above, in the present invention, after the photosensitive film is applied to the space between the conductive patterns on which the insulating film is formed, the CMP process is performed, and the space is filled with the insulating film again, thereby filling the space with a large aspect ratio without generating voids. Thus, device characteristics can be improved.

Claims (9)

하드마스크막이 구비된 다수의 도전 패턴이 형성된 반도체 기판 상에 상기 도전 패턴들 사이 공간을 완전 매립시키지 않는 두께로 제1절연막을 형성하는 제1단계; Forming a first insulating layer on a semiconductor substrate having a plurality of conductive patterns including a hard mask layer, the first insulating layer having a thickness not completely filling the space between the conductive patterns; 상기 제1절연막 상에 도전 패턴들 사이 공간을 완전 매립시키도록 감광막을 도포하는 제2단계; Applying a photoresist film to completely fill a space between conductive patterns on the first insulating film; 상기 감광막 및 제1절연막을 상기 하드마스크막이 노출될 때까지 CMP하는 제3단계;A third step of CMPing the photosensitive film and the first insulating film until the hard mask film is exposed; 상기 감광막을 제거하는 제4단계; A fourth step of removing the photosensitive film; 상기 감광막이 제거된 기판 결과물에 대해 도전 패턴의 측벽에 형성된 제1절연막의 일부 두께가 제거되도록 습식 식각하는 제5단계; 및 Performing a wet etching process so that a part of the thickness of the first insulating layer formed on the sidewall of the conductive pattern is removed with respect to the substrate product from which the photoresist layer is removed; And 상기 제5단계가 수행된 기판 결과물 상에 도전 패턴들 사이의 공간을 완전 매립시키도록 제2절연막을 형성하는 제6단계;를 포함하며,And a sixth step of forming a second insulating layer so as to completely fill a space between conductive patterns on the substrate product on which the fifth step is performed. 상기 제5단계 후, 그리고, 상기 제6단계 전, 상기 제1단계 내지 제5단계의 과정을 적어도 1회 이상 반복 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.And after the fifth step and before the sixth step, repeating the steps of the first to fifth steps at least one or more times. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서,The method of claim 1, 상기 제1절연막은 도전 패턴들 사이의 공간 높이의 1/3～1/2를 매립하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.And the first insulating layer is formed to fill 1/3 to 1/2 of the height of the space between the conductive patterns. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 제 1 항에 있어서,The method of claim 1, 상기 하드마스크막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The hard mask film is a semiconductor device manufacturing method, characterized in that formed as a nitride film. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 has been abandoned due to the setting registration fee. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2절연막은 HDP 산화막, BPSG 산화막 및 TEOS 산화막으로 구성된 그룹으로부터 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The first and second insulating films are formed of any one selected from the group consisting of HDP oxide film, BPSG oxide film and TEOS oxide film. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 1 항에 있어서,The method of claim 1, 상기 감광막 및 제1절연막에 대한 CMP는 하드마스크막보다 상기 감광막 및 제1절연막에 대한 선택비가 높은 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.CMP for the photosensitive film and the first insulating film is performed using a slurry having a higher selectivity to the photosensitive film and the first insulating film than a hard mask film. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 has been abandoned due to the setting registration fee. 제 5 항에 있어서,6. The method of claim 5, 상기 감광막 및 제1절연막에 대한 CMP는 세리아(CeO2) 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.CMP for the photosensitive film and the first insulating film is a semiconductor device manufacturing method, characterized in that performed using a ceria (CeO 2 ) slurry. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 has been abandoned due to the setting registration fee. 제 5 항에 있어서,6. The method of claim 5, 상기 감광막 및 제1절연막에 대한 CMP는, pH가 6～8이고, 폴리카르복실레이트, 폴리아크릴릭에시드설트 및 폴리아미드로 구성된 그룹으로부터 선택된 어느 하나의 유기 폴리머가 첨가된 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The CMP for the photosensitive film and the first insulating film is performed using a slurry having a pH of 6 to 8 and to which any organic polymer added from the group consisting of polycarboxylate, polyacrylic acid sulfate and polyamide is added. A semiconductor device manufacturing method characterized by the above-mentioned. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제 1 항에 있어서,The method of claim 1, 상기 제1절연막에 대한 습식 식각은 HF 용액 또는 BOE 용액을 사용하여 20～200℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.Wet etching of the first insulating film is a method of manufacturing a semiconductor device, characterized in that performed at a temperature of 20 ~ 200 ℃ using HF solution or BOE solution. 삭제delete
KR1020060083801A 2006-08-31 2006-08-31 Method for manufacturing of semiconductor device KR101212060B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060083801A KR101212060B1 (en) 2006-08-31 2006-08-31 Method for manufacturing of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060083801A KR101212060B1 (en) 2006-08-31 2006-08-31 Method for manufacturing of semiconductor device

Publications (2)

Publication Number Publication Date
KR20080020382A KR20080020382A (en) 2008-03-05
KR101212060B1 true KR101212060B1 (en) 2012-12-13

Family

ID=39395412

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060083801A KR101212060B1 (en) 2006-08-31 2006-08-31 Method for manufacturing of semiconductor device

Country Status (1)

Country Link
KR (1) KR101212060B1 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010025924A (en) * 1999-09-01 2001-04-06 윤종용 Method of filling gap by using oxide film
KR20050067559A (en) * 2003-12-29 2005-07-05 주식회사 하이닉스반도체 Method of forming intermediate insulating layer for semiconductor device
KR20050074075A (en) * 2004-01-13 2005-07-18 주식회사 하이닉스반도체 Method for fabrication of semiconductor device
KR20050122075A (en) * 2004-06-23 2005-12-28 주식회사 하이닉스반도체 Method of forming contact plug for semiconductor device
US20050287763A1 (en) * 2004-06-29 2005-12-29 Taek-Jung Kim Method of manufacturing a semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010025924A (en) * 1999-09-01 2001-04-06 윤종용 Method of filling gap by using oxide film
KR20050067559A (en) * 2003-12-29 2005-07-05 주식회사 하이닉스반도체 Method of forming intermediate insulating layer for semiconductor device
KR20050074075A (en) * 2004-01-13 2005-07-18 주식회사 하이닉스반도체 Method for fabrication of semiconductor device
KR20050122075A (en) * 2004-06-23 2005-12-28 주식회사 하이닉스반도체 Method of forming contact plug for semiconductor device
US20050287763A1 (en) * 2004-06-29 2005-12-29 Taek-Jung Kim Method of manufacturing a semiconductor device

Also Published As

Publication number Publication date
KR20080020382A (en) 2008-03-05

Similar Documents

Publication Publication Date Title
US6627557B2 (en) Semiconductor device and method for manufacturing the same
US6043164A (en) Method for transferring a multi-level photoresist pattern
CN105931982A (en) Method For Fabricating Shallow Trench Isolation And Semiconductor Structure Using The Same
US6872633B2 (en) Deposition and sputter etch approach to extend the gap fill capability of HDP CVD process to ≦0.10 microns
KR100518587B1 (en) Fabrication Method for shallow trench isolation structure and microelectronic device having the same structure
JP4443465B2 (en) Method for forming metal wiring of semiconductor element
KR100701692B1 (en) Method for forming isolation layer of semiconductor device
US6391761B1 (en) Method to form dual damascene structures using a linear passivation
KR101212060B1 (en) Method for manufacturing of semiconductor device
KR100835406B1 (en) Method for manufacturing iso layer of semiconductor device
KR20070001510A (en) Method for manufacturing semiconductor device
KR100671661B1 (en) Method of forming isolation film in semiconductor device
KR20090071771A (en) Method for manufacturing isolation layer of semiconductor device
KR100900230B1 (en) Method for forming isolation layer of semiconductor device
KR20010091086A (en) Planarizing method for semiconductor device using ceria slurry
KR101078720B1 (en) Method for forming isolation layer of semiconductor device
KR100650711B1 (en) Method for removing micro scratching in dielectric layer occurring by chemical mechanical polishing and method for forming isolation layer using the same
KR100619401B1 (en) Method for forming a semiconductor device
KR100499396B1 (en) Method for manufacturing semiconductor device
KR100876862B1 (en) Metal wiring formation method of semiconductor device
KR100815962B1 (en) Manufacturing method of semiconductor device
KR100637095B1 (en) Method of manufacturing semiconductor device
KR100716664B1 (en) Semiconductor and method for fabricating the same
KR100743619B1 (en) A method for fabricating trench of semiconductor device
KR20040003649A (en) Method for planation in semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151120

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161125

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171124

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee