KR20050067559A - Method of forming intermediate insulating layer for semiconductor device - Google Patents
Method of forming intermediate insulating layer for semiconductor device Download PDFInfo
- Publication number
- KR20050067559A KR20050067559A KR1020030098545A KR20030098545A KR20050067559A KR 20050067559 A KR20050067559 A KR 20050067559A KR 1020030098545 A KR1020030098545 A KR 1020030098545A KR 20030098545 A KR20030098545 A KR 20030098545A KR 20050067559 A KR20050067559 A KR 20050067559A
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- hdp
- cvd insulating
- sccm
- cvd
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
Abstract
본 발명은 DED 공정에 의한 HDP-CVD 절연막을 이용한 비트라인간 층간절연막 형성시 플라즈마로 인한 게이트 산화막 열화 등의 손상을 방지할 수 있는 방법을 제공한다.The present invention provides a method for preventing damage such as gate oxide film deterioration due to plasma when forming an inter-bitline interlayer insulating film using an HDP-CVD insulating film by a DED process.
본 발명은 갭이 구비된 반도체 기판을 준비하는 단계; 갭을 일부 매립하도록 1000 내지 3000W의 비교적 낮은 소오스 전력 또는 OW의 비교적 낮은 바이어스 전력 하에서 제 1 HDP-CVD 절연막을 증착하는 단계; 제 1 HDP-CVD 절연막을 인-시튜 식각으로 일부 식각하는 단계; 식각된 제 1 HDP-CVD 절연막 상에 제 2 HDP-CVD 절연막을 증착하여 갭을 완전히 매립하는 단계를 포함하는 반도체 소자의 층간절연막 형성방법에 의해 달성될 수 있다. The present invention comprises the steps of preparing a semiconductor substrate having a gap; Depositing a first HDP-CVD insulating film under a relatively low source power of 1000 to 3000 W or a relatively low bias power of OW to partially fill the gap; Partially etching the first HDP-CVD insulating film by in-situ etching; The method may be achieved by a method of forming an interlayer insulating film of a semiconductor device, including depositing a second HDP-CVD insulating film on an etched first HDP-CVD insulating film to completely fill a gap.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 DED 공정에 의한 HDP-CVD 절연막을 이용한 반도체 소자의 층간절연막 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming an interlayer insulating film of a semiconductor device using an HDP-CVD insulating film by a DED process.
반도체 소자의 고집적화에 따라 패턴 사이의 간격이 좁아지면서, 예컨대 80㎚ 급 이하의 반도체 소자에서는 비트 라인(Bit Line) 사이를 절연하는 층간절연막으로서 DED(Deposition-Etch-Deposition) 공정에 의한 고밀도플라즈마-화학기상증착(High Density Plasma-Chemical Vapor Deposition; HDP-CVD) 절연막을 사용하고 있다. As the gap between patterns is narrowed due to the high integration of semiconductor devices, for example, in semiconductor devices of 80 nm or less, a high-density plasma by a deposition-etch-deposition (DED) process as an interlayer insulating film that insulates between bit lines. High Density Plasma-Chemical Vapor Deposition (HDP-CVD) insulating films are used.
이러한 DED 공정에 의한 HDP-CVD 절연막 형성은 제 1 HDP-CVD 절연막 증착(Deposition), NF3 개스에 의한 인-시튜(in-situ) 식각(Etch) 및 제 2 HDP-CVD 절연막 증착(Deposition)으로 이루어지고, 우수한 갭매립(gap-fill) 능력에 의해 보이드(void)를 유발하는 것 없이 미세한 비트라인 사이의 갭을 완전히 채울 수 있다.The HDP-CVD insulating film formation by the DED process is performed by the deposition of the first HDP-CVD insulating film (Deposition), in-situ etching by NF 3 gas (Deposition) and the second HDP-CVD insulating film deposition (Deposition) The gap between fine bit lines can be completely filled without causing voids by the excellent gap-fill capability.
그러나, HDP-CVD 절연막 증착시 사용되는 플라즈마에 의해 게이트 산화막 열화 등의 손상이 발생하여 게이트 누설전류 및 게이트 산화막 브레이크다운(breakdown)을 크게 증가시키는 문제가 있다. 도 1은 안테나 비율(antenna ratio)에 따른 게이트 누설전류를 측정한 것으로, 도 1에 나타낸 바와 같이, 안테나 비율, 즉 플라즈마 발생량이 많을수록 게이트 누설전류가 증가하는 것을 알 수 있다.However, there is a problem in that damage such as gate oxide deterioration occurs due to the plasma used in the deposition of the HDP-CVD insulating film, thereby greatly increasing the gate leakage current and the gate oxide breakdown. FIG. 1 measures the gate leakage current according to the antenna ratio. As shown in FIG. 1, it can be seen that the gate leakage current increases as the antenna ratio, that is, the amount of plasma generation.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, DED 공정에 의한 HDP-CVD 절연막을 이용한 비트라인간 층간절연막 형성시 플라즈마로 인한 게이트 산화막 열화 등의 손상을 방지할 수 있는 방법을 제공하는데 그 목적이 있다. The present invention has been proposed to solve the above problems of the prior art, a method that can prevent damage such as gate oxide film degradation due to the plasma when forming the inter-bit interlayer insulating film using the HDP-CVD insulating film by the DED process The purpose is to provide.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 갭이 구비된 반도체 기판을 준비하는 단계; 갭을 일부 매립하도록 비교적 낮은 소오스 전력 하에서 제 1 HDP-CVD 절연막을 증착하는 단계; 제 1 HDP-CVD 절연막을 인-시튜 식각으로 일부 식각하는 단계; 식각된 제 1 HDP-CVD 절연막 상에 제 2 HDP-CVD 절연막을 증착하여 갭을 완전히 매립하는 단계를 포함하는 반도체 소자의 층간절연막 형성방법에 의해 달성될 수 있다.According to an aspect of the present invention for achieving the above technical problem, the object of the present invention comprises the steps of preparing a semiconductor substrate having a gap; Depositing a first HDP-CVD insulating film under relatively low source power to partially fill the gap; Partially etching the first HDP-CVD insulating film by in-situ etching; The method may be achieved by a method of forming an interlayer insulating film of a semiconductor device, including depositing a second HDP-CVD insulating film on an etched first HDP-CVD insulating film to completely fill a gap.
바람직하게, 제 1 HDP-CVD 절연막의 증착은 1000 내지 3000W의 소오스 전력 및 500 내지 3000W의 바이어스 전력 하에서, 40 내지 120sccm의 SiH4, 50 내지 160sccm의 O2, 및 100 내지 500scc의 He 개스를 이용하여 수행한다.Preferably, the deposition of the first HDP-CVD insulating film uses 40 to 120 sccm of SiH 4 , 50 to 160 sccm of O 2 , and 100 to 500 scc of He gas under a source power of 1000 to 3000 W and a bias power of 500 to 3000 W. Do it.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 상기의 본 발명의 목적은 갭이 구비된 반도체 기판을 준비하는 단계; 갭을 일부 매립하도록 비교적 낮은 바이어스 전력 하에서 제 1 HDP-CVD 절연막을 증착하는 단계; 제 1 HDP-CVD 절연막을 인-시튜 식각으로 일부 식각하는 단계; 식각된 제 1 HDP-CVD 절연막 상에 제 2 HDP-CVD 절연막을 증착하여 갭을 완전히 매립하는 단계를 포함하는 반도체 소자의 층간절연막 형성방법에 의해 달성될 수 있다.According to another aspect of the present invention for achieving the above technical problem, an object of the present invention is to prepare a semiconductor substrate having a gap; Depositing a first HDP-CVD insulating film under relatively low bias power to partially fill the gap; Partially etching the first HDP-CVD insulating film by in-situ etching; The method may be achieved by a method of forming an interlayer insulating film of a semiconductor device, including depositing a second HDP-CVD insulating film on an etched first HDP-CVD insulating film to completely fill a gap.
바람직하게, 제 1 HDP-CVD 절연막의 증착은 0W의 바이어스 전력 및 3000 내지 6000W의 소오스 전력 하에서 40 내지 120sccm의 SiH4, 50 내지 160sccm의 O2, 및 100 내지 500scc의 He 개스를 이용하여 수행한다.Preferably, the deposition of the first HDP-CVD insulating film is performed using 40-120 sccm SiH 4 , 50-160 sccm O 2 , and 100-500 sccc He gas under a bias power of 0 W and a source power of 3000-6000 W. .
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
먼저, 도 2a 및 도 2b를 참조하여 본 발명의 일 실시예에 따른 DED 공정에 의한 HDP-CVD 절연막을 사용한 반도체 소자의 층간절연막 형성방법을 설명한다.First, a method of forming an interlayer insulating film of a semiconductor device using an HDP-CVD insulating film by a DED process according to an embodiment of the present invention will be described with reference to FIGS. 2A and 2B.
도 2a에 도시된 바와 같이, 비트라인(12)이 형성된 반도체 기판(11) 상에 비트라인(12) 사이의 갭을 일부 매립하도록 500 내지 2000Å의 두께로 제 1 HDP-CVD 절연막(13)을 증착한다. 바람직하게, 제 1 HDP-CVD 절연막(13)의 증착은, 40 내지 120sccm의 SiH4, 50 내지 160sccm의 O2, 및 100 내지 500scc의 He 개스를 이용하여, 500 내지 3000W의 바이어스 전력과 비교적 낮은 소오스 전력(source power), 더욱 바람직하게 1000 내지 3000W의 소오스 전력 하에서 수행한다. 즉, 소오스 전력을 낮추게 되면, 증착시 생성되는 플라즈마의 이온플럭스(ion flux) 및 이온에너지 (ion energy)가 감소하여 이온충돌(ion bombardment)이 최소화됨으로써 게이트 산화막 열화 등의 플라즈마 손상이 방지된다. 이때, 낮은 소오스 전력에 의해 증착속도가 상대적으로 낮아지므로, 이를 고려하여 제 1 HDP-CVD 절연막(13)이 예컨대 2000Å 이상으로 두꺼운 경우에는 2단계로 증착을 수행하는데, 제 1 단계는 상기와 같이 1000 내지 3000W의 낮은 소오스 전력 하에서 수행하고, 제 2 단계는 소오스 전력을 3000 내지 6000W로 증가시켜 수행한다.As shown in FIG. 2A, the first HDP-CVD insulating layer 13 is formed to a thickness of 500 to 2000 μs so as to partially fill the gap between the bit lines 12 on the semiconductor substrate 11 on which the bit lines 12 are formed. Deposit. Preferably, the deposition of the first HDP-CVD insulating film 13 is relatively low with a bias power of 500 to 3000 W using 40 to 120 sccm of SiH 4 , 50 to 160 sccm of O 2 , and 100 to 500 scc of He gas. Source power, more preferably 1000-3000 W source power. That is, when the source power is lowered, ion flux and ion energy of plasma generated during deposition are reduced to minimize ion bombardment, thereby preventing plasma damage such as gate oxide degradation. In this case, since the deposition rate is relatively low due to the low source power, in consideration of this, when the first HDP-CVD insulating layer 13 is thick, for example, 2000 GPa or more, deposition is performed in two stages. Performed under a low source power of 1000 to 3000 W, and the second step is performed by increasing the source power to 3000 to 6000 W.
도 2b에 도시된 바와 같이, NF3 개스에 의한 인-시튜 식각에 의해 이후 제 2 HDP-CVD 절연막의 증착시 보이드가 발생되지 않도록 제 1 HDP-CVD 절연막(13)을 100 내지 1000Å 정도 일부 식각한다. 바람직하게, 인-시튜 식각은 3000 내지 6000W의 소오스 전력과 500 내지 3000W의 바이어스 전력 하에서 NF3 개스의 유량을 10 내지 150sccm으로 조절하여 수행한다. 이때, NF3 개스 대신 SiF4 개스를 사용할 수도 있고, NF3 또는 SiF4 개스에 O2 또는 H2를 혼합한 개스를 사용할 수도 있는데, 이 경우 SiF4, O2 및 H2의 유량은 각각 10 내지 150sccm으로 조절한다.As shown in FIG. 2B, the first HDP-CVD insulating film 13 is partially etched by about 100 to 1000 microseconds so that voids are not generated when the second HDP-CVD insulating film is deposited by in-situ etching by NF 3 gas. do. Preferably, the in-situ etching is performed by adjusting the flow rate of the NF 3 gas to 10 to 150 sccm under source power of 3000 to 6000 W and bias power of 500 to 3000 W. In this case, SiF 4 gas may be used instead of NF 3 gas, or a gas in which O 2 or H 2 is mixed with NF 3 or 4 SiF gas may be used. In this case, the flow rates of SiF 4 , O 2, and H 2 may be 10, respectively. To 150 sccm.
그 후, 식각된 제 1 HDP-CVD 절연막(13) 상부에 제 2 HDP-CVD 절연막(14)을 증착하여 비트라인(13) 사이의 갭을 완전히 매립한다. 바람직하게, 제 2 HDP-CVD 절연막(14)의 증착은 제 1 HDP-CVD 절연막(14)의 낮은 증착속도를 감안하여 보이드가 발생되지 않으면서 증착속도가 증가되도록, 3000 내지 6000W의 소오스 전력과 500 내지 3000W의 바이어스 전력 하에서 40 내지 120sccm의 SiH4, 50 내지 160sccm의 O2, 및 100 내지 500sccm의 He 개스를 이용하여 수행한다.Thereafter, the second HDP-CVD insulating layer 14 is deposited on the etched first HDP-CVD insulating layer 13 to completely fill the gap between the bit lines 13. Preferably, the deposition of the second HDP-CVD insulating film 14 is performed with a source power of 3000 to 6000 W so that the deposition rate is increased without voids in view of the low deposition rate of the first HDP-CVD insulating film 14. It is performed using 40-120 sccm SiH 4 , 50-160 sccm O 2 , and 100-500 sccm He gas under a bias power of 500-3000 W.
상기 실시예에 의하면, 제 1 HDP-CVD 절연막 증착시 소오스 전력을 감소킴으로써 플라즈마에 의한 게이트 산화막 열화 등의 손상을 방지할 수 있으므로, 게이트 누설전류 및 게이트 산화막 브레이크 다운을 감소시킬 수 있게 된다.According to the above embodiment, by reducing the source power during the deposition of the first HDP-CVD insulating film, it is possible to prevent damage such as the gate oxide film degradation due to the plasma, thereby reducing the gate leakage current and the gate oxide film breakdown.
다음으로, 도 3a 및 도 3b를 참조하여 본 발명의 다른 실시예에 따른 DED 공정에 의한 HDP-CVD 절연막을 사용한 반도체 소자의 층간절연막 형성방법을 설명한다.Next, a method of forming an interlayer insulating film of a semiconductor device using an HDP-CVD insulating film by a DED process according to another embodiment of the present invention will be described with reference to FIGS. 3A and 3B.
도 3a에 도시된 바와 같이, 비트라인(12)이 형성된 반도체 기판(11) 상에 비트라인(12) 사이의 갭을 일부 매립하도록 500 내지 2000Å의 두께로 제 1 HDP-CVD 절연막(15)을 증착한다. 바람직하게, 제 1 HDP-CVD 절연막(15)의 증착은 제 1 HDP-CVD 절연막(13)의 증착은, 40 내지 120sccm의 SiH4, 50 내지 160sccm의 O2, 및 100 내지 500scc의 He 개스를 이용하여, 3000 내지 6000W의 소오스 전력과 비교적 낮은 바이어스 전력, 더욱 바람직하게 약 0W의 바이어스 전력 하에서 수행한다. 즉, 바이어스 전력을 거의 인가하지 않으면서 증착을 수행하게 되면, 플라즈마보조 (Plasma Enhanced; PE)-CVD 절연막 증착 특성과 유사해져, 스퍼터링(sputtering) 및 재증착(redeposition)으로 인해 상부가 하부보다 두껍게 비등각(nonconformal)으로 형성되는 통상의 경우와 달리, 막이 등각(conformal)으로 형성됨에 따라 터널링되는 전하전류(charge current)가 최소화되므로 증착시 게이트 산화막 열화 등의 플라즈마 손상이 방지되고 증착속도 저하는 발생되지 않는다. 이때, 제 1 HDP-CVD 절연막(15)이 예컨대 2000Å 이상으로 두꺼운 경우에는 2단계로 증착을 수행하는데, 제 1 단계는 상기와 같이 0W의 낮은 바이어스 전력 하에서 수행하고, 제 2 단계는 바이어스 전력을 500 내지 3000W로 증가시켜 수행한다.As shown in FIG. 3A, the first HDP-CVD insulating film 15 is formed to a thickness of 500 to 2000 μs so as to partially fill the gap between the bit lines 12 on the semiconductor substrate 11 on which the bit lines 12 are formed. Deposit. Preferably, the deposition of the first HDP-CVD insulating film 15 is performed by depositing the first HDP-CVD insulating film 13 by SiH 4 of 40 to 120 sccm, O 2 of 50 to 160 sccm, and He gas of 100 to 500 sccc. With a source power of 3000-6000 W and a relatively low bias power, more preferably about 0 W of bias power. That is, when the deposition is performed with little bias power applied, the deposition is similar to the plasma enhanced (PE) -CVD insulating film deposition characteristics, and the upper portion is thicker than the lower portion due to sputtering and redeposition. Unlike the usual case of forming a non-conformal, as the film is formed conformally, tunneling charge current is minimized, thereby preventing plasma damage such as gate oxide deterioration during deposition and decreasing deposition rate. It does not occur. At this time, when the first HDP-CVD insulating film 15 is thicker than 2000 kV, for example, deposition is performed in two steps. The first step is performed under a low bias power of 0 W as described above, and the second step is performed with a bias power. This is done by increasing to 500 to 3000W.
그 다음, NF3 개스에 의한 인-시튜 식각으로 이후 제 2 HDP-CVD 절연막(16) 증착시 보이드가 발생되지 않도록, 제 1 HDP-CVD 절연막(15)을 100 내지 1000Å 정도로 일부 식각한다. 바람직하게, 인-시튜 식각은 3000 내지 6000W의 소오스 전력과 500 내지 3000W의 바이어스 전력 하에서 NF3 개스의 유량을 10 내지 150sccm으로 조절하여 수행한다. 이때, NF3 개스 대신 SiF4 개스를 사용할 수도 있고, NF 3 또는 SiF4 개스에 O2 또는 H2를 혼합한 개스를 사용할 수도 있는데, 이 경우 SiF4, O2 및 H2의 유량은 각각 10 내지 150sccm으로 조절한다.Then, the first HDP-CVD insulating film 15 is partially etched to about 100 to 1000 kW so that no void is generated in the subsequent deposition of the second HDP-CVD insulating film 16 by in-situ etching by NF 3 gas. Preferably, the in-situ etching is performed by adjusting the flow rate of the NF 3 gas to 10 to 150 sccm under source power of 3000 to 6000 W and bias power of 500 to 3000 W. In this case, SiF 4 gas may be used instead of NF 3 gas, or a gas in which O 2 or H 2 is mixed with NF 3 or 4 SiF gas may be used. In this case, the flow rates of SiF 4 , O 2, and H 2 may be 10, respectively. To 150 sccm.
도 3b에 도시된 바와 같이, 식각된 제 1 HDP-CVD 절연막(15) 상부에 제 2 HDP-CVD 절연막(16)을 증착하여 비트라인(13) 사이의 갭을 완전히 매립한다. 바람직하게, 제 2 HDP-CVD 절연막(16)의 증착은 3000 내지 6000W의 소오스 전력과 500 내지 3000W의 바이어스 전력 하에서 40 내지 120sccm의 SiH4, 50 내지 160sccm의 O2, 및 100 내지 500sccm의 He 개스를 이용하여 수행한다.As shown in FIG. 3B, a second HDP-CVD insulating layer 16 is deposited on the etched first HDP-CVD insulating layer 15 to completely fill the gap between the bit lines 13. Preferably, the deposition of the second HDP-CVD insulating film 16 is carried out at 40-120 sccm SiH 4 , 50-160 sccm O 2 , and 100-500 sccm He gas under a source power of 3000-6000 W and a bias power of 500-3000 W. Perform using
상기 실시예에 의하면, 제 1 HDP-CVD 절연막 증착을 무 바이어스 전력 하에서 수행함으로써, 증착속도를 저하시키지 않으면서 플라즈마에 의한 게이트 산화막 열화 등의 손상을 방지할 수 있으므로, 게이트 누설전류 및 게이트 산화막 브레이크 다운을 감소시킬 수 있게 된다.According to the above embodiment, by performing the deposition of the first HDP-CVD insulating film under no bias power, it is possible to prevent damage such as gate oxide film deterioration by plasma without lowering the deposition rate, so that the gate leakage current and the gate oxide film brake can be prevented. Down can be reduced.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
전술한 본 발명은 DED 공정에 의한 HDP-CVD 절연막을 이용한 비트라인간 층간절연막 형성시 플라즈마로 인한 게이트 산화막 열화 등의 손상을 방지하여 게이트 누설전류 및 게이트 산화막 브레이크 다운을 감소시킴으로써, 소자의 특성 및 신뢰성을 향상시킬 수 있다.The present invention described above can prevent damage such as gate oxide deterioration due to plasma when forming an inter-bitline interlayer dielectric using an HDP-CVD insulating film by a DED process, thereby reducing gate leakage current and gate oxide breakdown, thereby improving device characteristics and characteristics. Reliability can be improved.
도 1은 다양한 안테나 비율에서 측정된 게이트 누설전류를 나타낸 그래프.1 is a graph showing gate leakage current measured at various antenna ratios.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 DED 공정에 의한 HDP-CVD 절연막을 사용한 반도체 소자의 층간절연막 형성방법을 설명하기 위한 단면도.2A and 2B are cross-sectional views illustrating a method for forming an interlayer insulating film of a semiconductor device using an HDP-CVD insulating film by a DED process according to an embodiment of the present invention.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 DED 공정에 의한 HDP-CVD 절연막을 사용한 반도체 소자의 층간절연막 형성방법을 설명하기 위한 단면도.3A and 3B are cross-sectional views illustrating a method for forming an interlayer insulating film of a semiconductor device using an HDP-CVD insulating film by a DED process according to another embodiment of the present invention.
※도면의 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing
11 : 반도체 기판 11: semiconductor substrate
12 : 비트라인12: bit line
13, 15 : 제 1 HDP-CVD 절연막 13, 15: first HDP-CVD insulating film
14, 16 : 제 1 HDP-CVD 절연막14, 16: first HDP-CVD insulating film
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0098545A KR100529388B1 (en) | 2003-12-29 | 2003-12-29 | Method of forming intermediate insulating layer for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0098545A KR100529388B1 (en) | 2003-12-29 | 2003-12-29 | Method of forming intermediate insulating layer for semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050067559A true KR20050067559A (en) | 2005-07-05 |
| KR100529388B1 KR100529388B1 (en) | 2005-11-17 |
Family
ID=37258200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0098545A KR100529388B1 (en) | 2003-12-29 | 2003-12-29 | Method of forming intermediate insulating layer for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100529388B1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100838373B1 (en) * | 2007-01-05 | 2008-06-13 | 주식회사 하이닉스반도체 | Method for forming interlayer dielectric in semiconductor device |
| KR100877107B1 (en) * | 2007-06-28 | 2009-01-07 | 주식회사 하이닉스반도체 | Method for fabricating interlayer dielectric in semiconductor device |
| KR101212060B1 (en) * | 2006-08-31 | 2012-12-13 | 에스케이하이닉스 주식회사 | Method for manufacturing of semiconductor device |
-
2003
- 2003-12-29 KR KR10-2003-0098545A patent/KR100529388B1/en not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101212060B1 (en) * | 2006-08-31 | 2012-12-13 | 에스케이하이닉스 주식회사 | Method for manufacturing of semiconductor device |
| KR100838373B1 (en) * | 2007-01-05 | 2008-06-13 | 주식회사 하이닉스반도체 | Method for forming interlayer dielectric in semiconductor device |
| KR100877107B1 (en) * | 2007-06-28 | 2009-01-07 | 주식회사 하이닉스반도체 | Method for fabricating interlayer dielectric in semiconductor device |
| US8592326B2 (en) | 2007-06-28 | 2013-11-26 | SK Hynix Inc. | Method for fabricating an inter dielectric layer in semiconductor device |
| US9437423B2 (en) | 2007-06-28 | 2016-09-06 | SK Hynix Inc. | Method for fabricating an inter dielectric layer in semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100529388B1 (en) | 2005-11-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6211040B1 (en) | Two-step, low argon, HDP CVD oxide deposition process | |
| US20020052119A1 (en) | In-situ flowing bpsg gap fill process using hdp | |
| KR100653994B1 (en) | Method for fabricating interlayer of dielectric in semiconductor device | |
| US20050136686A1 (en) | Gap-fill method using high density plasma chemical vapor deposition process and method of manufacturing integrated circuit device | |
| US7087515B2 (en) | Method for forming flowable dielectric layer in semiconductor device | |
| KR100523618B1 (en) | Method for forming a contact hole in a semiconductor device | |
| KR100529388B1 (en) | Method of forming intermediate insulating layer for semiconductor device | |
| US7026256B2 (en) | Method for forming flowable dielectric layer in semiconductor device | |
| US20060138667A1 (en) | Method for forming an intermetal dielectric layer in a semiconductor device using HDP-CVD, and a semiconductor device manufactured thereby | |
| KR100784094B1 (en) | Method of forming a dielectric layer in semiconductor device | |
| KR20060075928A (en) | Method for gapfill in semiconductor device | |
| KR100641501B1 (en) | Method for forming a metal line of semiconductor device | |
| KR100945497B1 (en) | Dielectric film gap-fill method between wiring lines using high density plasma equipment | |
| KR100510743B1 (en) | Method for fabricating insulation between wire and wire | |
| KR100459063B1 (en) | Method for manufacturing intermetal dielectric layer of semiconductor device | |
| KR100527866B1 (en) | Method for filling inter-metallic dielectric | |
| KR20020002732A (en) | Method for forming an insulation layer of a semiconductor device | |
| KR20050000871A (en) | Gap fill enhancing method using high density plasma | |
| KR100646964B1 (en) | Method for forming metal line in semiconductor device | |
| KR20070004344A (en) | Method of forming a layer insulator in a semiconductor device | |
| KR20030001877A (en) | Method for forming inter layer in semiconductor device | |
| KR20010063487A (en) | A method of forming intermetal dielectric layer for preventing void | |
| KR20030040590A (en) | Method of maufacturing a semicondcutor device | |
| KR20030056383A (en) | Method for forming insulating ayer between metal wires of semiconductor device | |
| KR20010060973A (en) | A method for forming metal wire using for tungsten and aluminum |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101025 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |