KR101205056B1 - 반도체 메모리의 블록 제어 장치 및 방법 - Google Patents

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Abstract

본 발명의 실시예는 반도체 메모리의 블록 제어 장치 및 방법에 관한 것으로, 특히 LPDDR2(Low Power Double-Data-Rate) 비휘발성 메모리 장치에서 블록(Block)의 동작 상태를 제어하기 위한 기술이다. 이러한 본 발명의 실시예는, 시작 블록 어드레스와 종료 블록 어드레스를 비교하여 그 결과에 따라 동일 펄스 또는 비동일 펄스를 출력하는 블록 어드레스 비교부, 동일 펄스에 따라 블록 어드레스를 구동하기 위한 락 상태 제어신호를 출력하는 블록 어드레스 구동부, 비동일 펄스에 따라 시작 블록 어드레스로부터 종료 블록 어드레스까지 카운팅하여 블록 데이터 활성화 펄스를 생성하는 블록 어드레스 카운터, 및 락 상태 제어신호와 블록 데이터 활성화 펄스에 따라 해당하는 블록의 락 상태를 저장하는 블록 어드레스 레지스터를 포함한다.

Description

반도체 메모리의 블록 제어 장치 및 방법{Block control device of Semiconductor memory and method therefor}
본 발명의 실시예는 반도체 메모리의 블록 제어 장치 및 방법에 관한 것으로, 특히 LPDDR2(Low Power Double-Data-Rate) 비휘발성 메모리 장치에서 블록(Block)의 동작 상태를 제어하기 위한 기술에 관한 것이다.
현재 메모리 소자는 휘발성의 디램(DRAM)과, 비휘발성의 플래시(FLASH) 메모리가 그 주류를 이루고 있다.
디램은 게이트에 인가된 전압에 따라 게이트 하부의 채널 폭을 조절하여, 소스와 드레인 단자 간의 채널을 형성하고, 소스 단자에 접속된 커패시터에 전자를 충전 또는 방전시킨다. 이후, 커패시터의 충전 및 방전 상태를 판독하여 0과 1의 데이터를 구분하는 소자이다.
이러한 디램은 휘발성 메모리 소자이기 때문에 커패시터를 계속적으로 재충전해주어야 하는 단점이 있고, 전원이 인가되지 않을 경우에는 누설 전류에 의해 소자에 입력된 데이터가 손실되는 문제가 있어 전력 소비가 많은 단점이 있다.
따라서, 반도체 메모리 소자 중 전원이 제거되어도 정보가 저장된 메모리 상태를 유지하는 비휘발성 메모리 소자에 대한 수요가 증가되고 있다.
낸드 플래시 메모리에서는 컨트롤 게이트와 채널 영역에 인가된 전압에 의해 F-N 터널링(Tunneling) 현상이 발생하고, 이러한 F-N 터널링 현상을 통해 플로팅 게이트 내의 전자를 충전 혹은 방전시킨다. 충전 및 방전 상태에 따른 채널 영역의 문턱 전압 변화가 생기고 이러한 문턱전압 변화를 판독하여 0과 1의 데이터를 구분하는 소자이다.
현재 이러한 디램과 플래시 메모리의 단점을 극복하고 이들의 장점을 고루 갖춘 차세대 메모리 소자를 구현하기 위해 각국 연구기관 및 기업들은 많은 연구를 수행하고 있다.
이러한 차세대 메모리 소자는 그 내부의 기본 단위인 셀을 구성하는 물질에 따라 그 연구 분야들이 다양하게 분리되고 있다.
즉, 이러한 차세대 메모리로 상 변화 물질에 전류를 가한 후 냉각될 때 물질이 저항이 적은 고체 상태가 되느냐 저항이 큰 비정질 상태가 되느냐에 따라 저항 차이를 이용해 데이터 0과 1을 만드는 상 변화 메모리를 들 수 있다.
그리고, PoRAM은 전도성 유기물체에 전압 인가시 나타나는 동일 전압에 고저항과 저저항이 존재하는 쌍안정성 전도특성을 이용한 메모리 소자이다.
또한, 강유전체 메모리는 강유전체라는 물질의 성질을 이용하여 이에 전원을 가해 잔류 분극 성질을 갖도록 하여 메모리 소자로 이용하게 된다.
한편, LPDDR2의 스펙을 만족하기 위해서는 시스템에서 각각의 명령(Command)에 해당하는 코드(Code)가 입력된 뒤에 시작(첫 번째) 블록 어드레스 및 종료(마지막) 블록 어드레스를 각각 차례로 입력시키게 된다.
그러면, LPDDR2 비휘발성 메모리에서는 시작 블록 어드레스로부터 종료 블록 어드레스 사이에 존재하는 모든 블록의 상태를 락(Lock), 언락(Unlock), 또는 락다운(Lock down) 등의 해당 명령 동작(Command operation)이 수행 되도록 제어한다.
특히, LPDDR2 비휘발성 메모리의 제덱(JEDEC) 표준이 아닌 제품에서는 블록 제어와 관련된 어드레스를 한 개만 입력받아서 그 블록만 블록락, 블록언락 또는 블록락다운 동작을 진행하면 된다.
반도체 메모리 장치의 메모리 영역은 많은 수의 메모리 블록으로 구분되어 있으며, 각각의 메모리 블록은 블록 제어 커맨드의 제어에 따라 블록 락(Block Lock), 블록 언락(Block Unlock) 및 블록 락 다운(Block Lock-Down) 중 어느 하나의 상태로 전환된다.
여기서, 블록 락(Block Lock) 또는 블록 락 다운(Block Lock-Down) 상태의 메모리 블록은 프로그래밍 동작, 데이터 삭제 동작, 오버 라이트(over write) 동작이 제한된다.
그리고, 블록 언락(Block Unlock) 상태의 메모리 블록은 프로그래밍 동작, 데이터 삭제 동작, 오버 라이트(over write) 동작 등이 허용된다.
예를 들어, 1024 개의 메모리 블록이 존재할 경우, 각각의 메모리 블록에 블록 락(Block Lock), 블록 언락(Block Unlock) 및 블록 락 다운(Block Lock-Down) 상태를 지시하는 1024개의 블록 제어 커맨드 발생회로가 필요하다.
즉, 반도체 메모리 장치에는 메모리 블록의 수만큼의 블록 제어 커맨드 발생회로가 구비되어야 하므로, 블록 제어 커맨드 발생회로의 크기를 감소시키는 것이 필요하다.
특히, LPDDR2 비휘발성 메모리의 스펙을 만족시키기 위해서는 입력되는 시작 블록 어드레스와 종료 블록 어드레스 사이의 모든 블록의 락킹(Locking) 상태가 입력되는 블록 락 명령 코드 상태(락, 언락 또는 락다운) 중에 하나의 상태가 되도록 메모리 내부에서 자동 적으로 처리가 되어야 한다.
본 발명의 실시예는 다음과 같은 특징을 갖는다.
첫째, LPDDR2(Low Power Double-Data-Rate) 비휘발성 메모리 장치에서 카운터(Counter)를 사용하여 시작 블록 어드레스로부터 종료 블록 어드레스까지 모든 블록(Block)의 락(Lock), 언락(Unlock) 또는 락다운(Lock down) 상태를 자동으로 제어할 수 있도록 하는 특징을 갖는다.
둘째, 블록 어드레스 카운트 클록을 사용하여 시작 블록 어드레스로부터 종료 블록 어드레스까지 순차적으로 발생할 수 있도록 하는 특징을 갖는다.
셋째, 시작 블록 어드레스와 종료 블록 어드레스가 동일한 경우 블록 어드레스 카운터의 클록 토글링(Toggling)이 발생하지 않고 동일 펄스를 생성하여 하나의 블록 데이터 활성화 펄스를 인에이블 시키도록 하는 특징을 갖는다.
넷째, 시작 블록 어드레스와 종료 블록 어드레스가 동일하지 않은 경우 블록 어드레스 카운터 클록과 비동일 펄스에 따라 블록 데이터 활성화 펄스를 인에이블 시키도록 하는 특징을 갖는다.
다섯째, 카운터에 의해 블록의 동작 상태를 제어하므로 블록 제어 커맨드 발생회로의 크기를 감소시킬 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 반도체 메모리의 블록 제어 장치는, 시작 블록 어드레스와 종료 블록 어드레스를 비교하여 시작 블록 어드레스와 종료 블록 어드레스가 동일한 경우 동일 펄스를 활성화시키고, 동일하지 않은 경우 비동일 펄스를 활성화시키는 블록 어드레스 비교부; 동일 펄스에 따라 블록 어드레스를 구동하기 위한 락 상태 제어신호를 출력하는 블록 어드레스 구동부; 비동일 펄스에 따라 시작 블록 어드레스로부터 종료 블록 어드레스까지 카운팅하여 블록 데이터 활성화 펄스를 생성하는 블록 어드레스 카운터; 및 락 상태 제어신호와 블록 데이터 활성화 펄스에 따라 해당하는 블록의 락 상태를 저장하는 블록 어드레스 레지스터를 포함하는 것을 특징으로 한다
또한, 본 발명의 실시예에 따른 반도체 메모리의 블록 제어 방법은, 시작 블록 어드레스와 종료 블록 어드레스를 비교하여 시작 블록 어드레스와 종료 블록 어드레스가 동일한 경우 동일 펄스를 활성화시키고, 동일하지 않은 경우 비동일 펄스를 활성화시키는 단계; 동일 펄스의 활성화시 블록 어드레스를 구동하기 위한 락 상태 제어신호를 출력하고, 비동일 펄스의 활성화시 시작 블록 어드레스로부터 종료 블록 어드레스까지 카운팅하여 블록 데이터 활성화 펄스를 생성하는 단계; 및 락 상태 제어신호와 블록 데이터 활성화 펄스에 따라 해당하는 블록의 락 상태를 블록 어드레스 레지스터에 저장하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시예를 다음과 같은 효과를 갖는다.
첫째, LPDDR2(Low Power Double-Data-Rate) 비휘발성 메모리 장치에서 카운터(Counter)를 사용하여 시작 블록 어드레스로부터 종료 블록 어드레스까지 모든 블록(Block)의 락(Lock), 언락(Unlock) 또는 락다운(Lock down) 상태를 자동으로 제어할 수 있다.
둘째, 카운터에 의해 블록의 동작 상태를 제어하므로 블록 제어 커맨드 발생회로의 크기를 감소시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 메모리의 블록 제어 장치의 구성도.
도 2는 도 1의 블록 어드레스 비교부에 관한 상세 회로도.
도 3 및 도 4는 도 2의 어드레스 스트로브부에 관한 상세 회로도.
도 5는 도 1의 블록 어드레스 카운터에 관한 상세 회로도.
도 6 및 도 7은 본 발명의 실시예에 따른 반도체 메모리의 블록 제어 장치의 동작 타이밍도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리의 블록 락(Lock), 언락(Unlock) 또는 락다운(Lock down) 상태를 제어하기 위한 구성도이다. 본 발명의 실시예는 제덱(Joint Electron Device Engineering Council; JEDEC) 표준 스펙에 정의된 LPDDR2(Low Power Double-Data-Rate) 비휘발성 메모리에 적용될 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리의 블록 제어 장치는 메모리 블록의 락 상태를 제어하기 위해, 블록 어드레스 비교부(100), 블록 어드레스 카운터(200), 블록 어드레스 레지스터(400), 블록 어드레스 구동부(500)를 포함한다.
블록 어드레스 비교부(100)는 시작(First) 블록 어드레스 FBA, 종료(Last) 블록 어드레스 LBA, 시작 스트로브 펄스 FBASP, 종료 스트로브 펄스 LBASP, 비교 실행 펄스 CEP, 블록 어드레스 제어신호 BA_Local 및 락 동작 종료 펄스 BLDEP를 입력받아 비교 펄스 CPR와 동일 펄스 SP를 블록 어드레스 구동부(500)에 출력하고 비교 펄스 CPR와 비동일 펄스 DP를 블록 어드레스 카운터(200)에 출력한다.
여기서, 시작 블록 어드레스 FBA, 종료 블록 어드레스 LBA는 블록이 락, 언락 또는 락다운 명령으로 동작하기 위해 프로세서에 입력되는 블록 어드레스에 해당한다. 블록 어드레스는 블록의 락 상태를 구분 지을 수 있는 최소 단위에 해당한다.
시작 블록 어드레스 FBA에서 시작하여 종료 블록 어드레스 LBA 까지 메모리 내부에서 블록 락 명령 동작이 수행된다. 즉, 시작 블록 어드레스 FBA에서 시작하여 종료 블록 어드레스 LBA 까지 같은 블록 락의 상태를 가진다.
시작 스트로브 펄스 FBASP는 입력되는 시작 블록 어드레스 FBA를 스트로브 하기 위한 신호이다. 그리고, 종료 스트로브 펄스 LBASP는 입력되는 종료 블록 어드레스 LBA를 스트로브 하기 위한 신호이다.
그리고, 블록 어드레스 카운터(200)는 시작 블록 어드레스 FBA, 비동일 펄스 DP 및 비교 펄스 CPR를 입력받아 블록 데이터 활성화 펄스 BDEP, 클록 종료 펄스 BSP, 및 블록 어드레스 제어신호 BA_Local를 출력한다.
또한, 블록 어드레스 레지스터(300)는 락 상태 제어신호 BLEP, 블록 데이터 활성화 펄스 BDEP, 클록 종료 펄스 BSP 및 블록 어드레스 제어신호 BA_Local를 입력받아 락 동작 종료 펄스 BLDEP를 블록 어드레스 비교부(100)에 출력하고 해당 블록의 락 상태를 저장한다.
즉, 동일 펄스 SP가 활성화되어 락 상태 제어신호 BLEP가 활성화되는 경우 하나의 블록에 대해 블록 데이터가 저장된다. 그리고, 비동일 펄스 DP가 활성화되어 블록 데이터 활성화 펄스 BDEP가 활성화되는 경우 다수의 블록에 대해 블록 데이터가 저장된다.
또한, 블록 어드레스 구동부(400)는 비교 펄스 CPR, 동일 펄스 SP에 따라 락 상태를 제어하기 위한 락 상태 제어신호 BLEP를 블록 어드레스 레지스터(300)에 출력한다.
도 2는 도 1의 블록 어드레스 비교부(100)에 관한 상세 회로도이다.
블록 어드레스 비교부(100)는 어드레스 스트로브부(101,102), 배타적 오아게이트 XOR1,XOR2, 오아게이트 OR1, 앤드게이트 AND1,AND2 및 인버터 IV1를 포함한다. 여기서, 배타적 오아게이트 XOR1,XOR2, 오아게이트 OR1, 앤드게이트 AND1,AND2 및 인버터 IV1는 논리조합부에 해당한다.
어드레스 스트로브부(101)는 시작 스트로브 펄스 FBASP에 따라 시작 블록 어드레스 FBA를 스트로브하여 출력한다. 그리고, 어드레스 스트로브부(102)는 종료 스트로브 펄스 LBASP에 따라 종료 블록 어드레스 LBA를 스트로브하여 출력한다.
그리고, 어드레스 스트로브부(101,102)는 락 동작 종료 펄스 BLDEP에 따라 리셋 상태가 된다.
배타적 오아게이트 XOR1는 어드레스 스트로브부(101,102)의 출력을 배타적 오아 연산하여 출력한다. 예를 들어, 시작 블록 어드레스 FBA와 종료 블록 어드레스 LBA가 같은 경우 로직 "0"을 출력하고, 다른 경우 로직 "1"을 출력한다.
그리고, 배타적 오아게이트 XOR2는 어드레스 스트로브부(102)를 통해 출력된 종료 블록 어드레스 LBA와 블록 어드레스 제어신호 BA_Local를 배타적 오아 연산하여 출력한다. 예를 들어, 종료 블록 어드레스 LBA와 블록 어드레스 제어신호 BA_Local가 같은 경우 로직 "0"을 출력하고, 다른 경우 로직 "1"을 출력한다.
오아게이트 OR1는 배타적 오아게이트 XOR1,XOR2의 출력을 오아연산하여 비교 펄스 CPR를 출력한다. 앤드게이트 AND1는 비교 펄스 CPR와 비교 실행 펄스 CEP를 앤드연산하여 동일 펄스 SP를 출력한다. 그리고, 앤드게이트 AND2는 비교 실행 펄스 CEP와 인버터 IV1에 의해 반전된 비교 펄스 CPR를 앤드연산하여 비동일 펄스 DP를 출력한다.
도 3은 도 2의 어드레스 스트로브부(101)에 관한 상세 회로도이다.
어드레스 스트로브부(101)는 전송게이트 T1, 낸드게이트 ND1 및 인버터 IV2~IV5를 포함한다.
전송게이트 T1는 시작 스트로브 펄스 FBASP의 활성화 상태에 따라 시작 블록 어드레스 FBA를 선택적으로 출력한다.
그리고, 낸드게이트 ND1는 전송게이트 T1의 출력과 인버터 IV3에 의해 반전된 락 동작 종료 펄스 BLDEP를 낸드연산하여 출력한다. 인버터 IV4는 낸드게이트 ND1의 출력을 반전하여 낸드게이트 ND1의 입력단으로 출력한다. 인버터 IV5는 낸드게이트 ND1의 출력을 반전하여 출력한다. 여기서, 낸드게이트 ND1와 인버터 IV4는 래치로 동작하게 된다.
이러한 구성을 갖는 어드레스 스트로브부(101)는 시작 스트로브 펄스 FBASP가 하이 레벨로 활성화되면 전송게이트 T1가 턴 온 되어 시작 블록 어드레스 FBA가 낸드게이트 ND1로 출력된다.
낸드게이트 ND1와 인버터 IV4로 이루어진 래치는 전송게이트 T1로부터 인가된 시작 블록 어드레스 FBA를 일정시간 래치하여 출력한다.
도 4는 도 2의 어드레스 스트로브부(102)에 관한 상세 회로도이다.
어드레스 스트로브부(102)는 전송게이트 T2, 노아게이트 NOR1 및 인버터 IV6~IV8를 포함한다.
전송게이트 T2는 종료 스트로브 펄스 LBASP의 활성화 상태에 따라 종료 블록 어드레스 LBA를 선택적으로 출력한다.
그리고, 노아게이트 NOR1는 전송게이트 T2의 출력과 락 동작 종료 펄스 BLDEP를 낸드연산하여 출력한다. 인버터 IV7는 노아게이트 NOR1의 출력을 반전하여 노아게이트 NOR1의 입력단으로 출력한다. 인버터 IV8는 노아게이트 NOR1의 출력을 반전하여 출력한다. 여기서, 노아게이트 NOR1와 인버터 IV7는 래치로 동작하게 된다.
이러한 구성을 갖는 어드레스 스트로브부(102)는 종료 스트로브 펄스 LBASP가 하이 레벨로 활성화되면 전송게이트 T2가 턴 온 되어 종료 블록 어드레스 LBA가 노아게이트 NOR1로 출력된다.
노아게이트 NOR1와 인버터 IV7로 이루어진 래치는 전송게이트 T2로부터 인가된 종료 블록 어드레스 LBA를 일정시간 래치하여 출력한다.
도 5는 도 1의 블록 어드레스 카운터(200)에 관한 상세 구성도이다.
블록 어드레스 카운터(200)는 래치(210), 오실레이터(220), 지연부(230), 래치(240), 카운터(250), 앤드게이트 AND3,AND4, 오아게이트 OR2 및 인버터 IV9를 포함한다. 여기서, 앤드게이트 AND3,AND4, 오아게이트 OR2 및 인버터 IV9는 논리조합부에 해당한다.
래치(210)는 비동일 펄스 DP를 래치하여 비동일 활성화 펄스 DEN를 출력한다. 여기서, 래치(210)는 클록 종료 펄스 BSP에 따라 리셋 된다.
그리고, 오실레이터(220)는 비동일 활성화 펄스 DEN에 따라 발진 동작을 수행하여 비동일 클록 DCLK을 출력한다.
또한, 지연부(230)는 비동일 펄스 DP를 일정시간 지연하여 래치(240)에 출력한다. 래치(240)는 지연부(230)의 출력을 래치하여 클록 인에이블 펄스 BACEP를 출력한다. 여기서, 래치(240)는 클록 종료 펄스 BSP에 따라 리셋 된다.
앤드게이트 AND3는 비동일 클록 DCLK과 클록 인에이블 펄스 BACEP를 앤드 연산하여 블록 어드레스 카운터 클록 BACC을 출력한다.
여기서, 블록 어드레스 카운터 클록 BACC은 시작 블록 어드레스 FBA와 종료 블록 어드레스 LBA를 비교한 결과에 따라 시작 블록 어드레스 FBA로부터 종료 블록 어드레스 LBA 까지 카운트한 클럭 펄스를 의미한다.
앤드게이트 AND4는 비교 펄스 CPR 및 인버터 IV9에 의애 반전된 비동일 클록 DCLK을 앤드 연산한여 클록 종료 펄스 BSP를 출력한다.
오아게이트 OR2는 비동일 펄스 DP 및 블록 어드레스 카운터 클록 BACC를 오아연산하여 블록 데이터 활성화 펄스 BDEP를 출력한다.
카운터(250)는 블록 어드레스 카운터 클록 BACC에 따라 시작 블록 어드레스 FBA를 카운트하여 블록 어드레스 제어신호 BA_Local를 출력한다.
이러한 구성을 갖는 본 발명의 실시예에 관한 동작을 도 6 및 도 7의 동작 타이밍도를 참조하여 설명하면 다음과 같다. 본 발명의 실시예에서는 다음의 두 가지 상황을 고려하여 블록의 락, 언락, 또는 락다운 동작을 각 블록 어드레스별로 순차적으로 제어하게 된다.
첫째, 시작 블록 어드레스 FBA와 종료 블록 어드레스 LBA를 비교하여 두 어드레스가 같은 경우 도 4와 같이 제어 동작을 수행하게 된다.
먼저, 블록 어드레스 비교부(100)는 시작 스트로브 펄스 FBASP가 활성화된 이후에, 시작 블록 어드레스 FBA와 종료 블록 어드레스 LBA를 비교하여 두 어드레스가 같은 경우 비교 실행 펄스 CEP에 따라 동일 펄스 SP를 활성화시킨다.
즉, 시작 블록 어드레스 FBA와 종료 블록 어드레스 LBA가 같은 경우, 블록 어드레스 카운터 클록 BACC을 발생하지 않는다. 그 대신, 시작 블록 어드레스 FBA에 의해 락 상태 제어신호 BLEP가 활성화 상태가 된다.
이때, 동일 펄스 SP에 의해 락 상태 제어신호 BLEP가 활성화되어 대응하는 하나의 블록에 대해서만 락, 언락 또는 락다운 명령에 따른 동작을 수행하게 된다.
비교 펄스 CPR는 시작 블록 어드레스 FBA와 종료 블록 어드레스 LBA가 동일한 경우 하이 레벨로 인에이블 되는 신호이다.
동일 펄스 SP는 처음부터 시작 블록 어드레스 FBA와 종료 블록 어드레스 LBA가 동일하게 입력될 때, 즉, 한 개의 블록만 락, 언락 또는 락다운 상태로 제어할 때 생성되는 펄스이다. 이때, 비교 실행 펄스 CEP와 비교 펄스 CPR를 앤드 연산하여 두 신호가 모두 하이 레벨인 경우 동일 펄스 SP가 하이 레벨로 활성화된다.
그리고, 비교 펄스 CPR는 블록 어드레스 제어신호 BA_Local와 종료 블록 어드레스 LBA가 동일한 경우 하이 레벨로 활성화되는 신호이다.
시작 블록 어드레스 FBA와 종료 블록 어드레스 LBA가 동일한 경우 락 동작 종료 펄스 BLDEP는 동일 펄스 SP에 의해 생성된다. 락 동작 종료 펄스 BLDEP가 활성화되면 시작 블록 어드레스 FBA와 종료 블록 어드레스 LBA의 값이 모두 초기화되어 다음 동작을 준비하게 된다.
둘째, 시작 블록 어드레스 FBA와 종료 블록 어드레스 LBA를 비교하여 두 어드레스가 다른 경우 도 5와 같이 제어 동작을 수행하게 된다.
먼저, 블록 어드레스 비교부(100)는 시작 스트로브 펄스 FBASP가 활성화된 이후에, 시작 블록 어드레스 FBA와 종료 블록 어드레스 LBA를 비교하여 두 어드레스가 다른 경우 비교 실행 펄스 CEP에 따라 비동일 펄스 DP를 활성화시킨다.
래치(210)는 비동일 펄스 DP를 래치하여 비동일 활성화 펄스 DEN를 출력한다. 이때, 클록 종료 펄스 BSP에 따라 클록 인에이블 펄스 BACEP가 디스에이블 상태가 된다. 클록 종료 펄스 BSP는 시작 블록 어드레스 FBA가 카운팅 되어 종료 블록 어드레스 LBA가 될 때까지 발생하는 신호이다.
그리고, 래치(240)는 비동일 펄스 DP를 래치하여 클록 인에이블 펄스 BACEP를 출력하게 된다. 여기서, 클록 인에이블 펄스 BACEP는 비동일 펄스 DP에 의해 인에이블 되며, 클록 종료 펄스 BSP에 의해 디스에이블 된다. 클록 종료 펄스 BSP가 활성화되면 비동일 활성화 펄스 DEN가 디스에이블 상태가 된다.
비동일 활성화 펄스 DEN가 하이 레벨로 활성화되어 있는 구간 동안 오실레이터(220)에 의해 비동일 클록 DCLK이 발생하게 된다.
즉, 시작 블록 어드레스 FBA 보다 종료 블록 어드레스 LBA가 더 큰 경우, 시작 블록 어드레스 FBA와 종료 블록 어드레스 LBA 간의 차이만큼 블록 어드레스 카운터 클록 BACC이 발생하게 된다.
블록 어드레스 카운터 클록 BACC은 클록 인에이블 펄스 BACEP의 인에이블 구간 동안 발생하게 되는 클록이다.
이에 따라, 카운터(250)는 블록 어드레스 카운터 클록 BACC에 따라 시작 블록 어드레스 FBA로부터 블록 어드레스를 카운팅하여 블록 어드레스가 종료 블록 어드레스 LBA가 될 때까지 블록 어드레스 제어신호 BA_Local를 업 카운트하게 된다.
예를 들어, 카운터(250)는 시작 블록 어드레스를 카운팅하여, 시작 블록 어드레스(First block address), 시작 블록 어드레스+1, 시작 블록 어드레스+2, 시작 블록 어드레스+3, ..., 시작 블록 어드레스+N(Last block address)을 출력하게 된다.
이때, 비동일 펄스 DP와 블록 어드레스 카운터 클록 BACC는 오아게이트 OR2에 의해 오아 연산되어 블록 데이터 활성화 펄스 BDEP가 발생하게 된다. 이러한 블록 데이터 활성화 펄스 BDEP에 따라 각 블록의 락, 언락, 또는 락다운 명령에 따른 동작을 수행하게 된다.
비교 펄스 CPR는 시작 블록 어드레스 FBA와 종료 블록 어드레스 LBA가 동일한 경우 하이 레벨로 인에이블 되는 신호이다.
비동일 펄스 DP는 시작 블록 어드레스 FBA 보다 종료 블록 어드레스 LBA가 큰 경우 생성되는 펄스이다. 이때, 비교 실행 펄스 CEP와 비교 펄스 CPR를 조합하여 두 신호가 다른 경우 비동일 펄스 DP가 하이 레벨로 활성화된다.
여기서, 비교 펄스 CPR는 블록 어드레스 제어신호 BA_Local와 종료 블록 어드레스 LBA가 동일한 경우 하이 레벨로 활성화되는 신호이다.
시작 블록 어드레스 FBA와 종료 블록 어드레스 LBA가 동일하지 않은 경우 락 동작 종료 펄스 BLDEP는 블록 어드레스 레지스터(300)에 입력되는 클록 종료 펄스 BSP에 의해 생성된다. 락 동작 종료 펄스 BLDEP가 활성화되면 시작 블록 어드레스 FBA와 종료 블록 어드레스 LBA의 값이 모두 초기화되어 다음 동작을 준비하게 된다.
한편, 시작 블록 어드레스가 종료 블록 어드레스 보다 큰 경우에는 스펙 오버(Spec Over) 사항으로 락 동작을 수행하지 않게 된다.
이러한 본 발명의 실시예는 LPDDR2 비휘발성 메모리의 스펙에서 제시된 블록의 락, 언락 또는 락다운 동작을 만족할 수 있게 된다.
뿐만 아니라, 본 발명의 실시예는 입력되는 시작 블록 어드레스와 종료 블록 어드레스 사이의 모든 블록의 락킹(Locking) 상태가 입력된 블록 락 명령 코드 상태(락, 언락 또는 락다운) 중에 하나의 상태가 되도록 메모리 내부에서 처리된다.

Claims (29)

  1. 시작 블록 어드레스와 종료 블록 어드레스를 비교하여 상기 시작 블록 어드레스와 상기 종료 블록 어드레스가 동일한 경우 동일 펄스를 활성화시키고, 동일하지 않은 경우 비동일 펄스를 활성화시키는 블록 어드레스 비교부;
    상기 동일 펄스에 따라 블록 어드레스를 구동하기 위한 락 상태 제어신호를 출력하는 블록 어드레스 구동부;
    상기 비동일 펄스에 따라 상기 시작 블록 어드레스로부터 상기 종료 블록 어드레스까지 카운팅하여 블록 데이터 활성화 펄스를 생성하는 블록 어드레스 카운터; 및
    상기 락 상태 제어신호와 상기 블록 데이터 활성화 펄스에 따라 해당하는 블록의 락 상태를 저장하는 블록 어드레스 레지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 블록 제어 장치.
  2. 제 1항에 있어서, 상기 블록 어드레스 카운터는
    상기 시작 블록 어드레스를 업카운트 하여 상기 블록 어드레스가 상기 종료 블록 어드레스가 될 때까지 상기 블록 데이터 활성화 펄스를 순차적으로 발생하는 것을 특징으로 하는 반도체 메모리의 블록 제어 장치.
  3. 제 1항에 있어서, 상기 시작 블록 어드레스와 상기 종료 블록 어드레스가 동일한 경우 상기 동일 펄스가 활성화되어 하나의 블록에 대해 락 상태가 제어되는 것을 특징으로 하는 반도체 메모리의 블록 제어 장치.
  4. 제 1항에 있어서, 상기 시작 블록 어드레스와 상기 종료 블록 어드레스가 동일하지 않은 경우 상기 비동일 펄스가 활성화되어 상기 블록 데이터 활성화 펄스가 순차적으로 생성되는 것을 특징으로 하는 반도체 메모리의 블록 제어 장치.
  5. 제 4항에 있어서, 상기 종료 블록 어드레스는 상기 시작 블록 어드레스보다 큰 것을 특징으로 하는 반도체 메모리의 블록 제어 장치.
  6. 제 1항에 있어서, 상기 블록 어드레스 비교부는
    상기 시작 블록 어드레스와 상기 종료 블록 어드레스가 동일한 경우 비교 펄스를 활성화시키는 것을 특징으로 하는 반도체 메모리의 블록 제어 장치.
  7. 제 6항에 있어서, 상기 블록 어드레스 비교부는
    상기 비교 펄스와 비교 실행 펄스가 모두 활성화된 상태에서 상기 동일 펄스를 생성하는 제 1논리 조합부를 포함하는 것을 특징으로 하는 반도체 메모리의 블록 제어 장치.
  8. 제 6항에 있어서, 상기 블록 어드레스 비교부는
    상기 비교펄스의 반전신호와 비교 실행 펄스를 논리조합하여 상기 비동일 펄스를 생성하는 제 2논리 조합부를 포함하는 것을 특징으로 하는 반도체 메모리의 블록 제어 장치.
  9. 제 6항에 있어서, 상기 블록 어드레스 비교부는
    상기 시작 블록 어드레스와 상기 종료 블록 어드레스를 논리조합하여 상기 비교펄스를 생성하는 제 3논리조합부를 포함하는 것을 특징으로 하는 반도체 메모리의 블록 제어 장치.
  10. 제 6항에 있어서, 상기 블록 어드레스 비교부는
    상기 블록 어드레스 카운터로부터 피드백 입력된 블록 어드레스 제어신호와 상기 종료 블록 어드레스를 논리 조합하여 상기 비교 펄스를 생성하는 제 4논리조합부를 포함하는 것을 특징으로 하는 반도체 메모리의 블록 제어 장치.
  11. 제 1항에 있어서, 상기 블록 어드레스 비교부는
    시작 스트로브 펄스의 활성화시 상기 시작 블록 어드레스를 스트로브시키는 제 1어드레스 스트로브부; 및
    종료 스트로브 펄스의 활성화시 상기 종료 블록 어드레스를 스트로브시키는 제 2어드레스 스트로브부를 더 포함하는 것을 특징으로 하는 반도체 메모리의 블록 제어 장치.
  12. 제 1항에 있어서, 상기 블록 어드레스 비교부는
    상기 블록 어드레스 레지스터로부터 인가되는 락 동작 종료 펄스에 의해 상기 시작 블록 어드레스와 상기 종료 블록 어드레스의 값이 초기화되는 것을 특징으로 하는 반도체 메모리의 블록 제어 장치.
  13. 제 1항에 있어서, 상기 블록 어드레스 카운터는
    상기 비동일 펄스를 래치하여 비동일 활성화 펄스를 생성하는 제 1래치;
    상기 비동일 활성화 펄스에 따라 발진 동작을 수행하여 비동일 클록을 생성하는 오실레이터;
    상기 비동일 펄스를 일정 시간 지연하는 지연부;
    상기 지연부의 출력을 래치하여 클록 인에이블 펄스를 생성하는 제 2래치;
    상기 클록 인에이블 펄스와 상기 비동일 클록을 논리 조합하여 블록 어드레스 카운터 클록을 출력하는 제 5논리조합부;
    상기 비동일 펄스와 상기 블록 어드레스 카운터 클록을 논리 조합하여 상기 블록 데이터 활성화 펄스를 출력하는 제 6논리조합부; 및
    상기 블록 어드레스 카운터 클록에 따라 상기 시작 블록 어드레스를 카운팅하여 블록 어드레스 제어신호를 출력하는 카운터를 포함하는 것을 특징으로 하는 반도체 메모리의 블록 제어 장치.
  14. 제 13항에 있어서, 상기 블록 어드레스 카운터는
    상기 비동일 클록과 상기 블록 어드레스 비교부로부터 인가되는 비교펄스를 논리 조합하여 클록 종료 펄스를 출력하는 제 7논리조합부를 더 포함하는 것을 특징으로 하는 반도체 메모리의 블록 제어 장치.
  15. 제 14항에 있어서, 상기 제 1래치는 상기 클록 종료 펄스에 따라 리셋 되는 것을 특징으로 하는 반도체 메모리의 블록 제어 장치.
  16. 제 14항에 있어서, 상기 제 2래치는 상기 클록 종료 펄스에 따라 리셋 되는 것을 특징으로 하는 반도체 메모리의 블록 제어 장치.
  17. 제 14항에 있어서, 상기 제 7논리조합부는 상기 비교펄스가 활성화되는 구간 동안 상기 비동일 클록의 반전신호를 상기 클록 종료 펄스로 출력하는 것을 특징으로 하는 반도체 메모리의 블록 제어 장치.
  18. 제 13항에 있어서, 상기 제 5논리조합부는 상기 클록 인에이블 펄스가 활성화되는 구간 동안 상기 비동일 클록을 상기 블록 어드레스 카운터 클록으로 출력하는 것을 특징으로 하는 반도체 메모리의 블록 제어 장치.
  19. 제 13항에 있어서, 상기 제 6논리조합부는 상기 비동일 펄스, 상기 블록 어드레스 카운터 클록 중 적어도 어느 하나가 활성화되면 상기 블록 데이터 활성화 펄스를 출력하는 것을 특징으로 하는 반도체 메모리의 블록 제어 장치.
  20. 제 1항에 있어서, 상기 블록 어드레스 레지스터는 LPDDR2(Low Power Double-Data-Rate) 비휘발성 메모리의 블록락, 블록언락 또는 블록락다운 상태를 제어하기 위한 신호를 저장하는 것을 특징으로 하는 반도체 메모리의 블록 제어 장치.
  21. 시작 블록 어드레스와 종료 블록 어드레스를 비교하여, 상기 시작 블록 어드레스와 상기 종료 블록 어드레스가 동일한 경우 동일 펄스를 활성화시키고, 동일하지 않은 경우 비동일 펄스를 활성화시키는 단계;
    상기 동일 펄스의 활성화시 블록 어드레스를 구동하기 위한 락 상태 제어신호를 출력하고, 상기 비동일 펄스의 활성화시 상기 시작 블록 어드레스로부터 상기 종료 블록 어드레스까지 카운팅하여 블록 데이터 활성화 펄스를 생성하는 단계; 및
    상기 락 상태 제어신호와 상기 블록 데이터 활성화 펄스에 따라 해당하는 블록의 락 상태를 블록 어드레스 레지스터에 저장하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 블록 제어 방법.
  22. 제 21항에 있어서, 상기 비동일 펄스의 활성화시
    상기 시작 블록 어드레스를 업카운트 하여 상기 블록 어드레스가 상기 종료 블록 어드레스가 될 때까지 상기 블록 데이터 활성화 펄스를 순차적으로 발생하는 것을 특징으로 하는 반도체 메모리의 블록 제어 방법.
  23. 제 21항에 있어서, 상기 시작 블록 어드레스와 상기 종료 블록 어드레스가 동일한 경우 상기 동일 펄스가 활성화되어 하나의 블록에 대해 락 상태가 제어되는 것을 특징으로 하는 반도체 메모리의 블록 제어 방법.
  24. 제 21항에 있어서, 상기 시작 블록 어드레스와 상기 종료 블록 어드레스가 동일하지 않은 경우 상기 비동일 펄스가 활성화되어 상기 블록 데이터 활성화 펄스가 순차적으로 생성되는 것을 특징으로 하는 반도체 메모리의 블록 제어 방법.
  25. 제 24항에 있어서, 상기 종료 블록 어드레스는 상기 시작 블록 어드레스보다 큰 것을 특징으로 하는 반도체 메모리의 블록 제어 방법.
  26. 제 21항에 있어서, 상기 동일 펄스를 출력하는 단계는
    상기 시작 블록 어드레스와 상기 종료 블록 어드레스가 동일한 경우 비교 펄스가 활성화되는 단계; 및
    상기 비교 펄스와 비교 실행 펄스가 모두 활성화된 상태에서 상기 동일 펄스를 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 블록 제어 방법.
  27. 제 21항에 있어서, 상기 동일 펄스 또는 비동일 펄스를 출력하는 단계는
    상기 블록 어드레스 레지스터로부터 인가되는 락 동작 종료 펄스에 의해 상기 시작 블록 어드레스와 상기 종료 블록 어드레스의 값이 초기화되는 것을 특징으로 하는 반도체 메모리의 블록 제어 방법.
  28. 제 21항에 있어서, 상기 블록 데이터 활성화 펄스를 생성하는 단계는
    상기 비동일 펄스를 래치하여 비동일 활성화 펄스를 생성하는 단계;
    상기 비동일 활성화 펄스에 따라 발진 동작을 수행하여 비동일 클록을 생성하는 단계;
    상기 비동일 펄스를 일정 시간 지연하고 래치하여 클록 인에이블 펄스를 생성하는 단계;
    상기 클록 인에이블 펄스와 상기 비동일 클록에 따라 블록 어드레스 카운터 클록을 출력하는 단계;
    상기 비동일 펄스와 상기 블록 어드레스 카운터 클록을 조합하여 상기 블록 데이터 활성화 펄스를 출력하는 단계; 및
    상기 블록 어드레스 카운터 클록에 따라 상기 시작 블록 어드레스를 카운팅하여 블록 어드레스 제어신호를 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 블록 제어 방법.
  29. 제 21항에 있어서, 상기 블록 어드레스 레지스터는 LPDDR2(Low Power Double-Data-Rate) 비휘발성 메모리의 블록락, 블록언락 또는 블록락다운 상태를 제어하기 위한 신호를 저장하는 것을 특징으로 하는 반도체 메모리의 블록 제어 방법.
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