KR101188834B1 - 무선 수신기 - Google Patents

Abstract

본 발명에 따르면 표준 IEEE 802.15.4에 따르도록 설계된 무선 수신기에 관한 것이다. 수신기는 아날로그 전단과 디코더를 구비한다 전단의 아날로그 구성요소들은 하나 이상의 증폭기와 아날로그 디지털 컨버터(ADC)를 포함한다. 디지털 디코더는 ADC의 출력을 수신하고 칩 주파수로 내부 또는 외부 클록에 의해 구동되는 복조기에서 이를 복조시킨다. 복조기는 샘플링 주파수로 디지털 신호를 샘플링하도록 동작될 수 있는 샘플러와, 샘플링된 디지털 신호에서 칩 코드라고 하는 비트 세트를 처리하고 이로부터 한 세트의 상관 값을 출력하도록 동작될 수 있는 상관유닛을 구비한다. 상관 값 세트는 처리된 칩 코드와 표준에 따라 정의된 가능한 칩 코드 세트 간에 가능한 맵핑의 지표이다. 복조기는 심볼선택유닛과 주파수 정정유닛을 더 구비한다. 심볼선택유닛은 각 상관 값 세트의 분석을 기초로 어떤 심볼이 수신되었는지 판단하는 기능을 갖는다. 주파수 정정유닛은 상관 유닛으로부터 출력된 상관 값을 기초로 칩 주파수에 대하여 조절하도록, 특히 각 상관 값 세트 간에 최대 상관 값이 예상보다 먼저 또는 나중에 발생하는지에 대한 측정을 기초로 칩 주파수를 증감하도록 동작될 수 있다. 이 방식은 동시에 종래 논코히어런트 복조방식의 엄격한 사향을 필요치 않으면서 코히어런트 보조에 대한 필요성을 방지한 상관 후에 위상 및 주파수 보상이 행해지는 이점을 갖는다.

Description

무선 수신기{WIRELESS RECEIVER}

본 발명은 무선 수신기, 보다 상세하게는 무선 송수신기의 일부로서 무선 수신기에 관한 것이다.

에너지 효율적인 가정, 사무실 및 산업공장들에 대한 필요성이 늘고 있다. 에너지 효율은 건물 자동화, 산업 모니터링 및 다른 많은 적용들을 고려한 무선 센서 네트워크(WSN) 시스템의 개발을 통해 달성될 수 있다. 이 시장에 집중하기 위해, 단거리 저전력 무선 프로토콜을 명시한 2.4 GHz IEEE 802.15.4 세계 무선표준이 정의되었다. 표준에 따르기 위해, 무선주파수(RF) 전자 부품, 마이크로-컨트롤러, 온-칩 센서 및 센서 인터페이스를 집적한 전자 디바이스들이 개발될 필요가 있다. 상업적 이유로, 이 집적은 단일 집적회로에, 즉, 단일 칩에 행해질 필요가 있다.

IEEE 802.15.4 에 따른 무선(wirless) 또는 무선(radio) 송수신기는 전송된 전력 자원을 이용해 관련된 송수신기에서 만족스러운 신호 전력을 유지해야 한다. 송수신기의 효율은 전력 효율로 알려져 있다. 수신기에 요구된 신호 전력의 크기는 수신기의 감도에 의해 결정된다. 수신기 감도는 오차성능이 표준에 의해 정의된 안테나에서 최소 신호전력으로 정의된다. 수신기 감도는 수신기의 잡음지수(noise factor) 및 복조기에서 최소 기저대역의 신호 대 잡음 비(SNR_min) n_f에 비례하기 때문에, 그 중 어느 한 값을 최소로 유지하는 것으로 전력효율이 더 커지게 된다. 최소 신호전력(P_min)은 다음과 같이 특정된다:

여기서,

kT = -174 dBm (25℃에서)

BW = (802.15.4에 대한 칩속도와 같은) 통신 대역폭 = 2 MHz

n_f = 수신기 전단 전체의 잡음지수(≥1); 및

SNR_min = 검출기/복조기 입력시 최소 신호 전력 대 잡음 비이다.

수신기의 값(n_f)을 최소로 하는 것은 이득이 또한 신뢰할 수 있는 동작을 위해 충분히 높게 유지될 필요가 있다는 것을 염두에 두어 수신기 경로에서 증폭기, 믹서 및 필터 회로의 잡음지수가 최소로 유지될 것을 요구한다. 그러나, 이들 수신기 회로의 잡음 및 이득 성능은 회로 소비전력에 비례한다. 더욱이, 수신기의 SNR_min을 최소화하는 것은 기저대역 신호의 멀티-비트 표현을 갖는 복조기 설계를 필요로 한다. 이 멀티-비트 표현을 만드는데 필요한 아날로그 디지털 컨버터(ADC)에서 비트 수는 마찬가지로 회로 전력소비에 비례한다. 따라서, 저전력 송수신기를 설계하는 것은 송수신기 전력효율 및 수신기 잡음 성능 간의 트레이드오프(trade-off) 및 이에 따른 회로 전력소비를 수반한다.

종래 기술에서, 직접변환 및 낮은 중간 주파수(IF) 수신기 구조들 모두가 집적된 저전력 송수신기에 사용되었다[1,2]. 직접변환기술은 낮은 설계 복잡도를 필요로 한다. 그러나, 이는 특히 믹서 회로에서 잡음 및 비선형성에 민감해, 수신기 n_f가 높아진다. 이 구조는 필요한 최소 IEEE 802.15.4 감도 사양을 달성하는 것으로 보이지만, 허용오차(margin)가 거의 없다[3]. 따라서, 이 구조는 잡음 성능에 대하여 전력효율을 교체할 능력에 있어 한계가 있다.

2개 대역의 디코딩 또는 복조방식이 낮은 IF 수신기 토폴로지에 사용되며, 이들은 코히어런트(coherent) 및 논코히어런트(non-coherent)로 알려져 있다. 코히어런트 방식은 고도의 코히어런시(coherency)를 갖는, 즉, 위상 지터 또는 주파수 변화와 같은 타이밍 에러가 상대적으로 없는 신호를 필요로 한다. 논코히어런트 방식은 타이밍 에러에 대하여 탄력적이도록 설계된다. 코히어런트 방식은 이론적 한계에 접근하는 SNR_min의 값을 달성할 수 있으나, 이는 상대적으로 복잡한 수신기 토폴로지에 대한 필요성과 약 8비트의 상대적으로 높은 ADC 해상도에 대한 요구로 인해 회로 전력소비가 더 커진다. 그러나, 논코히어런트 방식은 더 간단한 수신기 토폴로지와 더 낮은 ADC 해상도 요구로 인해 낮은 회로 전력소비 대신에 큰 SNR_min 값을 취한다.

도 11은 코텡(Koteng)이 기술한 바와 같은 종래 기술의 코히어런트 방식의 개략도이다[4]. 코히어런트 복조기는 (미도시된) 송수신기의 무선 주파수(RF) 전단의 출력에 연결된 채널 필터(1102)를 구비한다. 채널 필터(1102)는 디지털 기저대역 신호의 동상 성분(I_BB) 및 디지털 기저대역 신호의 이상 성분(Q_BB)에 의해 제공된다. 채널 필터는 일반적으로 모든 채널들과 원하는 채널 밖의 잡음를 감쇠시키는데 사용된다. 채널 필터(1102)는 주파수 및 위상 보상기(1104)에 연결된다. 주파수 및 위상 보상기(1104)는 주파수 및 위상 추정기(phase estimator)(1106)에 또한 연결된다. 주파수 및 위상 추정기(1106)는 들어오는 기저대역 신호의 주파수와 위상을 추정하는데 사용된다. 주파수 및 위상 보상기(1104)는 수신된 신호의 신호점(signal constellation)의 연속회전을 보정하는데 사용되며, 이는 수신기에서 오프세트된 송신기 및 수신기 국부발진기로부터 발생된다. 주파수 및 위상 추정기(1106)는 또한 수신된 신호의 프리앰블을 검출하며, 이는 주파수 및 위상 보상을 위해 사용된다. 주파수 및 위상 보상기(1104)는 상관기(1108)에 연결된다. 상관기(1108)는 I_BB 및 Q_BB의 값들과 IEEE 802.15.4에 의해 명시된 16 심볼들의 32 비트 칩값들과 비교한다. 이들 32 비트 칩 값들은 상관기(1108)에 의해 접속될 수 있는 룩업테이블에 저장된다. 상관기(1108)는 최대 판정유닛(1110)에 연결된다. 최대 판정유닛(1110)은 상관기(1108)로부터 결과, 즉, 기저대역 신호와 16개 심볼들의 칩 값들 간의 상관을 취하고 어떤 심볼이 전송된 것인지에 대해 판단한다. 이는 최대 상관값을 찾음으로써 최대 판정유닛(1110)에 의해 달성될 수 있다. 그런 후 최대 상관값을 갖는 심볼이 프레임 동기유닛 또는 프레임 싱크유닛(1112)에 공급된다. 프레임 싱크유닛(1112)은 0 심볼에 대한 상관을 이용해 연속한 심볼들이 0 심볼과 동기되도록 정확한 타이밍을 보장할 수 있다.

상술한 코히어런트 복조기는 이중 상관보다는 단일 상관을 이용하는 점에서 논코히어런트 복조기에 비해 더 간단한 상관 알고리즘을 갖는다. 단일 상관은 상관함수 C(s)에 대한 다음의 관계를 이용해 실행될 수 있다:

여기서, 'y'는 수신된 기저대역 신호이고, 's'는 IEEE 802.15.4에 의해 명시된 심볼들의 의사랜덤 잡음(PN) 직접 시퀀스 확산 스펙트럼 칩 코드이다.

그러나, 상관기(1108) 전에 요구된 주파수 및 위상 보상기(1104)와 주파수 및 위상 추정기(1106)로 필요한 신호 해상도와 하드웨어 복잡도가 높아진다. 더욱이, 위상 및 주파수 추정은 프리앰블 동안(즉, 트레이닝 동안) 마쳐질 필요가 있으며 상관 정확도가 부족해 기능이 떨어진다.

도 12는 한(Han) 및 최(Choi)가 기술한 바와 같은 종래 기술의 논코히어런트 방식의 개략도이다[5]. 논코히어런트 복조기는 2개의 기저대역 신호들(I_BB 및 Q_BB)에 의해 공급된 지연 및 차동 필터(1202)를 구비한다. 차동 필터(1202)는 위상 및 주파수 추정기(1206)와 위상 및 주파수 보상기(1204)에 연결된다. 위상 및 주파수 보상기(1204)는 위상 및 주파수 추정기(1206)로부터 오프세트된 추정 주파수를 기초로 오프세트된 주파수를 보상한다. 위상 및 주파수 추정기(1206)도 또한 전송된 프리앰블을 검출하기 위해 프리앰블 검출을 실행한다. 프리앰블 검출은 위상 및 주파수를 보상하는데 사용된다. 이중상관기(1208)가 위상 및 주파수 보상기(1204)에 연결된다. 이중상관기(1208)는 3개 칩들까지 지연 또는 지체에 따라 IEEE 802.15.4 표준으로부터 16개 심볼들의 32 비트-칩 값들과 I_BB 및 Q_BB의 값들을 비교한다. 이들 칩 값들은 이중상관기(1208)에 의해 접속될 수 있는 룩업테이블에 저장된다. 이중상관기(1208)는 상술한 바와 같이 최대 판정유닛(1210)과 프레임 싱크유닛(1212)에 연결된다.

요약하면, 소비전력이 낮고 동시에, 예컨대, 복조기에서 잡음지수(n_f) 및 최소 기저대역의 신호 대 잡음 비(SNR_min)에 의해 정량화되는 잡음 및 신호 대 잡음 성능이 좋은 IEEE 802.15.4에 따른 무선 수신기에 대한 필요성이 있다.

본 발명의 제 1 태양에 따르면, 아날로그 신호(무선 주파수 또는 RF 신호)로부터 디지털 데이터를 디코딩하는 표준에 따라 동작가능한 수신기로서, 아날로그 신호를 수신하기 위한 아날로그 신호 입력, 아날로그 신호를 증폭시키기 위해 배열된 적어도 하나의 증폭기, 및 증폭된 아날로그 신호를 디지털 신호로 변환시키기 위해 배열된 아날로드 디지털 컨버터(ADC)를 구비하는 복수의 아날로그 구성요소들을 포함하는 아날로그 전단과, ADC의 출력에 연결된 디지털 신호 입력과 칩 주파수를 갖는 클록신호에 의해 구동되도록 연결된 복수의 디지털 구성요소들을 포함하는 복조기를 구비하는 디지털 디코더를 구비하고, 상기 디지털 구성요소들은 칩 주파수의 배수인 샘플링 주파수로 디지털 신호를 샘플링하도록 동작될 수 있는 샘플러와, 샘플링된 디지털 신호에서 칩 코드라고 하는 비트 세트를 처리하고 이로부터 한 세트의 상관 값을 출력하도록 동작될 수 있는 상관유닛과, 상관 값의 각 세트의 분석을 기초로 어떤 심볼이 수신되었는지 판단하는 기능을 갖는 심볼선택유닛과, 상관 유닛으로부터 출력된 상관 값들에 따라 클록신호의 조절을 위해 주파수 컨트롤 신호를 출력하도록 동작될 수 있는 주파수 정정유닛을 포함하며, 상관 값의 세트는 처리된 칩 코드와 표준에 따라 정의된 기결정된 칩 코드 세트들 간에 맵핑 가능성의 지표인 수신기가 제공된다.

주파수 정정에 대한 후상관 접근(post-correlation approach)은 본 발명에 따른 설계가 상관기 앞에 개입을 필요로 하는 접근들에 비해 간단한 하드웨어로 구현되게 한다. 간단한 수신기 토폴로지와 세미-코히어런트 복조기는 SNR_min의 이론적 한계에 다다른다. 따라서, 기존의 논-코히어런트 구조에 대해 약 5dB의 향상이 가능하다. 그러므로, 수신기 회로는 상대적으로 완화된 잡음 요건들을 갖는 고이득 능동 구성요소들로 설계될 수 있다. 게다가, 복조기는 디지털 회로 도메인에 있으므로, 매우 낮은 회로 전력 페널티로 5dB의 잡음 향상이 달성될 수 있다.

본 발명의 실시예들은 4 비트 이하의 신호 해상도로 구현될 수 있어, 8비트 신호 해상도에 비해 손실이 0.5dB 미만이 된다. 위상 및 주파수 보상은 종래 기술에서처럼 상관 전에 실행될 필요가 없는데, 위상 및 주파수 보상이 상관유닛에 의해 계산된 상관 값들을 기초로 행해지기 때문이다. 최대 상관 값들에 기초한 상관 후 타이밍 추출의 이용은 신호 진폭의 연속 최적화를 가능하게 한다.

주파수 정정유닛은 각 상관 값 세트들 가운데 최대 상관 값이 현재 사용중에 있는 칩 주파수에 따라 예상보다 먼저 또는 나중에 발생하는지 여부의 측정을 기초로 특정 기간 동안 칩 주파수를 증감하도록 동작될 수 있다.

수신기는 주파수 정정유닛으로부터 주파수 컨트롤 신호를 수신하기 위해 연결된 입력부와 복조기의 구성요소들에 칩 주파수로 클록 신호를 출력하도록 동작될 수 있는 출력부를 갖는 동기 유닛을 더 구비하고, 동기 유닛은 주파수 컨트롤 신호에 대해 갖는 칩 주파수를 설정한다.

디지털 디코더는 상관유닛 및 심볼 선택유닛 사이에 개입된 평균화 유닛을 더 구비하고, 상기 평균화 유닛은 예상된 정정 검출시간 주위에 중심을 둔 타이밍 윈도우를 잇는 연이은 시간 간격에 걸쳐 각 상관 값을 평균함으로써 상관유닛에 의한 상관 값 출력을 변경하도록 동작될 수 있다. 어떤 심볼이 수신되는지 판정하기 전에 이런 식으로 연속 시간 간격들에 걸쳐 각각의 상관 값을 평균함으로써 약 3dB의 잡음 성능에 향상이 제공될 수 있다.

수신기는 증폭 후 아날로그 신호의 신호 강도를 나타내는 아날로그 수신 신호강도 지표(ARSSI) 신호를 수신하도록 연결된 입력과, 복조기에서 측정된 성능 특성이 표준을 만족하기 위해 필요한 성능 특성의 최소값과 어떻게 비교되는지 계속적으로 평가하고 이로써 동작 허용오차를 결정하도록 동작될 수 있는 처리부와, 아날로그 전단에 적어도 하나의 구성요소의 컨트롤 입력에 연결되고 동작 허용오차 및 ARSSI 신호를 바탕으로 한 전단 컨트롤 신호를 출력하도록 동작될 수 있는 컨트롤 출력을 구비하는 신호품질 분석유닛을 더 구비할 수 있다.

성능 특성은 기저대역 신호 대 잡음비 및 잡음지수 중 하나 이상이거나 이로부터 유도될 수 있다. 적어도 하나의 증폭기는 전단 컨트롤 신호에 따라 사용시 제어되는 이득을 갖는다.

아날로그 수신 신호강도 지표(ARSSI), 상관 값 및 타이밍 정보의 결합을 기초로 한 신호품질 분석은 연속으로 현재 하나 이상의 증폭기들의 이득을 제어함으로써 IF 증폭기 체인을 최적화하게 한다. 입력신호 품질이 표준을 따르게 훨씬 더 충분하면 수신기 전력소비에서 동적 절감이 달성된다.

ADC는 컨트롤 신호에 따라 사용시 가변되고 컨트롤되는 비트 해상도를 가질 수 있다. ADC는 전단 컨트롤 신호에 따라 사용시 컨트롤되는 ADC 샘플링 주파수로 동작될 수 있다.

비트 수와 샘플링 주파수의 확장성으로 수신기 감도와 전력소비 간에 추가 상쇄가 이루어지게 한다.

수신기는 아날로그 신호를 무선으로 수신하기 위해 아날로그 신호부에 연결된 안테나를 더 구비할 수 있다.

본 발명의 제 2 태양에 따르면, 수신기와, 상기 수신기의 디지털 디코더와 집적된 변조기를 포함하는 디지털부와 수신기의 아날로그 전단과 집적된 아날로그부를 갖는 송신기를 구비하는 송수신기가 제공된다.

송수신기는 일반적으로 송수신기 구성요소들을 구동시키기 위해 외부 클록으로부터 클록되는 단일 칩으로서 구현된다. 대안으로 송수신기는 그 내에 집적된 클록을 가질 수 있다.

송수신기들 중 적어도 다른 하나와 유효한 무선 통신으로 각각 배열된 복수의 송수신기를 구비하는 무선 개인 근거리 네트워크가 제공될 수 있다.

본 발명의 제 3 태양에 따르면, 특정 표준에 따르는 것으로 알려진 아날로그 신호로부터 디지털 데이터를 디코딩하는 방법으로서, 아날로그 신호를 수신하는 단계와, 상기 아날로그 신호를 증폭시키는 단계와, 아날로그 신호를 디지털 신호로 변환시키는 단계와, 칩 주파수로 디지털 신호를 복조시키는 단계를 포함하고, 상기 복조시키는 단계는 (a) 칩 주파수의 배수인 샘플링 주파수로 디지털 신호를 샘플링하는 단계와, (b) 한 세트의 상관 값들을 계산하기 위해 샘플링된 디지털 신호에 있는 심볼이라고 하는 한 세트의 비트들을 처리하도록 상관함수를 적용하는 단계와, (c) 상관 값들의 각 세트의 분석을 기초로 어떤 심볼이 수신되었는지 판정하는 단계를 포함하고, 상관 값의 세트는 처리된 심볼과 표준에 따라 정의된 한 세트의 가능한 심볼들 간에 가능한 맵핑의 지표이며, 클록신호는 상관 값에 따라 순간적으로 조절되는 디지털 데이터를 디코딩하는 방법이 제공된다.

칩 주파수는 각 세트의 상관 값들 간에 최대 상관 값이 현재 사용중인 칩 주파수에 따라 예상보다 먼저 또는 나중에 발생하는지 여부에 대한 측정을 기초로 시간량에 대해 증감될 수 있다.

본 발명의 내용에 포함됨.

본 발명의 더 나은 이해와 동일한 효과가 어떻게 실행될 수 있는지를 나타내기 위해 예로써 첨부도면에 대하여 참조가 이루어진다.
도 1은 본 발명의 제 1 실시예에 따른 송수신기를 도시한 것이다.
도 2는 도 1의 송수신기의 복조기 부분을 도시한 것이다.
도 3은 도 2의 복조기의 이중상관기 유닛을 도시한 것이다.
도 4는 도 2의 복조기의 현재/초기/나중 검출유닛을 도시한 것이다.
도 5는 이중상관기 유닛으로부터 예시적인 출력 파형을 도시한 것이다.
도 6은 본 발명의 제 2 실시예에 따른 다른 송수신기를 도시한 것이다.
도 7은 본 발명의 제 3 실시예에 따른 다른 송수신기를 도시한 것이다.
도 8은 제 1, 제 2, 및 제 3 실시예에 따른 송수신기를 포함한 서브-어셈블리를 도시한 것이다.
도 9는 도 8에 도시된 서브 어셈블리가 사용될 수 있는 적용 예를 도시한 것이다.
도 10은 제 1, 제 2, 및 제 3 실시예 중 어느 하나에 따른 디바이스에서 수행될 수 있는 본 발명에 따른 방법의 흐름도를 도시한 것이다.
도 11은 코텡(Koteng)[참조문헌 4]에 따른 종래기술의 송수신기의 코히어런트 복조기를 도시한 것이다.
도 12는 한(Han) 및 최(Choi)[참조문헌 5]에 따른 종래기술의 송수신기의 논코히어런트 복조기를 도시한 것이다.

하기는 IEEE 802.15.4 세계 무선표준에 따른 송수신기를 설명하고 있다. 이는 후술된 바와 같이 다른 무선표준들이 사용될 수 있음이 인식된다.

IEEE 802.15.4 세계 무선표준에서 데이터는 0에서 15까지의 16개 심볼들 중 하나로 인코딩된다. 각 심볼은 32개 칩(또는 비트)를 포함하는 칩 값을 가지며, 상기 칩 값은 또한 칩 코드라고도 한다. 이 표준은 패킷 기반이며 데이터 및 임의의 프리앰블 또는 동기 메시지 모두가 표준에 따른 32개의 칩 코드들 중 하나로 변환되는 심볼로서 인코딩되어 전송된다. 32개 칩들 각각은 1/2 바이트 또는 4비트 데이터를 나타낸다.

IEEE 802.15.4 세계 무선표준에서 재현된 채널 주파수는 5 MHz의 증분들로 2.405 GHz에서 2.480 GHz까지 이른다. 그러나, 다음을 위해, 2.405 GHz의 주파수가 사용되는 것으로 가정된다. 이는 상기 명시된 범위에 있는 주파수들 중 어느 하나를 사용할 수 있음이 이해된다.

도 1은 본 발명의 제 1 실시예에 따른 송수신기(1)를 도시한 것이다. 도면에 도시된 송수신기(1)는 집적 시스템이다. 유일하게 필요한 외부 구성요소들은 안테나, 수정발진기 및 전원 디커플러(power supply decoupler)이다. 즉, 송수신기는 한 칩상에, 즉, 하나의 집적회로에 구현될 수 있다. 그러나, 단일 칩 방안은 단가를 이유로 바람직할 뿐 기술적으로 필수적인 것은 아닌 것으로 인식된다.

송수신기(1)는 두 부분들로 분할된 즉, 수신기(Rx)와 송신기(Tx) 기능뿐만 아니라 2개로 분할된 하드웨어, 즉, 아날로그 유닛(50)과 디지털 유닛(52)을 갖는다. 아날로그 유닛(50)은 송신기와 수신기에 무선 주파수(RF) 전단을 제공한다. 디지털 유닛(52)은 디지털 기저대역(BB) 프로세서(54)와 시스템 컨트롤 유닛(56)을 구비한다. 도 1을 참조하면, 수신기 성분들(2,6,10,12,18,22,24,26)은 좌에서 우로 하나의 경로에 따라 도면의 상부에 배열되어 있고, 송신기 성분들(40,42,44,46)은 우에서 좌로 하나의 경로를 따라 도면의 하부에 배열되어 있다. 수신기와 송신기 성분들 모두는 컨트롤 유닛(56)에서 도면의 우측부에서 나타난 고차레벨 컨트롤 및 처리 성분들(30 및 32)과 상호작용한다. 도 1을 다시 참조하면, 아날로그 RF 전단(50)은 도면의 좌측 블록을 형성하고, 디지털 유닛(52)에서 디지털 성분들은 도면의 우측 블록을 형성한다. 인식되는 바와 같이, 수신기 신호는 먼저 아날로그 성분들로 처리되고 연이어 디지털 성분들로 처리되는 반면, 송신기 신호는 아날로그 성분들로 처리되기 전에 먼저 디지털로 이루어진다.

먼저 수신기를 설명한다.

수신된 신호품질과 프로그램 환경 파라미터(예컨대 배치 모드, 고정 또는 이동장치, 최대 범위 등)에 대한 정보를 기초로, 디바이스가 소정량의 전력을 소비해 IEEE 802.15.4 표준에 의해 주어진 성능 한계 내에서 신뢰할 수 있게 동작하는 수신기의 최적 동작지점이 결정될 수 있다.

도입부에서 이미 더 상술한 바와 같이, 수신기의 감도는 다음의 관계로 계산될 수 있다:

여기서,

kT = -174 dBm (25℃에서)

BW = (802.15.4에 대한 칩속도와 같은) 통신 대역폭 ~ 2 MHz

n_f = 수신기 전단 전체의 잡음지수(≥1); 및

SNR_min = 검출기/복조기 입력시 최소 신호 전력 대 잡음 비이다.

완벽한 수신기는 n_f=1이며, 이는 수신기 감도에 대한 아래의 이론적 한계를 나타낸다:

P_{min -이론상} = -113.2dBm

이 값은 OQPSK(Offset Quadrature Phase Shift Keying)를 이용한 신호를 가정하고 IEEE 802.15.4에 따른 코딩 이득, 처리 이득 및 대역폭을 이용해 계산된다.

IEEE 802.15.4 사양은 다음의 최소 감도를 필요로 하므로,

P_{min -802.15.4} = -85.0dBm

표준에 따르는 최소 요건과 완벽한 수신기로 이론상 가능한 것 사이에는 28.2dBm의 갭이 있게 된다.

제 1 실시예의 설계를 이용해, 특히 결합된 아날로그 수신기 전단 설계와 디지털 복조기 설계에서, 대략 하기의 감도를 달성할 수 있어야 한다:

P_{min - 타겟} = -105dBm

이는 전력소비가 다음과 같이 최적화될 수 있는 허용오차를 제공하며,

ΔP_min = 20dBm

이는 지수 100과 같다. 다시 말하면, 수신기는 여전히 표준을 따르면서 100배까지 동작 전력을 줄이도록 사용시 제어될 수 있다.

수신기 부에서 하기의 영역들이 확장될 수 있다.

·저잡음 증폭기(LNA): 바이어스 전류(I_b)

P_Diss = Vdd*I_b

· A/D + 디지털: 해상도 N

P_min ~ SNR_min

4 내지 3 비트 해상도 사이에서 약 ΔP_min~1의 손실을 갖는다.

P_Diss ~ 2^N

· A/D + 디지털: 샘플링 레이트 f_s

P_min ~ SNR_min

4 내지 16 MHz 간에 약 ΔP_min~2dBm의 손실을 갖는다.

P_Diss ~ f_s

·국부발진기(LO) 전압제어발진기(VCO): 바이어스 전류(I_b)

VCO가 여전히 안전하게 발진하는 범위내에 VCO 바이어스 전류(I_b)를 줄임으로써 주로 위상 잡음이 증가하게 된다.

·중간 주파수(IF) 증폭기의 자동이득제어(AGC)

수신기(Rx)는 안테나(미도시)에 연결된 입력부에서 저잡음 증폭기(2)(LNA)를 구비한다. LNA는 3dB 이하의 타겟 잡음을 갖는 고이득 증폭기이다. SNR 또는 LNA(2)의 감도가 제어될 수 있다. LNA(2)에 의해 수신된 신호는 IEEE 802.15.4 표준에 명시된 바와 같이 2.405GHz의 주파수로 있다. LNA(2)의 출력은 하향변환믹서(down conversion mixer)(6) 또는 수동직교믹서(passive quadrature mixer)에 전기연결된다. 하향변환믹서(6)는 직교발생유닛(4)에 의해 발생된 직교신호(I 및 Q)와 증폭된 신호를 결합시킨다. 직교발생유닛(4)은 직교신호(I 및 Q)를 제공하고, Q는 I와 90도 위상 차를 갖는다. 직교발생유닛(4)은 국부발진기(48)(LO)에 의해 구동되며, 상기 발진기는 2.405GHz±2MHz, 즉, RF 주파수로 출력된 사인파를 발생한다. LO(48)는 3차 신호-델타(ΣΔ) 변조기를 이용해 분수-N 위상고정루프(PLL)에 기초한 주파수 합성기일 수 있다. 그러나, 다른 발진기들도 사용될 수 있음이 인식된다. LO(48)는 또한 송신기(Tx)에 의해 사용된다. 하향변환믹서(6)는 2개의 출력, 즉, 동상 성분과 이상 성분을 갖는다.

하향변환믹서(6)는 대역통과필터(10)와 IF 증폭기(12)에 연결된다. 대역통과필터는 하향변환믹서(6)로부터 2개의 신호들 중 각각으로부터 RF 성분을 제거하는데 사용된다. IF 증폭기(12)로부터 대역통과필터(6)에 제공된 IF 신호의 신호강도는 신호강도 검출유닛(8)에 의해 검출된다. I_IF 및 Q_IF 신호성분들과 신호강도출력이 각각의 아날로그 디지털 컨버터(18,16)(ADC)에 제공된다. I_IF 및 Q_IF 신호성분들이 듀얼입력 ADC에 제공되고, 신호강도유닛(8)으로부터 신호강도 출력신호가 별개의 ADC에 제공된다. 듀얼입력 ADC의 해상도 및 샘플링 주파수가 제어될 수 있다.

듀얼입력 ADC(18)와 IF 증폭기(12)는 AGC 유닛(14)을 구비한 자동이득제어루프(AGC)를 포함한다. AGC 유닛(14)에 듀얼입력 ADC(18)로부터 디지털 출력이 제공된다. AGC 유닛(14)은 IF 증폭기(12)의 이득이 입력신호용으로 충분히 크거나 낮은지 여부를 결정한다. 신호가 충분히 크지 않으면 IF 증폭기(12)의 이득은 증가되고, 신호가 너무 크면 IF 증폭기(12)의 이득은 줄어든다. 신호가 너무 크거나 너무 낮은 지 여부를 결정하기 위해, 디지털 출력이 분석된다. 예컨대, 디지털 출력신호의 최상위 비트(most significant bits)로부터의 비트가 일정하게 '낮거나' '0' 값을 가지면, 이는 IF 증폭기(12)의 이득이 증가되어야 한다고 결정된다. 즉, 8 비트 ADC 중 5번째 비트에서 8번째 비트가 일정하게 '낮거나' '0' 값을 가지면, 이는 IF 증폭기(12)의 이득이 증가되어야 한다고 결정된다.

신호강도 검출유닛(8)을 위한 ADC(16)로부터 복조기(26)까지 연결(34)이 이루어진다. ADC(16)와 복조기(26) 간의 연결(34)을 아날로그 수신 신호강도 표시(ARSSI)라 한다.

I_IF 및 Q_IF 신호성분들에 대한 디지털 출력이 디지털 중간 주파수 대 기저대역(IF-to-BB) 하향변환믹서(22)로 제공된다. 하향변환믹서(22)가 또한 Sin/Cos 룩업테이블(LUT)(20)에 의해 제공된다. Sin/Cos 룩업테이블(LUT)(20)은 사인파의 디지털화 형태 및 90도 위상 차의 디지털화 형태, 즉, 코사인파를 제공한다. Sin/Cos LUT(20)는 디지털화 사인파 및 코사인파를 출력하며, 이들은 2MHz의 주파수를 가지나, 4-16MHz의 샘플링레이트로 처리된다. 하기의 목적을 위해, 16MHz의 샘플링레이트가 사용되는 것으로 가정된다. Sin/Cos LUT(20)로부터 디지털화 사인 및 코사인 신호는 하향변환믹서(22)에서 I_IF 및 Q_IF 신호성분들과 곱해진다.

그런 후, 하향변환믹서(22)로부터 출력된 동상 및 이상 성분들은 저역통과필터(24)로 보내진 후 복조기(26)로 제공된다. 저역통과필터(24)는 하향변환믹서(22)로부터 제공된 동상 및 이상 신호로부터 IF 주파수 성분을 제거하므로, 동상 및 이상의 각각의 BB 성분(I_BB 및 Q_BB)이 출력된다. BB 신호(I_BB 및 Q_BB)는 IEEE 802.15.4에 명시된 바와 같이 2MHz의 대역폭과 2MHz의 칩 주파수를 갖는다. 칩 주파수 또는 칩속도는 수신된 신호에서 칩의 주파수 또는 속도를 기술하는데 사용된다.

복조기(26)는 세미-코히어런트 기저대역(semi-coherent baseband) 복조기이다. 세미-코히어런트 기저대역 복조기의 동작은 상관기 출력, 보다 상세하게는 최대우도(maximum likelihood, ML) 시간지연 이중상관 및 패킷 수신 동안 연속 주파수 상관의 최대 검출을 기초로 한다.

복조 출력은 IEEE 802.15.4 표준에 의해 명시된 바와 같이 데이터의 전송된 패킷 바이트의 형태이며, 집적된 802.15.4 상부 물리층(PHY) 및 미디어 접속제어(MAC)층 유닛(30)에 제공된다. 이는 다목적 마이크로컨트롤러(32)에 연결된다. 마이크로컨트롤러(32)는 또한 적어도 하나의 입력 디바이스(예컨대, 온도 센서) 및/또는 적어도 하나의 제어가능한 디바이스(예컨대, 히터)에 연결될 수 있다.

복조기(26)는 또한 많은 출력 연결부(28)를 구비하며, 이들은 LNA(2), LO(48) 및 ADC(18)를 제어하는데 사용된다.

이제 송신기(Tx)를 설명한다. 송신기는 802.15.4 PHY/MAC 유닛(30)에 연결된 변조기(40)를 구비한다. 802.15.4 PHY/MAC 유닛(30)은 IEEE 802.15.4 표준에 의해 명시된 바와 같이 많은 바이트들의 형태로 전송되는 데이터 패킷을 출력한다. 변조기(40)는 표준 변조기로서, 동상 및 이상 성분(I_Tx 및 Q_Tx) 모두를 발생하는 것으로 해당기술분야에 알려져 있다. 피전송 심볼들은 동상 성분(I_Tx)은 짝수 비트를 포함하고 이상 성분(Q_Tx)은 32 칩 심볼의 홀수 비트를 포함하도록 변조된다. 그런 후, 동상 및 이상 성분들은 하프-사인(half-sine) 펄스 형태를 이용해 형성된다. 하프-사인 펄스 형태로 구현된 동상 및 이상 성분들은 OQPSK-MSK 컨버터(42)로 출력된다.

변조된 I_Tx 및 Q_Tx 신호들은 OQPSK-MSK 컨버터(42)에서 MSK(Minimum Shift Keying) 포맷에 결합된다. OQPSK-MSK 컨버터(42)로부터 디지털 출력은 해당기술분야에 공지된 바와 같은, MSK 2포인트 변조기(44), 즉, 듀얼포인트 MSK 변조 구조에 제공된다. LO(48)에 의해 주파수 합성이 제공된다. MSK 2포인트 변조기(44)는 OQPSK-MSK 컨버터(42)로부터의 디지털 출력을 기초로 LO(48) 신호를 변조시킨다.

MSK 2포인트 변조기(44)로부터 변조된 신호는 프로그램가능한 출력 전력을 갖는 전력증폭기(PA)(46)로 보내진다. PA(46)는 신호의 전송을 위해 안테나(미도시)에 연결된다.

도 2는 도 1에 도시된 복조기(26)의 개략도를 도시한 것이다.

복조기(26)는 상부 데이터 경로부와 하부 타이밍부로 나누어진다. 상부 데이터 경로부는 샘플러(70), 이중상관기(72), 평균화 유닛(74), 최대판정유닛(76) 및 프레임 동기유닛(78)을 구비한다. 상부 데이터 경로는 좌에서 우로 이어지는 데이터 경로를 갖는다. 하부 타이밍부는 프리앰블/윈도우잉/최대 검출유닛(82) 및 심볼/칩 동기유닛(84)을 구비한다. 복조기(26)는 또한 도 1에 도시된 LNA(2), ADC(18), 및 LO(48)에 대한 컨트롤을 제공하는 신호품질 분석유닛(80)을 구비한다.

도 1에 도시된 저역통과필터(24)로부터 동상 및 이상 성분들(I_BB 및 Q_BB)이 샘플러(70)에 제공된다. 샘플러(70)는 샘플링 신호용의 다른 입력(f_s)을 갖는다. 샘플링 주파수는 송수신기 칩 주파수(f_chip) 또는 칩속도의 2, 4, 또는 8 배로 설정되어 각각 2, 4 또는 8의 비(比)로 오버샘플링을 제공하며, 오버샘플링 비를 NOS라 한다. 오버샘플링 비는 f_s/f_chip(주의. IEEE 802.15.4에 따라 f_chip=2MHz)로 정의된다. 이 예에 대해, 샘플링 주파수(f_s)는 16MHz 또는 2MHz의 칩 주파수의 8배이다. 샘플러(70)는 동상 성분으로부터 16개 칩과 이상 성분으로부터 16개 칩들의 형태로 들어오는 신호의 32개 칩들(즉, 한 심볼에 대해 32개 칩들)을 샘플링한다. 샘플러(70)에 의해 샘플링된 32개 칩들이 이중상관기(72) 또는 상관유닛에 공급된다. 칩 주파수는 2MHz로 설정되나, 샘플링은 8의 오버샘플링 비에 따라 16MHz로 실행된다. 따라서, 수신된 신호는 32개 칩 심볼을 효과적으로 샘플링하기 위해 오버샘플링 비의 32배로 샘플링된다. 다시 말하면, 32개 칩 심볼에 대해 256개 점들이 샘플링된다. 그러므로, 32개 칩 심볼의 각 칩에 대해, 8개의 오버샘플링 비를 이용할 때 8개의 샘플링된 점들이 존재한다. 이 과정은 들어오는 신호를 반복적으로 샘플링함으로써 시간에 걸쳐 반복된다. 수신기(1)는 많은 심볼들이 전송되기 때문에 수신된 신호를 꾸준하게 샘플링하고 복조하는 것이 인식되며, 상기 신호는 IEEE 802.15.4 표준이 패킷 기반이기 때문에 패킷을 이룬다.

이중 상관기(72)는 C(15:0)에 대한 16개 출력, 즉, IEEE 802.15.4 표준에 명시된 바와 같이 샘플링 신호(즉, 샘플링 수신 신호) 및 16개의 알고 있는 32개 칩 심볼 또는 칩 코드 간에 상관 값을 갖는다. 32개 칩 심볼들이 LUT(68)에 의해 이중상관기(72)에 제공된다. 상관기(72)는 또한 상관기 출력 MaxC(s)의 최대치를 출력한다. 최대 상관기 출력 MaxC(s)은 주어진 샘플링 지점에서 16개 출력 각각의 최대 상관기 출력이도록 취해진다. 이는 최대 상관기 출력 MaxC(s)을 나타내기 위해 합이 또한 사용될 수 있음이 인식된다. 최대 상관기 출력이 복조기(26)의 타이밍부에서 프리앰블/윈도우잉/최대 판정유닛(82)에 제공된다.

상관기 출력 C(15:0)이 평균화 유닛(74)에 제공된다. 평균화 유닛(74)은 상관기 출력들 각각의 현재, 초기 및 나중 지점의 평균을 계산한다. 현재, 초기 및 나중 지점들은 아래에 더 상세히 정의되어 있다. 그런 후, 평균 상관기 출력 C(15:0) 값이 최대 판정유닛(76)에 공급된다. 이는 평균화 유닛(74)이 생략될 수 있고 상관기 출력 C(15:0)이 이중상관기(72)로부터 최대 판정유닛(76) 또는 심볼 선택유닛으로 제공되는 것이 인식된다.

최대우도 판정을 하기 전에 상관기 출력 C(s)의 현재/초기/나중 값들에 대한 평균은 8의 오버샘플링 비(NOS=8)에 대해 SNR_MIN에서 약 3dB의 향상을 제공하며, 나이퀴스트(Nyquist) 샘플링 비(NOS=2)에서는 여전히 약 1dB이다. 이는 SNR_MIN 성능이 OQPSK를 이용한 IEEE 802.15.4의 (코히어런트) 복조를 위해 2.2dB의 이론적 한계에 까깝게 한다.

최대 판정유닛(76)은 최대우도 테스트로 또한 알려진 상관기 값들 각각 간에 비교를 토대로 최대값을 갖는 상관기 출력을 선택한다. 최대값을 갖는 상관기 출력은 전송되는 심볼로 여겨진다. 그런 후, 최대 판정유닛(76)은 프레임 동기유닛(78)에 최대 상관기 출력을 갖는 심볼을 출력한다. 프레임 동기유닛(78)은 전송된 프레임 또는 패킷이 복조기(26)로부터 출력되게 동기화시킨다. 즉, 프레임 동기유닛(78)은 수신된 신호를 동기화시켜, 데이터가 정확한 패킷 형태로 출력되게 한다. 도면에 도시된 바와 같이, 평균화 유닛(74), 최대 판정유닛(76) 및 프레임 동기유닛(78) 각각이 또한 심볼/칩 동기유닛(84)에 제공된다. 심볼/칩 동기유닛(84)은 타이밍 연결부(86)를 통해 이들 요소들 각각에 대한 타이밍 정보를 제공한다. 타이밍 연결부(86)는 복조기(26)내에 동기화를 제공하여, 칩/심볼들이 적시에 정확한 지점에 검출되게 한다.

이제 타이밍부를 설명한다.

프리앰블 검출기(82)는 수신된 데이터 패킷의 프리앰블부를 식별하는데 사용된다. IEEE 802.15.4 표준에서, 프리앰블은 0 심볼(S(0))의 8개 반복을 포함한다.

프리앰블 검출기(82)는 Max C(s) 신호와 0 심볼(S(0)), 즉, C(0)에 대한 상관기 출력을 수신한다. 수신된 패킷의 프리앰블부 동안, 단지 0 심볼들만 전송되는 것이 알려져 있다; 따라서, 이는 송수신기의 심볼/칩 동기유닛(84)에서 수신된 데이터에 따라 주파수 및 위상을 확립하는데 사용된다. 프리앰블 검출유닛(82)로부터의 출력이 또한 주파수 정정유닛이라고도 하는 심볼/칩 동기유닛(84)에 제공된다. 심볼/칩 동기유닛(84)은 칩-클록(chip-clock)의 행태로 동기 타이밍을 제공한다. 칩-클록이라는 용어는 칩 주파수, 즉, 2MHz로 동작하는 클록을 기술하는데 사용된다. 심볼/칩 동기유닛(84)도 또한 칩-클록의 곱, 즉, 칩-클록의 1/32배인 심볼 클록, 가령, 62.5KHz를 제공할 수 있다. 타이밍 연결(86)을 통해 심볼/칩 동기유닛(84)에 의해 칩-클록이 제공된다. 칩-클록은 샘플링 주파수가 고정이기 때문에 NOS를 순간적으로 변경함으로써 심볼/칩 동기유닛(84)에 의해 정정/조정될 수 있다. 수신기 LO가 수신된 신화와 동기되는 것을 보장하기 위해 정정/조정이 수행된다. 심볼/칩 동기유닛(84)은 또한 복조기가 칩/심볼 레벨에서 동작하기 때문에 평균화 유닛(74), 최대 판정유닛(76) 및 프레임 동기유닛(78)이 타이밍 연결(86)을 통해 수신된 데이터와 정확한 동기점에서 동작되는 것을 보장한다.

복조기(26)는 또한 신호품질 분석유닛(80)을 포함한다. 신호품질 분석유닛(80)의 출력 연결(34)이 수신기의 아날로그 전단에 다시 제공된다. 신호품질 분석은 연결(34)(신호강도 유닛(8)으로부터 디지털 출력임), 이중상관기(72), 및 프리앰블 검출유닛(82)으로부터 아날로그 수신 신호강도 표시(ARSSI)를 기초로 한다. 신호품질 분석유닛(80)은 라인(28)상에 컨트롤 출력을 제공한다. 신호품질 분석유닛(80)로부터 컨트롤 출력은 아날로그 블록(50)에 있는 구성요소들, 특히 LNA(2)에 입력으로서 제공되며, 복조기(26)에 대한 입력신호 품질이 기준 요건(또는 약간 더 엄격한 요건 임계치)를 초과하는 것으로 판단될 때 SNR 또는 감도를 조절하기 위한 컨트롤 파라미터로서 사용된다. RF 전단 증폭 구성요소들 중 하나 이상에서 SNR 또는 감도를 줄임으로써 수신기 전력소비의 동적 감소가 달성될 수 있다. 이는 SNR 또는 감도를 줄임으로 인한 결과로 이득이 또한 줄어들 수 있음이 인식된다. 컨트롤 출력(28)이 또한 ADC(18)에 제공되며, 이는 복조기(26)에 대한 입력 신호품질이 기준 요건(또는 약간 더 엄격한 요건 임계치)를 초과하는 것으로 판단될 때 비트 수가 줄어들 수 있고/있거나 샘플링 주파수가 줄어들 수 있어, 전력소비를 줄이기 위해 수신기 감도를 줄이는 점에서 ADC의 해상도의 비트 수 및/또는 ADC의 샘플링 주파수를 조절하기 위한 컨트롤 파라미터로서 사용된다. 컨트롤 출력(28)은 LO(48)에 대해 더 입력되며, 이는 LO(48)의 바이어스 전류를 조절하여, 이로써 LO(48)에 의해 소비되는 전력을 줄이는 한편 실제 한계 내에서 위상 잡음을 증가시키기 위한 컨트롤 파라미터로서 사용된다. 가령, 복조기(26)로부터 피드백 컨트롤이 LNA(2), LO(48), 및 ADC(18) 중 하나 이상에 실행될 수 있도록 이들 가능한 컨트롤 루프들의 임의의 순환이 고려될 수 있음이 인식된다.

도 3은 도 2에 도시된 이중상관기(72)의 도면을 도시한 것이다.

이중 상관 알고리즘이 아래에 나타나 있다:

수신된 기저대역 신호 y_n:

y_n = I_BBn + j_BBn

심볼 s의 의사랜덤 잡음(PN) 검출 시퀀스 확산 스펙트럼 칩 코드:

s_s = SI_s+ jSQ_s

파라미터: 심볼의 개수:

s = 0 - 15

심볼 당 칩 개수:

n = 0 - 31

칩(또는 비트)의 래그 지연:

d = l - 3

상술한 바와 같은 Max C(s)에 대한 값을 얻기 위해 후처리(평균화)가 상기 상관 결과 C(s)에 대해 실행된다.

도 4는 도 2에 도시된 프리앰블/윈도우잉/최대 판정유닛(82)을 도시한 것이며 심볼/칩 동기유닛(84)은 2부분(84a,84b)으로 나누어진다. 프리앰블/윈도우잉/최대 판정유닛(82)이 4개 블록들, 즉, 프리앰블 검출유닛(82a), 윈도우잉 유닛(82b), 최대 판정유닛(82c) 및 카운터(82d)로 도시도어 있다.

0 심볼에 대한 상관기 출력에 의해 프리앰블 검출유닛(82a)이 제공된다. 이는 왜냐하면 프리앰블이 차례로 전송되는 8개의 0 심볼들을 포함하기 때문이다. 따라서, 프리앰블을 검출하기 위해, 0 심볼들이 연속으로 수신되는지 여부를 판단하는 것이 단지 필요하다. 프리앰블이 수신된 것으로 판단되면, 프리앰블 검출기는 윈도우잉 유닛(82b)이 들어온 신호를 조사하기 시작하도록 컨트롤하여 칩 주파수(또는 칩속도)의 정정/조정을 실애하기 위한 윈도우를 결정한다.

윈도우잉 유닛(82b)이 인접한 비트들 간에 교차상관을 방지하는데 사용된다. 윈도우잉 유닛(82b)은 칩 주파수의 정정을 수행하는데 사용되는 샘플링 윈도우의 위치를 결정한다. 알고 있는 심볼이 수신되기 때문에 프리앰블 단계 동안 윈도우 위치의 결정이 수행된다. 윈도우 위치는 0 심볼에 대한 상관기 출력이 최대 값에 있을 때 그 지점에 집중된다. 샘플링 윈도우는 일반적으로 2 내지 4개 칩들 사이에 있는데, 이는 IEEE 802.15.4 표준 칩 코드에서 패턴 반복이 있기 때문이다. '칩'이라는 용어는 32개 칩 심볼에서 한 비트를 식별하는데 사용된다. 0 심볼에 대한 상관기 출력이 최대값에 있을 때 시간상 한 지점은 '현재'지점 또는 심볼이 수신될 때 시간상 지점으로 취해진다. 프리앰블이 더 이상 수신되지 않고 패킷의 나머지가 수신된 후에, 약간의 정정/조정이 있더라도 '현재' 지점은 같은 위치에 유지된다. 연속한 '현재' 지점들은 칩속도의 1/32배, 즉, 62.5KHz인 "심볼속도"와 일치하는 것으로 인식된다. 즉, 프리앰블 단계 동안 지정된 윈도우내에 프레임 또는 패킷의 나머지 동안 연속한 평가 및 정정이 이용된다.

최대 판정유닛(82c)이 윈도우잉 유닛(82b)에 제공된다. 최대 판정유닛(82c)은 칩 주파수의 정정 또는 조절을 위해 최대 상관기 출력 Max C(s)을 조사한다. 프리앰블부로부터 윈도우잉 유닛에 의해 '현재' 샘플링 지점이 판단되고 최대 최대 판정유닛(82c)으로 보내진다. 최대 판정유닛(82c)은 최대 상관기 출력 Max C(s)으로부터 3개 값들을 취한다. 이들 값들은 '현재' 지점, '초기' 지점 및 '나중' 지점에서의 Max C(s) 값들이다. 상술한 바와 같이 '현재' 지점은 윈도우 유닛(82b)에 의해 결정된 바와 같이 심볼이 수신된 것으로 여겨지는 샘플링 지점이다. '초기' 지점은 일반적으로 '현재' 지점 전(후)에 불과 2개의 칩들만 있는 지점이다. 즉, '초기' 지점은 '현재' 지점 앞에 단지 16개 샘플들만 있다(즉, 8개의 오버샘플링 비에서, 칩당 8개의 샘플들이 있다). '나중' 지점은 일반적으로 '현재' 뒤(전)에 불과 2개의 칩들만 있는 지점이다. 즉, '나중' 지점은 '현재' 지점 뒤에 단지 16개 샘플들만 있다. 그런 후, '초기' 및 '나중' 값들이 최대 판정유닛(82c)에서 비교된다. '초기' 최대 상관기 출력의 값이 '나중' 최대 상관기 출력의 값보다 더 크면, 샘플링 지점은 초기인 것으로 고려된다. 대신, '나중' 최대 상관기 출력의 값이 '초기' 최대 상관기 출력의 값보다 더 크면, 샘플링 지점은 나중인 것으로 고려된다. 최대 판정유닛(82c)은 최대 초기 신호 및 최대 나중 신호를 카운터(82d)에 제공한다. 최대 '초기' 및 최대 '나중' 신호들은 '초기' 및 '나중' 값들 간의 비교의 결과에 따라 높거나 낮을 수 있다. '초기' 값이 '나중' 값보다 크면, 최대 '초기' 신호가 크고 최대 '나중' 신호는 낮다. 대신, '나중' 값이 '초기' 값보다 크면, 최대 '나중' 신호가 크고 최대 '초기' 신호는 낮다.

원칙적으로 현재/초기/나중 검출은 이 예의 3 지점들보다는 단지 2개의 샘플림 지점들, 가령, 현재/초기 또는 나중/현재 지점들 간에 각각 비교를 이용해 현재/초기 또는 나중/현재 지점들과 동작할 수 있는 것이 인식된다. 더욱이, 현재/초기/나중 검출은 3 이상, 예컨대, 4,5,6,7,8,9, 또는 10의 샘플링 지점들과 동작할 수 있다. 샘플링 지점들의 높은 번호들은 NOS가 증가되면 단지 잠정적으로 유리할 수 있다. 본 출원인의 계산에 따르면 8의 오버샘플링 비(比)로 3개 샘플링 지점들(즉, 현재/초기/나중) 보다 크게 넘어가면 유리한 게 없으므로, 샘플링 지점들의 더 큰 번호를 갖는 실질적 이점이 실제로 제한되거나 있지 않게 될 수 있다.

최대 검출유닛(82c)의 출력에 연결된 카운터(82d)는 카운터가 임계치에 도달할 때 칩 주파수의 조절을 일으키도록 사용되는 카운터 값(N)을 유지한다. 카운터는 N개 연속 '초기' 최대치 또는 N개 연속 '나중' 최대치가 있을 때 임계치가 도달하도록 구성될 수 있다. 대안으로, 카운터는 '초기' 또는 '나중' 최대값이 감지될 때마다 반복적으로 증감될 수 있어, 서행 카운트 값이 양 또는 음 임계치에 도달한 후에 임계치가 도달된다. 어느 한 경우, 임계치에 도달되면, 카운터 값은 0으로 리셋된다. 하기의 설명에서 추후 옵션이 이용된다고 가정하자. 양 경우, N은 약간의 잡음 면역을 제공하기 위해 바람직하게는 1보다 크므로, 과잉 보정을 방지한다. 예컨대, N은 2, 3, 4, 5, 6, 7, 8, 9 또는 10일 수 있으며, 최적 값들은 2 또는 3 내지 5, 6, 또는 7 범위에 있을 수 있다.

카운터 유닛(82d)은 2개의 출력, 주파수_업 출력, 주파수_다운 출력을 가지며, 이들은 칩 동기 정정유닛(84a)에 연결된다. 칩 동기 정정유닛(84a)은 도 2에 도시된 심볼/칩 동기 유닛(84)의 일부이다. 카운터 값(N)이 양 또는 음의 임계치에 도달하면, 주파수_업 또는 주파수_다운 출력이 이에 따라 하이로 설정된다. 즉, 카운터 유닛(82d)에서 카운터 값(N)이 양의 임계치 값에 도달하면, 주파수_업 출력이 하이로 설정되고, 카운터 유닛(82d)에서 카운터 값(N)이 음의 임계치 값에 도달하면, 주파수_다운 출력이 하이로 설정된다.

칩 동기 정정유닛(84a)은 연결(83)을 통해 칩/심볼 클록 유닛(84b)에 연결된다. 칩 동기 클록유닛(84b)은 연결(86)을 통해 칩 주파수로 칩-클록을 제공한다. 타이밍 신호는 주파수_업 출력 및 주파수_다운 출력에 따른 제한된 시간 간격동안 칩 주파수를 증감시키기 위해 연결(83)을 통해 칩 동기 정정유닛(84a)으로부터 출력된다. 칩-클록의 조절이 필요할 경우를 제외하고는 칩-클록은 복조기(26) 동작의 대부분에 대해 2MHz의 칩 주파수(f_chip)에 있다. 칩-클록의 조절은 샘플링 주파수 자체(f_s)가 불변이더라도 오버샘플링 비(NOS)를 변경하는 간접효과를 갖는다. 샘플링 주파수는 발진기에 의해 일반적으로 고정되는 것이 주목된다. 상술한 바와 같이, 16MHz의 샘플링 주파수가 사용된다. 예컨대, 칩-클록의 주파수가 일시적으로 약 2.3MHz로 증가하면(주파수_업이 하이로 설정되면), 오버샘플링 비는 약 7로 감소된다. 이는 한 샘플 주기의 '현재' 샘플링 지점을 좌측(또는 한 샘플링 지점 앞으로) 이동시킨다. 대안으로,칩-클록의 주파수가 약 1.8MHz로 줄어들면(주파수_다운이 하이로 설정되면), 오버샘플링 비는 약 9로 증가한다. 이는 한 샘플 주기의 '현재' 샘플링 지점을 우측(또는 한 샘플링 지점 뒤로) 이동시킨다. 오버샘플링 비는 6에서 10의 범위로 변경될 수 있다(또는 칩-클록의 주파수는 2.7MHz에서 1.6MHz의 범위로 각각 변경된다). 1에서 16에 이르는(또는 각각 16MHz에서 1MHz의 칩 주파수의) 다른 샘플링 비도 또한 고려된다.

칩-클록 신호에서 위상 지연을 삽입함으로써 동일한 효과가 달성될 수 있음이 주목된다. 그러나, 칩-클록의 조절은 편의성 및 간단함 면에서 본 명세서에서 해결방안으로서 채택되었다. 중요한 것은 클록신호와 샘플링 지점들의 소정의 정수에 의한 상관 타이밍 간에 소정의 위상 이동을 실행하는 것이다.

'순간'이라는 용어는 칩-클록의 어떤 증감 주파수에 대해 소정 주기를 기술하기 위해 사용된다. 샘플링 위치를 옮기기 위해 칩 주파수 또는 칩-클록의 이러한 일시적 증감 이후, 칩 주파수 또는 칩-클록은 2MHz로 복귀한다.

증감된 칩 주파수 또는 칩-클록의 기간은 칩-클록의 1 클록 싸이클 또는 주기이다. '현재' 지점을 옮기는데 사용된 오버샘플링 비는 '현재' 지점에 대한 '초기' 및 '나중' 샘플링 지점들의 위치에 의해 결정된다.

예컨대, '초기' 샘플링 지점이 '현재' 샘플링 지점으로부터 한 샘플 주기(즉, 0.0625㎲) 멀리 있다면, '현재' 샘플 지점은 우측으로 한 샘플주기 옮겨져, '현재' 샘플링 지점이 '초기' 샘플링 지점의 현재 위치로 옮겨지게 된다. 샘플링 지점을 본 명세서에서 샘플러(70)의 샘플링 지점, 즉, 16MHz 샘플링 주파수에 의해 결정된 0.0625㎲ 주기를 갖는 샘플링 지점이라 한다. '현재' 샘플링 지점은 칩-클록의 한 주기에 대해 9의 오버샘플링 비를 이용함으로써 우측으로 한 샘플링 주기 옮겨지게 된다. 즉, 한 클록 싸이클에 대해, 칩-클록의 주기는 (2MHz의 주파수에 대해 0.5㎲ 대신) 0.5625㎲로 설정되며, 이는 샘플러(70)의 9 샘플링 주기들 중 한 주기를 갖는 칩-클록에 해당한다. '현재' 샘플링 지점을 2 샘플링 주기만큼 우측으로(즉, '초기' 샘플링 지점이 '현재' 샘플링 지점으로부터 2 샘플 주기 멀리) 옮기기 위해, 0.625㎲의 한 클록 싸이클에 대해 한 칩-클록 주기를 갖는 10의 오버샘플링 비가 사용될 수 있음이 인식된다.

예컨대, '나중' 샘플링 지점이 '현재' 샘플링 지점으로부터 한 샘플주기(즉, 0.625㎲) 멀리 있다면, '현재' 샘플링 지점은 한 샘플링 주기 좌측으로 이동되어, '현재' 샘플링 지점은 '나중' 샘플링 지점의 현재 위치로 옮겨지게 된다. '현재' 샘플링 지점은 칩-클록의 한 주기에 대해 7의 오버샘플링 비를 이용함으로써 한 샘플링 주기 좌측으로 옮겨진다. 즉, 한 클록 싸이클에 대해, 칩-클록의 주기는 (2MHz의 주파수에 대하여 0.5㎲ 대신) 0.4375㎲로 설정되며, 이는 샘플러(70)의 7 샘플링 주기들 중 한 주기를 갖는 칩-클록에 해당한다. '현재' 샘플링 지점을 2 샘플링 주기만큼 좌측으로(즉, '나중' 샘플링 지점이 '현재' 샘플링 지점으로부터 2 샘플 주기 멀리) 옮기기 위해, 0.375㎲의 한 클록 싸이클에 대해 한 칩-클록 주기를 갖는 6의 오버샘플링 비가 사용될 수 있음이 인식된다.

칩 동기 정정유닛(84a)으로부터의 출력도 또한 타이밍 목적을 위해 윈도우잉 유닛(82b) 및 최대 판정유닛(82c)으로 다시 공급되며, 이들에 의해 사용된 이같은 현재/초기/나중 지점들이 정정 타이밍 지점에 있다.

도 5는 수신된 0 심볼에 대한 시간에 대하여 첫번째 3개 상관기 C(O), C(1) 및 C(2)로부터 출력된다. C(O)는 S(O) 및 수신된 신호 간의 상관이다. C(1)은 S(1) 및 수신된 신호 간의 상관이다. C(2)은 S(2) 및 수신된 신호 간의 상관이다. 또한, 최대 상관값 MaxC(s)이 좌표로 표시된다(최상단선). 최대 상관값 MaxC(s)이 이 실시예에서 각 샘플링 지점에서 모든 상관기 출력들 중 최대이도록 취해진다. 그러나, MaxC(s) 값들의 다른 방법들이 기술된다. IEEE 802.15.4에 의해 제공된 바와 같이 칩 코드들에서 반복이 있다는 사실이 명백한데, 이는 C(O), C(1) 및 C(2)에서 상관 피크들이 4 칩들에 의한 상호 분리를 나타내는 4배 증분량만큼 떨어져 있기 때문이다. 따라서, 인접한 코드들 간의 상관 최대치는 4칩 주기와 같이 2㎲ 떨어져 있다. 샘플링 윈도우의 크기도 또한 그래프상에 표시된다. 샘플링 윈도우는 상술한 바와 같이 칩 패턴에서 반복으로 인해 교차상관을 마스킹하는 효과를 갖는다. 샘플링 윈도우의 위치는 도면에 도시된 상관기 출력들이 0 심볼에 해당하므로 0 심볼에 대한 상관기 출력과 일치하며, 이는 프리앰블단계 동안 사실인 것으로 알려져 있다.

도 4에서의 복조기로부터 알 수 있는 바와 같이, 본 명세서에서 채택된 위상 및 주파수 보상을 위한 방안은 현재/초기/나중 접근에 따라 수신기의 칩 주파수를 잠시 증감함으로써 오버샘플링비(NOS)를 조절하여 위상 및 주파수 보상이 상관기 전에 대신 상관기 다음에 수행되는 점에서 도 11 및 도 12의 종래 기술의 설계와 다르다. 본 명세서에 기술된 기기 및 방법에 따른 실행은 ADC 만 상대적으로 적은 전력을 소비할 필요가 있음을 의미하는 상대적으로 낮은 신호 해상도로 동작할 수 있다. 예컨대, 본 명세서에서 채택된 디자인에 따라, ADC(10)에서 4 비트 이하의 해상도로 대개 충분한다. 이런 조악한 ADC 해상도를 갖는 유해한 영향은 놀랍게도 작고, 이상적인 방안(∞)에 비해 손실이 0.5dB 미만이다. 비교에 의해, 도 11의 종래 기술의 예에 따른 코히어런트 검출은 위상 및 주파수 디로테이션(de-rotation)이 고정확도로 수행될 필요가 있으므로 고 ADC 해상도, 일반적으로 8비트 이상이 필요하다. 논코히어런트 BB 검출의 도 12 예에 따른 다른 종래 기술의 옵션은 본 명세서에서 채택된 OQPSK 방법보다 상당히 악화된 성능(즉, SNR_MIN > 4dB)을 갖는다.

본 명세서에서 설계 접근의 예시적인 실행에서, 80 ppm의 IEEE 802.15.4 요건과 적절히 비교되는 100 ppm에 가까운 주파수 오프세트 허용오차가 달성될 수 있다. 타이밍 추출 및 동기 알고리즘의 실행과 관련된 하드웨어 오버헤드는 상관기 핵심의 일부로서 타이밍 추출 및 동기 알고리즘을 실행하는 종래 기술의 접근들과 낮게 비교된다.

아날로그 수신 신호강도표시(ARSSI), 상관 값 및 타이밍 정보의 결합을 기초로 한 신호품질분석은 입력신호품질이 표준요건 또는 몇몇 다른 요건들을 충족하기에 훨씬 더 충분하면 (LNA(2) 및 IF 증폭기(7)를 포함한) IF 증폭 체인에 대한 자동이득제어(AGC)의 최적화 및 수신기 전력소비에서 동적 감소를 가능하게 한다.

비트 수와 샘플링 주파수의 확장성은 수신기 감도와 전력소비 간에 추가적 상쇄가 이루어지게 한다. 알고리즘에서 대부분의 곱셈연산은 간단하다(이동, 부정). 샘플링 입력 신호, 주로 이중 상관의 디지털 처리의 제 1 단계들만 복소수 계산을 포함한다. 예컨대 PN 코드 및 2차 복조 신호성분들(SI 및 SQ)의 반복 특성으로 인해, 처리시 대칭들이 하드웨어 복잡도를 더 줄이는데 이용될 수 있다.

수신기 토폴로지 및 세미-코히어런트 복조기를 이용한 본 명세서에 기술된 낮은 IF 송수신기로, 세미-코히어런트 복조기는 SNR_min의 가까운 이론적 한계를 전달한다. 이는 기존 논코히어런트 구조에 대하 약 5dB의 잡음 성능의 향상을 나타낸다. 더욱이, 복조기는 디지털 회로 도메인에 있기 때문에, 이런 5dB의 잡음 성능의 향상은 매우 낮은 회로전력 페널티로 나온다. 이 세미-코히어런트 복조기의 수신기 토폴리지에 대한 실행도 또한 유리하다. ADC 해상도 요건은 3 또는 4 비트로 제한되고 수신기 경로에서 회로는 더 높은 n_f로 동작될 수 있으므로, 따라서 회로전력소비를 더 줄인다. 따라서, 수신기 회로는 상대적으로 이완된 잡음 요건들을 갖는 고이득 능동부품들로 설계될 수 있다. 전체적 평가는 본 명세서에 기술된 수신기가 해당기술의 낮은 IF 구조의 현재 상태의 동일한 전력소비에 대해 3dB의 감도 이득을 달성하는 것이다.

도 6은 본 발명의 제 2 실시예에 따른 다른 시스템 구조를 갖는 송수신기(1)를 도시한 것이다.

제 2 실시예의 구조는 제 1 실시예의 특징과 많은 공통된 특징들을 갖고 있고 전체 구조는 도 6과 도 1을 비교함으로써 명백해진다. 동일한 참조번호는 동일하거나 고차원 기능면에서 일치를 갖는 구성요소들에 대해 도 1에서와 같이 도 6에서도 사용된다.

송수신기(1)는 두 부분, 즉, 수신기(Rx) 및 송신기(Tx)으로 나누어지는 기능부와 두 부분, 즉, 아날로그 유닛(50)과 디지털 유닛(52)으로 나누어지는 하드웨어를 갖는다. 아날로그 유닛(50)은 송신기와 수신기의 RF 전단을 제공한다. 디지털 유닛(52)은 디지털 기저대역 프로세서(54)와 시스템 컨트롤 유닛(56)을 구비한다. 도 6에 비해, 수신기 성분(2, 90, 92, 88, 18 및 26)은 좌에서 우로 신호경로를 따라 도면의 상부에 배열되어 있고, 송신기 성분(46, 104, 102, 100, 98 및 40)은 우에서 좌로 신호경로를 따라 도면의 하부에 배열되어 있다. 수신기와 송신기 모두는 컨트롤 유닛(56)에서 도면의 우측부에 나타난 하이레벨 컨트롤 및 처리 성분들(30 및 32)과 상호작용한다. 다시 도 6을 참조하면, 아날로그 RF 전단(50)은 도면의 좌측 블록을 형성하고 디지털 유닛(52)에서 디지털 구성요소들은 도면의 우측 블록을 형성한다. 인식되는 바와 같이, 수신기 신호가 먼저 아날로그 구성요소들과 디지털 구성요소들로 처리되는 반면, 송신기 신호는 아날로그 구성요소들로 처리되기 전에 먼저 디지털로 형성된다.

수신기를 먼저 설명한다.

수신기(Rx)는 안테나(미도시)에 연결된 입력부에서 저잡음 증폭기(2)(LNA)를 구비한다. LNA는 3dB 이하의 타겟 잡음 특징을 갖는 고이득 증폭기이다. SNR 및 LNA(2)의 감도가 피드백 컨트롤 라인(28)을 통해 제어될 수 있다. LNA(2)에 의해 수신된 외부 RF신호는 IEEE 802.15.4 표준에 명시된 바와 같이 2.405GHz의 주파수로 있다. LNA(2)의 출력은 하향변환믹서(90) 또는 수동직교믹서에 전기연결된다. 하향변환믹서(90)는 직교 국부발진기(LO)(94)에 의해 발생된 직교신호(I 및 Q)와 증폭된 신호를 곱셈연산한다. 직교신호(Q)는 직교신호(I)와 90도 이상이다. 직교 LO(94)는 2.405GHz의 RF로 코사인파와 사인파를 출력한다.

하향변환믹서(90)는 저역통과필터(92) 및 BB 증폭기(88)에 연결된다. 저역통과필터(92)는 원치않는 RF 성분을 걸러내고, 하향변환믹서(90)로부터 두 신호들 각각의 기저대역(BB) 신호를 남기는데 사용된다. BB 신호는 칩 주파수 또는 칩 속도, 즉, 2MHz이다. BB 증폭기(88)로부터 저대역필터(92)에 공급된 BB 신호의 신호강도는 신호강도 검출유닛(8)에 의해 검출된다. I_IF 및 Q_IF 신호 성분과 신호강도출력이 각각의 아날로그 디지털 컨버터(18,16)(ADC)에 제공된다. I_IF 및 Q_IF 신호성분이 이중입력 ADC(18)로 제공되고, 신호강도유닛(8)으로부터의 신호강도 출력신호는 별개의 ADC(16)로 제공된다. 이중입력 ADC의 해상도 및 샘플링 주파수는 제어될 수 있다.

이중입력 ADC(18)와 BB 증폭기(88)는 AGC 유닛(14)을 구비한 자동이득 제어루프(AGC)를 갖는다. AGC 유닛은 BB 증폭기(88)의 이득이 충분히 높은지 또는 낮은지를 결정하도록 이중입력 ADC(18)로부터 디지털 출력에 의해 제공받는다. 신호가 충분히 크지 않으면, BB 증폭기(88)의 이득이 증가되고, 신호가 지나치게 크면, BB 증폭기(88)의 이득이 줄어든다. 신호가 너무 높거나 너무 낮은지 여부를 결정하기 위해, 디지털 출력이 분석된다. 예컨대, 디지털 출력신호의 최상위 비트가 일정하게 '낮은' 또는 '높은' 값을 가지면, BB 증폭기(88)의 이득이 증가되어야 하는 것으로 판단된다. 즉, 8비트 ADC의 5번째에서 8번째 비트가 일정하게 '낮은' 또는 '0' 값을 가지면, BB 증폭기(88)의 이득이 증가되어야 하는 것으로 판단된다.

신호강도 검출유닛(8)에 대해 ADC(16)로부터 복조기(26)로 연결(34)이 이루어진다. ADC(16)와 복조기(26) 간의 연결(34)을 아날로그 수신 신호강도 표시(ARSSI)이라 한다.

복조기(26)는 세미-코히어런트 기저대역 복조기이다. 세미-코히어런트 기저대역 복조기의 동작은 상관기 출력의 최대 검출, 보다 상세하게는 최대우도(maximum likelihood, ML) 시간지연 이중상관 및 패킷 수신 동안 연속 주파수 정정을 기초로 한다.

복조 출력은 IEEE 802.15.4 표준에 의해 명시된 바와 같이 데이터의 전송된 패킷 바이트의 형태이며, 집적된 802.15.4 상부 물리층(PHY) 및 미디어 접속제어(MAC)층 유닛(30)에 제공된다. 이는 다목적 마이크로컨트롤러(32)에 연결된다. 마이크로컨트롤러(32)는 또한 적어도 하나의 입력 디바이스(예컨대, 온도 센서) 및/또는 적어도 하나의 컨트롤 디바이스(예컨대, 히터)에 연결될 수 있다.

복조기(26)는 본 발명의 제 1 실시예에 대하여 도 2 내지 도 5를 참조로 이미 상술되어 있다. 도 6에 도시된 복조기의 동작은 도 1에 도시된 복조기(26)에 대해 기술된 바와 동일한 것이 인식된다.

복조기(26)는 또한 많은 출력 연결부(28)를 구비하며, 이들은 LNA(2), LO(94) 및 ADC(18)를 제어하는데 사용된다.

디바이스의 송신기(Tx) 측을 설명한다.

송신기는 802.15.4 PHY/MAC 유닛(30)에 연결된 변조기(40)를 구비한다. 802.15.4 PHY/MAC 유닛(30)은 IEEE 802.15.4 표준에 의해 명시된 바와 같이 많은 바이트들의 형태로 전송되는 데이터 패킷을 출력한다. 변조기(40)는 표준 변조기로서, 피전송 심볼들의 동상 및 이상 성분(I_Tx 및 Q_Tx) 모두를 발생하는 것으로 해당기술분야에 알려져 있다. 즉, 변조기는 피전송 데이터를 32개 칩들로 변환시키며, 이들은 연이어 동상 및 이상 성분(I_Tx 및 Q_Tx)으로 변조된다.

변조된 I_Tx 및 Q_Tx 신호들은 하프-사인(half-sine) 펄스형성유닛(98)으로 제공된다. 하프-사인 펄스형성유닛(98)은 I_Tx 및 Q_Tx 신호 성분들을 사인 LUT(96)을 이용해 I_Tx 및 Q_Tx 신호 성분들의 디지털화 사인파 표현으로 변환시킨다. 그런 후, 2개 디지털 신호들이 디지털-아날로그 컨버터(DAC)(100)로 전달된다. DAC(100)는 피전성 신호의 동상 및 이상 성분들 모두를 수신하고 출력하기 위한 입력 및 이중출력을 갖는다. DAC(100)로부터 2개 아날로그 신호들이 저역통과필터(102)에 제공된다.

업컨버전 믹서(104)가 저역통과필터(102)에 제공된다. 업컨버전 믹서(104)는 2개 아날로그 성분들(I_Tx 및 Q_Tx)과 직교 LO(94)에 의해 제공된 2.405GHz 신호를 곱하고 전력증폭기(46)에 제공되는 동상 및 이상 성분들을 결합시킨다. 전력증폭기(46)의 출력은 전송을 위해 안테나(미도시)에 연결된다.

도 7은 본 발명의 제 3 실시예에 따른 송수신기(1)를 도시한 도 6에 도시된 구조에 대한 다른 시스템 구조이다. 제 3 실시예는 제 2 실시예와 비교에 의해 가장 잘 이해된다. 참조번호는 해당 구성요소들에 유용한 범위에 재사용된다. 아날로그 블록(50)의 설계는 양 실시예에서 같으나, 디지털 블록(52)을 설계하는데 다른 접근이 사용된다. 즉, 복조 및 변조 단계들과 PHY/MAC 층들이 마이크로컨트롤러(154)에 모두 실행된다. 마이크로컨트롤러(154)는 복조기(26), 변조기(40), 하프-사인 형성 유닛(98), 및 PHY/MAC(30)을 실행한다. 또한, 디지털 블록(52)은 샘플링 주파수(f_s)로 수신된 신호 성분들(I_BB 및 Q_BB)의 들어오는 디지털화 BB 신호를 샘플화하기 위해 샘플 스토리지 RAM 유닛(150)과, 샘플링 주파수(f_s)로 전송신호 성분들(I_TX 및 Q_TX)의 나가는 디지털화 기저대역 신호를 샘플화하기 위해 샘플 스토리지 RAM 유닛(152)을 더 구비한다. 샘플 스토리지 RAM 유닛(150,152)은 도 2에 도시된 샘플링 유닛(70)과 같은 방식으로 들어오가는 나가는 신호들을 샘플화한다. 그러나, 샘플 스토리지 RAMs(150,152)는 들어오가는 나가는 신호들을 저장하기 위해 RAM 형태의 메모리를 더 구비한다.

샘플 스토리지 RAM(152)로 들어오는 신호는 도 6에 도시된 복조기(26)에 제공되는 신호, 즉, 수신된 신호의 동상 및 이상 기저대역 성분들과 동일한 형태로 있다. 들어오는 것은 8의 오버샘플링 비율(NOS=8)로 샘플링 주파수(f_s)에서 샘플링된다. 그러나, 낮은 오버샘플링 비, 가령, 6, 4, 또는 2가 사용될 수 있음이 인식된다. 그런 후, 샘플링 신호는 마이크로프로세서(154)에 연결한 데이터 버스를 갖는 샘플 RAM(150)에 저장된다. 마이크로프로세서(154)는 저장된 수신 신호에 접속하는데 사용된다.

샘플 스토리지 RAM(150)으로부터 나가는 신호는 도 6에 도시된 DAC(100)에 제공되는 신호, 즉, 전송 신호의 동상 및 이상 성분들과 동일한 형태가 된다. 샘플 스토리지 RAM(152)는 데이터 버스를 통해 마이크로프로세서(154)에 연결되며, 이런 마이크로프로세서(154)는 샘플 스토리지 RAM(152)에 전송신호를 업로드할 수 있다. 나가는 신호는 8의 오버샘플링 비율(NOS=8)로 샘플링 주파수(f_s)에서 샘플 스토리지 RAM(152)로부터 클록된다. 그러나, 낮은 오버샘플링 비, 가령, 6, 4, 또는 2가 사용될 수 있음이 인식된다.

도 7에 도시된 송수신기(1)의 아날로그 블록(50)은 신호강도 유닛(8), 신호강도 ADC(16), 또는 ARSSI 연결(34)을 구비하지 않는다. 이는 왜냐하면 신호품질분석이 마이크로프로세서(154)에서 디지털 신호에 대해 수행되기 때문이다. 마이크로프로세서(154)로부터 출력연결(128)이 상술한 바와 같이 LNA(2), LO(94) 및 ADC(18)를 제어하는데 사용된다. 도 7에 도시된 송수신기(1)의 아날로그 블록(50)은 신호강도유닛(8), 신호강도 ADC(16) 또는 ARSSI 연결(34)을 포함할 수 있다. 제 1 및 제 2 실시예에서 수행된 신호품질분석은 상술한 바와 같이 아날로그 신호가 아니라 디지털 신호에 대해 수행될 수 있음이 또한 인식된다.

도 8은 본 발명의 제 1 및 제 2 실시예에 따른 적어도 송수신기(1)를 구비하는 예시적인 집적회로(IC)(200)를 도시한 것이다. 트랜시버(1)는 마이크로컨트롤러 또는 마이크로프로세서(32)가 또한 IC(200)에 대한 중심 컨트롤러로서 사용되는 것을 나타내기 위해 점선으로 도시되어 있으며 송수신기(1)에만 국한되지 않는다. 마이크로컨트롤러 또는 마이크로프로세서(32)에는 또한 시스템 메모리(216)가 제공된다.

IC(200)는 다음의 외부 구성요소들, 즉, 전원(202), 디커플링 커패시터(204), 안테나(206), 및 수정발진기(208)에 연결된다. 전원(202)은 배터리 또는 휴대용 전원이다. 그러나, 전원(202)은 또한 IC(200)의 적용 또는 위치에 따라 고정 또는 메인 전원일 수 있다. 도 8은 또한 외부 센서(들)(222)를 도시한 것이다 외부 센서들은 선택적이며 적용 및 사용된 센서 타입에 의존한다. 외부 센서들의 예로는 광학센서, 습도센서, 압력센서 또는 가속센서(즉, 가속도계)를 포함하나 이에 국한되지 않는다. 상술한 센서들 중 일부는 적용 또는 제조공정 선택의 필요한 정확도에 따라 칩상에 실행될 수 있다.

IC(200)는 하기의 디바이스들, 즉, 온-칩 전력관리유닛(210), 맞춤형 로직유닛(212), DAC(214), 온-칩 센서(218), ADC(220) 및 온-클록 관리유닛(224)을 더 구비한다.

온-칩 클록 관리유닛(224)은 상술한 샘플링 주파수와 일치하는 16MHz의 주파수로 IC(200)의 각각의 구성요소들에 클록 또는 타이밍 신호를 제공한다. 복조기(26)내에 상술한 블록들과는 달리, IC(200)는 16MHz의 동일 주파수로 동작한다. 온-칩 클록 관리유닛(224)은 연결(226)을 통해 송수신기 타이밍 신호들과 샘플링 타이밍 신호들을 송수신기(1)에 제공한다. 온-칩 클록 관리유닛(224)이 수정(208)에 의해 제공된다.

온-칩 전력 관리유닛(210)은 IC(200)의 모든 구성요소들에 전력을 제공한다. 간단히 하기 위해 도면에서 정확한 연결이 미도시되어 있다. 온-칩 전력 관리유닛(210)은 또한 칩이 (송수신하지 않는) 슬립모드 또는 (송수신하는) 액티브 모드인지 여부를 결정하는데 사용된다. 대안으로, 온-칩 전력 관리유닛(210)은 IC(200)를 슬립 또는 액티브 모드로 두도록 제어될 수 있다.

DAC(214)는 외부 기능들(미도시) 예컨대 수신된 신호에 따라 전자기계, 광 또는 가열을 제어하는데 사용된다. DAC(214)는 맞춤형 로직유닛(212)에 의해 제공되며, 상기 유닛은 외부 컨트롤 기능들에 필요한 필수 컨트롤 신호를 발생하는데 사용된다. 맞춤형 로직유닛은 마이크로프로세서(32)에 의해 제공된다.

온-칩 센서(218)는 다른 구성요소들과 동일한 칩상에 제조될 수 있는 센서들이다. 온-칩 센서의 예로는 광센서(실리콘 포토다이오드), 온도센서 또는 전자센서를 포함한다. ADC(220)는 온-칩 센서(218)와 오프-칩 센서(222)에 의해 제공된다. ADC(220)는 외부 기능들의 제어 또는 그 밖에 위치한 또 다른 송신기로의 전송을 위해 마이크로컨트롤러(32)에 제공된다.

도 9는 적용예(228)를 도시한 것이다. 도 9에 도시된 예는 무선 개인 근거리 네트워크(WPAN)이며, 이는 홈 오토메이션용으로 구현된다. 도면에 도시된 홈 오토메이션 예는 가열 및 조명, 보안시스템, 백색가전(가령, 냉장고 및 오락 소비제 전자기기)의 컨트롤과 같은 기능들을 포함한다. 도면에 도시된 적용예(228)는 많은 온도센서들(230), 조명(및 광센서)(232), 보안센서(234), 히터(236), 백색가전(238), 오락유닛(240), 광스위치(242) 및 게이트웨이(244)를 포함한다. 네트워크에서 각 요소는 도 8에 도시된 바와 같은 집적회로(200)를 포함한다. 2가지 타입의 네트워크 노드들, 즉, 완전 기능성 디바이스(Fully Functional Devices, FFD) 및 축소된 기능성 디바이스(Reduced Functionality Devices, RFD)가 있다. FFD는 조명(232), 백색가전(238), 오락유닛(240), 광스위치(242) 및 게이트웨이(242)를 포함한다. RFDs는 온도센서(230), 보안센서(234), 히터(236), 백색가전(238), 오락유닛(240) 및 광스위치(242)를 포함한다. RFD 및 FFD 모두는 동일 하드웨어 플랫폼과 표준(예컨대, 도 8에 도시된 IC(200))를 사용하나, 네트워크 구조를 실행하는 마이크로컨트롤러(32)내에 실행되는 소프트웨어(240) 스택에서 다르다. FFDs는 (예컨대, 지그비 표준에 따른) 메시타입(mesh-type) 네트워크를 이루며, 각 디바이스는 네트워크 조정자로서 인계받고 네트워크 구조는 동적으로 경로변경될 수 있다. 디바이스가 라우팅 및 조정 오버헤드로 인해 더 긴 주기동안 '온'(송신 또는 수신)이어야하기 때문에 FFD 네트워크 노드에서 전력소비는 최적이지 않다. 비교로, RFD 디바이스는 FFD로의 점대점 연결을 통해 네트워크에 연결된다. RFD가 네트워크 조정자가 아니고 전혀 라우팅 임무도 없기 때문에, RFD 디바이스에서 전력소비는 'OFF' 대'ON' 시간(듀티 싸이클)을 최적화함으로써 최적화될 수 있다. 결과적으로, RFDs는 수년 동안 지속되는 값싼 배터리에 의해 전력공급 받을 수 있다. 도면에서 FFD 및 RFD 간의 메시 네트워크 연결이 점선으로 도시되어 있고, RFD를 연결하는 점 대 점 연결은 실선으로 도시되어 있다. 게이트웨이 FFD(244)는 예컨대 에너지 절약 및 보안 정책을 실행하기 위한 자동화 소프트웨어를 실행하는데 사용되며, 인터넷 또는 이동전화를 통한 네트워크에 대한 원격접속점으로 사용될 수 있다. 적용 예는 또한 사무실 및 산업 공장들을 포함한다.

도 10은 본 발명의 실시예의 제 1, 제 2 및 제 3 실시예 중 어느 하나에 의해 실행된 단계들의 흐름드를 도시한 것이다.

단계 S160에서, RF 신호가 수신된다. 수신된 신호는 특정 표준을 따르는 것으로 알려져 있다.

단계 S162에서, 수신된 아날로그 신호는 증폭된다. 수신된 신호의 진폭이 너무 낮으면, 수신된 신호로부터 심볼 정보를 얻기 어려울 수 있다. 더욱이, 증폭은 수신된 신호에 잡음을 도입하지 않아야 한다. 주파수 하향변환도 또한 이 단계에서 수행될 수 있다.

단계 S164에서, 아날로그 신호가 디지털 신호로 변환된다. 샘플레이트 및/또는 아날로그 디지털 변환의 샘플 해상도는 수신된 신호의 신호 진폭에 따라 가변될 수 있다.

단계 S166에서, 디지털 신호는 샘플링 주파수로 샘플링된다. 샘플링 주파수는 2에서 8까지 오버샘플링 비를 가지며, 오버샘플비는 f_s/f_chip으로 정의된다.

단계 S168에서, 상관함수가 샘플링 신호와 표준에 의해 사전정의된 많은 심볼들에 적용된다. 상관함수의 출력은 처리된 심볼과 표준에 따라 정의된 가능한 심볼들의 세트 간에 가능한 매핑의 지표인 한 세트의 상관 값들이다.

단계 S168 다음에, 상관 함수로부터 출력 값들에 대한 2개의 동작 단계들이 수행된다.

단계 S170에서, 상관기 값들은 심볼들이 수신된 것을 결정하기 위해 분석된다. 이는 상관기 함수로부터 값들의 각각을 비교함으로써 행해질 수 있다.

단계 S172에서, 상관 값들에 따라 칩 주파수에 대해 조절이 행해진다.

본 발명의 실시예에 대해 상술한 복조 기술은 IEEE 802.15.4에 대한 것이다. 그러나, 동일한 복조기술이 하기에 적용될 수 있음이 인식된다:

· 산업, 과학 및 의료(ISM) 대역(2.4GHz 및 5.8GHz)에서 동작하는 하이엔드(high-end) 무선전화기;

· 리모트 컨트롤 R/C 링크(즉, 모델용);

· 802.11b Wifi. 1세대 WiFi.

상세한 설명의 요약으로, IEEE 802.15.4에 따르는 무선 수신기가 제공된다. 무선 수신기는 표준 IEEE 802.15.4에 따르도록 설계된다. 수신기는 아날로그 전단 및 디지털 디코더를 구비한다. 전단의 아날로그 구성요소들은 하나 이상의 증폭기 및 아날로그 디지털 컨버터(ADC)를 포함한다. 디지털 디코더는 ADC의 출력을 수신하고 내부 또는 외부 클록에 의한 칩 주파수로서 구동되는 복조기에서 이를 복조한다. 복조기는 샘플링 주파수로 디지털 신호를 샘플링하도록 동작시키는 샘플러와 샘플링된 디지털 신호에서 칩 코드라고 하는 비트 세트를 처리하고 이로부터 한 세트의 상관 값을 출력하도록 동작하는 상관유닛을 구비한다. 상기 상관 값 세트는 처리된 칩 코드와 표준에 따라 정의된 가능한 칩 코드들의 세트 간의 가능한 맵핑의 지표이다. 복조기는 심볼 선택유닛과 주파수 정정유닛을 더 구비한다. 심볼 선택유닛은 각 세트의 상관 값들의 분석을 토대로 어떤 심볼이 수신되었는지 판단하는 기능을 갖는다. 주파수 정정유닛은 상관유닛으로부터의 상관 값 출력을 기초로, 특히 각 세트의 상관 값들 간에 최대 상관 값이 예상보다 더 일찍 혹은 나중에 발생하는지에 대한 측정을 기초로 칩 주파수를 늘리거나 줄이도록 칩 주파수에 대한 조절을 하도록 동작될 수 있다. 이 방식은 동시에 종래 논코히어런트 복조방식의 엄격한 사향을 필요치 않으면서 코히어런트 보조에 대한 필요성을 방지한 상관 후에 위상 및 주파수 보상이 행해지는 이점을 갖는다.

참조문헌

1. "CMOS RFIC Architectures for IEEE802.15.4 Networks", John Notor, Anthony Caviglia, and Gary Levy, Cadence Design Systems Inc. IEEE, 2003.

2. "Designing a ZigBee-ready IEEE 802.15.4-compliant radio transceiver", Khanh Tuan Le, Chipcon, RF Design, November 2004.

3. "An Ultra Low Power 130nm CMOS Direct Conversion Transceiver for IEEE802.15.4", C. Bernier, F. Hameau, G. Billiot, E. de Foucauld, S. Robinet, J. Durupt, F. Dehmas, E. Mercier, P.Vincent, L. Ouvry, D. Lattard, M. Gary, C. Bour, J. Prouvee, and S. Dumas, IEEE 2008 Radio Frequency Integrated Circuit (RFIC) Symposium, 15-17 June 2008.

4. "Evaluation of SDR-implementation of IEEE 802.15.4 Physical Layer", Roger Martinsen Koteng, Master of Science in Electronics-Thesis, July 2006.

5. "A Low-Complexity Frequency Offset Insensitive Detection for 2.4 GHz LR-WPAN", Jung-Su Han and Hyung-Jin Choi, IEICE Transactions on Communications, volume E91-B, Number 7, July 2008.

Claims (14)

1. 아날로그 신호로부터 디지털 데이터를 디코딩하는 표준에 따라 동작가능한 수신기로서,
   상기 아날로그 신호를 수신하기 위한 아날로그 신호 입력, 아날로그 신호를 증폭시키기 위해 배열된 적어도 하나의 증폭기, 및 증폭된 아날로그 신호를 디지털 신호로 변환시키도록 구성된 아날로그 디지털 컨버터(ADC)를 구비하는 복수의 아날로그 구성요소들을 포함하는 아날로그 전단과,
   상기 ADC의 출력에 연결된 디지털 신호 입력과 칩 주파수를 갖는 클록신호에 의해 구동되도록 연결된 복수의 디지털 구성요소들을 포함하는 복조기를 구비하는 디지털 디코더를 구비하고,
   상기 디지털 구성요소들은,
   상기 칩 주파수의 배수인 샘플링 주파수로 디지털 신호를 샘플링하도록 동작할 수 있는 샘플러와,
   이중 상관함수를 이용하여 샘플링된 디지털 신호에서 칩 코드로 불리는 비트 세트를 처리하고 이로부터 상관 값의 세트를 출력하도록 동작할 수 있는 상관유닛과,
   상관 값의 각 세트의 분석에 기초하여 어떤 심볼이 수신되었는지 판단하는 기능을 갖는 심볼선택유닛과,
   상기 상관유닛으로부터 출력된 상관 값들에 따라 칩 주파수의 순간적 조절을 위해 주파수 컨트롤 신호를 출력하도록 동작할 수 있는 주파수 정정유닛을 포함하며,
   상기 상관 값의 세트는 처리된 칩 코드와 표준에 따라 정의된 기결정된 칩 코드들의 세트 간에 맵핑 가능성의 지표인, 수신기.
2. 제 1 항에 있어서,
   상기 주파수 정정유닛은 상관 값들의 각 세트 간에 최대 상관 값이 현재 사용중인 칩 주파수에 따라 예상보다 먼저 또는 나중에 발생되는지 여부의 측정을 기초로 시간량에 대한 칩 주파수를 증감시키도록 동작할 수 있는 수신기.
3. 제 2 항에 있어서,
   상기 주파수 정정유닛으로부터 주파수 컨트롤 신호를 수신하기 위해 연결된 입력부와 복조기의 구성요소들에 칩 주파수로 클록 신호를 출력하도록 동작할 수 있는 출력부를 갖는 동기 유닛을 더 구비하고, 상기 동기 유닛은 주파수 컨트롤 신호에 대해 갖는 칩 주파수를 설정하는 수신기.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
   상기 디지털 디코더는 상관유닛 및 심볼 선택유닛 사이에 개입된 평균화 유닛을 더 구비하고, 상기 평균화 유닛은 예상된 정정 검출시간 주위에 중심을 둔 타이밍 윈도우를 잇는 연이은 시간 간격에 걸쳐 각 상관 값을 평균함으로써 상관유닛에 의한 상관 값 출력을 변경하도록 동작할 수 있는 수신기.
5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
   증폭 후 아날로그 신호의 신호 강도를 나타내는 아날로그 수신 신호강도 지표(ARSSI) 신호를 수신하도록 연결된 입력과, 복조기에서 측정된 성능 특성이 표준을 만족하기 위해 필요한 성능 특성의 최소값과 어떻게 비교되는지 계속적으로 평가하고 이로써 동작 허용오차를 결정하도록 동작할 수 있는 처리부와, 아날로그 전단에 적어도 하나의 구성요소의 컨트롤 입력에 연결되고 동작 허용오차 및 ARSSI 신호를 바탕으로 한 전단 컨트롤 신호를 출력하도록 동작될 수 있는 컨트롤 출력을 구비하는 신호품질 분석유닛을 더 구비하는 수신기.
6. 제 5 항에 있어서,
   상기 성능 특성은 기저대역 신호 대 잡음비 및 잡음지수 중 하나 이상이거나 이로부터 유도되는 수신기.
7. 제 5 항에 있어서,
   상기 적어도 하나의 증폭기는 전단 컨트롤 신호에 따라 사용시 제어되는 이득을 갖는 수신기.
8. 제 5 항에 있어서,
   상기 ADC는 사용 중 전단 컨트롤 신호에 따라 가변되고 컨트롤되는 비트 해상도를 갖는 수신기.
9. 제 5 항에 있어서,
   상기 ADC는 사용 중 전단 컨트롤 신호에 따라 컨트롤되는 ADC 샘플링 주파수로 동작되는 수신기.
10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    아날로그 신호를 무선으로 수신하기 위한 아날로그 신호 입력에 연결된 안테나를 더 구비하는 수신기.
11. 제 1 항 내지 제 3 항 중 어느 한 항에 따른 수신기와, 상기 수신기의 디지털 디코더와 집적된 변조기를 포함하는 디지털부와 수신기의 아날로그 전단과 집적된 아날로그부를 갖는 송신기를 구비하는 송수신기.
12. 제 11 항에 따른 복수의 송수신기들을 구비하며, 각 송수신기는 상기 복수의 송수신기들 중 적어도 다른 하나와 유효한 무선 통신을 하도록 구성된 무선 개인 근거리 네트워크 시스템.
13. 특정 표준에 따르는 것으로 알려진 아날로그 신호로부터 디지털 데이터를 디코딩하는 방법으로서,
    (ⅰ) 아날로그 신호를 수신하는 단계와,
    (ⅱ) 상기 아날로그 신호를 증폭시키는 단계와,
    (ⅲ) 상기 아날로그 신호를 디지털 신호로 변환시키는 단계와,
    (ⅳ) 클록신호에 의해 설정된 칩 주파수로 상기 디지털 신호를 복조시키는 단계를 포함하고,
    상기 복조시키는 단계는
    (a) 칩 주파수의 배수인 샘플링 주파수로 디지털 신호를 샘플링하는 단계와,
    (b) 한 세트의 상관 값들을 계산하기 위해 샘플링된 디지털 신호에 있는 심볼이라고 하는 한 세트의 비트들을 처리하도록 이중상관함수를 적용하는 단계와,
    (c) 상관 값들의 각 세트의 분석을 기초로 어떤 심볼이 수신되었는지 판정하는 단계를 포함하고,
    상관 값의 세트는 처리된 심볼과 표준에 따라 정의된 한 세트의 기결정된 심볼들 간에 맵핑 가능성의 지표이며,
    칩 주파수는 상관 값에 따라 순간적으로 조절되는 디지털 데이터를 디코딩하는 방법.
14. 제 13 항에 있어서,
    상기 칩 주파수는 각 세트의 상관 값들 간에 최대 상관 값이 현재 사용중인 칩 주파수에 따라 예상보다 먼저 또는 나중에 발생하는지 여부에 대한 측정을 기초로 시간량에 대해 증감되는 디지털 데이터를 디코딩하는 방법.

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