KR101184381B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 감광막 패턴에서 버블형 결함이 발생되는 것을 억제하여 소자 특성을 개선시킬 수 있는 반도체 소자의 패턴 형성방법 및 이러한 패턴 형성방법을 이용하여 인접한 배선 간의 브릿지를 억제할 수 있는 반도체 소자의 금속배선 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 기판 상에 피(被)패턴층을 증착하는 단계와, 시너(thinner)를 이용하여 상기 피 패턴층을 전처리 세정공정하는 단계와, 상기 피패턴층 상에 감광막을 도포하는 단계와, 상기 감광막을 노광 및 현상하여 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 통해 상기 피패턴층을 식각하는 단계를 포함하는 반도체 소자의 패턴 형성방법을 제공한다.
시너, 전세정, 감광막, 버블형 결함.

Description

반도체 소자의 금속배선 형성방법{METHOD FOR FORMING A METAL LINE USING THE SAME}
도 1은 종래 기술에 따라 반도체 기판 상에 감광막을 도포한 후 파티클(particle) 검사를 실시한 결과도.
도 2는 비아 홀 형성을 위해 노광 및 현상공정을 거쳐 패터닝된 감광막 패턴의 버블형 결함을 나타낸 사진.
도 3은 도 2의 감광막 패턴을 통해 감광막 하부에 존재하던 반사방지막(BARC; Bottom Anti Reflection Coating) 및 절연막(oxide)을 식각하여 비아 홀을 형성할 시에 발생되는 문제점을 나타낸 사진.
도 4는 트렌치 형성을 위해 노광 및 현상공정을 거쳐 패터닝된 감광막 패턴의 버블형 결함을 나타낸 사진.
도 5는 도 4의 감광막 패턴을 통해 트렌치 형성시 발생되는 문제점을 나타낸 사진.
도 6은 본 발명의 바람직한 실시예에 따라 기판 상에 시너를 이용한 전처리 세정공정을 실시한 후 감광막을 도포한 다음 파티클 검사를 실시한 결과도.
도 7은 감광막 도포 전에 시너를 이용한 전처리 세정공정을 실시하였을 때와 감광막 도포 전에 전처리 세정공정을 실시하지 않았을 때에, 감광막의 두께 대비 도포속도(velocity distribution)를 비교한 그래프.
도 8a 내지 도 8c는 본 발명의 바람직한 실시예에 따른 반도체 소자의 패턴 형성방법을 도시한 공정단면도.
도 9는 본 발명의 바람직한 실시에에 따라 도 6의 감광막을 노광 및 현상하여 형성된 감광막 패턴을 나타낸 사진.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판 11 : 피패턴층
12 : 감광막
본 발명은 반도체 소자의 패턴(pattern) 형성방법 및 이를 이용한 금속배선 형성방법에 관한 것으로, 특히 0.13급 BEOL(Back End of Line) 구리 배선 형성을 위한 반도체 소자의 미세 패턴 형성방법 및 이를 이용한 금속배선 형성방법에 관한 것이다.
최근, 반도체 소자가 집적화되고 기술이 발전함에 따라, 속도나 저항 또는 금속(metal) 간의 기생 캐패시턴스(parasitic capacitance)가 문제점으로 대두되면서 기존의 알루미늄(Al) 대신 구리(Cu)를 이용한 배선 공정이 차세대 소자의 배선 공정으로 각광을 받고 있다. 그러나, 구리를 이용한 배선 공정의 경우에는 구리가 식각 특성이 매우 열악하다는 문제점이 있어 기존의 공정 방식 대신에 다마신(Damascene) 공정이 적용되고 있다.
이러한 다마신 공정은 공지된 기술에 따라 형성된 컨택용 비아 홀(via hole) 및 배선용 트렌치(trench)에 구리를 매립하여 컨택 및 배선 형성을 완료함으로써 진행된다. 이러한 다마신 공정에는 선 비아(via first) 방식과 후 비아(trench first) 방식이 있다.
선 비아 방식은 절연막(dielectric layer)을 식각하여 비아 홀을 먼저 형성한 후 절연막을 다시 식각하여 비아 홀 상부에 트렌치를 형성하는 방식이고, 후 비아 방식은 선 비아 방식과 반대로 트렌치를 먼저 형성한 후 비아홀을 형성하는 방식이다. 이때, 비아 홀 및 트렌치 형성을 위해 절연막을 식각할 시에는 비아 홀 및 트렌치 형성을 위한 소정의 감광막 패턴을 필요로 한다.
이러한 감광막 패턴은 절연막 상에 감광막을 도포한 후 포토마스크(photo mask)를 이용한 노광 및 현상공정을 실시함으로써, 비아 홀 또는 트렌치가 형성될 영역의 절연막이 노출되도록 형성된다.
그러나, 상기한 종래 기술에 따라 감광막 패턴을 형성하고 나면, 감광막이 절연막 상에 균일하게 도포되어 있지 않아 감광막 패턴에 반달형의 버블(bubble)형 결함(defect)이 발생된다.
도 1 내지 도 3은 선 비아 방식을 적용하여 먼저 비아 홀을 형성할 때 발생되는 버블형 결함을 설명하기 위한 사진이고, 도 4 및 도 5는 후 비아 방식을 적용하여 먼저 트렌치를 형성할 때 발생되는 버블형 결함을 설명하기 위한 사진이다.
먼저, 도 1은 종래 기술에 따라 반도체 기판 상에 감광막을 도포한 후 파티클(particle) 검사를 실시한 결과도로써, 도 1을 참조하면 기판 상에 도포된 감광막에 방사형으로 파티클 결함이 나타나는 것을 알 수 있다.
도 2는 비아 홀 형성을 위해 노광 및 현상공정을 거쳐 패터닝된 감광막 패턴의 버블형 결함(마이크로 버블)을 나타낸 사진으로, 도 2를 참조하면 비아 홀 형성을 위해 형성된 감광막 패턴에서 버블형 결함이 발생되는 것을 알 수 있다.
도 3은 도 2에서 형성된 감광막 패턴을 통해 감광막 하부에 존재하던 반사방지막(BARC; Bottom Anti Reflection Coating) 및 절연막(oxide)을 식각하여 비아 홀을 형성할 시에 발생되는 문제점을 나타낸 사진으로, 이에 대해 상세히 설명하면 다음과 같다.
감광막 패턴 형성 후 감광막 패턴을 마스크로 하여 감광막과 절연막 사이에 개재된 반사방지막을 식각할 때, 마이크로 버블이 형성된 부분의 감광막 패턴이 무너져 마스크로써의 기능을 제대로 수행하지 못하게 된다. 따라서, 반사방지막의 일부분이 과도식각(over-etch)될 수 있게 되는데, 이에 더하여 후속으로 절연막(oxide)을 식각하면 과도식각된 반사방지막 하부의 절연막이 과도식각되어 비아 홀이 일측으로 커져 인접한 배선 간의 브릿지(bridge)를 유발할 수 있는 문제점이 있다.
그리고, 도 4는 트렌치 형성을 위해 노광 및 현상공정을 거쳐 패터닝된 감광막 패턴의 버블형 결함을 나타낸 사진으로, 도 4를 참조하면 트렌치 형성을 위해 형성된 감광막 패턴에서 버블형 결함이 발생되는 것을 알 수 있다. 도 5를 참조하면, 도 4에서와 같이 버블형 결함이 발생된 감광막 패턴을 통해 트렌치 식각하였을때 트렌치의 일부분이 과도식각되는 것을 알 수 있다.
결국, 종래기술에 따라 감광막 패턴을 형성하면 감광막 패턴에 버블형 결함이 발생하는데, 이처럼 버블형 결함이 발생된 감광막 패턴을 이용하여 감광막 하부의 반사방지막 및 절연막을 식각하여 비아 홀 및 트렌치를 형성하면, 비아 홀 및 트렌치의 일부 영역이 과도식각될 수 있다. 이는, 후속으로 비아 홀 및 트렌치가 매립되도록 구리를 증착하여 배선을 형성할 때, 인접한 배선 간의 브릿지를 유발하여 소자의 특성을 열화시키는 문제점을 유발한다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 감광막 패턴에서 버블형 결함이 발생되는 것을 억제하여 소자 특성을 개선시킬 수 있는 반도체 소자의 패턴 형성방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 상기한 패턴 형성방법을 이용하여 인접한 배선 간의 브릿지를 억제하여 소자 특성을 개선시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 다른 목적이 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 피(被)패턴층을 증착하는 단계와, 시너(thinner)를 이용하여 상기 피 패턴층을 전처리 세정공정하는 단계와, 상기 피패턴층 상에 감광막을 도포하는 단계와, 상기 감광막을 노광 및 현상하여 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 통해 상기 피패턴층을 식각하는 단계를 포함하는 반도체 소자의 패턴 형성방법을 제공한다.
또한, 상기에서 설명한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 피패턴층을 증착하는 단계와, 시너를 이용하여 상기 피패턴층을 전처리 세정공정 하는 단계와, 상기 피패턴층 상에 감광막을 도포하는 단계와, 상기 감광막을 노광 및 현상하여 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 통해 상기 피패턴층을 식각하여 상기 기판의 일부분을 노출시키는 패턴 홀을 형성하는 단계와, 상기 피패턴층 내에 상기 패턴 홀이 매립되는 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.
도 6은 기판 상에 시너를 이용한 전세정 공정을 실시한 후 감광막을 도포 한 후 파티클 검사를 실시한 결과도이다. 도 6을 참조하면, 앞서 언급한 종래 기술에 따른 도 1에서와는 달리, 도포된 감광막에 방사형으로 결함이 발생되지 않음을 알 수 있다.
여기서, 시너는 일반적으로 반도체 현업에서 사용되는 시너로, Ethyl-3-ethoxypropionate(EEP), n-Butyl acetate(n-BA), Methoxy propanol(PGME), Propylene glycol methyl ether acetate(PGMEA), Cydohexanone 및 Additive 등으로 이루어진 것을 사용한다.
도 7은 감광막 도포 전에 시너를 이용한 전처리 세정공정(thinner pre-wet)을 실시하였을 때와 감광막 도포 전에 전처리 세정공정을 실시하지 않았을(no thinner pre-wet) 때에, 감광막의 두께 대비 도포 속도(velocity distribution)를 비교한 그래프이다.
도 7을 참조하면, 감광막을 도포하기 전에 시너를 이용한 전처리 세정공정을 실시했을 때가 시너를 이용한 전처리 세정공정을 실시하지 않았을때 보다 감광막의 두께 대비 도포 속도가 균일해짐을 알 수 있다. 즉, 감광막을 도포하기 전에 시너를 이용한 전처리 세정공정을 실시하면 감광막의 상/하부 간의 도포 속도차가 현저히 감소됨으로써, 감광막 하부에서도 기판의 모서리(edge) 부분까지 감광막이 균일하게 도포될 수 있는 것이다.
이와 같은 실험 결과를 통해, 본 발명의 바람직한 실시예에서는 피패턴층 상에 감광막을 도포하기 전에 시너를 이용한 전처리 세정공정을 실시함으로써 감광막이 두께에 관계 없이 피패턴층의 모서리 부분까지 균일하게 도포될 수 있게 된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
실시예
도 8a 내지 도 8c는 본 발명의 바람직한 실시예에 따른 반도체 소자의 패턴 형성방법을 도시한 공정단면도로써, 이를 통해 본 발명의 바람직한 실시예에 따른 반도체 소자의 패턴 형성방법을 설명하기로 한다. 여기서, 도 8a 내지 도 8c에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 구성요소이다.
먼저, 도 8a에 도시된 바와 같이, 소정의 반도체 구조물층이 형성된 반도체 기판(10) 상에 피패턴층(11)을 증착한다. 여기서, 피패턴층(11)이란 후속으로 형성될 감광막 패턴을 통해 패터닝될 패턴층을 말하며 피패턴층(11)은 절연막(산화막 또는 질화막) 또는 도전막으로 형성할 수 있다. 또한, 반도체 구조물층은 트랜지스터와 같은 복수의 능동소자와 저항, 캐패시터, 인덕터 등의 수동소자와 복수의 메모리셀, 금속배선, 금속 플러그 등을 포함할 수 있다.
이어서, 도 8b에 도시된 바와 같이, 피패턴층(11) 상에 시너를 이용한 전처리 세정공정(thinner wet cleaning)을 실시한다. 이때, 시너를 이용한 전처리 세정공정은 1 내지 10초 사이의 최적화된 시간동안 실시하는 것이 중요하고, RPM(Revolution Per Minute)을 적절히 조절하는 것 또한 중요하다.
이어서, 도 8c에 도시된 바와 같이, 세정된 피패턴층(11) 상에 감광막(12)을 도포한다. 이때, 전처리 세정공정을 실시한 후 0.5 내지 3초 이내에 감광막을 도포하여야 한다. 여기서, 감광막을 도포하기 전에 반사방지막(BARC ; Bottom Anti Reflection Coating)을 더 도포할 수도 있다.
이와 같이, 시너를 이용한 전처리 세정공정을 실시하면 시너가 윤활유 역할 을 함으로써 감광막 하부(bottom)에서 시너를 이용한 전처리 세정공정을 실시하지 않은 경우보다 쉐어 스트레스(shear stress)가 상대적으로 작아 감광막 상하부 간의 속도차가 줄어들게 된다. 이는, 유체내에서 난기류(turbulence)가 작아 감광막 패턴에 버블형 결함(마이크로 버블)이 발생되지 않도록 한다. 도 9를 참조하면, 앞서 언급한 종래기술에 따른 도 2에서와는 달리, 감광막 패턴에 버블형 결함이 발생되지 않음을 알 수 있다.
이어서, 균일하게 도포된 감광막에 노광 및 현상공정을 실시하여 감광막 패턴을 형성하고, 이 감광막 패턴을 마스크로 이용하여 피패턴층을 식각한다.
또한, 이하에서는, 본 발명의 바람직한 실시예에 따라 상술한 반도체 소자의 패턴 형성방법을 이용하여 배선을 형성하는 반도체 소자의 금속배선 형성방법에 대해 상세히 설명하기로 한다.
먼저, 상술한 반도체 소자의 패턴 형성방법에 따라 형성된 감광막 패턴을 제공한다.
이어서, 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 피패턴층을 식각한다. 이로써, 기판 또는 소정의 반도체 구조물층의 일부가 노출되는 패턴 홀이 형성된다.
이어서, 패턴 홀이 매립되도록 금속물질을 증착한 후 평탄화 공정을 실시하여 기판 또는 소정의 반도체 구조물층과 연결되는 배선을 형성한다. 이때, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정으로 한다.
즉, 본 발명의 바람직한 실시예에 따라 반도체 소자의 배선을 형성하면, 버 블형 결함이 발생되지 않는 균일한 감광막 패턴을 통해 배선을 형성함으로써 인접한 배선 간의 브릿지가 억제된다. 따라서, 소자 특성을 개선시킬 수 있다.
여기서, 배선은 다마신 공정을 적용하여 형성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면 감광막을 도포하기 전에 시너(thinner)를 이용한 전처리 세정공정(pre-wet cleaning)을 실시함으로써, 감광막 상하부 간의 속도차를 줄여 감광막 패턴에 버블형 결함이 발생되는 것이 억제될 수 있다.
또한, 버블형 결함이 억제된 균일한 감광막 패턴을 이용해 금속배선을 형성함으로써, 인접한 배선 간의 브릿지(bridge)가 발생되는 것이 방지된다.
따라서, 반도체 소자의 특성이 개선되어 반도체 소자의 수율을 증가시킬 수 있다.

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 기판 상에 산화막 또는 질화막으로 형성되는 피패턴층을 증착하는 단계;
    시너를 이용한 전처리 세정공정을 실시하여 상기 피패턴층을 세정하는 단계;
    상기 시너 전처리 세정공정을 실시한 상기 피패턴층 상에 반사방지막(BARC)을 도포하는 단계;
    상기 피패턴층 상에 감광막을 도포하는 단계;
    상기 감광막을 노광 및 현상하여 감광막 패턴을 형성하는 단계;
    다마신 공정을 실시하여 상기 감광막 패턴을 통해 상기 피패턴층을 식각하고 상기 기판의 일부분을 노출시키는 패턴 홀을 형성한 후, 상기 패턴 홀에 구리를 매립하고 CMP(Chemical Mechanical Polishing)처리를 거쳐 구리배선을 형성하는 단계
    를 포함하는 반도체 소자의 금속배선 형성방법.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 전처리 세정공정은 1 내지 10 초 동안 실시하는 반도체 소자의 금속배선 형성방법.
  9. 제 6 항에 있어서,
    상기 감광막을 도포하는 단계는 상기 전처리 세정공정을 실시한 후 0.5 내지 3초 내에 이루어지는 반도체 소자의 금속배선 형성방법.
  10. 삭제
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