KR101176352B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼 레벨 패키지의 제조시, 각 칩의 본딩패드에 범프 볼을 부착시킨 후, 그 주변의 표면 위에 스핀 코팅을 이용하여 패시베이션 막을 형성시킨 새로운 구조의 반도체 장치 및 그 제조 방법에 관한 것이다.
즉, 본 발명은 웨이퍼 상태의 반도체 칩에 형성된 제1패시베이션 막 위에 재배선을 형성한 후, 솔더볼과 같은 입출력단자를 재배선에 먼저 융착시킨 다음, 제2패시베이션 막을 스핀 코팅 방법으로 형성함으로써, 입출력단자의 하단부에 제2패시베이션 막에 의하여 감싸여지는 칼라(collar)부가 형성되어 입출력단자를 견고하게 잡아줄 수 있도록 한 반도체 장치 및 그 제조 방법을 제공하고자 한 것이다.

Description

반도체 장치 및 그 제조 방법{semiconductor device and method for manufacturing the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼 레벨 패키지의 제조시, 각 칩의 본딩패드에 범프 볼을 부착시킨 후, 그 주변의 표면 위에 스핀 코팅을 이용하여 패시베이션 막을 형성시킨 새로운 구조의 반도체 장치 및 그 제조 방법에 관한 것이다.
통상적으로, 반도체 소자의 웨이퍼 공정에는 회로 구성을 위한 트랜지스터(transistor) 형성 공정, 전도성의 금속 배선라인을 배열시키는 공정, 반도체 소자를 외부로부터 보호하기 위한 패시베이션(passivation)막 형성 공정 등이 포함되어 있다.
상기 패시베이션 막(passivation layer)은 외부로부터의 기계적 충격, 수분, 각종 이물질 등을 차단하여 반도체 소자 자체를 보호하기 위한 일종의 절연층으로서, 강성, 막치밀성, 흡광성 등이 우수한 PE-Si3N4등이 사용되고 있다.
첨부한 도 3 및 도 4는 종래의 웨이퍼 레벨 패키지의 일부 단면을 보여주는 사시도로서, 이를 참조로 종래의 패시베이션 형성 과정을 설명하면 다음과 같다.
잘 알려진 바와 같이, 웨이퍼 상태의 반도체 칩(10)에는 설계된 회로가 집적되어 있고, 회로의 전기적 입출력 경로가 되는 부분에는 다수개의 본딩패드(12)가 형성되어 있다.
또한, 반도체 칩(10)의 전체 표면에는 집적된 회로를 보호하기 위한 다이 패시베이션(14)이 형성되며, 물론 회로의 전기적 입출력을 위한 본딩패드(12)에는 다이 패시베이션(14)이 입혀지지 않는다.
웨이퍼 레벨 패키지를 제조하기 위하여, 먼저 위와 같은 웨이퍼 상태의 반도체 칩(10, 실리콘 기판)의 다이 패시베이션(14)위에 제1패시베이션 막(18)이 형성된다.
이때, 반도체 칩(10)에 소정의 배열을 이루며 형성된 다수의 금속패드 즉, 본딩패드(12)상에는 제1패시베이션 막(18)이 도포되지 않는데, 그 이유는 반도체 칩에 집적된 회로소자를 작동시키는 전압을 인가받기 위한 일종의 금속배선라인인 구리 재질의 재배선(16)층(RDL: Redistribution layer)의 일단부가 접착되기 때문이다.
상기 재배선(16)은 서로 미세한 간격(fine pitch)를 이루는 각 본딩패드(12)에 솔더볼 등과 같은 입출력단자를 부착하는 경우, 입출력단자가 서로 닿아 전기적 쇼트 현상이 발생되는 점을 해결하고자, 입출력단자(30)가 보다 넓은 간격으로 부착될 수 있도록 본딩패드(12)에서 바깥쪽으로 연장된 금속배선라인을 말한다.
따라서, 상기 본딩패드(12)와 제1패시베이션 막(18)의 표면에 상기와 같은 재배선(16)을 형성하게 되는데, 이 재배선(16)의 일단부는 본딩패드(12)상에 도전 가능하게 접착되고, 동시에 재배선층(16)의 타단부는 솔더볼과 같은 입출력단자(30)가 부착되는 자리까지 연장된다.
다음으로, 제1패시베이션 막(18) 및 재배선(16)의 표면에 걸쳐 제2패시베이션 막(20)이 코팅되어 형성되는 바, 입출력단자(30)의 부착을 위하여 재배선층(16)의 타끝단부에는 코팅되지 않는다.
상기 제2패시베이션 막(20)은 제1패시베이션 막(18)과 동일한 재질 및 방법으로 형성되어, 재배선(16)들을 밀봉하면서 외부로부터의 기계적 충격, 수분, 각종 이물질 등이 재배선(16)으로 침투하는 것을 차단하는 기능을 하고, 동시에 서로 인접하는 재배선(16)간의 쇼트 현상을 방지하는 절연 역할을 하게 된다.
이어서, 상기 제2패시베이션 막(20)을 통해 노출된 재배선(16)의 타끝단부에 솔더볼과 같은 입출력단자(30)를 바로 융착시키거나(도 3 참조), 재배선(16)의 타끝단부에 금속 재질의 전극단자인 언더 범프 메탈(22: Under Bump Matal, 이하 UBM으로 칭함)을 더 형성한 다음, UBM(22)상에 솔더볼과 같은 입출력단자(30)를 융착시킴으로써(도 4 참조), 웨이퍼 레벨 패키지가 완성된다.
그러나, 종래의 웨이퍼 레벨 패키지에서 패시베이션 막과 재배선을 형성하는 공정이 시간상 너무 오래 걸리는 단점이 있다.
즉, 종래 기술에 따른 상기 제1 및 제2패시베이션 막(18,20)은 그 재질이 폴리이미드(Polyimide)로서, 다이 패시베이션(14)의 상면에 재배선(16)을 사이에 적층되는 형태로 형성되는 바, 본딩패드 또는 UBM이 부착되는 부위가 노출되도록 하는 PI 패터닝(PI patterning) 및 포토 레지스트를 이용한 노광(Exposure & align) 공정과, 제1 및 제2패시베이션 막을 경화시키기 위한 PI 큐어 및 디벨롭 공정(cure/develop) 공정 등 여러 단계의 공정으로 거쳐 형성됨에 따라, 공정수 및 시간이 많이 들고 그에 따라 제조 비용이 상승하는 문제점이 있었다.
특히, 재배선(16)의 타끝단부에 직접 융착되거나, 언더 범프 메탈 위에 융착되는 솔더볼과 같은 입출력단자(20)를 별도로 잡아주는 수단이 없기 때문에, 입출력단자의 부착력이 약하여 쉽게 탈락되는 문제점이 있었다.
즉, 웨이퍼 레벨 패키지는 각 반도체 칩 크기에 가깝게 매우 작은 크기로 제조됨에 따라, 미세한 크기를 갖는 입출력단자(20 : 솔더볼, 전도성 범프 등)가 융착될 수 밖에 없고, 이에 입출력단자의 접착면적이 작아 그 접착 경계부의 접착강도도 약할 수 밖에 없어, 결국 입출력단자가 작은 충격에도 쉽게 박리되는 현상이 발생하는 문제점이 있었다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로서, 웨이퍼 상태의 반도체 칩에 형성된 제1패시베이션 막 위에 재배선을 형성한 후, 솔더볼과 같은 입출력단자를 재배선에 먼저 융착시킨 다음, 제2패시베이션 막을 스핀 코팅 방법으로 형성함으로써, 입출력단자의 하단부에 제2패시베이션 막에 의하여 감싸여지는 칼라(collar)부가 형성되어 입출력단자를 견고하게 잡아줄 수 있도록 한 반도체 장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 웨이퍼 레벨의 각 반도체 칩 위에 본딩패드를 노출시키며 형성된 제1패시베이션 막과, 본딩패드로부터 연장되면서 제1패시베이션 막 위에 형성되는 재배선과, 재배선 및 제1패시베이션 막 위에 형성되는 제2패시베이션 막과, 재배선의 외부로 노출된 부분에 융착되는 입출력단자를 포함하는 반도체 장치에 있어서, 상기 제2패시베이션 막을 스핀 코팅 방식으로 형성하여, 제2패시베이션 막의 입출력단자와 접하는 부분이 두께가 증가하면서 입출력단자의 하단부를 감싸주는 칼라부로 형성된 것을 특징으로 하는 반도체 장치를 제공한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 웨이퍼 상태의 반도체 칩 위에 제1패시베이션 막을 형성하는 단계와; 제1패시베이션 막 위에 반도체 칩의 본딩패드로부터 연장되는 재배선을 형성하는 단계와; 상기 재배선의 연장된 말단부에 입출력단자를 먼저 융착시키는 단계와; 재배선 및 제1패시베이션 막 위에 제2패시베이션 막을 스핀 코팅 방식으로 형성하는 단계와; 스핀 코팅시 원심력에 의하여, 입출력단자의 하단부와 접하는 부분의 제2패시베이션 막 두께가 증가하는 동시에 증가된 두께 부분이 입출력단자의 하단부를 감싸주는 칼라부로 형성되는 단계; 를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법을 제공한다.
바람직하게는, 상기 제2패시베이션 막은 폴리이미드 또는 폴리벤조옥사졸로서, 액체 상태로 재배선 및 제1패시베이션 막 위에 드롭된 후, 스핀 코팅시 원심력에 의하여 입출력단자의 하단부에 몰리면서 표면장력 특성에 의하여 입출력단자의 하단부를 감싸주며 접착되는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 웨이퍼 상태의 반도체 칩에 형성된 제1패시베이션 막 위에 재배선을 형성하고, 재배선에 솔더볼과 같은 입출력단자를 먼저 융착시킨 다음, 제2패시베이션 막을 스핀 코팅 방법으로 형성함으로써, 제2패시베이션 막이 재배선 및 제1패시베이션 막에 고르게 도포되는 동시에 입출력단자의 하단부와 인접하는 부분이 원심력 및 표면장력에 의하여 칼라(collar)부로 형성되어 입출력단자의 하단부를 감싸면서 견고하게 잡아줄 수 있는 효과를 얻을 수 있다.
또한, 기존에 제2패시베이션 막을 형성하기 위한 PI 패터닝 및 포토 레지스트를 이용한 노광 및 디벨롭 공정 등과 같은 여러 단계의 공정을 생략할 수 있으므로, 공정수 절감 및 공정 시간 단축을 실현할 수 있고, 그에 따라 제조 비용 절감을 도모할 수 있다.
도 1 및 도 2는 본 발명에 따른 반도체 장치 및 그 제조 방법을 설명하는 단면도 및 일부 단면 사시도,
도 3 및 도 4는 종래의 반도체 장치를 나타내는 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
첨부한 도 1 및 도 2에 도시된 바와 같이, 웨이퍼 상태의 반도체 칩(10)에는 설계된 회로가 집적되어 있고, 회로의 전기적 입출력 경로가 되는 부분에는 다수개의 본딩패드(12)가 형성되어 있으며, 또한 반도체 칩(10)의 전체 표면에는 본딩패드(12)를 외부로 노출시키면서 집적된 회로를 보호하기 위한 다이 패시베이션(14)이 형성되어 있다.
이러한 웨이퍼 상태의 반도체 칩을 이용한 웨이퍼 레벨 패키지를 제조하기 위하여, 다이 패시베이션(14)위에 제1패시베이션 막(18)이 형성되며, 반도체 칩(10)의 본딩패드(12)는 제1패시베이션 막(18)에 의하여 코팅되지 않고 외부로 노출되는 상태가 된다.
이어서, 상기 본딩패드(12)와 제1패시베이션 막(18)의 표면에 구리 재질의 재배선(16)을 통상의 도금 공정을 이용하여 형성하게 되는데, 이 재배선(16)의 일단부는 본딩패드(12)상에 도전 가능하게 접착되고, 동시에 재배선층(16)의 타단부는 솔더볼과 같은 입출력단자(30)가 부착되는 자리까지 연장된다.
다음으로, 제1패시베이션 막(18) 및 재배선(16)의 표면에 걸쳐 제2패시베이션 막(20)을 코팅하기 전에, 솔더볼 또는 구리 범프와 같은 입출력단자(30)를 재배선층(16)의 타끝단부 즉, 본딩패드(12)로부터 연장된 재배선(16)의 말단부에 입출력단자(30)를 먼저 융착시키되, 솔더와 같은 전도성 물질을 매개로 융착시킨다.
이어서, 상기 제1패시베이션 막(18) 및 재배선(16)의 표면에 걸쳐 제2패시베이션 막(20)을 스핀 코팅 방식으로 형성함으로써, 제2패시베이션 막(20)의 입출력단자(30)와 접하는 부분의 두께가 증가하는 동시에 두께가 증가된 부분은 입출력단자(30)의 하단부를 감싸주는 칼라부(32)로 형성된다.
보다 상세하게는, 상기 제2패시베이션 막(20)은 폴리이미드 또는 폴리벤조옥사졸 재질로서, 액체 상태의 폴리이미드 또는 폴리벤조옥사졸을 재배선(16) 및 제1패시베이션 막(18) 표면에 걸쳐 드롭시킨 다음, 스핀 코팅을 실시함으로써, 스핀 코팅시의 원심력에 의하여 액체 상태의 폴리이미드 또는 폴리벤조옥사졸이 입출력단자(30)의 하단부에 몰리면서 두께가 증가하는 동시에 두께가 증가된 부분은 표면장력 특성으로 인하여 입출력단자(30)의 하단부를 감싸주며 접착되는 상태가 된다.
이렇게, 스핀 코팅시 원심력 및 표면장력 특성으로 인하여 입출력단자(30)와 접하는 제2패시베이션 막(20)에 칼라부(32)가 형성되고, 칼라부(32)가 솔더볼 또는 구리범프와 같은 입출력단자(30)의 하단부를 견고하게 감싸주면서 접착됨으로써, 입출력단자(30)가 탈락되는 현상을 용이하게 방지할 수 있다.
또한, 본 발명의 제2패시베이션 막은 1회의 스핀 코팅만으로 형성되기 때문에, 기존에 제2패시베이션 막을 형성하기 위한 PI 패터닝 및 포토 레지스트를 이용한 노광 및 디벨롭 공정 등과 같은 여러 단계의 공정을 생략할 수 있으므로, 공정수 절감, 공정 시간 단축, 제조 비용 절감 등을 실현할 수 있다.
10 : 반도체 칩
12 : 본딩패드
14 : 다이 패시베이션
16 : 재배선
18 : 제1패시베이션 막
20 : 제2패시베이션 막
22 : 언더 범프 메탈
30 : 입출력단자
32 : 칼라부

Claims (3)

  1. 웨이퍼 레벨의 각 반도체 칩(10) 위에 본딩패드(12)를 노출시키며 형성된 제1패시베이션 막(18)과, 본딩패드(12)로부터 연장되면서 제1패시베이션 막(18) 위에 형성되는 재배선(16)과, 재배선(16) 및 제1패시베이션 막(18) 위에 형성되는 제2패시베이션 막(20)과, 재배선(16)의 외부로 노출된 부분에 융착되는 입출력단자(30)를 포함하는 반도체 장치에 있어서,
    상기 제2패시베이션 막(20)을 스핀 코팅 방식으로 형성하여, 제2패시베이션 막(20)의 입출력단자(30)와 접하는 부분이 두께가 증가하면서 입출력단자(30)의 하단부를 감싸주는 칼라부(32)로 형성된 것을 특징으로 하는 반도체 장치.
  2. 웨이퍼 상태의 반도체 칩(10) 위에 제1패시베이션 막(18)을 형성하는 단계와;
    제1패시베이션 막(18) 위에 반도체 칩(10)의 본딩패드(12)로부터 연장되는 재배선(16)을 형성하는 단계와;
    상기 재배선(16)의 연장된 말단부에 입출력단자(30)를 먼저 융착시키는 단계와;
    재배선(16) 및 제1패시베이션 막(18) 위에 제2패시베이션 막(20)을 스핀 코팅 방식으로 형성하는 단계와;
    스핀 코팅시 원심력에 의하여, 입출력단자(30)의 하단부와 접하는 부분의 제2패시베이션 막(20) 두께가 증가하는 동시에 증가된 두께 부분이 입출력단자(30)의 하단부를 감싸주는 칼라부(32)로 형성되는 단계;
    를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 청구항 2에 있어서,
    상기 제2패시베이션 막(20)은 폴리이미드 또는 폴리벤조옥사졸로서, 액체 상태로 재배선(16) 및 제1패시베이션 막(18) 위에 드롭된 후, 스핀 코팅시 원심력에 의하여 입출력단자(30)의 하단부에 몰리면서 표면장력 특성에 의하여 입출력단자(30)의 하단부를 감싸주며 접착되는 것을 특징으로 하는 반도체 장치 제조 방법.
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