KR101173480B1 - Semiconductor device and method of manufacturing there of - Google Patents

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Abstract

PURPOSE: A semiconductor device and a manufacturing method thereof are provided to simplify a manufacturing process by patterning the same conductive layer as a plate of a cell capacitor and forming a plate guard ring. CONSTITUTION: A conductive line(12A) is formed on an upper portion of a substrate(11) of a peripheral circuit region. A first interlayer insulating film(14) covers the conductive line. A plate guard ring(20A) is formed on the first interlayer insulating film. A contact(27) is connected to the conductive line through the first interlayer insulating film. A cell capacitor(21) comprises a plate(20), a dielectric material(19), and a storage node(18).

Description

반도체 장치 및 그 제조방법 {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THERE OF}Semiconductor device and manufacturing method thereof {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THERE OF}

본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 콘택 형성시 오 정렬(misalign)이 발생하더라도 불량을 최소화할 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device and a method for manufacturing the same, which can minimize defects even when misalignment occurs during contact formation.

반도체 장치를 구성하는 요소 중 금속 콘택(Metal contact)은 금속배선과 금속배선 하부에 형성된 도전라인(예컨대, 게이트 전극, 비트라인 또는 커패시터의 플레이트 등) 사이를 연결하기 위한 콘택이다.Among the elements constituting the semiconductor device, a metal contact is a contact for connecting between the metal line and the conductive line (for example, a gate electrode, a bit line, or a plate of a capacitor) formed under the metal line.

반도체 장치가 고집적화됨에 따라 반도체를 구성하는 배선의 폭도 줄어들게되어, 금속 콘택의 폭 역시 줄어들고 있다. 반면, 충분한 정전용량을 확보하기 위하여, 셀 영역의 셀 커패시터의 높이는 상대적으로 증가하게 되고, 이에 수반하여, 금속 콘택이 형성되는 높이도 높아지게 되어, 금속 콘택은 점점 고 종횡비를 갖게되었다. As semiconductor devices are highly integrated, the width of wirings constituting a semiconductor is also reduced, and the width of metal contacts is also decreasing. On the other hand, in order to ensure sufficient capacitance, the height of the cell capacitor in the cell region is relatively increased, and with this, the height at which the metal contact is formed is also increased, so that the metal contact has an increasingly high aspect ratio.

이러한, 금속 콘택을 형성하기 위해서는 고 종횡비의 콘택 홀을 형성하여야 하는데, 식각되어야 할 높이는 많아지게 되고, 식각 면적은 줄어듬에 따라, 콘택 홀이 오 정렬되어 형성되는 확률이 점점 높아지고 있다.In order to form such a metal contact, a high aspect ratio contact hole must be formed, and the height to be etched increases, and as the etching area decreases, the probability of forming contact holes misaligned increases.

특히, 주변회로 영역에 배치되는 하부 도전라인인 비트 라인과, 상부 금속배선을 연결하기 위한 콘택 홀은 셀 영역의 셀 커패시터로 인하여 고 종횡비를 갖게되는데, 콘택 홀이 오 정렬되어 형성하는 경우, 인접한 게이트 전극 등을 노출시킬 위험이 있다.In particular, the bit line, which is a lower conductive line disposed in the peripheral circuit region, and the contact hole for connecting the upper metal wiring have a high aspect ratio due to the cell capacitors of the cell region. There is a risk of exposing the gate electrode and the like.

이러한, 콘택 홀에 도전물질이 매립되는 경우, 금속 콘택은 게이트 전극과 브릿지되는 불량을 유발하게 된다.
When the conductive material is filled in the contact hole, the metal contact causes a failure to be bridged with the gate electrode.

본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 콘택이 오 정렬되어 형성되더라도, 불량을 최소화할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems, and an object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which can minimize defects even when contacts are misaligned.

전술한 바와 같은 목적을 달성하기 위해 제안된 본 발명의 반도체 장치는 주변회로 영역의 기판 상부에 배치되는 도전라인; 상기 도전라인을 덮는 제1층간절연막; 및 상기 제1층간절연막 상에 형성되고, 상기 도전라인 사이를 덮는 플레이트 가드링을 포함하는 것을 특징으로 한다. The semiconductor device of the present invention proposed to achieve the above object includes a conductive line disposed on the substrate in the peripheral circuit region; A first interlayer insulating film covering the conductive line; And a plate guard ring formed on the first interlayer insulating layer and covering the conductive lines.

또한, 본 발명의 반도체 장치 제조방법은 셀 영역과 주변회로 영역을 갖는 기판 상부의 주변회로 영역에 도전라인을 형성하는 단계; 상기 도전라인을 덮는 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 플레이트용 도전막을 형성하는 단계; 및 상기 플레이트용 도전막을 패터닝하여 상기 셀 영역의 제1층간절연막 상에는 셀 커패시터의 플레이트를 형성하고, 상기 주변회로 영역의 제1층간절연막 상에는 상기 도전라인 사이를 덮는 플레이트 가드링을 형성하는 단계를 포함하는 것을 특징으로 한다.
In addition, the semiconductor device manufacturing method of the present invention comprises the steps of forming a conductive line in the peripheral circuit region on the substrate having a cell region and a peripheral circuit region; Forming a first interlayer insulating film covering the conductive line; Forming a conductive film for a plate on the first interlayer insulating film; And patterning the plate conductive film to form a plate of a cell capacitor on the first interlayer insulating film of the cell region, and forming a plate guard ring covering the conductive lines on the first interlayer insulating film of the peripheral circuit region. Characterized in that.

본 발명의 반도체 장치 및 그 제조방법은 콘택이 오 정렬되어 형성되더라도, 불량을 최소화될 수 있다.
The semiconductor device of the present invention and the method of manufacturing the same can minimize the defect even if the contacts are misaligned.

도 1a 내지 도 1b는 본 발명의 일 실시 예에 다른 반도체 장치를 설명하기 위한 도면
도 2a 내지 도 2f는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면1A to 1B are diagrams illustrating another semiconductor device according to an embodiment of the present invention.
2A through 2F are diagrams for describing a method of manufacturing a semiconductor device, according to an embodiment of the present disclosure.

이하에서는, 본 발명의 가장 바람직한 실시 예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
In the following, the most preferred embodiment of the present invention is described. In the drawings, the thickness and spacing are expressed for convenience of description and may be exaggerated compared to the actual physical thickness. In describing the present invention, known configurations irrespective of the gist of the present invention may be omitted. In adding reference numerals to the components of each drawing, it should be noted that the same components as possible have the same number, even if displayed on different drawings.

도 1a 내지 도 1b는 본 발명의 일 실시 예에 따른 반도체 장치이다. 도 1a는 단면도이고, 도 1b는 도 1a의 A-A' 부분의 평면도이다.1A to 1B illustrate a semiconductor device according to an embodiment of the present invention. FIG. 1A is a cross-sectional view and FIG. 1B is a plan view of the AA ′ portion of FIG. 1A.

도 1a 및 도 1b를 참조하면, 주변회로 영역에는 일 방향으로 연장하는 형태의 도전라인(12A)이 배치된다. 그리고, 도전라인(12A)을 덮는 제1층간절연막(14)이 형성되고, 제1층간절연막(14) 상에는 도전라인(12A) 사이를 덮는 플레이트 가드링(20A)이 형성된다.1A and 1B, a conductive line 12A extending in one direction is disposed in the peripheral circuit region. A first interlayer insulating film 14 covering the conductive lines 12A is formed, and a plate guard ring 20A covering the conductive lines 12A is formed on the first interlayer insulating film 14.

한편, 셀 영역의 셀 커패시터(21)는 상부전극인 플레이트(20), 유전물질(19) 및 하부전극인 스토리지 노드(18)을 포함한다. 셀 커패시터(21)는 충분한 정전용량을 확보하기 위하여 상대적으로 높은 높이를 갖는다.Meanwhile, the cell capacitor 21 of the cell region includes a plate 20 as an upper electrode, a dielectric material 19 and a storage node 18 as a lower electrode. The cell capacitor 21 has a relatively high height to ensure sufficient capacitance.

여기서, 주변회로 영역의 플레이트 가드링(20A)은 셀 영역의 셀 커패시터(21)의 플레이트 전극(20)과 동일한 도전층이 패터닝되어 형성된 것이다. 예를 들어, 셀 영역의 상부전극인 플레이트(20)를 형성하기 위한 도전층은 주변회로 영역까지 형성되고, 이러한 주변회로 영역의 도전층을 패터닝하여 플레이트 가드링(20A)이 형성될 수 있다.Here, the plate guard ring 20A in the peripheral circuit region is formed by patterning the same conductive layer as the plate electrode 20 of the cell capacitor 21 in the cell region. For example, the conductive layer for forming the plate 20, which is the upper electrode of the cell region, may be formed to the peripheral circuit region, and the plate guard ring 20A may be formed by patterning the conductive layer of the peripheral circuit region.

플레이트 가드링(20A)은 콘택(27)이 오 정렬되어 형성되더라도, 하부 구조물의 식각을 방지하는 역할을 한다. 특히, 동 도면에서는 콘택(27)이 오 정렬된 경우를 예시한 것으로, 콘택(27)이 오 정렬되더라도, 플레이트 가드링(20A)이 식각 방지막의 역활을 하여 플레이트 가드링(20A) 사이 공간 외에는 층간절연막(14)은 식각되지 않는다. The plate guard ring 20A serves to prevent etching of the lower structure even when the contacts 27 are misaligned. In particular, the drawing illustrates a case in which the contacts 27 are misaligned. Even if the contacts 27 are misaligned, the plate guard ring 20A acts as an etching prevention film, except that the space is between the plate guard rings 20A. The interlayer insulating film 14 is not etched.

이와 같이, 본 발명의 일 실시 예에 따른 반도체 장치는 고 종횡비를 갖는 금속 콘택이 오 정렬되어 형성되더라도, 플레이트 가드링(20A)에 의하여 주변 구조물을 보호할 수 있다. 또한, 플레이트 가드링(20A)은 셀 커패시터의 플레이트(20)와 동일한 도전층을 패터닝하여 형성함으로, 단순한 공정으로 형성할 수 있다. As described above, the semiconductor device according to the embodiment may protect the surrounding structure by the plate guard ring 20A even when the metal contacts having the high aspect ratio are misaligned. In addition, the plate guard ring 20A is formed by patterning the same conductive layer as the plate 20 of the cell capacitor, so that the plate guard ring 20A can be formed by a simple process.

도 1a의 미설명 도면 부호 '25'는 제2층간절연막이고, '11'은 기판이며, '15'는 콘택플러그이며, '12A'는 도전라인 하드마스크이고, '13'은 스페이서이다.
In FIG. 1A, reference numeral 25 denotes a second interlayer insulating film, 11 is a substrate, 15 is a contact plug, 12A is a conductive line hard mask, and 13 is a spacer.

도 2a 내지 도 2f는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면이다. 2A to 2F are diagrams for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 2a를 참조하면, 주변회로 영역 상의 기판(11) 상부에 도전라인(12A)을 형성한다. 그리고, 도전라인(12A) 상에는 하드마스크막(12B)을 형성하고, 도전라인(12A) 및 하드마스크막(12B)의 측벽에는 스페이서(13)를 더 형성한다.Referring to FIG. 2A, a conductive line 12A is formed on the substrate 11 on the peripheral circuit region. The hard mask film 12B is formed on the conductive line 12A, and the spacer 13 is further formed on the sidewalls of the conductive line 12A and the hard mask film 12B.

도전라인(12A)은 일 방향으로 연장하는 라인형일 수 있다.The conductive line 12A may be a line type extending in one direction.

이어서, 도전라인(12A), 하드마스크막(12B) 및 스페이서(13)를 덮는 층간절연막(14)을 형성한다.Subsequently, an interlayer insulating film 14 covering the conductive line 12A, the hard mask film 12B, and the spacer 13 is formed.

이어서, 셀 영역의 층간절연막(14)을 선택적으로 식각한 후, 도전물질을 매립하여 콘택플러그(15)를 형성한다. 콘택플러그(15)는 상부에 형성되는 스토리지 노드와 기판(11)을 연결하기 위하여 형성한다.Subsequently, the interlayer insulating film 14 in the cell region is selectively etched, and then a contact plug 15 is formed by filling a conductive material. The contact plug 15 is formed to connect the storage node and the substrate 11 formed thereon.

도 2b를 참조하면, 제1층간절연막(16) 상에 희생막(17)을 형성한다. 이때, 희생막(17)은 스토리지 노드의 높이를 고려하여, 상대적으로 높은 높이로 형성된다.Referring to FIG. 2B, a sacrificial layer 17 is formed on the first interlayer insulating layer 16. In this case, the sacrificial layer 17 is formed at a relatively high height in consideration of the height of the storage node.

이어서, 셀 영역의 희생막(17)을 선택적으로 패터닝하여, 콘 케이브 홀(Concave hole) 형태의 스토리지 노드 홀을 형성한다. Subsequently, the sacrificial layer 17 of the cell region is selectively patterned to form a storage node hole having a concave hole shape.

도 2c를 참조하면, 상기 스토리지 노드 홀 내부에 도전물질을 매립한 후, 스토리지 노드 분리 공정을 진행하여, 스토리지 노드(18)를 형성한다. 스토리지 노드(18)는 셀 커패시터의 하부 전극이 된다.Referring to FIG. 2C, after filling a conductive material in the storage node hole, a storage node separation process is performed to form a storage node 18. The storage node 18 becomes the bottom electrode of the cell capacitor.

이어서, 희생막(17)을 제거한다. 이때, 희생막(17)은 셀 영역뿐만 아니라, 주변회로 영역도 함께 제거된다.Next, the sacrificial film 17 is removed. In this case, the sacrificial layer 17 is removed not only the cell region but also the peripheral circuit region.

이어서, 희생막(17)이 제거되면서 노출된 스토리지 노드(18)의 전면에 유전막(19)를 형성한다.Subsequently, the sacrificial layer 17 is removed to form the dielectric layer 19 on the exposed front surface of the storage node 18.

도 2d를 참조하면, 스토리지 노드(18) 및 유전막(19)를 덮는 플레이트용 도전막(20)을 형성한다. Referring to FIG. 2D, a plate conductive film 20 covering the storage node 18 and the dielectric film 19 is formed.

이때, 플레이트용 도전막(20)은 셀 영역과 주변회로 영역에 동시에 형성되므로, 셀 영역에 형성된 스토리지 노드(18) 및 유전막(19)의 부피로 인하여, 셀 영역과 주변회로 영역의 플레이트용 도전막(20)은 단차를 가질 수 있다.In this case, since the plate conductive film 20 is formed in the cell region and the peripheral circuit region at the same time, due to the volume of the storage node 18 and the dielectric layer 19 formed in the cell region, the plate conductive film of the cell region and the peripheral circuit region is formed. The membrane 20 may have a step.

도 2e를 참조하면, 셀 영역의 플레이트용 도전막(20)을 패터닝하여 플레이트(20B)를 형성하고, 주변회로 영역의 플레이트용 도전막(20)을 패터닝하여 플레이트 가드링(20A)를 형성한다. 플레이트 가드링(20A)은 하부의 도전라인(12A) 사이를 덮도록 패터닝된다. Referring to FIG. 2E, the plate conductive film 20 in the cell region is patterned to form a plate 20B, and the plate conductive film 20 in the peripheral circuit region is patterned to form a plate guard ring 20A. . The plate guard ring 20A is patterned to cover between the lower conductive lines 12A.

이때, 콘택이 형성되는 영역(201)은 도전라인(12A)과 중첩되는 임의의 영역이며, 예를 들어, 도 1b의 평면도를 참조하면, 콘택이 형성되는 영역(201)은 복수의 도전라인(12A)과 접하면서 지그재그 방식으로 배열될 수 있다. In this case, the region in which the contact is formed 201 is an arbitrary region overlapping the conductive line 12A. For example, referring to the plan view of FIG. 1B, the region in which the contact is formed 201 may include a plurality of conductive lines ( 12A) may be arranged in a zigzag manner.

도 2f를 참조하면, 셀 영역의 플레이트(20B) 및 주변회로 영역의 플레이트 가드링(20A)을 덮는 제2층간절연막(25)를 형성한다.Referring to FIG. 2F, a second interlayer insulating film 25 is formed to cover the plate 20B in the cell region and the plate guard ring 20A in the peripheral circuit region.

이어서, 제2층간절연막(25)을 관통하여 도전라인(12A)과 연결되는 콘택(27)을 형성한다. 보다 구체적으로, 제2층간절연막(25) 상에 콘택이 형성되는 영역을 오픈 부로 하는 마스크(미도시)를 형성한 후, 상기 마스크(미도시)를 식각베리어로 제2층간절연막(25), 제1층간절연막(14) 및 하드마스크막(12B)를 식각하여 콘택 홀(26)을 형성한다. 이때, 콘택 홀(26)이 콘택이 형성될 영역에 오 정렬되더라도, 플레이트 가드링(20A)에 의하여, 주변 구조물을 식각하지 않는다. Subsequently, a contact 27 is formed through the second interlayer insulating layer 25 to be connected to the conductive line 12A. More specifically, after the mask (not shown) is formed on the second interlayer insulating film 25 as an open portion, the second interlayer insulating film 25 is used as an etch barrier. The first interlayer insulating film 14 and the hard mask film 12B are etched to form a contact hole 26. At this time, even if the contact hole 26 is misaligned with the region where the contact is to be formed, the peripheral structure is not etched by the plate guard ring 20A.

특히, 도전물질로 형성되는 플레이트 가드링(20A)과 일반적으로 산화막으로 형성되는 제2층간절연막(25)은 식각 선택비가 우수하므로, 플레이트 가드링(20A)이 형성된 부분은 하부 구조물의 식각 방지막이 될 수 있다. 이어서, 콘택 홀(26) 내에 도전물질을 매립하여 콘택(27)을 형성할 수 있다. 콘택(27)은 상부 금속배선과 연결되는 금속콘택일 수 있다. In particular, since the plate guard ring 20A formed of the conductive material and the second interlayer insulating layer 25 formed of the oxide film have an excellent etching selectivity, the portion where the plate guard ring 20A is formed has an etch stop layer of the lower structure. Can be. Subsequently, a contact material 27 may be formed by filling a conductive material in the contact hole 26. The contact 27 may be a metal contact connected to the upper metal wiring.

이로써, 본 발명의 일 실시 예에 따른 반도체 장치를 제조할 수 있으며, 본 발명의 목적은 달성될 수 있다. 특히, 본 제조 방법은 셀 영역의 커패시터 제조공정을 진행하면서, 주변회로 영역의 플레이트용 도전막(20)을 제거하지 않고, 플레이트 가드링(20A)으로 패터닝하는 공정만 추가하는 단순한 공정으로 종래의 문제점을 해결할 수 있다.
As a result, a semiconductor device according to an exemplary embodiment may be manufactured, and an object of the present disclosure may be achieved. In particular, the present manufacturing method is a simple step of adding a step of patterning the plate guard ring 20A without removing the plate conductive film 20 in the peripheral circuit area while performing the capacitor manufacturing process in the cell region. The problem can be solved.

본 발명은 상기에서 서술한 실시 예에 한정되는 것이 아니라 서로 다양한 형태로 구현될 수 있으며, 상기의 실시 예는 본 발명의 개시가 완전하도록 하여 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 함을 주의하여야 한다.
The present invention is not limited to the above-described embodiments, but can be implemented in various forms, and the above-described embodiments make the disclosure of the present invention complete so that those skilled in the art can fully understand the scope of the invention. It is provided to give. Therefore, it should be noted that the scope of the present invention should be understood by the claims of the present application.

11 : 기판 12A : 도전라인 12B : 하드마스크막
13 : 스페이서 14 : 제1층간절연막 15 : 콘택 플러그
18 : 스토리지노드 19 : 유전막 20 : 플레이트용 도전막
20A : 플레이트 가드링 20B : 플레이트
26 : 콘택 홀 27 : 콘택11 substrate 12A conductive line 12B hard mask film
13 spacer 14 first interlayer insulating film 15 contact plug
18 storage node 19 dielectric film 20 conductive film for plate
20A: Plate Guard Ring 20B: Plate
26: contact hole 27: contact

Claims (7)

주변회로 영역의 기판 상부에 배치되는 도전라인;
상기 도전라인을 덮는 제1층간절연막; 및
상기 제1층간절연막 상에 형성되고, 상기 도전라인 사이를 덮는 플레이트 가드링을 포함하는
반도체 장치.
A conductive line disposed over the substrate in the peripheral circuit region;
A first interlayer insulating film covering the conductive line; And
A plate guard ring formed on the first interlayer insulating layer and covering the conductive lines;
Semiconductor device.
청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 플레이트 가드링을 덮는 제2층간절연막; 및
상기 제2층간절연막 및 상기 제1층간절연막을 관통하여 상기 도전라인과 연결되는 콘택을 더 포함하는
반도체 장치.
The method of claim 1,
A second interlayer insulating film covering the plate guard ring; And
And a contact connected to the conductive line through the second interlayer insulating layer and the first interlayer insulating layer.
Semiconductor device.
청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 반도체 장치는 셀 영역의 제1층간절연막 상에 배치되는 셀 커패시터를 더 포함하고,
상기 플레이트 가드링은 상기 셀 영역의 셀 커패시터의 플레이트와 동일한 도전층으로 이루어지는
반도체 장치.
The method of claim 1,
The semiconductor device further includes a cell capacitor disposed on the first interlayer insulating film in the cell region,
The plate guard ring is made of the same conductive layer as the plate of the cell capacitor in the cell region.
Semiconductor device.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 has been abandoned due to the setting registration fee. 제2항에 있어서,
상기 플레이트 가드링과 상기 제2층간절연막은 상이한 식각률을 갖는
반도체 장치.
The method of claim 2,
The plate guard ring and the second interlayer insulating film have different etching rates.
Semiconductor device.
셀 영역과 주변회로 영역을 갖는 기판 상부의 주변회로 영역에 도전라인을 형성하는 단계;
상기 도전라인을 덮는 제1층간절연막을 형성하는 단계;
상기 제1층간절연막 상에 플레이트용 도전막을 형성하는 단계; 및
상기 플레이트용 도전막을 패터닝하여 상기 셀 영역의 제1층간절연막 상에는 셀 커패시터의 플레이트를 형성하고, 상기 주변회로 영역의 제1층간절연막 상에는 상기 도전라인 사이를 덮는 플레이트 가드링을 형성하는 단계를 포함하는
반도체 장치의 제조방법.
Forming a conductive line in the peripheral circuit region above the substrate having the cell region and the peripheral circuit region;
Forming a first interlayer insulating film covering the conductive line;
Forming a conductive film for a plate on the first interlayer insulating film; And
Patterning the plate conductive film to form a plate of a cell capacitor on the first interlayer insulating film of the cell region, and forming a plate guard ring covering the conductive lines on the first interlayer insulating film of the peripheral circuit region.
Method of manufacturing a semiconductor device.
청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 has been abandoned due to the setting registration fee. 제5항에 있어서,
상기 플레이트 가드링을 포함하는 전면에 제2층간절연막을 형성하는 단계;
상기 제2층간절연막 및 상기 제1층간절연막을 식각하여, 상기 도전라인을 노출시키는 콘택 홀을 형성하는 단계; 및
상기 콘택 홀 내에 도전물질을 매립하여 콘택을 형성하는 단계를 더 포함하는
반도체 장치의 제조방법.
The method of claim 5,
Forming a second interlayer insulating film on an entire surface of the plate guard ring;
Etching the second interlayer insulating film and the first interlayer insulating film to form a contact hole exposing the conductive line; And
Filling a conductive material in the contact hole to form a contact;
Method of manufacturing a semiconductor device.
청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제6항에 있어서,
상기 제2층간절연막과 상기 플레이트 가드링은 상이한 식각률을 갖는
반도체 장치의 제조방법.The method of claim 6,
The second interlayer insulating film and the plate guard ring have different etching rates.
Method of manufacturing a semiconductor device.
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