KR101185947B1 - Semiconductor device and method for forming the same - Google Patents

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    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Abstract

본 발명의 반도체 소자는 반도체 기판 상에 구비되고, 하부의 폭이 상부의 폭보다 큰 비트라인과, 상기 비트라인 상부에 연결되는 금속콘택플러그를 포함하여, 본 발명은 비트라인과 인접한 도전배선들과의 스페이스를 미세화하여 금속 콘택플러그가 비트라인 하부 게이트와 쇼트되지 않도록 하여 펀치 현상이 방지할 수 있는 효과를 제공한다. The semiconductor device of the present invention is provided on a semiconductor substrate, and includes a bit line having a lower width than an upper width and a metal contact plug connected to an upper portion of the bit line. By miniaturizing the space between the and the contact plugs, the metal contact plug is not shorted with the lower gate of the bit line, thereby providing an effect of preventing a punch phenomenon.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming the same}Semiconductor device and method for forming the same

본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 금속 콘택플러그를 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.The present invention relates to a semiconductor device and a method for forming the same, and more particularly, to a semiconductor device including a metal contact plug and a method for forming the same.

메모리 소자의 고집적화, 소형화 및 고속화에 따라 커패시터가 차지하는 면적이 감소하고 있으며, 비록 반도체 소자가 고집적화 및 소형화되더라도 반도체 소자를 구동시키기 위한 커패시터의 정전 용량은 최소한 확보되어야 한다. 최근에 반도체 소자의 크기가 nm급 극미세소자까지 작아짐에 따라 소자의 개발 공정에서 커패시터의 용량 확보를 위해 커패시터 산화막(Capacitor Oxide)의 높이가 높아지는 추세이다. 그에 따라, 금속 콘택(Metal Contact)의 단차가 점증적으로 높아진다. 여기서, 금속 콘택이라 함은 커패시터의 상부 전극, 주변 회로 영역의 비트라인 및 트랜지스터의 소스/드레인에 연결되는 메탈 배선을 위한 콘택을 일컫는다. The area occupied by capacitors is decreasing due to the high integration, miniaturization, and high speed of memory devices. Even if the semiconductor devices are highly integrated and miniaturized, the capacitance of the capacitor for driving the semiconductor devices should be at least secured. Recently, as the size of a semiconductor device is reduced to an ultrafine nanometer device, the height of a capacitor oxide is increasing to secure the capacity of a capacitor in a device development process. As a result, the step of the metal contact increases gradually. Here, the metal contact refers to a contact for a metal wiring connected to the upper electrode of the capacitor, the bit line of the peripheral circuit region, and the source / drain of the transistor.

도 1은 종래 기술에 따른 반도체 소자를 나타낸 단면도이다.1 is a cross-sectional view showing a semiconductor device according to the prior art.

도 1에 도시된 바와 같이, 소자분리막(미도시)에 의해 정의되는 활성영역(10) 상부에 폴리실리콘층(12a), 게이트 전극층(12b) 및 하드마스크층(12c)의 적층구조를 갖는 게이트(12)를 형성한다. 이어서, 게이트(12)를 포함하는 활성영역(10) 상부에 층간절연막(14)을 형성하고, 층간절연막(14) 상부에 비트라인 전극층(16a) 및 하드마스크층(16b)의 적층구조를 갖는 비트라인(16)을 형성한다. As shown in FIG. 1, a gate having a stacked structure of a polysilicon layer 12a, a gate electrode layer 12b, and a hard mask layer 12c on an active region 10 defined by an isolation layer (not shown). (12) is formed. Subsequently, an interlayer insulating film 14 is formed on the active region 10 including the gate 12, and the bit line electrode layer 16a and the hard mask layer 16b are stacked on the interlayer insulating film 14. The bit line 16 is formed.

그 다음, 비트라인(16) 상부에 층간절연막(18,20)을 형성한 후, 비트라인 전극층(16a)이 노출되도록 층간절연막(20,18)을 식각하여 금속콘택홀(22)을 형성한다. 여기서, 금속콘택홀(22)은 비트라인 전극층(16a)이 노출되도록 형성되어야 하나, 반도체 소자의 고집적화로 인해 금속콘택홀과 비트라인 전극층(16a)의 오버레이 마진이 감소하여 오정렬되기 쉽기 때문에 층간절연막(14)까지 식각하여 게이트 전극층(12b)을 노출시켜 'A'와 같은 펀치(punch) 현상이 유발된다.Next, after the interlayer insulating layers 18 and 20 are formed on the bit lines 16, the interlayer insulating layers 20 and 18 are etched to expose the bit line electrode layers 16a to form the metal contact holes 22. . Here, the metal contact hole 22 should be formed so that the bit line electrode layer 16a is exposed. However, due to the high integration of the semiconductor device, the overlay margin of the metal contact hole and the bit line electrode layer 16a is reduced, so that the interlayer insulating film is easily misaligned. By etching to 14, the gate electrode layer 12b is exposed to cause a punch phenomenon such as 'A'.

이어서, 게이트 전극층(12b)이 노출되도록 층간절연막(14)이 식각된 금속콘택홀(22)에 도전층을 매립하여 금속콘택 플러그(24)를 형성한다. 이때, 금속콘택플러그(24)는 게이트 전극층(12b)과 쇼트되어 반도체 소자의 특성을 저하시키고 불량을 유발하는 문제가 있다.Subsequently, the metal contact plug 24 is formed by filling the conductive layer in the metal contact hole 22 in which the interlayer insulating layer 14 is etched so that the gate electrode layer 12b is exposed. In this case, the metal contact plug 24 may be shorted with the gate electrode layer 12b to deteriorate the characteristics of the semiconductor device and cause a defect.

본 발명은 반도체 소자의 고집적화로 금속 콘택플러그와 비트라인의 오버레이 마진이 감소하여 금속 콘택플러그가 비트라인 하부의 게이트와 쇼트되어 불량을 유발하는 문제를 해결하고자 한다.The present invention aims to solve the problem of high integration of semiconductor devices, which reduces the overlay margin of the metal contact plug and the bit line, causing the metal contact plug to be shorted with the gate under the bit line.

본 발명의 반도체 소자는 하부 구조물 상부에 구비되며, 하부의 폭이 상부의 폭보다 큰 비트라인의 일측에 구비되는 제 1 절연막과, 상기 제 1 절연막과 이웃하는 상기 비트라인의 반대측에 구비되는 제 2 절연막 패턴과 상기 제 2 절연막 패턴보다 큰 폭을 갖는 제 3 절연막의 적층 구조와, 상기 비트라인 상부에 연결되는 금속콘택플러그를 포함하는 것을 특징으로 한다.The semiconductor device of the present invention is provided on an upper portion of a lower structure, and includes a first insulating film provided on one side of a bit line having a lower width than an upper width thereof, and a second insulating film provided on an opposite side of the bit line adjacent to the first insulating film. And a stacked structure of a second insulating layer pattern and a third insulating layer having a width greater than that of the second insulating layer pattern, and a metal contact plug connected to an upper portion of the bit line.

그리고, 상기 하부 구조물은 상기 반도체 기판 상에 구비되는 게이트와, 상기 게이트 사이에 구비되고, 상기 게이트와 이격되며 상기 반도체 기판 상부와 상기 비트라인 하부 사이에 연결되는 비트라인 콘택플러그를 더 포함하는 것을 특징으로 한다.The lower structure may further include a gate provided on the semiconductor substrate and a bit line contact plug provided between the gate and spaced apart from the gate and connected between an upper portion of the semiconductor substrate and a lower portion of the bit line. It features.

그리고, 상기 제 2 절연막 패턴은 상기 1 절연막과 상이한 식각선택비를 갖는 것을 특징으로 한다.The second insulating layer pattern may have an etching selectivity different from that of the first insulating layer.

그리고, 상기 제 3 절연막은 제 2 절연막과 상이한 식각선택비를 갖는 것을 특징으로 한다.The third insulating film has an etching selectivity different from that of the second insulating film.

그리고, 상기 비트라인의 하부는 상기 비트라인의 상부보다 상기 제 2 절연막 패턴의 폭과 상기 제 3 절연막 폭의 차이만큼 큰 폭을 갖는 것을 특징으로 한다.The lower portion of the bit line may have a width larger than the upper portion of the bit line by a difference between the width of the second insulating layer pattern and the width of the third insulating layer.

그리고, 상기 비트라인은 상기 제 2 절연막 패턴 및 상기 제 3 절연막의 적층 구조를 중심으로 대칭되는 형태를 갖는 것을 특징으로 한다.The bit line may be symmetrical with respect to the stacked structure of the second insulating layer pattern and the third insulating layer.

그리고, 상기 제 1 절연막은 동일한 폭을 갖는 것을 특징으로 한다.The first insulating film has the same width.

그리고, 상기 제 1 절연막과 이웃한 면의 상기 비트라인은 수직한 프로파일을 갖는 것을 특징으로 한다.The bit line of the surface adjacent to the first insulating layer has a vertical profile.

그리고, 상기 비트라인은 'ㄴ'의 형태를 포함하는 것을 특징으로 한다.The bit line is characterized by including the form of 'b'.

그리고, 상기 1 절연막은 상부의 폭이 하부의 폭보다 큰 것을 특징으로 한다.The first insulating film is characterized in that the width of the upper portion is larger than the width of the lower portion.

그리고, 상기 비트라인은 'ㅗ'의 형태를 포함하는 것을 특징으로 한다.And, the bit line is characterized in that it comprises the form of 'ㅗ'.

본 발명에 따른 반도체 소자의 형성 방법은 하부 구조물 상부에 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막과 이격되도록 제 2 절연막 패턴과 상기 제 2 절연막 패턴보다 큰 폭을 갖는 제 3 절연막의 적층 구조를 형성하는 단계와, 상기 제 1 절연막 및 상기 적층구조 사이에 하부의 폭이 상부의 폭보다 큰 비트라인을 형성하는 단계와, 상기 비트라인 상부에 금속콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.A method of forming a semiconductor device according to the present invention includes forming a first insulating film on an upper portion of a lower structure, and stacking a second insulating film pattern and a third insulating film having a width greater than that of the second insulating film pattern so as to be spaced apart from the first insulating film. Forming a structure, forming a bit line having a lower width greater than an upper width between the first insulating layer and the stacked structure, and forming a metal contact plug on the bit line; It features.

그리고, 상기 하부 구조물을 형성하는 단계는 상기 반도체 기판 상에 게이트를 형성하는 단계와, 상기 게이트 상부에 제 1 층간절연막을 형성하는 단계와, 상기 게이트와 이격되는 상기 게이트 사이의 영역이 노출되도록 상기 제 1 층간절연막을 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀이 매립되도록 도전물질을 형성하여 비트라인 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.The forming of the lower structure may include forming a gate on the semiconductor substrate, forming a first interlayer insulating layer on the gate, and exposing an area between the gate and the gate spaced apart from the gate. And forming a contact hole by etching the first interlayer insulating layer, and forming a bit line contact plug by forming a conductive material to fill the contact hole.

그리고, 상기 제 1 절연막은 상기 제 1 층간절연막 상부에 하나의 상기 게이트를 중심으로 서로 이웃하는 두개의 비트라인 콘택플러그가 노출되도록 형성하는 것을 특징으로 한다.The first insulating layer may be formed such that two bit line contact plugs adjacent to each other are exposed on the first interlayer insulating layer.

그리고, 상기 제 2 절연막 패턴과 상기 제 2 절연막 패턴보다 큰 폭을 갖는 제 3 절연막의 적층 구조를 형성하는 단계는 상기 제 1 절연막을 포함하는 상기 비트라인 콘택플러그 및 상기 제 1 층간절연막 상부에 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막 상부에 제 3 절연막을 형성하는 단계와, 상기 제 1 절연막이 노출되도록 상기 제 3 절연막에 평탄화 식각 공정을 수행하는 단계와, 상기 비트라인 콘택플러그가 노출되도록 상기 제 2 절연막을 식각하여 상기 제 2 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.The forming of the stacked structure of the second insulating layer pattern and the third insulating layer having a width larger than that of the second insulating layer pattern may include forming a stacked structure on the bit line contact plug and the first interlayer insulating layer including the first insulating layer. Forming an insulating film, forming a third insulating film over the second insulating film, performing a planarization etching process on the third insulating film to expose the first insulating film, and forming the bit line contact plug. And etching the second insulating film to expose the second insulating film so as to expose the second insulating film pattern.

그리고, 상기 제 2 절연막을 식각하는 단계는 습식식각으로 수행되는 것을 특징으로 한다.The etching of the second insulating layer may be performed by wet etching.

그리고, 상기 제 2 절연막을 식각하는 단계는 상기 제 2 절연막 패턴의 폭이 상기 제 3 절연막의 폭보다 작은 폭을 갖도록 수행되는 것을 특징으로 한다.The etching of the second insulating layer may be performed such that the width of the second insulating layer pattern is smaller than the width of the third insulating layer.

그리고, 상기 비트라인을 형성하는 단계는 화학적 기상 증착법(Chemical Vapor Deposition)으로 수행되는 것을 특징으로 한다.The forming of the bit line may be performed by chemical vapor deposition.

그리고, 상기 비트라인을 형성하는 단계 이후 상기 제 1 절연막을 제거하는 단계와, 상기 비트라인 및 상기 제 3 절연막 상부에 상기 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막 상부에 상기 제 3 절연막을 형성하는 단계와, 상기 비트라인이 노출되도록 상기 제 3 절연막에 평탄화 식각 공정을 수행하는 단계와, 상기 제 3 절연막의 폭보다 작은 폭을 갖도록 상기 제 2 절연막을 식각하여 상기 제 1 트렌치와 세로축을 중심으로 대칭되는 제 2 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 한다.And removing the first insulating film after forming the bit line, forming the second insulating film on the bit line and the third insulating film, and forming the third insulating film on the second insulating film. And forming a planar etching process on the third insulating film to expose the bit line, and etching the second insulating film to have a width smaller than the width of the third insulating film. Forming a second trench that is symmetric about the.

그리고, 상기 제 2 트렌치를 형성하는 단계 이후, 상기 제 2 트렌치에 비트라인 도전층을 매립하여 상기 비트라인의 하부를 확장시키는 단계를 더 포함하는 것을 특징으로 한다.After the forming of the second trench, the method may further include filling a bit line conductive layer in the second trench to extend a lower portion of the bit line.

그리고, 상기 금속콘택플러그를 형성하는 단계는 상기 비트라인을 포함하는 제 1 절연막 및 상기 제 3 절연막 상부에 제 2 층간절연막을 형성하는 단계와, 상기 비트라인이 노출되도록 제 2 층간절연막을 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀이 매립되도록 금속물질을 형성하는 단계를 포함하는 것을 특징으로 한다.The forming of the metal contact plug may include forming a second insulating interlayer on the first insulating layer and the third insulating layer including the bit line, and etching the second interlayer insulating layer to expose the bit line. And forming a contact hole, and forming a metal material to fill the contact hole.

그리고, 상기 제 2 층간절연막은 상기 제 3 절연막과 상이한 식각선택비를 갖는 것을 특징으로 한다.The second interlayer insulating layer may have a different etching selectivity from that of the third insulating layer.

본 발명은 비트라인과 인접한 도전배선들과의 스페이스를 미세화하여 금속 콘택플러그가 비트라인 하부 게이트와 쇼트되지 않도록 하여 펀치 현상이 방지할 수 있는 효과를 제공한다. The present invention provides an effect that the punch phenomenon can be prevented by minimizing the space between the bit line and the adjacent conductive lines so that the metal contact plug is not shorted with the lower gate of the bit line.

도 1은 종래 기술에 따른 반도체 소자를 나타낸 단면도.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.1 is a cross-sectional view showing a semiconductor device according to the prior art.
2 is a cross-sectional view showing a semiconductor device according to the present invention.
3A to 3G are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings in accordance with an embodiment of the present invention will be described in detail.

도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도이다.2 is a cross-sectional view showing a semiconductor device according to the present invention.

도 2에 도시된 바와 같이, 본 발명의 반도체 소자는 하부 구조물 상부에 구비되며, 하부의 폭이 상부의 폭보다 큰 비트라인(116a)의 일측에 구비되는 제 1 절연막(108)과, 제 1 절연막(108)과 이웃하는 비트라인(116a)의 반대측에 구비되는 제 2 절연막 패턴(112a)과 상기 제 2 절연막 패턴(112a)보다 큰 폭을 갖는 제 3 절연막(114)의 적층 구조와, 비트라인(116a) 상부에 연결되는 금속콘택플러그(120)를 포함한다.As shown in FIG. 2, the semiconductor device of the present invention is provided on an upper portion of a lower structure, and has a first insulating layer 108 provided on one side of a bit line 116a having a lower width than that of an upper portion, and a first insulating element 108. A stack structure of a second insulating film pattern 112a provided on the opposite side of the insulating film 108 and the adjacent bit line 116a and a third insulating film 114 having a width larger than that of the second insulating film pattern 112a, and a bit And a metal contact plug 120 connected to the upper portion of the line 116a.

여기서, 하부 구조물은 반도체 기판(100) 상에 구비되는 게이트(102)와, 게이트(102) 사이에 구비되고 게이트(102)와 이격되며 반도체 기판(100) 상부와 비트라인(116a) 하부 사이에 연결되는 비트라인 콘택플러그(106)와, 게이트(102)와 비트라인 콘택플러그(106)를 절연하는 제 1 층간절연막(104)을 더 포함하는 것이 바람직하다.Here, the lower structure is provided between the gate 102 and the gate 102 provided on the semiconductor substrate 100, spaced apart from the gate 102 and between the upper portion of the semiconductor substrate 100 and the lower portion of the bit line 116a. The bit line contact plug 106 may further include a first interlayer insulating layer 104 that insulates the gate 102 and the bit line contact plug 106 from each other.

또한, 본 발명의 반도체 소자는 서로 이웃하는 금속콘택플러그(120)의 사이를 절연시키는 제 2 층간절연막(118)을 더 포함하는 것이 바람직하다. 비트라인(116a)은 제 2 절연막 패턴(112a) 및 제 3 절연막(114)의 적층구조에 의해 이격되는 것이 바람직하고, 비트라인(116a)은 제 2 절연막 패턴(112a) 및 제 3 절연막(114)의 적층구조를 중심으로 대칭되는 형태를 갖는 것이 바람직하다. 따라서, 제 2 절연막 패턴(112a)과 이웃한 비트라인(116a)의 하부는 제 3 절연막(114)폭과 제 2 절연막 패턴(112a)폭의 차이만큼 큰 폭을 갖는 것이 바람직하다. In addition, the semiconductor device of the present invention preferably further includes a second interlayer insulating film 118 that insulates the adjacent metal contact plugs 120 from each other. The bit lines 116a may be spaced apart by the stacked structure of the second insulating layer pattern 112a and the third insulating layer 114, and the bit lines 116a may be separated from the second insulating layer pattern 112a and the third insulating layer 114. It is preferable to have a form that is symmetric about the laminated structure of the). Therefore, the lower portion of the second insulating layer pattern 112a and the adjacent bit line 116a may have a width that is as large as a difference between the width of the third insulating layer 114 and the width of the second insulating layer pattern 112a.

제 1 절연막(108)은 동일한 폭으로 형성되기 때문에 제 1 절연막(108)과 이웃한 면의 비트라인(116a) 또한 수직한 프로파일을 갖는 것이 바람직하다. 하지만, 비트라인(116a)은 반드시 수직한 프로파일을 갖는 것에 한정되는 것은 아니고 변경 가능하다. 예를들어 제 1 절연막(108)이 동일한 폭으로 형성하지 않고 서로 다른 폭을 갖도록 형성되는 경우 즉, 제 1 절연막(108)의 하부가 상부보다 작은 폭을 가져 제 2 절연막 패턴(112a)과 제 3 절연막(114)과 같은 프로파일을 갖는다면 하부가 상부보다 큰 폭을 갖는 비트라인(116a)을 형성할 수 있다. 따라서, 비트라인(116a)의 프로파일은 'ㄴ' 이외에도 'ㅗ' 와 같은 형태를 가질 수 있다.Since the first insulating film 108 is formed to have the same width, it is preferable that the bit line 116a of the surface adjacent to the first insulating film 108 also has a vertical profile. However, the bit line 116a is not necessarily limited to having a vertical profile, but may be changed. For example, when the first insulating film 108 is formed to have different widths rather than having the same width, that is, the lower portion of the first insulating film 108 has a width smaller than that of the second insulating film 112a and the first width. If the third insulating layer 114 has the same profile, the bit line 116a having a lower width than the upper portion may be formed. Accordingly, the profile of the bit line 116a may have a form such as 'ㅗ' in addition to 'b'.

이처럼, 비트라인(116a)이 상부의 폭보다 하부의 폭이 크기 때문에 금속콘택플러그(120)가 오정렬되더라도 게이트(102)와 쇼트되는 것을 용이하게 방지할 수 있다.As such, since the width of the lower portion of the bit line 116a is greater than that of the upper portion, the bit line 116a may be easily prevented from shorting with the gate 102 even when the metal contact plug 120 is misaligned.

상술한 구성을 갖는 본 발명의 반도체 소자의 형성 방법은 다음과 같다.The formation method of the semiconductor element of this invention which has the structure mentioned above is as follows.

도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다. 3A to 3G are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

도 3a에 도시된 바와 같이, 반도체 기판(100) 상에 게이트 산화막(102a), 게이트 금속층(102b) 및 하드마스크층(102c)을 형성한 후 패터닝하여 게이트(102)를 형성한다. 이어서, 게이트(102) 상부에 제 1 층간절연막(104)을 형성한 후, 반도체 기판(100)이 노출되도록 제 1 층간절연막(104)을 식각하여 콘택홀을 형성하고, 콘택홀에 도전물질을 매립하여 비트라인 콘택플러그(106)를 형성한다. 이어서, 제 1 층간절연막(104) 및 비트라인 콘택플러그(106) 상부에 제 1 절연막(108)을 형성하고, 제 1 절연막(108) 상부에 마스크 패턴(110)을 형성한다. As shown in FIG. 3A, the gate oxide layer 102a, the gate metal layer 102b, and the hard mask layer 102c are formed on the semiconductor substrate 100, and then patterned to form the gate 102. Subsequently, after the first interlayer insulating film 104 is formed on the gate 102, the first interlayer insulating film 104 is etched to expose the semiconductor substrate 100 to form a contact hole, and a conductive material is formed in the contact hole. A bit line contact plug 106 is formed by being embedded. Subsequently, a first insulating film 108 is formed on the first interlayer insulating film 104 and the bit line contact plug 106, and a mask pattern 110 is formed on the first insulating film 108.

여기서, 제 1 절연막(108)은 게이트(102)와 후속 공정에서 형성되는 비트라인(미도시)이 서로 절연되도록 형성하는 것으로 산화막 또는 질화막을 포함하는 것이 바람직하다. 그리고, 마스크 패턴(110)은 감광막을 도포한 후 노광 마스크를 이용한 노광 및 현상 공정을 수행하여 형성되는 감광막 패턴을 포함하는 것이 바람직하다.Here, the first insulating film 108 is formed so that the gate 102 and the bit line (not shown) formed in a subsequent process are insulated from each other, and preferably includes an oxide film or a nitride film. The mask pattern 110 may include a photoresist pattern formed by applying a photoresist film and then performing exposure and development processes using an exposure mask.

도 3b에 도시된 바와 같이, 마스크 패턴(110)을 식각마스크로 하나의 상기 게이트(102)를 중심으로 서로 이웃하는 두개의 비트라인 콘택플러그(106)가 노출되도록 제 1 절연막(108)을 식각하여 트렌치(109)를 형성한다. 여기서 트렌치(109)는 후속 공정에 비트라인이 형성될 영역을 정의하는 것이 바람직하다. 이어서, 트렌치(109)를 포함하는 제 1 절연막(108) 상부에 제 2 절연막(112)을 형성한 후, 제 2 절연막(112) 상부에 제 3 절연막(114)을 형성한다. 여기서, 제 2 절연막(112)은 제 1 절연막(108)과 상이한 습식 식각선택비를 갖는 것이 바람직하다. 예를 들면, 산화막을 포함할 수 있다. 그리고, 제 3 절연막(114)은 제 2 절연막(112)과 상이한 습식 식각선택비를 갖는 것이 바람직하다. 예를 들면, 질화막을 포함할 수 있다. As shown in FIG. 3B, the first insulating layer 108 is etched to expose two bit line contact plugs 106 adjacent to each other around the gate 102 with the mask pattern 110 as an etch mask. To form the trench 109. Here, the trench 109 preferably defines an area where a bit line is to be formed in a subsequent process. Subsequently, after the second insulating film 112 is formed on the first insulating film 108 including the trench 109, the third insulating film 114 is formed on the second insulating film 112. Here, it is preferable that the second insulating film 112 has a wet etching selectivity different from that of the first insulating film 108. For example, it may include an oxide film. In addition, the third insulating layer 114 may have a wet etching selectivity different from that of the second insulating layer 112. For example, it may include a nitride film.

도 3c에 도시된 바와 같이, 제 1 절연막(108)이 노출되도록 제 2 절연막(112) 및 제 3 절연막(114)에 평탄화 식각 공정을 수행한다. 따라서, 트렌치(109)의 저부 및 측벽 제 2 절연막(112)이 형성되고, 제 2 절연막(112) 상부에 제 3 절연막(114)이 형성되어 트렌치(109)가 완전히 매립되도록 하는 것이 바람직하다. As shown in FIG. 3C, a planarization etching process is performed on the second insulating layer 112 and the third insulating layer 114 to expose the first insulating layer 108. Accordingly, it is preferable that the bottom and sidewall second insulating layers 112 of the trench 109 are formed, and the third insulating layer 114 is formed on the second insulating layer 112 to completely fill the trench 109.

도 3d에 도시된 바와 같이, 제 2 절연막(112)에 비트라인 콘택플러그(106)가 노출되도록 습식 식각을 수행하여 제 2 절연막 패턴(112a)을 형성한다. 여기서, 제 2 절연막 패턴(112a)이 형성되면서 정의되는 트렌치(115)는 후속 공정에서 비트라인(미도시)이 형성될 영역이다. As shown in FIG. 3D, wet etching is performed to expose the bit line contact plug 106 to the second insulating layer 112 to form the second insulating layer pattern 112a. Here, the trench 115 defined while the second insulating layer pattern 112a is formed is a region where a bit line (not shown) is to be formed in a subsequent process.

즉, 제 3 절연막(114)과 제 2 절연막 패턴(112a)의 폭은 후속 공정에서 트렌치(115)에 매립되는 비트라인(미도시)을 이격시키는 스페이스의 폭이 된다. 여기서, 제 3 절연막(114)은 도 3b에 도시된 바와 같이, 제 2 절연막(112)의 두께에 의해 정의되므로 비트라인을 이격시키는 스페이스의 폭에 따라 제 2 절연막(112)의 두께를 조절하여 형성하는 것이 바람직하다. 그리고, 제 2 절연막 패턴(112a)은 습식 식각 시간을 조절하여 비트라인 콘택플러그(106)를 노출시키며 제 2 절연막 패턴(112a)의 폭이 제 3 절연막(114)보다 작은 폭을 갖도록 형성하는 것이 바람직하다.That is, the widths of the third insulating film 114 and the second insulating film pattern 112a are the widths of the spaces separating the bit lines (not shown) embedded in the trench 115 in a subsequent process. As shown in FIG. 3B, the third insulating film 114 is defined by the thickness of the second insulating film 112, so that the thickness of the second insulating film 112 is adjusted according to the width of the space separating the bit lines. It is preferable to form. The second insulating film pattern 112a may be formed to expose the bit line contact plug 106 by adjusting the wet etching time and to have a width smaller than that of the third insulating film 114. desirable.

도 3e에 도시된 바와 같이, 트렌치(115)가 매립되도록 비트라인 도전층(116)을 형성한다. 여기서 비트라인 도전층(116)은 트렌치(115) 내부에도 용이하게 매립될 수 있도록 화학적 기상 증착법(Chemical Vapor Deposition)으로 수행되는 것이 바람직하다. As shown in FIG. 3E, the bit line conductive layer 116 is formed to fill the trench 115. The bit line conductive layer 116 is preferably performed by chemical vapor deposition so that the bit line conductive layer 116 can be easily buried in the trench 115.

도 3f에 도시된 바와 같이, 제 1 절연막(108) 및 제 3 절연막(114)이 노출되도록 비트라인 도전층(116)에 평탄화 식각 공정을 수행하여 비트라인(116a)을 형성한다. 여기서, 비트라인(116a)은 제 2 절연막 패턴(112a) 및 제 3 절연막(114)에 의해 이격되는데, 제 2 절연막 패턴(112a)의 폭은 제 3 절연막(114)보다 작은 폭을 갖기 때문에 제 2 절연막 패턴(112a)에 의해 이격되는 비트라인의 폭은 제 3 절연막(114)에 의해 이격되는 비트라인의 폭보다 크다. 즉, 비트라인(116a)은 하부의 폭이 상부의 폭보다 큰 형태로 형성된다.As shown in FIG. 3F, a bit line 116a is formed by performing a planarization etching process on the bit line conductive layer 116 so that the first insulating film 108 and the third insulating film 114 are exposed. Here, the bit line 116a is spaced apart from the second insulating film pattern 112a and the third insulating film 114. The width of the second insulating film pattern 112a is smaller than that of the third insulating film 114. The width of the bit lines spaced by the second insulating film pattern 112a is greater than the width of the bit lines spaced by the third insulating film 114. That is, the bit line 116a is formed in a shape where the width of the lower portion is larger than the width of the upper portion.

도시되지는 않았지만, 비트라인 하부의 폭을 확장시키기 위하여 다음의 방법을 추가로 실시할 수 있다. 비트라인(116a)을 형성한 후, 제 1 절연막(108)을 제거하고 도 3b 내지 도 3f의 공정을 추가적으로 수행한다. 이 경우도 제 3 절연막(114)의 폭보다 작은 폭을 갖도록 제 2 절연막이 식각되면서 트렌치를 추가적으로 형성하게 되는데 이와 같이 추가적으로 형성되는 트렌치는 수직한 프로파일을 갖는 비트라인의 측벽 즉, 제 1 절연막(108)과 이웃하던 비트라인(116a)의 면(비트라인이 'ㄴ'인 경우에는 세로축을 의미함)을 중심으로 하여 대칭되어 형성된다. 따라서, 트렌치에 매립되는 비트라인의 형상은 'ㅗ'의 형상을 가지므로 'ㄴ'의 형상보다 하부의 폭이 확장된다. 따라서, 후속 공정에서 형성되는 금속콘택플러그(120, 도 3g)가 게이트(120)와 쇼트되는 문제를 더욱 용이하게 방지할 수 있다.Although not shown, the following method may be further implemented to expand the width of the lower portion of the bit line. After the bit line 116a is formed, the first insulating layer 108 is removed and the processes of FIGS. 3B to 3F are additionally performed. In this case, the second insulating film is etched to have a width smaller than the width of the third insulating film 114, and the trench is additionally formed. The trench formed as described above may have a sidewall of the bit line having a vertical profile, that is, the first insulating film ( It is formed symmetrically about the surface of the bit line 116a adjacent to 108 (when the bit line is 'b', which means the vertical axis). Therefore, since the bit line embedded in the trench has a shape of 'ㅗ', the width of the lower portion is wider than that of the 'b'. Therefore, the problem that the metal contact plug 120 (FIG. 3G) formed in the subsequent process is shorted with the gate 120 can be more easily prevented.

도 3g에 도시된 바와 같이, 제 1 절연막(108a), 제 3 절연막(114) 및 비트라인(116a) 상부에 제 2 층간절연막(118)을 형성한 후, 비트라인(116a)이 노출되도록 제 2 층간절연막(118)을 식각하여 콘택홀을 형성하고 콘택홀에 금속물질을 매립하여 금속콘택플러그(120)를 형성한다. As shown in FIG. 3G, after the second insulating interlayer 118 is formed on the first insulating layer 108a, the third insulating layer 114, and the bit line 116a, the bit line 116a may be exposed. The interlayer insulating layer 118 is etched to form a contact hole, and a metal contact plug 120 is formed by burying a metal material in the contact hole.

여기서 제 2 층간절연막(118)은 제 3 절연막(114)과 건식 식각비가 상이한 물질로 형성하는 것이 바람직하다. 이는 금속콘택플러그(120) 형성을 위한 콘택홀 형성 시 제 2 층간절연막(118)이 식각될 때 제 3 절연막(114)의 일부가 식각되는 것을 방지하여 게이트와 쇼트되는 것을 방지할 수 있다.The second interlayer insulating film 118 may be formed of a material having a different dry etching ratio from the third insulating film 114. This may prevent a portion of the third insulating layer 114 from being etched when the second interlayer insulating layer 118 is etched when forming the contact hole for forming the metal contact plug 120, thereby preventing shortening with the gate.

그리고, 금속콘택플러그(120)는 상부의 폭보다 하부의 폭이 큰 비트라인(116a)과 접속되기 때문에 금속콘택플러그(120) 형성 시 비트라인 하부에 구비되는 게이트와 쇼트되어 유발되는 불량을 방지할 수 있다. Further, since the metal contact plug 120 is connected to the bit line 116a having a lower width than the upper width, the metal contact plug 120 prevents a defect caused by shorting with a gate provided under the bit line when the metal contact plug 120 is formed. can do.

상술한 바와 같이, 본 발명은 비트라인(116a)이 제 3 절연막(114) 및 제 3 절연막(114)보다 작은 폭을 갖는 제 2 절연막 패턴(112a)에 의해 이격되도록 하여 비트라인(116a) 하부에 위치하는 게이트와 금속콘택플러그가 쇼트되는 문제를 방지할 수 있다. 그리고, 제 2 절연막 패턴(112a) 및 제 3 절연막(114)의 폭을 조절함으로써 비트라인의 스페이스를 용이하게 조절할 수 있다. As described above, the present invention allows the bit line 116a to be spaced apart by the third insulating film 114 and the second insulating film pattern 112a having a width smaller than that of the third insulating film 114 so that the lower portion of the bit line 116a is lower. It is possible to prevent the short circuit of the gate and the metal contact plug located in the. The space of the bit line can be easily adjusted by adjusting the widths of the second insulating layer pattern 112a and the third insulating layer 114.

본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention as defined by the appended claims. Of the present invention.

Claims (22)

반도체 기판상에 구비되며, 하부의 폭이 상부의 폭보다 큰 비트라인의 일측에 구비되는 제 1 절연막;
상기 제 1 절연막과 이웃하는 상기 비트라인의 반대측에 구비되는 제 2 절연막 패턴과 상기 제 2 절연막 패턴보다 큰 폭을 갖는 제 3 절연막의 적층 구조;
상기 비트라인 상부에 연결되는 금속콘택플러그를 포함하는 것을 특징으로 하는 반도체 소자.A first insulating layer provided on the semiconductor substrate, the first insulating layer being provided on one side of the bit line having a lower width than the upper width;
A stack structure of a second insulating film pattern provided on an opposite side of the bit line adjacent to the first insulating film and a third insulating film having a width greater than that of the second insulating film pattern;
And a metal contact plug connected to an upper portion of the bit line. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 청구항 1에 있어서,
상기 반도체 기판과 상기 비트라인 및 상기 제 1 절연막 사이의 상기 반도체 기판상에 구비되는 게이트; 및
상기 게이트 사이에 구비되고, 상기 게이트와 이격되며 상기 반도체 기판 상부와 상기 비트라인 하부 사이에 연결되는 비트라인 콘택플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
A gate provided on the semiconductor substrate between the semiconductor substrate, the bit line, and the first insulating film; And
And a bit line contact plug provided between the gates and spaced apart from the gate and connected between an upper portion of the semiconductor substrate and a lower portion of the bit line. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 청구항 1에 있어서,
상기 제 2 절연막 패턴은 상기 제 1 절연막과 상이한 식각선택비를 갖는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
And the second insulating film pattern has an etching selectivity different from that of the first insulating film. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 has been abandoned due to the setting registration fee. 청구항 1에 있어서,
상기 제 3 절연막은 제 2 절연막과 상이한 식각선택비를 갖는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
And the third insulating film has an etching selectivity different from that of the second insulating film. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 청구항 1에 있어서,
상기 비트라인의 하부는 상기 비트라인의 상부보다
상기 제 2 절연막 패턴의 폭과 상기 제 3 절연막 폭의 차이만큼 큰 폭을 갖는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
The bottom of the bit line is less than the top of the bit line.
And a width as large as a difference between the width of the second insulating film pattern and the width of the third insulating film. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 has been abandoned due to the setting registration fee. 청구항 1에 있어서,
상기 비트라인은
상기 제 2 절연막 패턴 및 상기 제 3 절연막의 적층 구조를 중심으로 대칭되는 형태를 갖는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
The bit line
And a symmetrical shape centering on the stacked structure of the second insulating film pattern and the third insulating film. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 청구항 1에 있어서,
상기 제 1 절연막은 동일한 폭을 갖는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
And the first insulating film has the same width. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 청구항 7에 있어서,
상기 제 1 절연막과 이웃한 면의 상기 비트라인은 수직한 프로파일을 갖는 것을 특징으로 하는 반도체 소자.The method of claim 7,
And the bit line on a surface adjacent to the first insulating film has a vertical profile. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 has been abandoned due to the setting registration fee. 청구항 7에 있어서,
상기 비트라인은 'ㄴ'의 형태를 포함하는 것을 특징으로 하는 반도체 소자.The method of claim 7,
The bit line is a semiconductor device characterized in that it comprises a form of 'b'. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee. 청구항 1에 있어서,
상기 제 1 절연막은
상부의 폭이 하부의 폭보다 큰 것을 특징으로 하는 반도체 소자.The method according to claim 1,
The first insulating film is
A semiconductor device, characterized in that the width of the upper portion is larger than the width of the lower portion. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 청구항 10에 있어서,
상기 비트라인은 'ㅗ'의 형태를 포함하는 것을 특징으로 하는 반도체 소자.The method of claim 10,
The bit line is a semiconductor device characterized in that it comprises a form of 'ㅗ'. 반도체 기판상에 제 1 절연막을 형성하는 단계;
상기 제 1 절연막과 이격되도록 제 2 절연막 패턴과 상기 제 2 절연막 패턴보다 큰 폭을 갖는 제 3 절연막의 적층 구조를 형성하는 단계;
상기 제 1 절연막 및 상기 적층구조 사이에 하부의 폭이 상부의 폭보다 큰 비트라인을 형성하는 단계; 및
상기 비트라인 상부에 금속콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.Forming a first insulating film on the semiconductor substrate;
Forming a stacked structure of a second insulating film pattern and a third insulating film having a width greater than that of the second insulating film pattern so as to be spaced apart from the first insulating film;
Forming a bit line having a lower width greater than an upper width between the first insulating layer and the stacked structure; And
And forming a metal contact plug on the bit line. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 청구항 12에 있어서,
상기 반도체 기판과 상기 비트라인 및 상기 제 1 절연막 사이의 상기 반도체 기판상에 게이트를 형성하는 단계;
상기 게이트 상부에 제 1 층간절연막을 형성하는 단계;
상기 게이트와 이격되는 상기 게이트 사이의 영역이 노출되도록 상기 제 1 층간절연막을 식각하여 콘택홀을 형성하는 단계; 및
상기 콘택홀이 매립되도록 도전물질을 형성하여 비트라인 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 12,
Forming a gate on the semiconductor substrate between the semiconductor substrate and the bit line and the first insulating film;
Forming a first interlayer insulating film on the gate;
Forming a contact hole by etching the first interlayer insulating layer so that a region between the gate and the gate spaced apart is exposed; And
And forming a bit line contact plug by forming a conductive material to fill the contact hole. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 has been abandoned due to the setting registration fee. 청구항 13에 있어서,
상기 제 1 절연막은 상기 제 1 층간절연막 상부에 하나의 상기 게이트를 중심으로 서로 이웃하는 두개의 비트라인 콘택플러그가 노출되도록 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method according to claim 13,
And the first insulating film is formed to expose two bit line contact plugs adjacent to each other with respect to one gate on the first interlayer insulating film. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 is abandoned in the setting registration fee payment. 청구항 14에 있어서,
상기 제 2 절연막 패턴과 상기 제 2 절연막 패턴보다 큰 폭을 갖는 제 3 절연막의 적층 구조를 형성하는 단계는
상기 제 1 절연막을 포함하는 상기 비트라인 콘택플러그 및 상기 제 1 층간절연막 상부에 제 2 절연막을 형성하는 단계;
상기 제 2 절연막 상부에 제 3 절연막을 형성하는 단계;
상기 제 1 절연막이 노출되도록 상기 제 3 절연막에 평탄화 식각 공정을 수행하는 단계; 및
상기 비트라인 콘택플러그가 노출되도록 상기 제 2 절연막을 식각하여 상기 제 2 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method according to claim 14,
Forming a stacked structure of the second insulating film pattern and the third insulating film having a width larger than the second insulating film pattern
Forming a second insulating film on the bit line contact plug and the first interlayer insulating film including the first insulating film;
Forming a third insulating film on the second insulating film;
Performing a planarization etching process on the third insulating layer to expose the first insulating layer; And
And forming the second insulating layer pattern by etching the second insulating layer so that the bit line contact plug is exposed. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 has been abandoned due to the setting registration fee. 청구항 15에 있어서,
상기 제 2 절연막을 식각하는 단계는
습식식각으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.The method according to claim 15,
Etching the second insulating film
A method of forming a semiconductor device, characterized in that it is performed by wet etching. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.Claim 17 has been abandoned due to the setting registration fee. 청구항 15에 있어서,
상기 제 2 절연막을 식각하는 단계는
상기 제 2 절연막 패턴의 폭이 상기 제 3 절연막의 폭보다 작은 폭을 갖도록 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.The method according to claim 15,
Etching the second insulating film
And the width of the second insulating film pattern is smaller than the width of the third insulating film. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.Claim 18 has been abandoned due to the setting registration fee. 청구항 13에 있어서,
상기 비트라인을 형성하는 단계는
화학적 기상 증착법(Chemical Vapor Deposition)으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.The method according to claim 13,
Forming the bit line
A method of forming a semiconductor device, characterized in that it is carried out by Chemical Vapor Deposition. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.Claim 19 is abandoned in setting registration fee. 청구항 12에 있어서,
상기 비트라인을 형성하는 단계 이후
상기 제 1 절연막을 제거하는 단계;
상기 비트라인 및 상기 제 3 절연막 상부에 상기 제 2 절연막을 형성하는 단계;
상기 제 2 절연막 상부에 상기 제 3 절연막을 형성하는 단계;
상기 비트라인이 노출되도록 상기 제 3 절연막에 평탄화 식각 공정을 수행하는 단계; 및
상기 제 3 절연막의 폭보다 작은 폭을 갖도록 상기 제 2 절연막을 식각하여 상기 제 1 트렌치와 세로축을 중심으로 대칭되는 제 2 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 12,
After forming the bit line
Removing the first insulating film;
Forming the second insulating layer on the bit line and the third insulating layer;
Forming the third insulating film on the second insulating film;
Performing a planarization etching process on the third insulating layer to expose the bit line; And
And etching the second insulating film to have a width smaller than the width of the third insulating film to form a second trench that is symmetrical about the first trench and the vertical axis. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.Claim 20 has been abandoned due to the setting registration fee. 청구항 19에 있어서,
상기 제 2 트렌치를 형성하는 단계 이후,
상기 제 2 트렌치에 비트라인 도전층을 매립하여 상기 비트라인의 하부를 확장시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 19,
After forming the second trench,
And embedding a bit line conductive layer in the second trench to extend a lower portion of the bit line. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.Claim 21 has been abandoned due to the setting registration fee. 청구항 12에 있어서,
상기 금속콘택플러그를 형성하는 단계는
상기 비트라인을 포함하는 제 1 절연막 및 상기 제 3 절연막 상부에 제 2 층간절연막을 형성하는 단계;
상기 비트라인이 노출되도록 제 2 층간절연막을 식각하여 콘택홀을 형성하는 단계; 및
상기 콘택홀이 매립되도록 금속물질을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 12,
Forming the metal contact plug is
Forming a second interlayer insulating film over the first insulating film and the third insulating film including the bit line;
Etching a second interlayer insulating layer to expose the bit line to form a contact hole; And
And forming a metal material to fill the contact hole. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.Claim 22 is abandoned in setting registration fee. 청구항 21에 있어서,
상기 제 2 층간절연막은 상기 제 3 절연막과 상이한 식각선택비를 갖는 것을 특징으로 하는 반도체 소자의 형성 방법.23. The method of claim 21,
And the second interlayer insulating film has an etching selectivity different from that of the third insulating film.
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