KR101061172B1 - Semiconductor device with vertical transistor and manufacturing method thereof - Google Patents

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Abstract

본 발명은 비트 라인의 전기적 특성을 개선할 수 있는 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 수직형 트랜지스터는, 실리콘 기판과 매몰 산화막 및 실리콘층의 적층 구조로 이루어지고, 상기 실리콘층 내에 수직형 홈 및 구형 홈을 포함하는 벌브형 홈이 형성된 SOI 기판; 상기 구형 홈의 측벽에 형성된 게이트; 상기 게이트 아래의 실리콘층 부분에 상기 매몰 산화막과 접하도록 형성된 드레인 영역; 상기 게이트들 사이의 실리콘층 표면에 형성된 소오스 영역; 및 상기 드레인 영역 아래의 매몰 산화막 부분에 상기 드레인 영역과 콘택하도록 형성된 금속 비트 라인;을 포함한다.The present invention discloses a semiconductor device having a vertical transistor capable of improving electrical characteristics of a bit line, and a method of manufacturing the same. According to an aspect of the present invention, there is provided a vertical transistor, comprising: an SOI substrate having a stacked structure of a silicon substrate, an buried oxide film, and a silicon layer, the bulb-shaped groove including a vertical groove and a spherical groove formed in the silicon layer; A gate formed on a sidewall of the spherical groove; A drain region formed in a portion of the silicon layer under the gate to contact the buried oxide film; A source region formed on a surface of the silicon layer between the gates; And a metal bit line formed to contact the drain region in a portion of the buried oxide layer under the drain region.

Description

수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE WITH VERTICAL TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}A semiconductor device having a vertical transistor and a method of manufacturing the same {SEMICONDUCTOR DEVICE WITH VERTICAL TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}

본 발명은 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 금속 매몰 비트 라인 구조를 적용하여 비트 라인의 전기적 특성을 개선할 수 있는 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a vertical transistor and a manufacturing method thereof, and more particularly, to a semiconductor device having a vertical transistor capable of improving the electrical characteristics of the bit line by applying a metal buried bit line structure. And a method for producing the same.

반도체 소자의 집적도가 증가함에 따라, 평면적으로 각 단위 셀이 차지하는 면적이 감소하게 되었다. 이와 같은 단위 셀 면적의 감소에 대응하여, 트랜지스터, 비트 라인(bit line), 워드 라인(word line), 캐패시터(capacitor)의 스토리지 노드 콘택을 위한 매몰 콘택을 한정된 면적 위에 형성하기 위한 다양한 방법이 제안되었다. As the degree of integration of semiconductor devices increases, the area occupied by each unit cell decreases in plan. In response to such a reduction in the unit cell area, various methods for forming buried contacts for storage node contacts of transistors, bit lines, word lines, and capacitors over a limited area are proposed. It became.

그 중 하나의 방법으로서, DRAM(dynamic random access memory)과 같은 반도체 소자의 경우, 소오스 영역 및 드레인 영역을 활성 영역 내에 상하로 배치시켜서 반도체 기판 내에서 수직형 채널을 갖는 트랜지스터 구조를 적용한 반도체 소자가 제안되었다.As one method, in the case of a semiconductor device such as a dynamic random access memory (DRAM), a semiconductor device having a transistor structure having vertical channels in a semiconductor substrate by disposing a source region and a drain region up and down in an active region is provided. Proposed.

상기 수직형 채널을 갖는 트랜지스터는 반도체 기판의 주면(main surface)에 대하여 수직으로 연장되는 활성 필라(Pillar)의 주위에 게이트 절연막과 게이트 도전막으로 이루어진 게이트를 형성하고, 상기 게이트를 중심으로 하여 상기 활성 필라의 상하에 소오스 영역 및 드레인 영역을 형성함으로써 반도체 기판의 주면에 대하여 수직형 채널을 갖는 트랜지스터가 형성된다. The transistor having the vertical channel forms a gate including a gate insulating film and a gate conductive film around an active pillar extending perpendicular to a main surface of a semiconductor substrate, and the gate is formed around the gate. By forming source and drain regions above and below the active pillar, a transistor having a vertical channel with respect to the main surface of the semiconductor substrate is formed.

그러므로, 트랜지스터의 면적을 감소시키더라도 채널 길이에 구애받지 않는다. 이와 같은 수직형 채널을 갖는 반도체 소자를 구현하는 데 있어서, 비트 라인을 셀의 소자분리 영역에 매립하는 매몰 비트 라인(buried bit line) 구조로 형성하는 기술이 제안된 바 있다.Therefore, reducing the area of the transistor does not depend on the channel length. In implementing a semiconductor device having such a vertical channel, a technique of forming a bit line into a buried bit line structure embedded in a device isolation region of a cell has been proposed.

이하에서는, 종래 기술에 따른 매몰 비트 라인 구조를 갖는 반도체 소자의 제조방법에 대해 간략하게 설명하도록 한다.Hereinafter, a method of manufacturing a semiconductor device having a buried bit line structure according to the prior art will be briefly described.

먼저, 반도체 기판을 공지의 포토(Photo) 공정을 통해 소정 깊이만큼 식각하여 상기 반도체 기판 셀 영역의 상면에서 돌출되는 상부 필라(pillar)를 형성한다. 그런 다음, 상기 상부 필라의 측벽을 포위하는 스페이서를 형성한 후, 스페이서를 식각 마스크로 하여 상기 반도체 기판의 노출된 표면을 좀더 식각하여 트렌치를 형성한다.First, the semiconductor substrate is etched to a predetermined depth through a known photo process to form an upper pillar protruding from the upper surface of the semiconductor substrate cell region. Then, after forming a spacer surrounding the sidewall of the upper pillar, a trench is formed by further etching the exposed surface of the semiconductor substrate using the spacer as an etch mask.

계속해서, 상기 트렌치에 대해 등방성 습식 식각 공정을 수행하여 상기 반도체 기판의 일부로 이루어지고 상기 상부 필라와 일체로 수직 방향으로 연장되는 하부 필라를 형성한다. 상기 하부 필라는 상기 상부 필라의 폭 보다 작은 폭을 갖는다.Subsequently, an isotropic wet etching process is performed on the trench to form a lower pillar that is formed as part of the semiconductor substrate and extends in a vertical direction integrally with the upper pillar. The lower pillar has a width smaller than the width of the upper pillar.

그리고 나서, 상기 하부 필라의 외주 측벽의 반도체 기판 상에 게이트 절연막과 게이트 도전막으로 이루어진 환형 게이트를 형성한다. 이어서, 상기 환형 게이트에 인접한 소정 영역에 이온주입을 수행하여 하부 소오스 영역 및 드레인 영역을 형성한다. Then, an annular gate including a gate insulating film and a gate conductive film is formed on the semiconductor substrate on the outer sidewall of the lower pillar. Subsequently, ion implantation is performed in a predetermined region adjacent to the annular gate to form a lower source region and a drain region.

다음으로, 상기 하부 소오스 영역 및 드레인 영역과 그 아래의 반도체 기판 부분을 식각하여 상기 반도체 기판 중 상기 하부 필라의 아래에 라인 형상의 매몰 비트 라인을 형성한다. 그리고 나서, 상기 매몰 비트 라인이 형성된 반도체 기판에 대해 이온주입 공정을 수행하여 상기 상부 필라에 인접한 부분에 상부 소오스 영역 및 드레인 영역을 형성한다. 그 결과, 상기 환형 게이트 및 그 상부와 하부에 각각 인접하도록 형성된 소오스 영역 및 드레인 영역으로 구성된 수직형 채널을 갖는 트랜지스터가 형성된다.Next, the lower source region and the drain region and the portion of the semiconductor substrate below are etched to form a line-shaped buried bit line under the lower pillar of the semiconductor substrate. Then, an ion implantation process is performed on the semiconductor substrate on which the buried bit line is formed to form an upper source region and a drain region in a portion adjacent to the upper pillar. As a result, a transistor having a vertical channel composed of a source region and a drain region formed adjacent to the annular gate and the upper and lower portions thereof is formed.

이후, 공지된 후속 공정들을 차례로 수행하여 종래 기술에 따른 수직형 채널을 갖는 트랜지스터를 적용한 반도체 소자를 완성한다.Subsequently, subsequent known processes are sequentially performed to complete a semiconductor device to which a transistor having a vertical channel according to the prior art is applied.

그러나, 전술한 종래 기술의 경우에는, 상기 매몰 비트 라인이 금속 재질로 형성되지 않기 때문에, 셀 동작시 빠른 응답 속도를 낼 수 없을 뿐 아니라 전기적 특성이 열화되며, 저항이 높아 셀의 동작 특성이 저하된다.However, in the above-described prior art, since the buried bit line is not formed of a metal material, not only does not provide a fast response speed during cell operation, but also deteriorates electrical characteristics and deteriorates operation characteristics of the cell due to high resistance. do.

본 발명은, 매몰 비트 라인을 금속 재질의 막으로 형성할 수 있는 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법을 제공한다.The present invention provides a semiconductor device having a vertical transistor capable of forming a buried bit line in a metal film and a method of manufacturing the same.

또한, 본 발명은 비트 라인의 전기적 특성을 개선할 수 있는 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법을 제공한다.In addition, the present invention provides a semiconductor device having a vertical transistor capable of improving the electrical characteristics of the bit line, and a manufacturing method thereof.

게다가, 본 발명은 셀의 동작 특성을 향상시킬 수 있는 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법을 제공한다.In addition, the present invention provides a semiconductor device having a vertical transistor capable of improving operating characteristics of a cell, and a method of manufacturing the same.

본 발명의 실시예에 따른 수직형 트랜지스터를 구비한 반도체 소자는, 실리콘 기판과 매몰 산화막 및 실리콘층의 적층 구조로 이루어지고, 상기 실리콘층 내에 수직형 홈 및 구형 홈을 포함하는 벌브형 홈이 형성된 SOI 기판; 상기 구형 홈의 측벽에 형성된 게이트; 상기 게이트 아래의 실리콘층 부분에 상기 매몰 산화막과 접하도록 형성된 드레인 영역; 상기 게이트들 사이의 실리콘층 표면에 형성된 소오스 영역; 및 상기 드레인 영역 아래의 매몰 산화막 부분에 상기 드레인 영역과 콘택하도록 형성된 금속 비트 라인;을 포함한다.A semiconductor device having a vertical transistor according to an embodiment of the present invention includes a stacked structure of a silicon substrate, a buried oxide film, and a silicon layer, and a bulb-shaped groove including a vertical groove and a spherical groove is formed in the silicon layer. SOI substrates; A gate formed on a sidewall of the spherical groove; A drain region formed in a portion of the silicon layer under the gate to contact the buried oxide film; A source region formed on a surface of the silicon layer between the gates; And a metal bit line formed to contact the drain region in a portion of the buried oxide layer under the drain region.

여기서, 상기 수직형 홈의 측벽에 형성된 스페이서를 더 포함한다.Here, the spacer further comprises a spacer formed on the sidewall of the vertical groove.

상기 게이트는 상기 구형 홈의 측벽을 감싸는 환형으로 형성된다.The gate is formed in an annular shape surrounding the sidewall of the spherical groove.

상기 금속 비트 라인은 상기 매몰 산화막 내에서 일방향으로 연장되게 형성된다.The metal bit line is formed to extend in one direction in the buried oxide film.

상기 구형 홈 내에서 상기 게이트와 전기적으로 콘택되며 상기 금속 비트 라인과 수직하는 방향으로 연장되어 형성된 워드 라인을 더 포함한다.And a word line in electrical contact with the gate in the spherical groove and extending in a direction perpendicular to the metal bit line.

상기 드레인 영역의 표면으로부터 상기 매몰 산화막까지 연장되는 비아 패턴 형상으로 형성된 금속 비트 라인 분리용 절연막을 더 포함한다.The semiconductor device may further include an insulating film for separating metal bit lines formed in a via pattern shape extending from a surface of the drain region to the buried oxide film.

상기 소오스 영역 상에 형성된 콘택 도전막을 더 포함한다.The semiconductor device may further include a contact conductive film formed on the source region.

또한, 본 발명의 실시예에 따른 수직형 트랜지스터를 구비한 반도체 소자의 제조방법은, 실리콘 기판과 매몰 산화막 및 실리콘층의 적층 구조로 이루어진 SOI 기판의 상기 실리콘층 내에 수직형 홈 및 구형 홈을 포함하는 벌브형 홈을 형성하는 단계; 상기 구형 홈의 측벽에 게이트를 형성하는 단계; 상기 게이트 아래의 실리콘층 부분에 상기 매몰 산화막과 접하도록 드레인 영역을 형성하는 단계; 상기 게이트들 사이의 실리콘층 표면 내에 소오스 영역을 형성하는 단계; 및 상기 드레인 영역 아래의 매몰 산화막 부분에 상기 드레인 영역과 콘택하도록 금속 비트 라인을 형성하는 단계;를 포함한다.In addition, a method of manufacturing a semiconductor device having a vertical transistor according to an embodiment of the present invention includes a vertical groove and a spherical groove in the silicon layer of the SOI substrate having a stacked structure of a silicon substrate, an embedded oxide film and a silicon layer. Forming a bulb-shaped groove; Forming a gate on a sidewall of the spherical groove; Forming a drain region in a portion of the silicon layer under the gate to contact the buried oxide film; Forming a source region in the silicon layer surface between the gates; And forming a metal bit line at a portion of the buried oxide layer under the drain region to contact the drain region.

상기 벌브형 홈을 형성하는 단계는, 상기 SOI 기판의 실리콘층을 식각하여 수직형 홈을 형성하는 단계; 상기 수직형 홈의 측벽에 스페이서를 형성하는 단계; 및 상기 스페이서가 형성된 수직형 홈 저면의 실리콘층 부분을 좀더 식각하여 구형 홈을 형성하는 단계;를 포함한다.The forming of the bulb type groove may include forming a vertical groove by etching the silicon layer of the SOI substrate; Forming a spacer on a sidewall of the vertical groove; And etching the silicon layer portion of the bottom of the vertical groove in which the spacer is formed to form a spherical groove.

상기 게이트는 상기 구형 홈의 측벽을 감싸는 환형으로 형성한다.The gate is formed in an annular shape surrounding the side wall of the spherical groove.

상기 금속 비트 라인은 상기 매몰 산화막 내에서 일방향으로 연장하도록 형성한다.The metal bit line is formed to extend in one direction in the buried oxide film.

상기 금속 비트 라인을 형성하는 단계는, 상기 게이트를 포함한 벌브형 홈을 매립하도록 절연막을 형성하는 단계; 상기 절연막 및 드레인 영역을 상기 매몰 산화막 부분이 노출될 때까지 식각하는 단계; 상기 노출된 매몰 산화막 부분을 식각하여 상기 절연막 및 드레인 영역에서 보다 상기 매몰 산화막 부분에서 더 넓은 폭 을 갖는 홀을 형성하는 단계; 상기 홀의 표면에 금속막을 형성하는 단계; 및 상기 매몰 산화막 부분에 형성된 상기 홀의 하부에만 금속막이 잔류되도록 상기 금속막을 식각하는 단계;를 포함한다. The forming of the metal bit line may include forming an insulating film to fill a bulb-shaped groove including the gate; Etching the insulating film and the drain region until the buried oxide film portion is exposed; Etching the exposed buried oxide portion to form a hole having a wider width in the buried oxide portion than in the insulating and drain regions; Forming a metal film on the surface of the hole; And etching the metal film such that the metal film remains only under the hole formed in the buried oxide film portion.

상기 금속막은 PVD(Physical Vapor Deposition), 또는, CVD(Chemical Vapor Deposition) 방식으로 형성한다.The metal film is formed by physical vapor deposition (PVD) or chemical vapor deposition (CVD).

상기 금속 비트 라인을 형성하는 단계 후, 상기 구형 홈 내에 상기 게이트와 전기적으로 콘택하며 상기 금속 비트 라인과 수직하는 방향으로 연장되는 워드 라인을 형성하는 단계;를 더 포함한다.After forming the metal bit line, forming a word line in the spherical groove, the word line being in electrical contact with the gate and extending in a direction perpendicular to the metal bit line.

상기 금속 비트 라인을 형성하는 단계 후, 상기 드레인 영역의 표면으로부터 상기 매몰 산화막까지 연장되는 비아 패턴 형상으로 금속 비트 라인 분리용 절연막을 형성하는 단계;를 더 포함한다.And forming an insulating film for separating the metal bit lines in a via pattern shape extending from the surface of the drain region to the buried oxide film after the forming of the metal bit lines.

상기 금속 비트 라인을 형성하는 단계 후, 상기 소오스 영역 상에 콘택 도전막을 형성하는 단계;를 더 포함한다.And forming a contact conductive film on the source region after forming the metal bit line.

이상에서와 같이, 본 발명은 수직형 트랜지스터 및 매몰형 비트 라인을 구비한 반도체 소자를 제조함으로써, 셀 사이즈를 감소시켜 고집적 소자에 유리하다는 장점을 얻을 수 있다.As described above, according to the present invention, by fabricating a semiconductor device having a vertical transistor and a buried bit line, it is possible to obtain an advantage that the cell size is reduced and advantageous to a highly integrated device.

또한, 본 발명은 상기 매몰형 비트 라인을 금속 재질의 막으로 형성함으로써, 비트 라인의 전기적 특성을 개선할 수 있으며, 이를 통해, 셀의 동작 특성을 향상시킬 수 있다.In addition, the present invention can improve the electrical characteristics of the bit line by forming the buried bit line with a metal film, thereby improving the operating characteristics of the cell.

본 발명은 실리콘 기판과 매몰 산화막 및 실리콘층으로 이루어진 SOI(Silicon On Insultor) 기판의 상기 실리콘층 내에 환형 게이트와 소오스 영역 및 드레인 영역을 형성하고, 상기 매몰 산화막 내에 상기 드레인 영역과 콘택하는 매몰형 금속 비트 라인을 형성한다.The present invention forms an annular gate, a source region and a drain region in the silicon layer of a silicon on insultor (SOI) substrate composed of a silicon substrate, an buried oxide film, and a silicon layer, and the buried metal contacting the drain region in the buried oxide film. Form a bit line.

이렇게 하면, 상기 매몰형 금속 비트 라인은 드레인 영역과 종래 보다 빠른 속도로 반응할 수 있을 뿐 아니라, 낮은 저항을 구현할 수 있으므로 전기적 특성을 효과적으로 개선할 수 있으며, 이에 따라, 수직형 트랜지스터를 구비한 반도체 소자 셀의 동작 특성을 향상시킬 수 있다.In this case, the buried metal bit line may not only react with the drain region at a higher speed than the conventional one, but also may implement a low resistance, thereby effectively improving electrical characteristics, and thus, a semiconductor having a vertical transistor. The operating characteristics of the device cell can be improved.

이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 실시예에 따른 수직형 트랜지스터를 구비한 반도체 소자를 설명하기 위한 단면도이다.1 is a cross-sectional view for describing a semiconductor device having a vertical transistor according to an embodiment of the present invention.

도시된 바와 같이, 실리콘 기판(100)과 매몰 산화막(102) 및 실리콘층(104)의 적층 구조로 이루어진 SOI 기판(106)의 상기 실리콘층(104) 내에 수직형 홈(H1) 및 구형 홈(H2)을 포함하는 벌브형 홈(BH)이 형성된다. 이어서, 상기 구형 홈(H2)의 측벽에 게이트 절연막(116)과 게이트 도전막(118)의 개재 하에 게이트(120)가 형성되고, 상기 게이트(120) 아래의 실리콘층(104) 부분에 상기 매몰 산화막(102)과 접하도록 드레인 영역(122)이 형성되며, 상기 게이트(120)들 사이의 실리콘층(104) 표면에 소오스 영역(124)이 형성된다.As shown, the vertical grooves H1 and the spherical grooves (H1) and the spherical grooves (S1) are formed in the silicon layer 104 of the SOI substrate 106 having a stacked structure of the silicon substrate 100, the buried oxide film 102, and the silicon layer 104. A bulb-shaped groove BH including H2) is formed. Subsequently, a gate 120 is formed on sidewalls of the spherical groove H2 with the gate insulating layer 116 and the gate conductive layer 118 interposed therebetween, and the buried portion is buried in the silicon layer 104 under the gate 120. A drain region 122 is formed to contact the oxide film 102, and a source region 124 is formed on the surface of the silicon layer 104 between the gates 120.

상기 수직형 홈(H1)의 측벽에는 스페이서(114)가 형성되며, 상기 스페이서(114)는 산화막 및 절연막으로 형성된다. 그리고, 상기 게이트(120)는 상기 구형 홈(H2)의 측벽을 감싸는 환형으로 형성된다.Spacers 114 are formed on sidewalls of the vertical grooves H1, and the spacers 114 are formed of an oxide film and an insulating film. The gate 120 is formed in an annular shape surrounding the sidewall of the spherical groove H2.

그런 다음, 상기 드레인 영역(122) 아래의 매몰 산화막(102) 부분에 상기 드레인 영역(122)과 콘택하도록 매몰형 금속 비트 라인(130)이 형성된다. 상기 금속 비트 라인(130)은 상기 매몰 산화막(102) 내에서 일방향으로 연장되게 형성된다.Then, the buried metal bit line 130 is formed in the buried oxide film 102 under the drain region 122 to contact the drain region 122. The metal bit line 130 is formed to extend in one direction in the buried oxide film 102.

계속해서, 상기 구형 홈(H2) 내에서 상기 게이트(120)와 전기적으로 콘택되며 상기 금속 비트 라인(130)과 수직하는 방향으로 연장되어 형성된 워드 라인(134)이 형성되고, 상기 드레인 영역(122)의 표면으로부터 상기 매몰 산화막(102)까지 연장되는 비아 패턴 형상으로 금속 비트 라인 분리용 제2절연막(132)이 형성된다. 그리고 나서, 상기 소오스 영역(124) 상에 형성된 콘택 도전막(138)이 형성된다.Subsequently, a word line 134 is formed in the spherical groove H2 to be in electrical contact with the gate 120 and extend in a direction perpendicular to the metal bit line 130. The drain region 122 is formed. The second insulating layer 132 for metal bit line separation may be formed in a via pattern shape extending from the surface of the substrate) to the buried oxide layer 102. Then, a contact conductive film 138 formed on the source region 124 is formed.

본 발명은 수직형 트랜지스터를 구비한 반도체 소자로서 상기 수직형 트랜지스터의 드레인 영역(122) 하부에 금속 비트 라인(130)을 형성함으로써, 상기 금속 비트 라인(130)의 저항 및 전기적 특성을 개선하여 셀의 동작 특성을 효과적으로 향상시킬 수 있다.According to an embodiment of the present invention, a semiconductor device having a vertical transistor is formed to form a metal bit line 130 under a drain region 122 of the vertical transistor, thereby improving resistance and electrical characteristics of the metal bit line 130. Can effectively improve the operating characteristics.

여기서, 도 1의 미설명된 도면부호 126은 제1절연막을, 그리고, 136은 제3절연막을 각각 의미한다.Herein, reference numeral 126 of FIG. 1 denotes a first insulating layer, and 136 denotes a third insulating layer, respectively.

도 2a 내지 도 2k는 본 발명의 실시예에 따른 수직형 트랜지스터를 구비한 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.2A through 2K are cross-sectional views illustrating processes of manufacturing a semiconductor device having a vertical transistor according to an embodiment of the present invention.

도 2a를 참조하면, 실리콘 기판(100)과 매몰 산화막(102) 및 실리콘층(104)의 적층 구조로 이루어진 SOI 기판(106) 상에 패드 산화막(108)과 하드마스크막(110)을 차례로 형성한다. 그런 다음, 상기 하드마스크막(110)과 패드 산화막(108)을 패터닝하여 상기 실리콘층(104)의 일부를 노출시키는 마스크 패턴(112)을 형성한다.Referring to FIG. 2A, a pad oxide film 108 and a hard mask film 110 are sequentially formed on an SOI substrate 106 having a stacked structure of a silicon substrate 100, an buried oxide film 102, and a silicon layer 104. do. Next, the hard mask layer 110 and the pad oxide layer 108 are patterned to form a mask pattern 112 exposing a portion of the silicon layer 104.

이어서, 상기 마스크 패턴(112)에 의해 노출된 실리콘층(104) 부분을 식각하여 상기 실리콘층(104) 내에 소정 깊이의 수직형 홈(H1)을 형성한 후, 상기 수직형 홈(H1)의 측벽에 스페이서(114)를 형성한다. 상기 스페이서(114)는 산화막 및 절연막으로 형성한다.Subsequently, a portion of the silicon layer 104 exposed by the mask pattern 112 is etched to form a vertical groove H1 having a predetermined depth in the silicon layer 104, and then the vertical groove H1 may be formed. Spacers 114 are formed on the sidewalls. The spacer 114 is formed of an oxide film and an insulating film.

도 2b를 참조하면, 상기 스페이서(114)가 형성된 수직형 홈(H1) 저면의 실리콘층(104) 부분을 좀더 식각하여 구형 홈(H2)을 형성한다. 상기 구형 홈(H2)은 상기 수직형 홈(H1)보다 넓은 폭을 갖도록 형성되며, 이를 통해, 실리콘층(104) 내에는 수직형 홈(H1) 및 구형 홈(H2)을 포함하는 벌브형 홈(BH)이 형성된다.Referring to FIG. 2B, a portion of the silicon layer 104 on the bottom of the vertical groove H1 on which the spacer 114 is formed is further etched to form a spherical groove H2. The spherical groove (H2) is formed to have a wider width than the vertical groove (H1), through which, the silicon groove 104 includes a bulb-shaped groove including a vertical groove (H1) and a spherical groove (H2). (BH) is formed.

도 2c를 참조하면, 상기 벌브형 홈(BH)을 포함하는 실리콘층(104) 상에 게이트 절연막(116)을 형성한 후, 상기 게이트 절연막(116) 상에 상기 벌브형 홈(BH)을 매립하도록 게이트 도전막(118)을 형성한다. 그리고 나서, 상기 게이트 도전막(118)을 에치백(Etch-Back)하여 상기 구형 홈(H2)의 측벽에 게이트(120)를 형성한다. 상기 게이트(120)는 상기 구형 홈(H2)의 측벽을 감싸는 환형으로 형성한다.Referring to FIG. 2C, after the gate insulating layer 116 is formed on the silicon layer 104 including the bulb type groove BH, the bulb type groove BH is buried on the gate insulating layer 116. The gate conductive film 118 is formed so that it may become. Thereafter, the gate conductive layer 118 is etched back to form the gate 120 on the sidewall of the spherical groove H2. The gate 120 is formed in an annular shape surrounding the sidewall of the spherical groove H2.

도 2d를 참조하면, 상기 게이트(120)가 형성된 SOI 기판(100)의 결과물에 대해 이온주입 공정을 수행하여 상기 게이트(120) 아래의 실리콘층(104) 부분에 상기 매몰 산화막(102)과 접하도록 드레인 영역(122)을 형성한다. 상기 드레인 영역(122)을 형성하기 위한 이온주입 공정은, 예컨데, 인 또는 비소를 이용하여 수행한다.Referring to FIG. 2D, an ion implantation process is performed on the resultant of the SOI substrate 100 on which the gate 120 is formed to contact the buried oxide film 102 on a portion of the silicon layer 104 under the gate 120. The drain region 122 is formed to be. An ion implantation process for forming the drain region 122 is performed using, for example, phosphorous or arsenic.

도 2e를 참조하면, 상기 드레인 영역(122)이 형성된 SOI 기판(100)의 결과물에 대해 이온주입 공정을 수행하여 상기 게이트(120)들 사이의 실리콘층(104) 표면 내에 소오스 영역(124)을 형성한다. 상기 소오스 영역(124)을 형성하기 위한 이온주입 공정은, 예컨데, 인 또는 비소를 사용하여 수행한다.Referring to FIG. 2E, an ion implantation process is performed on the resultant of the SOI substrate 100 having the drain region 122 formed thereon, so that the source region 124 is formed in the surface of the silicon layer 104 between the gates 120. Form. An ion implantation process for forming the source region 124 is performed using, for example, phosphorous or arsenic.

도 2f를 참조하면, 상기 게이트(120)를 포함한 벌브형 홈(BH)을 매립하도록 제1절연막(126)을 형성한 후, 상기 마스크 패턴(112)이 노출되도록 제1절연막(126)의 표면을 평탄화한다. 상기 제1절연막(126)을 형성하기 전에 게이트(120)의 외부 표면을 보호하기 위한 식각 정지막(도시안됨)을 형성하는 것도 가능하다.Referring to FIG. 2F, after the first insulating layer 126 is formed to fill the bulb-shaped groove BH including the gate 120, the surface of the first insulating layer 126 is exposed to expose the mask pattern 112. Flatten Before forming the first insulating layer 126, it is also possible to form an etch stop layer (not shown) to protect the outer surface of the gate 120.

그런 다음, 상기 벌브형 홈(BH) 내에 형성된 제1절연막(126) 및 드레인 영역(122)의 일부를 차례로 식각하여 상기 매몰 산화막(102) 부분을 노출시킨다. 이때, 상기 제1절연막(126) 및 드레인 영역(122) 부분은 벌브형 홈(BH)의 중앙 부분에서 식각됨이 바람직하다.Next, a portion of the first insulating layer 126 and the drain region 122 formed in the bulb-type groove BH are sequentially etched to expose the buried oxide layer 102. In this case, the portion of the first insulating layer 126 and the drain region 122 is preferably etched in the center portion of the bulb-type groove BH.

도 2g를 참조하면, 상기 노출된 매몰 산화막(102) 부분을 건식, 또는, 습식 방식으로 식각하여 홀(H)을 형성한다. 상기 홀(H)은 상기 제1절연막(126) 및 드레인 영역(122) 부분에서 보다 상기 매몰 산화막(102) 부분에서 더 넓은 폭을 갖도록 형성한다.Referring to FIG. 2G, the exposed buried oxide layer 102 is etched in a dry or wet manner to form holes H. Referring to FIG. The hole H is formed to have a wider width in the buried oxide film 102 than in the first insulating film 126 and the drain region 122.

도 2h를 참조하면, 상기 홀(H)이 형성된 SOI 기판(100)의 결과물 상에 금속 막(128)을 증착한다. 상기 금속막(128)은 상기 홀(H)을 완전히 매립하지 않도록 그 표면에 증착됨이 바람직하며, PVD(Physical Vapor Deposition), 또는, CVD(Chemical Vapor Deposition) 방식을 통해 증착된다.Referring to FIG. 2H, a metal film 128 is deposited on the resultant of the SOI substrate 100 having the hole H formed thereon. The metal layer 128 is preferably deposited on the surface of the metal layer 128 so as not to completely fill the hole H. The metal layer 128 is deposited by PVD (Physical Vapor Deposition) or CVD (Chemical Vapor Deposition).

도 2i를 참조하면, 상기 매몰 산화막(102) 부분에 형성된 홀(H)의 하부에만 금속막이 잔류되도록 상기 금속막을 건식, 또는, 습식 방식으로 식각한다. 이렇게 하면, 상기 드레인 영역(122) 아래의 매몰 산화막(102) 부분에 상기 드레인 영역(122)과 콘택하는 금속 비트 라인(130)을 형성할 수 있으며, 상기 금속 비트 라인(130)은 상기 매몰 산화막(102) 내에서 일방향으로 연장하도록 형성된다.Referring to FIG. 2I, the metal film is etched in a dry or wet manner so that the metal film remains only under the hole H formed in the buried oxide film 102. In this way, a metal bit line 130 in contact with the drain region 122 may be formed in a portion of the buried oxide film 102 under the drain region 122, and the metal bit line 130 may be formed in the buried oxide film. It is formed to extend in one direction in 102.

도 2j를 참조하면, 상기 금속 비트 라인(130)이 형성된 홀(H)을 매립하도록 제2절연막(132)을 증착한 다음, 상기 제2절연막(132) 및 제1절연막(126)을 소정 깊이만큼, 바람직하게는, 상기 벌브형 홈(BH)의 하부와 유사한 깊이만큼 식각한다. Referring to FIG. 2J, a second insulating layer 132 is deposited to fill the hole H in which the metal bit line 130 is formed, and then the second insulating layer 132 and the first insulating layer 126 are formed to a predetermined depth. By etching, preferably, a depth similar to that of the lower portion of the bulb-shaped groove BH is etched.

계속해서, 상기 벌브형(BH) 홈 내에 도전막을 증착한 후, 도전막을 에치백하여 상기 구형 홈(H2) 내에 상기 게이트(120)와 전기적으로 콘택하는 워드 라인(134)을 형성한다. 상기 워드 라인(134)은 상기 금속 비트 라인(130)과 수직하는 방향으로 연장된다. 다음으로, 상기 워드 라인(134)을 덮도록 제3절연막(136)을 증착하고 상기 마스크 패턴(112)이 노출될 때까지 상기 제3절연막(136)의 표면을 평탄화한다.Subsequently, after depositing a conductive film in the bulb-type (BH) groove, the conductive film is etched back to form a word line 134 in electrical contact with the gate 120 in the spherical groove (H2). The word line 134 extends in a direction perpendicular to the metal bit line 130. Next, the third insulating layer 136 is deposited to cover the word line 134, and the surface of the third insulating layer 136 is planarized until the mask pattern 112 is exposed.

도 2k를 참조하면, 상기 워드 라인(134)이 형성된 SOI 기판(100)의 결과물로부터 상기 마스크 패턴을 제거하고, 그리고 나서, 노출된 소오스 영역(124) 상에 콘택 도전막(138)을 형성한다.Referring to FIG. 2K, the mask pattern is removed from the result of the SOI substrate 100 on which the word line 134 is formed, and then a contact conductive layer 138 is formed on the exposed source region 124. .

이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 수직형 트랜지스터를 구비한 반도체 소자를 완성한다.Subsequently, although not shown, a series of subsequent known processes are sequentially performed to complete a semiconductor device having a vertical transistor according to an embodiment of the present invention.

여기서, 본 발명은 SOI 기판의 실리콘층 내에 게이트 및 소오스 영역과 드레인 영역을 형성함으로써, SOI 기판과 수직하는 방향의 채널을 갖는 수직형 트랜지스터를 형성할 수 있으며, 이를 통해, 셀의 사이즈를 감소시켜 고집적 소자를 제조할 수 있다.Here, the present invention can form a vertical transistor having a channel in a direction perpendicular to the SOI substrate by forming a gate, a source region and a drain region in the silicon layer of the SOI substrate, thereby reducing the size of the cell Highly integrated devices can be manufactured.

또한, 본 발명은 상기 수직형 트랜지스터를 구비한 반도체 소자의 제조시 매몰형 금속 비트 라인을 형성함으로써, 비트 라인의 저항을 종래 보다 낮추어 전기적 특성을 효과적으로 개선할 수 있으며, 이에 따라, 셀의 동작 특성을 향상시킬 수 있다.In addition, the present invention by forming a buried metal bit line in the manufacturing of a semiconductor device having the vertical transistor, it is possible to effectively improve the electrical characteristics by lowering the resistance of the bit line than conventional, thereby, operating characteristics of the cell Can improve.

게다가, 본 발명은 상기 수직형 트랜지스터를 구비한 반도체 소자의 제조시 실리콘층과 매몰 산화막 및 실리콘층의 적층 구조로 이루어진 SOI 기판을 적용함으로써, 소자분리용 이온주입을 생략하여 공정의 단순화를 얻을 수 있을 뿐 아니라 상기 매몰 산화막의 두께를 조절하여 금속 비트 라인의 전기적 특성을 제어할 수 있다.In addition, the present invention can simplify the process by eliminating the ion implantation for the isolation of the device by applying a SOI substrate consisting of a stacked structure of a silicon layer, a buried oxide film and a silicon layer in the manufacture of a semiconductor device having the vertical transistor. In addition, it is possible to control the electrical properties of the metal bit line by adjusting the thickness of the buried oxide film.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1은 본 발명의 실시예에 따른 수직형 트랜지스터를 구비한 반도체 소자를 설명하기 위한 단면도.1 is a cross-sectional view illustrating a semiconductor device having a vertical transistor according to an embodiment of the present invention.

도 2a 내지 도 2k는 본 발명의 실시예에 따른 수직형 트랜지스터를 구비한 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.2A to 2K are cross-sectional views illustrating processes of manufacturing a semiconductor device having a vertical transistor according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 실리콘 기판 102 : 매몰 산화막100 silicon substrate 102 buried oxide film

104 : 실리콘층 106 : SOI 기판104 silicon layer 106 SOI substrate

108 : 패드 산화막 110 : 하드마스크막108: pad oxide film 110: hard mask film

112 : 마스크 패턴 H1 : 수직형 홈 112: mask pattern H1: vertical groove

H2 : 구형 홈 BH : 벌브형 홈H2: Spherical groove BH: Bulb type groove

114 : 스페이서 116 : 게이트 절연막114 spacer 116 gate insulating film

118 : 게이트 도전막 120 : 게이트118: gate conductive film 120: gate

122 : 드레인 영역 124 : 소오스 영역122: drain region 124: source region

126 : 제1절연막 H : 홀126: first insulating film H: hole

128 : 금속막 130 : 금속 비트 라인128: metal film 130: metal bit line

132 : 제2절연막 134 : 워드 라인132: second insulating film 134: word line

136 : 제3절연막 138 : 콘택 도전막136: third insulating film 138: contact conductive film

Claims (16)

실리콘 기판과 매몰 산화막 및 실리콘층의 적층 구조로 이루어지고, 상기 실리콘층 내에 수직형 홈 및 구형 홈을 포함하는 벌브형 홈이 형성된 SOI(Silicon On Insultor) 기판;A silicon on insultor (SOI) substrate comprising a silicon substrate, a buried oxide film, and a silicon layer, and a bulb-shaped groove including a vertical groove and a spherical groove formed in the silicon layer; 상기 구형 홈의 측벽에 형성된 게이트;A gate formed on a sidewall of the spherical groove; 상기 게이트 아래의 실리콘층 부분에 상기 매몰 산화막과 접하도록 형성된 드레인 영역;A drain region formed in a portion of the silicon layer under the gate to contact the buried oxide film; 상기 게이트들 사이의 실리콘층 표면에 형성된 소오스 영역; 및 A source region formed on a surface of the silicon layer between the gates; And 상기 드레인 영역 아래의 매몰 산화막 부분에 상기 드레인 영역과 콘택하도록 형성된 금속 비트 라인;A metal bit line formed in contact with the drain region at a portion of the buried oxide film under the drain region; 을 포함하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자.A semiconductor device having a vertical transistor comprising a. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서,The method of claim 1, 상기 수직형 홈의 측벽에 형성된 스페이서를 더 포함하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자.And a spacer formed on the sidewalls of the vertical grooves. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 1 항에 있어서,The method of claim 1, 상기 게이트는 상기 구형 홈의 측벽을 감싸는 환형으로 형성된 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자.And the gate is formed in an annular shape surrounding a sidewall of the spherical groove. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제 1 항에 있어서,The method of claim 1, 상기 금속 비트 라인은 상기 매몰 산화막 내에서 일방향으로 연장되게 형성된 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자.And the metal bit line extends in one direction in the buried oxide film. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 1 항에 있어서,The method of claim 1, 상기 구형 홈 내에서 상기 게이트와 전기적으로 콘택되며 상기 금속 비트 라인과 수직하는 방향으로 연장되어 형성된 워드 라인을 더 포함하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자.And a word line in electrical contact with the gate in the spherical groove and extending in a direction perpendicular to the metal bit line. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제 1 항에 있어서,The method of claim 1, 상기 드레인 영역의 표면으로부터 상기 매몰 산화막까지 연장되는 비아 패턴 형상으로 형성된 금속 비트 라인 분리용 절연막을 더 포함하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자.And a semiconductor bit line isolation insulating film formed in a via pattern shape extending from the surface of the drain region to the buried oxide film. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제 1 항에 있어서,The method of claim 1, 상기 소오스 영역 상에 형성된 콘택 도전막을 더 포함하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자.And a contact conductive film formed on the source region. 실리콘 기판과 매몰 산화막 및 실리콘층의 적층 구조로 이루어진 SOI(Silicon On Insultor) 기판의 상기 실리콘층 내에 수직형 홈 및 구형 홈을 포함하는 벌브형 홈을 형성하는 단계;Forming a bulb-shaped groove including vertical grooves and spherical grooves in the silicon layer of a silicon on insultor (SOI) substrate having a stacked structure of a silicon substrate, an buried oxide film, and a silicon layer; 상기 구형 홈의 측벽에 게이트를 형성하는 단계;Forming a gate on a sidewall of the spherical groove; 상기 게이트 아래의 실리콘층 부분에 상기 매몰 산화막과 접하도록 드레인 영역을 형성하는 단계; Forming a drain region in a portion of the silicon layer under the gate to contact the buried oxide film; 상기 게이트들 사이의 실리콘층 표면 내에 소오스 영역을 형성하는 단계; 및 Forming a source region in the silicon layer surface between the gates; And 상기 드레인 영역 아래의 매몰 산화막 부분에 상기 드레인 영역과 콘택하도록 금속 비트 라인을 형성하는 단계;Forming a metal bit line at a portion of the buried oxide film under the drain region to contact the drain region; 를 포함하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.Method of manufacturing a semiconductor device having a vertical transistor, comprising a. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제 8 항에 있어서,The method of claim 8, 상기 벌브형 홈을 형성하는 단계는, Forming the bulb-shaped groove, 상기 SOI(Silicon On Insultor) 기판의 실리콘층을 식각하여 수직형 홈을 형성하는 단계;Etching a silicon layer of the silicon on insultor (SOI) substrate to form a vertical groove; 상기 수직형 홈의 측벽에 스페이서를 형성하는 단계; 및Forming a spacer on a sidewall of the vertical groove; And 상기 스페이서가 형성된 수직형 홈 저면의 실리콘층 부분을 좀더 식각하여 구형 홈을 형성하는 단계;Etching a portion of the silicon layer on the bottom of the vertical groove in which the spacer is formed to form a spherical groove; 를 포함하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.Method of manufacturing a semiconductor device having a vertical transistor, comprising a. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제 8 항에 있어서,The method of claim 8, 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제 8 항에 있어서,The method of claim 8, 상기 금속 비트 라인은 상기 매몰 산화막 내에서 일방향으로 연장하도록 형성하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.The metal bit line is formed to extend in one direction in the buried oxide film manufacturing method of a semiconductor device having a vertical transistor. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 was abandoned upon payment of a registration fee. 제 8 항에 있어서, The method of claim 8, 상기 금속 비트 라인을 형성하는 단계는, Forming the metal bit line, 상기 게이트를 포함한 벌브형 홈을 매립하도록 절연막을 형성하는 단계;Forming an insulating film to fill the bulb-shaped groove including the gate; 상기 절연막 및 드레인 영역을 상기 매몰 산화막 부분이 노출될 때까지 식각하는 단계;Etching the insulating film and the drain region until the buried oxide film portion is exposed; 상기 노출된 매몰 산화막 부분을 식각하여 상기 절연막 및 드레인 영역에서 보다 상기 매몰 산화막 부분에서 더 넓은 폭을 갖는 홀을 형성하는 단계;Etching the exposed buried oxide portion to form a hole having a wider width in the buried oxide portion than in the insulating and drain regions; 상기 홀의 표면에 금속막을 형성하는 단계; 및Forming a metal film on the surface of the hole; And 상기 매몰 산화막 부분에 형성된 상기 홀의 하부에만 금속막이 잔류되도록 상기 금속막을 식각하는 단계;Etching the metal film such that the metal film remains only under the hole formed in the buried oxide film portion; 를 포함하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법. Method of manufacturing a semiconductor device having a vertical transistor, comprising a. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 제 12 항에 있어서, 13. The method of claim 12, 상기 금속막은 PVD(Physical Vapor Deposition), 또는, CVD(Chemical Vapor Deposition) 방식으로 형성하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.The metal film is a method of manufacturing a semiconductor device having a vertical transistor, characterized in that formed by physical vapor deposition (PVD) or chemical vapor deposition (CVD). 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 was abandoned when the registration fee was paid. 제 8 항에 있어서, The method of claim 8, 상기 금속 비트 라인을 형성하는 단계 후, After forming the metal bit line, 상기 구형 홈 내에 상기 게이트와 전기적으로 콘택하며 상기 금속 비트 라인과 수직하는 방향으로 연장되는 워드 라인을 형성하는 단계;Forming a word line in the spherical groove, the word line being in electrical contact with the gate and extending in a direction perpendicular to the metal bit line; 를 더 포함하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.Method of manufacturing a semiconductor device having a vertical transistor, characterized in that it further comprises. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 was abandoned upon payment of a registration fee. 제 8 항에 있어서,The method of claim 8, 상기 금속 비트 라인을 형성하는 단계 후, After forming the metal bit line, 상기 드레인 영역의 표면으로부터 상기 매몰 산화막까지 연장되는 비아 패턴 형상으로 금속 비트 라인 분리용 절연막을 형성하는 단계;Forming an insulating film for separating metal bit lines in a via pattern shape extending from a surface of the drain region to the buried oxide film; 를 더 포함하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.Method of manufacturing a semiconductor device having a vertical transistor, characterized in that it further comprises. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 was abandoned upon payment of a setup registration fee. 제 8 항에 있어서,The method of claim 8, 상기 금속 비트 라인을 형성하는 단계 후, After forming the metal bit line, 상기 소오스 영역 상에 콘택 도전막을 형성하는 단계;Forming a contact conductive film on the source region; 를 더 포함하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.Method of manufacturing a semiconductor device having a vertical transistor, characterized in that it further comprises.
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