KR101155366B1 - 반도체 기판의 표면 조직 균일화 방법 - Google Patents

Abstract

결정 방향이나 기판 결함과 무관하게 균일한 피라미드 구조를 가지며 낮은 반사율을 갖도록 반도체 기판의 표면 조직을 균일화할 수 있는 반도체 기판의 표면 조직 균일화 방법에 대하여 개시한다.
본 발명에 따른 반도체 기판의 표면 조직 균일화 방법은 반도체 기판의 표면을 물리적으로 1차 표면 처리하여 예비 피라미드 패턴을 형성하는 단계; 및 상기 예비 피라미드 패턴 및 반도체 기판의 표면을 화학적으로 2차 표면 처리하여 상기 예비 피라미드 패턴보다 크고 균일한 구조를 갖는 피라미드 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 기판의 표면 조직 균일화 방법{SURFACE TEXTURE UNIFORMITY METHOD OF SEMICONDUCTOR SUBSTRATE}

본 발명은 반도체 기판의 표면 조직 균일화 방법에 관한 것으로, 보다 상세하게는 물리적으로 1차 표면 처리 후에 화학적으로 2차 표면 처리를 수행하는 것에 의하여 표면 조직 균일도를 향상시킬 수 있는 반도체 기판의 표면 조직 균일화 방법에 관한 것이다.

일반적으로, 태양 전지(solar cell)는 태양광 에너지를 직접 전기에너지로 전환시키는 반도체 소자로서, p형 반도체와 n형 반도체의 접합형태를 가지며 그 기본구조는 다이오드와 동일하다.

현재, 양산되고 있는 대부분의 태양 전지는 실리콘계 태양 전지가 대부분을 차지하고 있다. 그러나, 실리콘계 태양 전지는 그 내부로 입사되는 빛 중 30% 이상을 반도체 기판인 실리콘 웨이퍼 표면에서 반사되는 데 기인하여 태양 전지의 효율이 저하되는 문제가 있다.

이를 해결하기 위한 일환으로, 최근에는 태양 전지의 광 변환 효율을 증가시키기 위한 방법으로 반도체 기판을 표면 텍스쳐링(texturing)하여 빛의 흡수를 극대화하려는 연구가 활발히 진행되고 있다.

상기 표면 텍스처링은 전면에서 입사되는 빛의 반사율을 감소시키고 태양 전지 내의 빛 통과 길이를 확장시켜 흡수된 빛의 양을 증가시키는 기능을 한다.

그러나, 반도체 기판으로 결정 방향이 여러 방향으로 이루어진 다결정 실리콘 웨이퍼에 표면 텍스처링을 구현할 경우, 균일한 피라미드 구조를 갖지 못하는 문제가 있으며, 특히 표면 결함이 많고 결정 성장 방향이 수직으로 우선 성장하는 리본형의 다결정 실리콘 웨이퍼의 경우 그 문제가 더 심각하다.

일반적으로, 표면 텍스처링을 형성하기 위한 공정으로는 크게 습식 식각 공정과 건식 식각 공정으로 분류될 수 있다.

습식 식각을 이용하여 텍스처링을 형성하는 방법은 [100] 방향과 [111] 방향에서의 식각 속도 차이를 이용한 식각으로 알카리성 용액을 이용한 표면 조직화에서 반도체 기판이 단결정 실리콘 웨이퍼인 경우는 피라미드 구조를 얻을 수는 있으나, 다결정 실리콘 웨이퍼의 경우에는 결정 방향이나 결함에 따라 영향을 많이 받게 되므로 균일한 피라미드 구조를 가질 수 없게 되는 문제가 있다.

특히, 다결정 실리콘 웨이퍼의 경우에는 강산을 이용한 습식 식각에 의하여 랜덤 피라미드 구조를 갖게 될 뿐만 아니라 강산 용액의 가격이 비교적 고가이고 반응시에 자체발열 반응이 발생하므로 온도를 냉각하고, 식각하는 과정에서 발생하는 독성증기를 배기시켜야 하는 등의 문제로 인해 생산 단가를 상승시키는 요인으로 작용할 수 있다.

한편, 반도체 기판을 플라즈마를 이용한 건식 식각으로 표면 텍스처링을 구현할 경우에는 에너지가 큰 이온에 의한 충격에 의해서 표면 손상이 발생할 뿐만 아니라, 재결합이 증가하고 누설 전류성분의 증가에 의해 낮은 개방전압과 낮은 충실도로 태양 전지의 효율이 저하되는 문제가 있다. 또한, 표면 데미지 부분의 처리가 필요하며 습식 식각에 비하여 시간이 오래 걸리고 장비가 고가인 단점이 있다.

본 발명의 목적은 결정 방향이나 기판 결함과 무관하게 균일한 피라미드 구조를 가지며 낮은 반사율을 갖도록 반도체 기판의 표면 조직을 균일화할 수 있는 반도체 기판의 표면 조직 균일화 방법을 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 기판의 표면 조직 균일화 방법은 반도체 기판의 표면을 물리적으로 1차 표면 처리하여 예비 피라미드 패턴을 형성하는 단계; 및 상기 예비 피라미드 패턴 및 반도체 기판의 표면을 화학적으로 2차 표면 처리하여 상기 예비 피라미드 패턴보다 크고 균일한 구조를 갖는 피라미드 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.

상기 1차 표면 처리는 건식 식각을 이용하는 것이 바람직하다.

상기 건식 식각은 ICP(Inductive Coupled Plasma) 타입을 이용한다.

상기 1차 표면 처리는 기계적 표면 처리를 이용할 수 있다.

상기 기계적 표면 처리는 텍스처를 갖는 러빙 장치를 이용할 수도 있다.

상기 2차 표면 처리는 습식 식각을 이용하는 것이 바람직하다.

상기 습식 식각에 의하여, 상기 예비 피라미드 패턴 주변의 틈으로 식각액이 침투될 수 있다.

상기 2차 표면 처리시, 식각액으로는 알칼리성 용액을 이용할 수 있다.

상기 피라미드 패턴은 100nm ~ 4㎛의 두께로 형성한다.

상기 반도체 기판은 단결정 실리콘, 다결정 실리콘 및 화합물 반도체 중 선택된 하나일 수 있다.

상기 2차 표면 처리에 의하여, 상기 피라미드 패턴은 결정 방향과 무관한 피라미드 구조로 형성될 수 있다.

상기 1차 표면 처리를 수행하기 전에, 상기 반도체 기판을 세척하는 단계를 더 포함할 수 있다.

상기 세척 단계시, 세척액으로는 황산 및 산화수소 혼합액을 이용하는 것이 바람직하다.

상기 피라미드 패턴 형성 단계 후, 상기 피라미드 패턴이 형성된 반도체 기판을 세정하는 단계를 더 포함할 수 있다.

상기 세정 단계시, 세정액으로는 순수를 이용하는 것이 바람직하다.

본 발명은 반도체 기판의 표면을 물리적으로 1차 표면 처리한 후에 화학적으로 2차 표면 처리를 진행하는 것을 통해 반도체 기판의 표면 상태와 무관하게 균일한 피라미드 구조를 얻을 수 있다.

또한, 본 발명은 ICP(Inductive coupled plasma) 타입의 건식 식각이나 텍스처를 갖는 러빙 장치를 이용하여 1차 표면 처리를 진행하여 반도체 기판의 표면에 미세한 데미지를 가하여 마이크로 사이즈의 요철을 형성한 후에 습식 식각으로 2차 표면 처리를 수행함으로써, 1차 표면 처리에 의하여 얻어진 표면 데미지 부분으로 식각액이 용이하게 침투되도록 하여 2차 표면 처리시 보다 빠른 식각이 진행되므로 결정 방향과 무관하게 균일한 피라미드 구조를 갖는 요철을 형성할 수 있게 된다.

따라서, 본 발명은 2단 표면 처리를 수행함으로써 반도체 기판의 표면에 균일한 피라미드 구조를 갖는 요철을 형성하는 것이 가능한 바, 다결정 실리콘 웨이퍼로 이루어진 반도체 기판에 대해서도 반사율이 낮으면서 균일한 표면 거칠기를 가질 수 있게 된다.

도 1 내지 도 3은 본 발명의 일 실시예에 따른 반도체 기판의 표면 조직 균일화 방법에 대하여 개략적으로 나타낸 공정 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 기판의 표면 조직 균일화 방법에 대하여 개략적으로 나타낸 공정 단면도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 기판의 표면 조직 균일화 방법에 관하여 상세히 설명하면 다음과 같다.

도 1 내지 도 3은 본 발명의 일 실시예에 따른 반도체 기판의 표면 조직 균일화 방법에 대하여 개략적으로 나타낸 공정 단면도이다.

도 1을 참조하면, 반도체 기판(100)의 표면을 물리적으로 1차 표면 처리한다. 도면으로 나타내지는 않았지만, 상기 반도체 기판(100)은 이송 레일에 의하여 식각 챔버(미도시) 내부로 이송될 수 있다.

이때, 반도체 기판(100)은 단결정 실리콘, 다결정 실리콘 및 화합물 반도체 중 선택된 하나일 수 있으며, 이 중 다결절 실리콘을 이용하는 것이 바람직하다.

상기 1차 표면 처리는, 하나의 예를 들면, 건식 식각, 보다 바람직하게는 ICP(Inductive Coupled Plasma) 타입의 건식 식각을 이용할 수 있다.

이때, 1차 표면 처리는 매우 짧은 시간 내에 끝마치는 것이 유리하는 데, 이는 건식 식각으로 표면 처리를 수행할 경우, 에너지가 큰 이온에 의한 충격에 의해서 반도체 기판(100)의 표면에 손상이 발생할 염려가 있을 뿐만 아니라, 반도체 기판(100)이나 챔버 내에 부유하는 이온과의 재결합으로 누설 전류성분이 증가하여 낮은 개방전압과 낮은 충실도로 태양 전지의 효율을 저하시킬 염려가 있기 때문이다.

따라서, 상기 1차 표면 처리는 수 분, 예를 들어 5분 정도의 아주 짧은 시간 동안 수행하는 것이 좋다. 이와 같이, 1차 표면 처리를 수 분 동안 진행할 경우, 반도체 기판(100)의 표면에 가해지는 미세한 데미지(damage)를 만들어 줌으로써 후술한 2차 표면시 보다 빠른 식각을 유도할 수 있게 된다. 따라서, 이러한 1차 표면 처리는 짧은 시간 동안 수행하는 것만으로도 충분한 데미지를 줄 수 있게 된다.

도면으로 나타내지는 않았지만, 상기 1차 표면 처리를 수행하기 전에, 상기 반도체 기판(100)을 세척하는 단계를 더 포함할 수 있다.

이러한 세척 단계는 반도체 기판(100)에 흡착되어 있을지 모를 오염 물질을 제거하기 위한 목적으로 수행하게 되며, 이러한 세척 단계에서는 세척제가 공급되는 샤워 헤드로부터 반도체 기판(100)의 전 표면에 세척제를 분사시키는 스프레이 방식으로 진행될 수 있다. 이와 다르게, 상기 세척 단계는 반도체 기판(100)을 세척조 내에 일정 시간 동안 담근 후, 빼내는 딥핑 방식으로 진행될 수 있다. 이때, 상기 세척제는 황산 및 산화수소 혼합액을 이용하는 것이 바람직하다.

도 2에 도시된 바와 같이, 전술한 공정에 의하여 반도체 기판(100)의 표면에는 미세한 사이즈의 표면 텍스처링된 예비 피라미드 패턴(120)이 형성된다.

다음으로, 상기 예비 피라미드 패턴(120) 및 반도체 기판(100)의 표면을 화학적으로 2차 표면 처리한다.

상기 2차 표면 처리는 식각액을 이용한 습식 식각으로 공정 조건에 따라 소요 시간은 달라지게 되나, 본 발명에서는 1차 표면 처리에 의하여 2차 표면 처리 시간도 상대적으로 단축시킬 수 있다. 다만, 2차 표면 처리 시간이 너무 짧아지는 경우 식각액이 반도체 기판(100)의 표면에 깊숙히 침투하지 못하여 원하는 피라미드 구조를 구현하는 데 어려움이 따를 수 있고, 반대로 2차 표면 처리 시간이 과다할 경우 과도한 식각액과의 반응에 의하여 반도체 기판(100) 표면에 손상이 가해질 우려가 있다. 따라서, 2차 표면 처리 시간은 상기 문제점을 발생시키지 않는 범위 내에서 공정 조건 등에 따라 적절히 정해질 수 있다.

이때, 2차 표면 처리는 식각액이 공급되는 샤워 헤드로부터 반도체 기판(100)의 전 표면에 식각액을 분사시키는 스프레이 방식으로 진행될 수 있다. 이와 다르게, 상기 2차 표면 처리는 반도체 기판(100)을 식각조에 일정 시간 동안 담근 후, 빼내는 딥핑 방식으로 진행될 수 있다.

이 경우, 전술한 1차 표면 처리에 의하여 얻어진 표면 데미지 부분 및 마이크로 사이즈의 요철 부분, 즉 미세한 사이즈의 표면 텍스처링된 예비 피라미드 패턴(120) 주변에 미세한 틈이 발생하게 된다. 이때, 이러한 미세한 틈이 씨드, 즉 식각액이 용이하게 침투할 수 있는 경로로 작용하기 때문에 식각 속도가 빨라져 공정 시간을 단축시킬 수 있는 효과가 있다. 또한, 반도체 기판(100)이 결정질 실리콘 웨이퍼로 이루어진 경우에 있어서도, 식각액으로 종래에 사용된 강산에 비해 상대적으로 가격이 저렴한 알칼리성 용액을 이용할 수 장점으로 생산 단가를 줄일 수 있는 효과가 있다.

도 3에 도시된 바와 같이, 전술한 공정에 의하여 반도체 기판(100)의 표면에 예비 피라미드 패턴(도 2의 120)보다 크고 균일한 구조를 갖는 피라미드 패턴(140)이 형성된다. 이러한 피라미드 패턴(120)은 1차 표면 처리 시간 및 2차 표면 처리 시간을 적절히 조절하여 100nm ~ 4㎛의 두께가 되도록 형성하는 것이 바람직하다.

이때, 물리적인 1차 표면 처리 과정에서 생긴 표면 데미지 부분, 즉 예비 피라미드 패턴은 화학적인 2차 표면 처리에 의하여 제거된다.

따라서, 본 실시예에서는 1차 표면 처리에 의하여 얻어진 표면 데미지 부분으로 식각액이 용이하게 침투되어 2차 표면 처리시 보다 빠른 식각이 진행되므로 결정 방향과 무관하게 균일한 피라미드 구조를 갖는 요철, 즉 피라미드 패턴(140)을 형성할 수 있다.

이와 같이, 2 단계 표면 처리에 따른 표면 조직 균일화로 결정 방향과 무관한 피라미드 구조의 요철을 확보할 수 있으므로, 반도체 기판(100)으로부터 입사되는 빛에 대한 낮은 반사율을 가질 수 있게 된다. 따라서, 상기 반도체 기판(100)의 반사율은 400 ~ 800nm의 파장에서 종래에 비하여 낮은 반사율을 가질 수 있게 된다.

도면으로 나타내지는 않았지만, 상기 피라미드 패턴(140)을 형성한 후에는 피라미드 패턴(140)이 형성된 반도체 기판(100)을 세정하는 단계를 더 포함할 수 있다.

상기 세정 단계는 피라미드 패턴(140)이 형성된 반도체 기판(100)에 흡착되어 있을지 모를 오염 물질을 제거하기 위한 목적으로 수행하게 되며, 이러한 세정 단계에서는 세정제가 공급되는 샤워 헤드로부터 반도체 기판(100)의 전 표면에 세정제를 분사시키는 스프레이 방식으로 진행될 수 있다. 이와 다르게, 상기 세정 단계는 반도체 기판(100)을 세정조 내에 일정 시간 동안 담근 후, 빼내는 딥핑 방식으로 진행될 수 있다. 이때, 상기 세정제는 순수를 이용하는 것이 바람직하다.

한편, 도 4는 본 발명의 다른 실시예에 따른 반도체 기판의 표면 조직 균일화 방법에 대하여 개략적으로 나타낸 공정 단면도이다. 이때, 본 발명의 다른 실시예의 경우 1차 표면 처리하는 과정 이외에는 일 실시예와 큰 차이가 없는바, 일 실시예와의 중복된 설명에 대해서는 생략하도록 한다.

도 4에 도시된 바와 같이, 반도체 기판(200)의 표면을 물리적으로 1차 표면 처리한다. 이때, 본 발명의 다른 실시예에서는 물리적인 1차 표면 처리로 기계적인 표면 처리를 이용할 수 있다.

상기 기계적 표면 처리시, 반도체 기판(200)과 이격된 상부에 배치된 텍스처(210)를 갖는 러빙 장치(220)를 반도체 기판(200)에 대하여 적절한 힘과 압력을 가하여 마찰시킴으로써 반도체 기판(200)의 표면을 1차 표면 처리하게 된다.

이와 같은 기계적 표면 처리에 의하여, 상기 러빙 장치(220)의 텍스처(210)에 의하여 반도체 기판(200)의 표면에 미세한 데미지가 가해져 예비 피라미드 패턴(미도시)을 형성할 수 있게 된다.

상기 예비 피라미드 패턴을 형성하는 단계 이후의 공정은 일 실시예와 동일한 방식으로 진행될 수 있는 바, 중복 설명은 생략하도록 한다.

지금까지 살펴본 바와 같이, 본 발명은 반도체 기판의 표면을 물리적으로 1차 표면 처리한 후에 화학적으로 2차 표면 처리를 진행하는 것을 통해 반도체 기판의 표면 상태와 무관하게 균일한 피라미드 구조를 얻을 수 있다.

또한, 본 발명은 ICP(Inductive coupled plasma) 타입의 건식 식각이나 텍스처를 갖는 러빙 장치를 이용하여 1차 표면 처리를 진행하여 반도체 기판의 표면에 미세한 데미지를 가하여 마이크로 사이즈의 요철을 형성한 후에 습식 식각으로 2차 표면 처리를 수행함으로써, 1차 표면 처리에 의하여 얻어진 표면 데미지 부분으로 식각액이 용이하게 침투되도록 하여 2차 표면 처리시 보다 빠른 식각이 진행되므로 결정 방향과 무관하게 균일한 피라미드 구조를 갖는 요철을 형성할 수 있게 된다.

따라서, 본 발명은 2단 표면 처리를 수행함으로써 반도체 기판의 표면에 균일한 피라미드 구조를 갖는 요철을 형성하는 것이 가능한 바, 다결정 실리콘 웨이퍼로 이루어진 반도체 기판에 대해서도 반사율이 낮으면서 균일한 표면 거칠기를 가질 수 있게 된다.

이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형은 본 발명이 제공하는 기술 사상의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.

100, 200 : 반도체 기판
120 : 예비 피라미드 패턴
140 : 피라미드 패턴
200 : 러빙 장치
220 : 텍스처

Claims (16)

1. 반도체 기판의 표면을 ICP(Inductive Coupled Plasma) 타입의 건식 식각으로 0.5 ~ 5분 동안 1차 표면 처리하여 예비 피라미드 패턴을 형성하는 단계; 및
   상기 예비 피라미드 패턴 및 반도체 기판의 표면을 알칼리성 용액을 이용한 습식 식각으로 2차 표면 처리하여 상기 예비 피라미드 패턴보다 크고 균일한 구조를 갖는 피라미드 패턴을 형성하는 단계;를 포함하며,
   상기 2차 표면 처리에 의하여, 상기 피라미드 패턴은 기판 결함이나 결정 방향과 무관한 피라미드 구조를 갖는 것을 특징으로 하는 반도체 기판의 표면 조직 균일화 방법.
   
2. 삭제
3. 삭제
4. 반도체 기판의 표면을 텍스처를 갖는 러빙 장치로 1차 표면 처리하여 예비 피라미드 패턴을 형성하는 단계; 및
   상기 예비 피라미드 패턴 및 반도체 기판의 표면을 알칼리성 용액을 이용한 습식 식각으로 2차 표면 처리하여 상기 예비 피라미드 패턴보다 크고 균일한 구조를 갖는 피라미드 패턴을 형성하는 단계;를 포함하며,
   상기 2차 표면 처리에 의하여, 상기 피라미드 패턴은 기판 결함이나 결정 방향과 무관한 피라미드 구조를 갖는 것을 특징으로 하는 반도체 기판의 표면 조직 균일화 방법.
   
5. 삭제
6. 삭제
7. 제1항 또는 제4항에 있어서,
   상기 습식 식각에 의하여,
   상기 예비 피라미드 패턴 주변의 틈으로 식각액이 침투되는 것을 특징으로 하는 반도체 기판의 표면 조직 균일화 방법.
   
8. 삭제
9. 제1항 또는 제4항에 있어서,
   상기 피라미드 패턴은
   100nm ~ 4㎛의 두께로 형성하는 것을 특징으로 하는 반도체 기판의 표면 조직 균일화 방법.
   
10. 제1항 또는 제4항에 있어서,
    상기 반도체 기판은
    단결정 실리콘, 다결정 실리콘 및 화합물 반도체 중 선택된 하나인 것을 특징으로 하는 반도체 기판의 표면 조직 균일화 방법.
    
11. 삭제
12. 제1항 또는 제4항에 있어서,
    상기 1차 표면 처리를 수행하기 전에,
    상기 반도체 기판을 세척하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판의 표면 조직 균일화 방법.
    
13. 제12항에 있어서,
    상기 세척 단계시,
    세척액으로는 황산 및 산화수소 혼합액을 이용하는 것을 특징으로 하는 반도체 기판의 표면 조직 균일화 방법.
    
14. 제1항 또는 제4항에 있어서,
    상기 피라미드 패턴 형성 단계 후,
    상기 피라미드 패턴이 형성된 반도체 기판을 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판의 표면 조직 균일화 방법.
    
15. 제14항에 있어서,
    상기 세정 단계시,
    세정액으로는 순수를 이용하는 것을 특징으로 하는 반도체 기판의 표면 조직 균일화 방법.
    
16. 제1항 또는 제4항에 따른 방법으로 제조되어, 표면 조직이 균일화된 태양 전지용 반도체 기판.

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