KR101149940B1

KR101149940B1 - 액정 표시소자 및 그 제조 방법

Info

Publication number: KR101149940B1
Application number: KR1020050054196A
Authority: KR
Inventors: 조기술; 최영석; 안병용; 황태웅; 민동준; 정보경
Original assignee: 엘지디스플레이 주식회사
Priority date: 2005-06-22
Filing date: 2005-06-22
Publication date: 2012-06-01
Also published as: KR20060134485A

Abstract

본 발명은 공정을 단순화 할 수 있는 액정 표시소자 및 그 제조 방법에 관한 것이다.

이 액정 표시소자는 화소 영역을 정의하고 서로 절연되게 교차되는 다수의 게이트 라인들과 이중의 금속층으로 이루어진 다수의 데이터 라인들과; 상기 게이트 라인들 및 상기 데이터 라인들의 교차부에 형성되는 다수의 박막 트랜지스터들과; 상기 박막 트랜지스터의 채널부에 노출된 활성층 상에 형성되어 노출된 활성층을 보호하는 박막 트랜지스터 채널 보호막과; 상기 게이트 라인들과 나란한 상기 이중의 금속층으로 이루어진 공통라인과; 상기 공통 라인과 연결되고 상기 화소 영역에 형성된 상기 이중의 금속층으로 이루어진 공통 전극과; 상기 박막 트랜지스터와 연결되고 상기 공통 전극과 수평 전계를 형성하도록 상기 화소영역에 형성된 상기 이중의 금속층으로 이루어진 화소전극과; 상기 게이트 라인들과 상기 화소전극이 중첩된 영역에 형성된 스토리지 캐패시터와; 상기 게이트 라인들에 연결된 게이트 링크를 통해 상기 게이트 라인들에 스캔신호를 공급하는 게이트 패드와; 상기 데이터 라인들에 연결된 데이터 링크를 통해 상기 데이터 라이들에 데이터를 공급하는 데이터 패드를 구비하는 것을 특징으로 한다.

Description

액정 표시소자 및 그 제조 방법 {Liquid Crystal Display And Method For Fabricating The Same}

도 1은 종래의 액정 표시패널을 보여주는 도면.

도 2는 본 발명에 따른 박막 트랜지스터 어레이 기판을 보여주는 평면도.

도 3은 도 2에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ~Ⅰ′, Ⅱ~Ⅱ′, Ⅲ~Ⅲ′선을 따라 절단하여 도시한 단면도.

도 4a 및 도 4b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제1 마스크 공정을 설명하기 위한 도면.

도 5a 내지 도 5d는 본 발명의 제1 마스크 공정을 구체적으로 설명하기 위한 단면도들.

도 6a 및 도 6b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제2 마스크 공정을 설명하기 위한 도면.

도 7a 내지 도 7e는 본 발명의 제2 마스크 공정을 구체적으로 설명하기 위한 단면도들.

도 8a 및 도 8b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제3 마스크 공정을 설명하기 위한 도면.

도 9a 내지 도 9d는 본 발명의 제3 마스크 공정을 구체적으로 설명하기 위한 단면도들.

<도면의 주요 부분에 대한 부호의 설명>

20, 101 : 박막 트랜지스터 기판 116 : 공통 라인

14, 102 : 게이트 라인 16, 103 : 데이터 라인

18, 110 : 박막 트랜지스터 22, 114 : 화소 전극

100 : 스토리지 캐패시터 120 : 게이트 패드부

130 : 데이터 패드부 L1 : 게이트 링크부

L2 : 데이터 링크부 104 : 절연막

108 : 게이트 전극 123, 133, 113 : 접촉홀

150 : 채널 보호막 111 : 소스 전극

112 : 드레인 전극 141 : 활성층

143 : 오믹 접촉층 118 : 공통 전극

본 발명은 액정 표시소자에 관한 것으로, 특히 공정을 단순화 할 수 있는 액정 표시소자 및 그 제조 방법에 관한 것이다.

액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 액정셀 매트릭스를 통해 화상을 표시하는 액정 표시 패널(이하, 액정 패널)과, 그 액정 패널을 구동하는 구동 회로를 구비한다.

도 1을 참조하면, 종래의 액정 패널은 액정(24)을 사이에 두고 접합된 칼라 필터 기판(10)과 박막 트랜지스터 기판(20)으로 구성된다.

칼라 필터 기판(10)은 상부 유리 기판(2) 상에 순차적으로 형성된 블랙 매트릭스(4)와 칼라 필터(6) 및 공통 전극(8)을 구비한다. 블랙 매트릭스(4)는 상부 유리 기판(2)에 매트릭스 형태로 형성된다. 이러한 블랙 매트릭스(4)는 상부 유리 기판(2)의 영역을 칼라 필터(6)가 형성되어질 다수의 셀 영역들로 나누고, 인접한 셀들간의 광 간섭 및 외부광 반사를 방지한다. 칼라 필터(6)는 블랙 매트릭스(4)에 의해 구분된 셀영역에 적(R), 녹(G), 청(B)으로 구분되게 형성되어 적, 녹, 청색 광을 각각 투과시킨다. 공통 전극(8)은 칼라 필터(6) 위에 전면 도포된 투명 도전층으로 액정(24) 구동시 기준이 되는 공통 전압(Vcom)을 공급한다. 그리고, 칼라 필터(6)의 평탄화를 위하여 칼라 필터(6)와 공통 전극(8) 사이에는 오버코트층(Overcoat Layer)(미도시)이 추가로 형성되기도 한다.

박막 트랜지스터 기판(20)은 하부 유리 기판(12)에서 게이트 라인(14)과 데이터 라인(16)의 교차로 정의된 셀영역마다 형성된 박막 트랜지스터(18)와 화소 전극(22)을 구비한다. 박막 트랜지스터(18)는 게이트 라인(12)으로부터의 게이트 신호에 응답하여 데이터 라인(16)으로부터의 데이터 신호를 화소 전극(22)으로 공급 한다. 투명 도전층으로 형성된 화소 전극(22)은 박막 트랜지스터(18)로부터의 데이터 신호를 공급하여 액정(24)이 구동되게 한다.

유전 이방성을 갖는 액정(24)은 화소 전극(22)의 데이터 신호와 공통 전극(8)의 공통 전압(Vcom)에 의해 형성된 전계에 따라 회전하여 광 투과율을 조절함으로써 계조가 구현되게 한다.

그리고, 액정 패널은 칼라 필터 기판(10)과 박막 트랜지스터 기판(20)과의 셀갭을 일정하게 유지하기 위한 스페이서(미도시)를 추가로 구비한다.

이러한 액정 패널의 칼라 필터 기판(10) 및 박막 트랜지스터 기판(20)은 다수의 마스크 공정을 이용하여 형성된다. 하나의 마스크 공정은 박막 증착(코팅) 공정, 세정 공정, 포토리소그래피 공정(이하, 포토 공정), 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 다수의 공정을 포함한다.

특히, 박막 트랜지스터 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 이에 따라, 박막 트랜지스터 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다.

따라서, 본 발명의 목적은 마스크 공정 수를 줄일 수 있는 액정 표시소자 및 그 제조 방법을 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명에 따른 액정 표시소자는 화소 영역을 정의하고 서로 절연되게 교차되는 다수의 게이트 라인들과 이중의 금속층으로 이루어진 다수의 데이터 라인들과; 상기 게이트 라인들 및 상기 데이터 라인들의 교차부에 형성되는 다수의 박막 트랜지스터들과; 상기 박막 트랜지스터의 채널부에 노출된 활성층 상에 형성되어 노출된 활성층을 보호하는 박막 트랜지스터 채널 보호막과; 상기 게이트 라인들과 나란한 상기 이중의 금속층으로 이루어진 공통라인과; 상기 공통 라인과 연결되고 상기 화소 영역에 형성된 상기 이중의 금속층으로 이루어진 공통 전극과; 상기 박막 트랜지스터와 연결되고 상기 공통 전극과 수평 전계를 형성하도록 상기 화소영역에 형성된 상기 이중의 금속층으로 이루어진 화소전극과; 상기 게이트 라인들과 상기 화소전극이 중첩된 영역에 형성된 스토리지 캐패시터와; 상기 게이트 라인들에 연결된 게이트 링크를 통해 상기 게이트 라인들에 스캔신호를 공급하는 게이트 패드와; 상기 데이터 라인들에 연결된 데이터 링크를 통해 상기 데이터 라이들에 데이터를 공급하는 데이터 패드를 구비하는 것을 특징으로 한다.

상기 박막 트랜지스터는, 상기 게이트 라인에 연결된 게이트 전극과; 상기 게이트 전극을 덮는 게이트 절연막과; 상기 게이트 절연막 상에 적층되는 활성층과 오믹 접촉층을 포함하는 반도체패턴과; 상기 반도체 패턴 상에 형성되고 상기 데이터 라인에 연결되는 소스 전극과; 상기 반도체 패턴 상에 형성되고 상기 화소전극에 연결되는 드레인 전극을 구비하는 것을 특징으로 한다.

상기 게이트 패드 및 상기 데이터 패드는 상기 이중의 금속층과 동일한 구성으로 이루어진 패드부 상부 전극을 구비하는 것을 특징으로 한다.

상기 이중의 금속층은 몰리브덴과 그 상부의 투명금속층이 중첩되게 이루어진 것을 특징으로 한다.

또한 본 발명에 따른 액정 표시소자의 제조방법은 제1 마스크를 이용하여 기판 상에 다수의 게이트 라인들, 상기 게이트 라인과 연결된 다수의 게이트 링크들 및 박막트랜지스터의 게이트 전극들, 상기 게이트 링크들에 연결된 다수의 게이트 패드 하부전극, 상기 게이트 라인들과 나란한 공통 라인들, 상기 공통 라인에 연결된 공통 전극들, 다수의 데이터 패드 하부전극, 상기 데이터 패드 하부 전극에 연결된 데이터 링크들 및 데이터 라인 중첩부를 형성하는 단계와; 상기 게이트 라인들, 상기 게이트 링크들 및 상기 게이트 전극들, 상기 게이트 패드 하부 전극, 상기 공통 라인들, 상기 공통 전극들, 상기 데이터 패드 하부 전극, 상기 데이터 링크들 및 상기 데이터 라인 중첩부를 덮는 게이트 절연막을 형성하는 단계와; 제2 마스크를 이용하여 상기 게이트 절연막을 관통하여 상기 게이트 패드 하부 전극을 노출시키는 제1 접촉홀, 상기 데이터 패드 하부 전극을 노출시키는 제2 접촉홀 그리고 상기 데이터 라인 중첩부를 노출시키는 제3 접촉홀을 형성하고, 상기 박막트랜지스터의 활성층과 오믹접촉층을 포함하는 반도체 패턴을 형성하는 단계와; 상기 게이트 절연막, 상기 박막 트랜지스터의 반도체 패턴, 상기 노출된 게이트 링크들, 상기 노출된 게이트 패드 하부 전극, 상기 노출된 데이터 패드 하부 전극, 상기 노출된 데이터 라인 중첩들을 덮도록 이중의 금속층을 형성하는 단계와; 제3 마스크 를 이용하여 상기 이중의 금속층을 패터닝하여 상기 박막 트랜지스터의 채널부 , 제1 접촉홀을 통해 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부전극, 제2 접촉홀을 통해 상기 데이트 패드 하부 전극과 접속된 데이터 패드 상부 전극, 제3 접촉홀을 통해 상기 데이트 링크와 접속된 데이터 라인, 상기 공통 전극과 나란함과 아울러 상기 게이트 라인상에서 중첩되어 스토리지 캐퍼시터 역할을 하는 화소 전극, 상기 데이터 라인에 연결된 상기 박막 트랜지스터의 소스 전극 및 상기 화소 전극에 연결된 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

상기 이중의 금속층은 제1 금속층으로 몰리브덴을 구비하고, 제2 금속층으로 투명 도전성 산화금속층을 구비하는 것을 특징으로 한다.

상기 이중의 금속층을 패터닝하는 단계는, 포토레지스트 패턴을 이용하여 습식식각으로 이중의 금속층을 식각하는 단계와; 상기 습식식각으로 노출된 반도체 패턴의 오믹 접촉층을 건식식각으로 식각하는 단계를 더 포함하는 것을 특징으로 한다.

상기 소스 전극과 상기 드레인 전극 사이에 노출된 반도체 패턴의 활성층 표면에 기체 플라즈마를 이용한 표면처리 공정을 진행하여 채널 보호막을 형성시키는 단계를 더 포함하는 것을 특징으로 한다.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 본 발명의 바람직한 실시 예들은 도 2 내지 도 9e를 참조하여 상세히 설명하기로 한다.

도 2 및 도 3은 본 발명에 따른 박막 트랜지스터 어레이 기판의 평면 구조와 단면 구조를 보여주는 도면이다. 이를 참조하면, 본 발명에 따른 박막 트랜지스터 어레이 기판은 하부 기판(101) 위에 게이트 절연막(104)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(103)과, 그 교차부마다 형성된 박막 트랜지스터(110)와, 그 교차 구조로 마련된 화소영역에 수평 전계를 형성하도록 형성된 화소 전극(114) 및 공통전극(118)과, 공통전극(118)과 접속된 공통 라인(116)을 구비한다. 그리고, 도 2 및 도 3에 도시된 박막 트랜지스터 어레이 기판은 화소 전극(114)과 게이트 라인(102)의 중첩부에 형성된 스토리지 캐패시터(100)를 추가로 구비한다.

게이트 신호를 공급하는 게이트 라인(102)과 데이터 신호를 공급하는 데이터 라인(103)은 교차 구조로 형성되어 화소영역을 정의한다.

액정 구동을 위한 기준 전압을 공급하는 공통 라인(116)은 화소영역을 사이에 두고 게이트 라인(102)과 나란하게 형성된다.

박막 트랜지스터(110)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(103)의 화소 신호가 화소 전극(114)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(110)는 게이트 라인(102)에 연결된 게이트 전극(108)과, 데이터 라인(103)에 연결된 소스 전극(111)과, 화소 전극(114)에 연결된 드레인 전극(112)을 구비한다. 또한 박막 트랜지스터(110)는 게이트 전극(108)과 게이트 절연막(104)을 사이에 두고 중첩되면서 소스전극(111)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(141)을 더 구비한다. 그리고 박막 트랜지스터(110)의 채널부는 활성층(141)을 보호하기 위해 채널 보호막(150)을 더 구비한다.

그리고, 이러한 활성층(141) 위에는 소스 전극(111) 및 드레인 전극(112)과 오믹 접촉을 위한 오믹 접촉층(143)이 더 형성된다.

화소 전극(114)은 드레인 전극(112)과 연결되고 화소 영역에 형성된다. 특히, 화소 전극(114)은 드레인 전극(112)과 연결되고 인접한 게이트 라인(102)과 나란하게 형성된 제1 라인(114a)과 공통전극(118)과 나란하게 형성된 제2 라인(114b)을 구비한다.

공통 전극(118)은 공통 라인(116)과 접속되어 화소 영역에 형성된다. 특히, 공통 전극(118)은 화소 영역에서 화소 전극(114)의 제2 라인(114b)과 나란하게 형성된다.

이에 따라, 박막 트랜지스터(110)를 통해 화소 신호가 공급된 화소 전극(114)와 공통 라인(116)을 통해 기준 전압이 공급된 공통 전극(118) 사이에는 수평 전계가 형성된다. 특히, 화소 전극(114)의 제2 라인(114b)과 공통 전극(118) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 컬러 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.

스토리지 캐패시터(100)는 게이트 라인(102)과, 그 게이트 라인(102)과 게이트 절연막(104)을 사이에 두고 중첩되는 화소 전극(114)의 제1 라인(114a)의 일부로 구성된다. 이러한 스토리지 캐패시터(100)는 화소 전극(114)에 충전된 화소 신 호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.

게이트 라인(102)은 게이트 패드(120)를 통해 게이트 드라이버(미도시)와 접속된다. 게이트 패드(120)는 게이트 라인(102)으로부터 연장되는 게이트 패드 하부 전극(122)과, 게이트 절연막(104)을 관통하는 제1 접촉홀(123)을 통해 게이트 패드 하부 전극(122)과 접속된 게이트 패드 상부 전극(124)으로 구성된다. 특히, 게이트 패드(120)는 게이트 패드 하부 전극(122)과 연결된 게이트 링크(L1)를 통해 게이트 라인(102)과 연결된다.

데이터 라인(103)은 데이터 패드(130)를 통해 데이터 드라이버(미도시)와 접속된다. 데이터 패드(130)는 데이터 라인(103)과 접속된 데이터 패드 하부 전극(132)과 게이트 절연막(104)를 관통하는 제2 접촉홀(133)을 통해 데이터 패드 하부 전극(132)과 접속된 데이터 패드 상부 전극(134)으로 구성된다. 이 때, 데이터 패드 하부 전극(132)은 데이터 링크(L2) 및 데이터 링크(L2)와 인접한 데이터 라인(103)의 일측단까지 이어진다. 여기서 데이터 패드(130)는 데이터 패드 하부 전극(132)에서 이어져 데이터 라인(103)의 일측단과 중첩된 영역(R) 상부의 게이트 절연막(104)을 관통하는 제3 접촉홀(113)을 통해 데이터 라인(103)과 접속된다.

상기의 게이트 링크(L1)와 데이터 링크(L2)는 컬러 필터 기판과 합착 공정 진행후 외부에 노출되는 부분이다.

그리고 데이터 라인(103), 화소 전극(114), 소스 전극(111), 드레인 전극(112), 게이트 패드 상부 전극(124), 데이터 패드 상부전극(134)은 이중의 금속으로 이루어진다.

이러한 구성을 가지는 박막 트랜지스터 어레이 기판은 다음과 같이 3 마스크 공정을 통하여 형성된다.

도 4a 및 도 4b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.

이를 참조하면, 제1 마스크 공정으로 하부 기판 상에(104) 게이트 라인(102), 게이트 전극(108), 게이트 링크(L2)까지 연결되는 게이트 패드 하부 전극(122), 데이터 링크(L2)와 인접한 데이터 라인(103) 하부의 일측단(R)까지 연결되는 데이터 패드 하부 전극(132), 공통 라인(116), 공통 전극(118)을 포함하는 제1 도전 패턴군이 형성된다.

구체적으로, 도 5a에 도시된 바와 같이 하부 기판(101)상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층(161)이 증착되고, 게이트 금속층(161) 상부에 포토레지스트(261)가 형성된다. 여기서 게이트 금속층(161)은 알루미늄(Al)계 금속, 구리(Cu), 크롬(Cr) 등이 이용된다. 이어서, 제1 마스크(301)를 상기 기판 상부에 정렬시킨다. 제1 마스크(301)는 투명한 기판(311)위에 차단층(313)을 구비한다. 여기서, 차단층(313)은 제1 도전 패턴이 형성되어질 영역에 위치하여 자외선(UV)을 차단함으로써 현상 후 도 5b에서와 같이 포토레지스 패턴(263)이 남게 한다.

이어서, 도 5c에 도시된 바와 같이 포토레지스트 패턴(263)을 이용한 습식 식각 공정으로 제1 도전 패턴군을 패터닝된다.

그리고, 스트립 공정으로 제1 도전 패턴군 위에 잔존하던 포토레지스트 패턴 (263)이 도 5d에 도시된 바와 같이 제거된다.

도 6a 및 도 6b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.

이를 참조하면, 제2 마스크 공정으로 게이트 절연막(104)을 관통하는 제1 접촉홀(123), 제2 접촉홀(133), 제3 접촉홀(113)과 게이트 절연막(104)을 사이에 두고 게이트 전극(108) 상부에 활성층(141) 및 오믹 접촉층(143)을 포함하는 반도체 패턴이 형성된다.

구체적으로, 도 7a를 참조하면, 제1 도전 패턴군이 형성된 하부 기판(101) 상부에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(104), 비정질 실리콘층(141a), 불순물(n+ 또는 p+) 도핑된 비정질 실리콘층(143a)가 형성되고 불순물(n+ 또는 p+) 도핑된 비정질 실리콘층(143a) 상부에 포토레지스터(261)를 도포한다. 그리고 하부 기판(101) 상부에 제2 마스크(302)를 정렬시킨다. 제2 마스크(302)는 대면적 형성에 유리한 하프 톤 마스크를 사용한다.

하프 톤 마스크(302)는 투명한 석영(SiO₂; Quartz) 기판(311)과, 그 위에 형성된 차단층(317) 및 부분 투과층(315)을 구비한다. 여기서, 도 7b를 참조하면 차단층(317)은 반도체 패턴이 형성되어질 영역에 위치하여 자외선(UV)을 차단함으로써 현상 후 제1 포토레지스 패턴(265a)이 남게 한다. 부분 투과층(315)은 게이트 절연막(104)이 남을 영역에 위치하여 자외선(UV)을 부분적으로 투과시킴으로써 현상 후 제1 포토레지스트 패턴(265a) 보다 얇은 제2 포토레지스트 패턴(265b)이 남 게 한다. 이를 위하여, 차단층(317)은 크롬(Cr), CrOx 등과 같은 금속으로, 부분 투과층(315)은 MoSix 등으로 형성된다. 이러한 하프 톤 마스크 이외에도 회절 노광 마스크를 적용할 수도 있다.

이어서 포토 레지스트패턴(265)을 이용하여 게이트 절연막(104)까지 건식 식각 하므로써 도 7c에 도시된 바와 같이 제1 내지 제3 컨택홀(123, 133, 113)이 형성된다.

그 다음, 기체 플라즈마를 이용한 애싱 공정으로 포토레지스트 패턴(265)을 애싱함으로써 도 7c에 도시된 바와 같이 제1 포토레지스트 패턴(265a)은 얇아지게 되고, 제2 포토레지스트 패턴(265b)은 제거된다. 그리고, 도 7d에 도시된 바와 같이 애싱된 제1 포토레지스트 패턴(265a)을 이용한 식각 공정으로 제2 포토레지스트 패턴(265b)의 제거로 노출된 비정질 실리콘층(141a)과, 불순물이 도핑된 비정질 실리콘층(143a)이 제거됨으로써 반도체 패턴이 형성된다.

그리고, 스트립 공정으로 반도체 패턴위에 잔존하던 제1 포토레지스트 패턴(265b)이 도 7e와 같이 제거된다.

도 8a 및 도 8b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.

이를 참조하면, 제3 마스크 공정으로 박막 트랜지스터의 채널부 , 채널부를 보호하는 채널 보호막(150)과 스토리지 캐터시터(100)의 상부전극을 포함한 화소전극(114), 소스/ 드레인 전극(111,112), 게이트 패드 상부 전극(124), 데이터 패드 상부 전극(134)을 포함하는 제2 도전 패턴군을 형성한다.

이를 상세히 하면, 도 9a에 도시된 바와 같이 반도체 패턴과 제1 내지 제3 접촉홀(123, 133, 113)들이 형성된 하부 기판(104)상에 스퍼터링 방법등의 증착방법을 통해 제1 금속층(151)과 제2 금속층(153)을 순차적으로 증착됨으로써 이중 구조의 제2 도전 패턴층이 형성된다. 그리고, 제1 및 제2 금속층(151, 153) 위에 포토레지스트(261)를 도포한다. 여기서 제1 금속층(151)으로는 몰리브덴(Mo)이 이용되고 제2 금속층(153)으로는 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide) 등과 같은 투명 도전성 산화금속 물질이 이용된다.

이어서, 제3 마스크를 이용하여 도 9b에 도시된 바와 같이 포토 레지스트 패턴(267)을 패터닝한다. 이러한 포토 레지스트 패턴(267)을 이용하여 도 9c에 도시된 바와 같이 제1 및 제2 금속층(151, 153)을 식각공정으로 식각한다. 이에 따라 박막 트랜지스터의 채널부와 제2 도전 패턴군이 형성된다.

이와 같이 이중의 금속층으로 이루어진 제2 도전 패턴군은 최상층에 투명 도전성 산화금속층(153)을 형성함으로써 상기의 제1 및 제2 금속층(151, 153)을 식각하는 공정은 건식식각 보다 상대적으로 비용이 덜 드는 습식식각 공정으로 통해 진행될수 있다. 왜냐하면 몰리브덴(Mo)으로만 형성되는 경우는 몰리브덴이 수분과의 반응성이 좋아 부식되기 쉽기 때문에 습식식각 공정을 진행하는데 제한이 되었다. 그러나 본 발명에서와 같이 최상층에 투명 도전성 산화금속(153)을 구비하면 수분에 약한 몰리브덴층이 보호되므로 습식 식각 공정을 진행할 수 있게 된다.

이어서, 도 9c를 참조하면, 소스 전극(111)과 드레인 전극(112) 사이의 박막 트랜지스터의 채널부가 형성된 영역에 노출된 오믹 접촉층(143)을 다시 건식 식각 하면 그 하부의 활성층(141)이 노출된다.

또한, 여러가지 가스 플라즈마를 이용한 표면 처리 공정으로 노출된 활성층의 표면에 채널 보호막(150)을 형성한다. 예를 들어 도 9c에 도시된 바와 같이 산소(O₂)플라즈마를 이용한 표면 처리 공정으로 노출된 활성층의 표면에 SiO₂ 산화막을 형성할수 있다. 산소(O₂) 이외에도 질소(N₂), 수소(H₂)등의 가스를 이용하여 채널 보호막(150)을 형성할 수도 있다.

그리고, 스트립 공정으로 제2 도전 패턴군 위에 잔존하던 포토레지스트 패턴(267)이 도 9d와 같이 제거된다.

이와 같이 박막 트랜지스터(110)의 채널을 형성하는 활성층(141)은 기체 플라즈마를 이용한 표면처리 공정으로 형성된 채널 보호막(150)에 의해 보호될 수 있게 된다.

상술한 바와 같이, 본 발명에 따른 액정 표시소자 및 그 제조방법은 기존의 4 마스크 공정에서 하나의 마스크 공정수를 줄임으로써 공정을 단순화 할 수 있을 뿐만아니라 제조 단가를 절감할 수 있다.

또한, 외부로 노출되는 채널영역에 채널 보호막을 형성함으로 채널부의 오염을 방지할 있게 된다.

더 나아가서, 이중의 금속층으로 이루어진 제2 도전 패턴군은 최상층에 투명 도전성 산화금속층을 형성함으로써 제1 및 제2 금속층을 식각하는 공정을 건식식각 보다 상대적으로 비용이 덜 드는 습식식각 공정으로 진행할 수 있게 된다. 이에 따라 제조 비용이 절감될 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상에 일탈하지 아니하는 범위에서 다양한 변경 빛 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정하는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims

화소 영역을 정의하고 서로 절연되게 교차되는 다수의 게이트 라인들과 이중의 금속층으로 이루어진 다수의 데이터 라인들과;

상기 게이트 라인들 및 상기 데이터 라인들의 교차부에 형성되는 다수의 박막 트랜지스터들과;

상기 박막 트랜지스터의 채널부에 노출된 활성층 상에 형성되어 노출된 활성층을 보호하는 박막 트랜지스터 채널 보호막과;

상기 게이트 라인들과 나란한 상기 이중의 금속층으로 이루어진 공통라인과;

상기 공통 라인과 연결되고 상기 화소 영역에 형성된 상기 이중의 금속층으로 이루어진 공통 전극과;

상기 박막 트랜지스터와 연결되고 상기 공통 전극과 수평 전계를 형성하도록 상기 화소영역에 형성된 상기 이중의 금속층으로 이루어진 화소전극과;

상기 게이트 라인들과 상기 화소전극이 중첩된 영역에 형성된 스토리지 캐패시터와;

상기 게이트 라인들에 연결된 게이트 링크를 통해 상기 게이트 라인들에 스캔신호를 공급하는 게이트 패드와;

상기 데이터 라인들에 연결된 데이터 링크를 통해 상기 데이터 라인들에 데이터를 공급하는 데이터 패드를 구비하되,

상기 게이트 패드 및 상기 데이터 패드는 상기 이중의 금속층과 동일한 구성으로 이루어진 패드부 상부 전극을 구비하며,

상기 채널 보호막은 상기 채널부에 노출된 활성층 상에만 형성되고,

상기 이중의 금속층은 서로 다른 방법으로 식각이 되도록 몰리브덴과 그 상부의 투명금속층이 중첩되게 이루어진 것을 특징으로 하는 액정 표시소자.
제 1 항에 있어서,

상기 박막 트랜지스터는,

상기 게이트 라인에 연결된 게이트 전극과;

상기 게이트 전극을 덮는 게이트 절연막과;

상기 게이트 절연막 상에 적층되는 활성층과 오믹 접촉층을 포함하는 반도체패턴과;

상기 반도체 패턴 상에 형성되고 상기 데이터 라인에 연결되는 소스 전극과;

상기 반도체 패턴 상에 형성되고 상기 화소전극에 연결되는 드레인 전극을 구비하는 것을 특징으로 하는 액정 표시소자.
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제1 마스크를 이용하여 기판 상에 다수의 게이트 라인들, 상기 게이트 라인과 연결된 다수의 게이트 링크들 및 박막트랜지스터의 게이트 전극들, 상기 게이트 링크들에 연결된 다수의 게이트 패드 하부전극, 상기 게이트 라인들과 나란한 공통 라인들, 상기 공통 라인에 연결된 공통 전극들, 다수의 데이터 패드 하부전극, 상기 데이터 패드 하부 전극에 연결된 데이터 링크들 및 데이터 라인 중첩부를 형성하는 단계와;

상기 게이트 라인들, 상기 게이트 링크들 및 상기 게이트 전극들, 상기 게이트 패드 하부 전극, 상기 공통 라인들, 상기 공통 전극들, 상기 데이터 패드 하부 전극, 상기 데이터 링크들 및 상기 데이터 라인 중첩부를 덮는 게이트 절연막을 형성하는 단계와;

제2 마스크를 이용하여 상기 게이트 절연막을 관통하여 상기 게이트 패드 하부 전극을 노출시키는 제1 접촉홀, 상기 데이터 패드 하부 전극을 노출시키는 제2 접촉홀 그리고 상기 데이터 라인 중첩부를 노출시키는 제3 접촉홀을 형성하고, 상기 박막트랜지스터의 활성층과 오믹접촉층을 포함하는 반도체 패턴을 형성하는 단계와;

상기 게이트 절연막, 상기 박막 트랜지스터의 반도체 패턴, 상기 노출된 게이트 링크들, 상기 노출된 게이트 패드 하부 전극, 상기 노출된 데이터 패드 하부 전극, 상기 노출된 데이터 라인 중첩들을 덮도록 이중의 금속층을 형성하는 단계와;

제3 마스크를 이용하여 상기 이중의 금속층을 패터닝하여 상기 박막 트랜지스터의 채널부 , 제1 접촉홀을 통해 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부전극, 제2 접촉홀을 통해 상기 데이트 패드 하부 전극과 접속된 데이터 패드 상부 전극, 제3 접촉홀을 통해 상기 데이트 링크와 접속된 데이터 라인, 상기 공통 전극과 나란함과 아울러 상기 게이트 라인상에서 중첩되어 스토리지 캐퍼시터 역할을 하는 화소 전극, 상기 데이터 라인에 연결된 상기 박막 트랜지스터의 소스 전극 및 상기 화소 전극에 연결된 드레인 전극을 형성하는 단계를 포함하되,

상기 소스 전극과 상기 드레인 전극 사이에 노출된 반도체 패턴의 활성층 표면에 기체 플라즈마를 이용한 표면처리 공정을 진행하여 채널 보호막을 형성시키는 단계를 더 포함하고, 상기 채널 보호막은 상기 채널부에 노출된 활성층 상에만 형성되고,

상기 이중의 금속층은 서로 다른 방법으로 식각이 되도록 제1 금속층으로 몰리브덴을 구비하고, 제2 금속층으로 투명 도전성 산화금속층을 구비하는 것을 특징으로 하는 액정 표시소자의 제조 방법.
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제 5 항에 있어서,

상기 이중의 금속층을 패터닝하는 단계는 포토레지스트 패턴을 이용하여 습식식각으로 이중의 금속층을 식각하는 단계와; 상기 습식식각으로 노출된 반도체 패턴의 오믹 접촉층을 건식식각으로 식각하는 단계를 더 포함하는 것을 특징으로 하는 액정 표시소자의 제조 방법.
삭제
제 1 항에 있어서,

상기 공통 전극 및 상기 화소 전극은 상기 박막 트랜지스터가 형성된 기판 상에 형성된 것을 특징으로 하는 액정 표시소자.
제 1 항에 있어서,

상기 화소 전극은 상기 화소 영역 내에서 위치하며 인접한 게이트 라인과 나란하게 형성된 제1 라인과 상기 공통 전극과 나란하게 형성된 제2 라인을 구비하고,

상기 공통 전극은 상기 화소 영역 내에서 상기 화소 전극의 제2 라인과 나란하게 형성되되,

상기 화소 전극 및 상기 공통 전극은 각기 다른 층에 위치하는 것을 특징으로 하는 액정 표시소자.
제 5 항에 있어서,

상기 공통 전극 및 상기 화소전극은 상기 박막 트랜지스터가 형성된 기판 상에 형성된 것을 특징으로 하는 액정 표시소자의 제조 방법.
제 5 항에 있어서,

상기 화소 전극은 상기 화소 영역 내에서 위치하며 인접한 게이트 라인과 나란하게 형성된 제1 라인과 상기 공통 전극과 나란하게 형성된 제2 라인을 구비하고,

상기 공통 전극은 상기 화소 영역 내에서 상기 화소 전극의 제2 라인과 나란하게 형성되되,

상기 화소 전극 및 상기 공통 전극은 각기 다른 층에 위치하는 것을 특징으로 하는 액정 표시소자의 제조 방법.