KR101147696B1 - 메모리 칩 및 이를 이용하는 메모리 장치 - Google Patents

메모리 칩 및 이를 이용하는 메모리 장치 Download PDF

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Abstract

메모리 칩이 제공되며, 해당 메모리 칩은 제어 유닛, 대기 제어기 및 대기 수신기를 포함한다. 상기 메모리 칩이 활성 모드에서 동작하고, 상기 제어 유닛이, 해당 메모리 칩이 입력 어드레스 신호에 따라서 비활성 모드에서 동작하도록 변화될 것으로 판정한 경우, 상기 대기 제어기는 대기 패드에서의 대기 신호의 상태를 디어서트 상태로부터 어서트 상태로 변화시킨다. 상기 메모리 칩이 비활성 모드에서 동작하고, 상기 대기 수신기가 해당 대기 신호의 상태가 디어서트 상태로부터 어서트 상태로 변화된 것을 검출한 경우, 상기 제어 유닛은 상기 메모리 칩이 활성 모드에서 동작하도록 변화될 것인지 혹은 워드선 경계 교차 동작이 다른 메모리 칩에서 수행될 것인지의 여부를 판정한다.

Description

메모리 칩 및 이를 이용하는 메모리 장치{MEMORY CHIPS AND MEMORY DEVICES USING THE SAME}
본 발명은 메모리 칩, 특히, 대기 패드(wait pad)를 모니터링함으로써 두 메모리 칩 간의 다이 경계 교차 동작(die boundary crossing operation)의 발생을 검출할 수 있는 메모리 장치에 관한 것이다.
CRAM(cellular RAM) 칩 등의 종래의 메모리 칩에 대해서, 활성 워드선 상의 최종 워드가 판독/기록된 후에, 경계 교차 동작이 수행되어 판독/기록 동작을 다음의 워드선으로 전환시키며; 즉, 하나의 워드선이 비활성으로 되는 한편, 다음 워드선은 활성으로 된다. 상기 판독/기록 동작은 다음 워드선 상에서 계속적으로 수행될 수 있다. 상기 경계 교차 동작이 수행되면, 메모리 칩의 대기 패드에서의 신호가 다음의 워드선이 활성으로 될 때까지 어서트된다(asserted). 이와 같이 해서, 상기 대기 패드를 모니터링함으로써, 판독/기록 동작의 상태를 사용자가 알 수 있게 된다.
몇몇 응용에서는, 적어도 두 개의 메모리 칩이 적층되어 메모리 장치를 형성할 수 있다. 경계 교차 동작은 상부 메모리 칩의 최종 워드선과 하부 메모리 칩의 첫번째 워드선 사이에서 수행될 수 있고; 즉, 상부 메모리 칩의 최종 워드선은 비활성으로 되는 한편, 하부 메모리 칩의 첫번째 워드선은 활성으로 된다. 이 경우, 경계 교차 동작은 "다이 경계 교차 동작"이라 지칭된다.
이와 같이 해서, 두 메모리 칩 간의 다이 경계 교차 동작의 발생을 검출할 수 있는 메모리 장치를 제공하는 것이 요망된다.
메모리 칩(메모리 소자)의 예시적인 일 실시형태는 제어 유닛, 대기 제어기(wait controller) 및 대기 수신기(wait receiver)를 포함한다. 상기 제어 유닛은 입력 어드레스 신호와 적어도 하나의 명령 신호(command signal)를 수신하여, 해당 입력 어드레스 신호와 적어도 하나의 명령 신호에 따라 상기 메모리 칩의 동작 모드를 판정하고 제어하며, 그 판정 결과에 따라서 제1제어 신호를 생성한다. 상기 대기 제어기는 대기 패드에 결합되어 있다. 해당 대기 제어기는 상기 제1제어 신호를 더욱 수신하고 해당 제1제어 신호에 따라서 상기 대기 패드에서의 대기 신호의 상태를 변화(혹은 변경)시킨다. 상기 대기 수신기는 상기 대기 패드에 결합되어 상기 대기 신호를 수신해서 해당 대기 신호의 상태를 검출하여 제2제어 신호를 생성한다. 상기 제어 유닛이, 활성 모드에서 동작 중인 메모리 칩이 입력 어드레스 신호에 따라서 비활성 모드에서 동작하도록 변화되는 것으로 판정하면, 상기 대기 제어기는 상기 대기 신호의 상태를 상기 제1제어 신호에 따라서 디어서트 상태(de-asserted state)로부터 어서트 상태(asserted state)로 변화시킨다. 상기 대기 수신기가, 상기 대기 신호의 상태가 디어서트 상태로부터 어서트 상태로 변화된 것을 검출하면, 상기 제어 유닛은, 비활성 모드에서 동작 중인 메모리 칩이 상기 입력 어드레스 신호 및 제2제어 신호에 따라서 활성 모드에서 동작하도록 변화될 것인지의 여부를 판정한다.
메모리 장치의 예시적인 실시형태는 제1메모리 칩과 제2메모리 칩을 포함한다. 해당 제1 및 제2메모리 칩은 양쪽 모두 입력 어드레스 신호 및 적어도 하나의 명령 신호를 수신한다. 상기 제1 및 제2메모리 칩은 양쪽 모두 대기 패드에 결합되어 있다. 상기 제1메모리 칩과 제2메모리 칩은 활성 모드에서 교대로 동작하며, 해당 제1메모리 칩 및 제2메모리 칩의 각각은 제어 유닛, 대기 제어기 및 대기 수신기를 포함한다. 상기 제어 유닛은 상기 입력 어드레스 신호와 적어도 하나의 명령 신호를 수신하여, 해당 입력 어드레스 신호와 적어도 하나의 명령 신호에 따라 대응하는 메모리 칩의 동작 모드를 판정하고 제어하며, 그 판정 결과에 따라 제1제어 신호를 생성한다. 상기 대기 제어기는 대기 패드에 결합되어 있다. 해당 대기 제어기는 상기 제1제어 신호를 더욱 수신하고 해당 제1제어 신호에 따라서 상기 대기 패드에서 대기 신호의 상태를 변화시킨다. 상기 대기 수신기는 상기 대기 패드에 결합되어 상기 대기 신호를 수신해서 해당 대기 신호의 상태를 검출하여 제2제어 신호를 생성한다. 상기 제1메모리 칩이 활성 모드에서 동작하고, 상기 제2메모리 칩이 비활성 모드에서 동작할 경우, 해당 제1메모리 칩의 제어 유닛이, 상기 제1메모리 칩이 상기 입력 어드레스 신호에 따라서 비활성 모드에서 동작하도록 변화되는 것으로 판정한다면, 상기 제1메모리 칩의 대기 제어기는 상기 대기 신호의 상태를 상기 제1제어 신호에 따라서 디어서트 상태로부터 어서트 상태로 변화시킨다. 상기 제2메모리 칩의 대기 수신기가, 상기 대기 신호의 상태가 디어서트 상태로부터 어서트 상태로 변화된 것을 검출한 경우, 상기 제2메모리 칩의 제어 유닛은 해당 제2메모리 칩이 상기 입력 어드레스 신호 및 대응하는 제2제어 신호에 따라서 활성 모드에서 동작하도록 변화될 것인지의 여부를 판정한다.
첨부 도면을 참조한 이하의 실시형태에서 보다 상세한 설명이 제공된다.
본 발명은 첨부 도면을 참조한 이하의 발명을 실시하기 위한 구체적인 내용 및 실시예를 읽음으로써 더욱 완전히 이해될 수 있을 것이다.
도 1은 메모리 칩의 예시적인 실시형태를 도시한 도면;
도 2는 메모리 장치의 예시적인 실시형태를 도시한 도면;
도 3은 도 2에서의 대기 신호의 타이밍 차트를 도시한 도면;
도 4는 도 2에서의 메모리 장치의 동작 방법의 예시적인 실시형태의 순서도;
도 5는 도 2에서의 메모리 장치의 동작 방법의 다른 예시적인 실시형태의 순서도.
이하의 설명은 본 발명을 수행하는 최선으로 상정된 형태에 관한 것이다. 이 설명은 본 발명의 일반적인 원리를 예시할 목적으로 행해진 것일 뿐, 제한적인 의미로 채택된 것은 아니다. 본 발명의 범위는 첨부된 특허청구범위를 참조함으로써 가장 잘 결정된다.
메모리 칩이 제공된다. 도 1의 메모리 칩(10)의 예시적인 실시형태에 있어서, 해당 메모리 칩(10)은 입력 어드레스 신호(ADDin) 및 적어도 하나의 명령 신호(Scom)를 수신한다. 또한, 상기 메모리 칩(10)은 대기 패드(Pw)에 결합되어 있다. 도 1에 도시된 바와 같이, 상기 메모리 칩(10)은 제어 유닛(100), 대기 제어기(101) 및 대기 수신기(102)를 포함한다. 입력 어드레스 신호(ADDin)는 제어 유닛(100)에 제공된다. 이 실시형태에 있어서, 입력 어드레스 신호(ADDin)는 사용자 혹은 프론트-엔드 장치(front-end device)에 의해 입력될 수 있다. 제어 유닛(100)은 상기 입력 어드레스 신호(ADDin) 및 적어도 하나의 명령 신호(Scom)에 따라서 활성 모드 또는 비활성 모드 등과 같은 메모리 칩(10)의 동작 모드를 판정하여 제어하고, 그 판정 결과에 따라서 제어 신호(CS1)를 생성한다. 대기 제어기(101)는 대기 패드(Pw)에 결합되어, 상기 제어 유닛(100)으로부터 제어 신호(CS1)를 수신한다. 상기 대기 제어기(101)는 상기 제어 신호(CS1)에 따라서 대기 패드(Pw)에서의 대기 신호(Sw)의 상태를 변화시킨다. 상기 대기 수신기(102)는 대기 신호(Sw)를 수신하기 위하여 대기 패드(Pw)에 결합된다. 상기 대기 수신기(102)는 상기 대기 신호(Sw)의 상태를 더욱 검출하여 제어 유닛(100)에 제어 신호(CS2)를 생성한다.
메모리 칩(10)이 활성 모드에서 동작하는 것으로 가정하자. 제어 유닛(100)이, 메모리 칩(10)이 입력 어드레스 신호(ADDin) 및 적어도 하나의 명령 신호(Scom)에 따라서 비활성 모드에서 동작하도록 변화되는 것으로 판정한 경우, 대기 제어기(101)는 상기 대기 신호(Sw)의 상태를 상기 제어 신호(CS1)에 따라서 디어서트 상태로부터 어서트 상태로 변화시킨다. 그 후, 메모리 칩(10)은 비활성 모드에서 동작하도록 변화된다. 한편, 메모리 칩(10)이 비활성 모드에서 동작하고, 대기 수신기(102)가, 상기 대기 신호(Sw)의 상태가 디어서트 상태로부터 어서트 상태로 변화되어 제어 신호(CS2)를 생성한 것을 검출한 경우, 제어 유닛(100)은 메모리 칩(10)이 입력 어드레스 신호(ADDin) 및 제어 신호(CS2)에 따라서 활성 모드에서 동작하도록 변화될 것인지의 여부를 판정한다. 제어 유닛(100)이, 메모리 칩(10)이 활성 모드에서 동작하도록 변화되는 것으로 판정한 후, 해당 제어 유닛(100)은 메모리 칩(10)을 활성 모드에서 동작하도록 제어한다.
메모리 칩(10)의 동작의 상세한 설명을 이하에 설명한다. 도 1에 도시된 바와 같이, 제어 유닛(100)은 어드레스 제어기(100a), 다이 경계 교차 제어기(100b), 워드선 경계 교차 제어기(100c) 및 동작 제어기(100d)를 포함한다. 상기 어드레스 제어기(100a)는 입력 어드레스 신호(ADDin)를 수신하고, 해당 입력 어드레스 신호(ADDin)에 따라서 내부 어드레스 신호(ADDint)와 제어 신호(CS3)를 생성한다. 내부 어드레스 신호(ADDint)는 워드선용의 행방향 어드레스 및 비트선용의 열방향 어드레스를 포함하며, 해당 행방향 어드레스는 판독-기록 동작에 의해 결합된 워드선을 나타낸다. 다이 경계 교차 제어기(100b)는 내부 어드레스 신호(ADDint)를 수신한다. 상기 다이 경계 교차 제어기(100b)는, 다이 경계 교차 동작이 내부 어드레스 신호(ADDint) 및 제어 신호(CS2)에 따라서 수행될지의 여부를 판정하고, 해당 판정 결과에 따라서 제어 신호(CS1) 및 제어 신호(CS4)를 생성한다. 동작 제어기(100d)는 제어 신호(CS3), 제어 신호(CS4) 및 적어도 하나의 명령 신호(Scom)를 수신하고, 제어 신호(CS3), (CS4)에 따라서 메모리 칩(10)의 동작을 제어하며; 즉, 동작 제어기(100d)는 메모리 칩(10)을 활성 모드 혹은 비활성 모드에서 동작하도록 제어한다. 워드선 경계 교차 제어기(100c)는 또한 내부 어드레스 신호(ADDint)를 수신한다. 워드선 경계 교차 제어기(100c)는, 워드선 경계 교차 동작(word-line boundary crossing operation)이 메모리 칩(10)에 대해서 수행될 것인지의 여부를 판정하고 그 판정 결과에 따라서 대기 제어기(101)에 대해서 제어 신호(CS5)를 생성한다. 워드선 경계 교차 제어기(100c)는, 워드선 경계 교차 동작이 대기 수신기(102)로부터의 내부 어드레스 신호(ADDint) 및 제어 신호(CS2)에 따라서 대기 패드(Pw)에 결합된 다른 메모리 칩에 대해서 수행될 것인지의 여부를 더욱 판정한다.
동작 제어기(100d)는 초기에 메모리 칩(10)을 제어 신호(CS3) 및 적어도 하나의 명령 신호(Scom)에 따라서 활성 모드에서 동작하도록 제어하고, 판독/기록 동작이 현재 워드선에 대해서 수행되는 것으로 가정하자. 워드선 경계 교차 제어기(100c)가, 워드선 경계 교차 동작이 내부 어드레스 신호(ADDint)에 따라서 수행되는 것으로 판정하면, 대기 제어기(101)는 상기 대기 신호(Sw)의 상태를 상기 제어 신호(CS5)에 따라서 디어서트 상태로부터 어서트 상태로 변화시킨다. 이때, 워드선 경계 교차 제어기(100c)는 내부 어드레스 신호(ADDint)를 변화시키도록 어드레스 제어기(100a)를 갱신한다. 대기 제어기(101)가 상기 대기 신호(Sw)의 상태를 어서트 상태로부터 디어서트 상태로 변화시킨 후, 워드선 경계 교차 동작이 완료되므로, 대상체에 대한 판독/기록 동작의 수행은 현재 워드선으로부터 그 다음 워드선으로 전환되고; 즉, 현재 워드선은 비활성으로 되는 한편 그 다음 워드선은 활성으로 된다.
판독/기록 동작이 메모리 칩(10)의 최종 워드선에 대해서 수행될 경우, 다이 경계 교차 제어기(100b)가, 메모리 칩(10)이 내부 어드레스 신호(ADDint)에 따라서 비활성 모드에서 동작하도록 변화되는 것으로 판정하면, 대기 제어기(101)는 상기 대기 신호(Sw)의 상태를 상기 다이 경계 교차 제어기(100b)로부터의 제어 신호(CS1)에 따라서 디어서트 상태로부터 어서트 상태로 변화시킨다. 이때, 상기 다이 경계 교차 제어기(100b)는 내부 어드레스 신호(ADDint)를 변화시키도록 어드레스 제어기(100a)를 갱신한다. 대기 제어기(101)가 상기 대기 신호(Sw)의 상태를 어서트 상태로부터 디어서트 상태로 변화시킨 후, 다이 경계 교차 동작이 완료되면, 상기 동작 제어기(100d)는 메모리 칩(10)을 다이 경계 교차 제어기(100b)로부터의 제어 신호(CS4)에 따라서 비활성 모드에서 동작하도록 제어한다. 한편, 대기 패드(Pw)에 결합된 다른 메모리 칩은 비활성 모드로부터 활성 모드에서 동작하도록 전환된다. 두 메모리 칩 간의 상기 전환 동작은 "다이 경계 교차 동작"이라 지칭된다.
메모리 칩(10)이 비활성 모드에서 동작하도록 전환된 후, 해당 메모리 칩(10)은 대기 수신기(102)에 의해 대기 패드(Pw)를 모니터링함으로써 다른 다이 경계 교차 동작이 검출될 때까지 비활성 모드에서 계속해서 동작한다.
메모리 칩(10)이 비활성 모드에서 동작할 경우, 대기 수신기(102)가, 상기 대기 신호(Sw)의 상태가 대기 패드(Pw)에 결합된 다른 메모리 칩에 의해 디어서트 상태로부터 어서트 상태로 변화된 것을 검출한다면, 다이 경계 교차 제어기(101b)는 메모리 칩(10)이 내부 어드레스 신호(ADDint) 및 제어 신호(CS2)에 따라서 활성 모드에서 동작하도록 변화될지의 여부를 판정하고, 워드선 경계 교차 제어기(100c)는 워드선 경계 교차 동작이 내부 어드레스 신호(ADDint) 및 제어 신호(CS2)에 따라서 다른 메모리 칩에 대해서 수행될지의 여부를 판정한다. 워드선 경계 교차 제어기(100c)가, 워드선 경계 교차 동작이 다른 메모리 칩에 대해서 수행되는 것으로 판정한다면, 워드선 경계 교차 제어기(100c)는 내부 어드레스 신호(ADDint)를 변화시키도록 어드레스 제어기(100a)를 갱신한다.
한편, 다이 경계 교차 제어기(100b)는 또한 대기 수신기(102)로부터 제어 신호(CS2)를 수신한다. 다이 경계 교차 제어기(100b)가 메모리 칩(10)이 내부 어드레스 신호(ADDint) 및 제어 신호(CS2)에 따라서 활성 모드에서 동작하도록 변화되는 것으로 판정하면, 다이 경계 교차 제어기(100b)는 이어서 내부 어드레스 신호(ADDint)를 변화시키도록 제어 신호(CS2)에 따라서 어드레스 제어기(100a)를 갱신시킨다. 그 후, 동작 제어기(100d)는 메모리 칩(10)을 제어 신호(CS4)에 따라서 활성 모드에서 동작하도록 제어한다.
상기 설명에 따르면, 워드선 경계 교차 동작 및 다이 경계 교차 동작 중 한쪽이 메모리 칩(10)에 대해서 수행될 경우, 상기 대기 제어기(101)는 상기 대기 신호(Sw)의 상태를 디어서트 상태로부터 어서트 상태로 변화시킨다. 이와 같이 해서, 대기 패드(Pw)에서의 상기 대기 신호(Sw)의 상태를 모니터링함으로써, 메모리 칩(10)에 결합된 다른 메모리 칩, 사용자 혹은 백-엔드 장치(back-end device)는 워드선 경계 교차 동작 혹은 다이 경계 교차 동작이 수행 중인 것을 검출할 수 있다.
몇몇 실시형태에 있어서, 메모리 칩(10)은 메모리 장치에서 두 적층된 메모리 칩 중 하나로서 구현될 수 있다. 도 2에 도시된 바와 같이, 메모리 장치(2)는 메모리 칩(10)과 다른 메모리 칩(11)을 포함한다. 메모리 칩(10)은 메모리 칩(11) 위에 적층된다. 이와 같이 해서, 메모리 칩(10)은 "상부 메모리 칩"으로 지칭되고, 메모리 칩(11)은 "하부 메모리 칩"으로 지칭된다. 입력 어드레스 신호(ADDin)는 상부 메모리 칩(10) 및 하부 메모리 칩(11)에 대해서 제공된다. 상부 메모리 칩(10) 및 하부 메모리 칩(11)의 양쪽 모두는 대기 패드(Pw)에 결합되어 있다.
도 2를 참조하면, 하부 메모리 칩(11)은 상부 메모리 칩(10)과 동일한 요소를 포함한다. 하부 메모리 칩(11)은 제어 유닛(110), 대기 제어기(111) 및 대기 수신기(112)를 포함한다. 제어 유닛(110)은 어드레스 제어기(110a), 다이 경계 교차 제어기(110b), 워드선 경계 교차 제어기(110c) 및 동작 제어기(110d)를 포함한다. 하부 메모리 칩(11)에서 생성되어 상부 메모리 칩(10) 내의 신호(ADDint) 및 (CS1) 내지 (CS5)에 대응하는 신호들은 각각 "ADDint_b", "CS1_b", "CS2_b", "CS3_b", "CS4_b" 및 "CS5_b"로 표시된다. 따라서, 상부 메모리 칩(10) 및 하부 메모리 칩(11)은 동일한 동작을 수행한다. 하부 메모리 칩의 요소들의 동작의 상세한 설명은 여기서는 생략한다.
이하, 메모리 칩(10), (11) 중 한쪽의 워드선 경계 교차 동작 및 메모리 칩(10), (11) 간의 다이 경계 교차 동작은 도 2 및 도 3을 참조해서 설명한다.
초기에, 동작 제어기(110d)는 하부 메모리 칩(11)을 대응하는 제어 신호(CS3_b)에 따라서 비활성 모드에서 동작하도록 제어하고, 또, 상기 동작 제어기(100d)는 상부 메모리 칩(10)을 제어 신호(CS3)에 따라서 활성 모드에서 동작하도록 제어하며, 판독/기록 동작이 메모리 칩(10)의 현재 워드선에 대해 수행되는 것으로 가정하자. 워드선 경계 교차 제어기(100c)가 워드선 경계 교차 동작이 내부 어드레스 신호(ADDint)에 따라서 수행되는 것으로 판정하면, 대기 제어기(101)는 상기 대기 신호(Sw)의 상태를 제어 신호(CS5)에 따라서 디어서트 상태로부터 어서트 상태로 변화시킨다. 또한, 워드선 경계 교차 제어기(100c)는 내부 어드레스 신호(ADDint)를 변화시키도록 어드레스 제어기(100a)를 갱신시킨다. 이와 동시에, 하부 메모리 칩(11)의 대기 수신기(112)는 상기 대기 신호(Sw)의 상태가 디어서트 상태로부터 어서트 상태로 변화된 것을 검출하고, 워드선 경계 교차 제어기(110c)는 워드선 경계 교차 동작이 내부 어드레스 신호(ADDint_b) 및 제어 신호(CS2_b)에 따라서 상부 메모리 칩(10)에 대해서 수행되는 것으로 판정한다. 워드선 경계 교차 제어기(110c)는 또한 내부 어드레스 신호(ADDint_b)를 변화시키도록 어드레스 제어기(110a)를 갱신시킨다. 대기 제어기(101)는 대기 신호(Sw)의 상태를 어서트 상태로부터 디어서트 상태로 변화시킨 후, 워드선 경계 교차 동작이 상부 메모리 칩(10)에 대해서 완료되므로, 대상체에 대한 판독/기록 동작의 수행은 현재 워드선으로부터 그 다음 워드선으로 전환되며; 즉, 현재 워드선은 비활성으로 되는 한편, 그 다음 워드선은 활성으로 된다.
판독/기록 동작이 상부 메모리 칩(10)의 최종 워드선에 대해서 수행되는 경우, 다이 경계 교차 제어기(100b)가 상부 메모리 칩(10)이 내부 어드레스 신호(ADDint)에 따라서 비활성 모드에서 동작하도록 변화될 것으로 판정하면, 대기 제어기(101)는 상기 대기 신호(Sw)의 상태를 다이 경계 교차 제어기(100b)로부터의 제어 신호(CS1)에 따라서 도 3의 시점(T1)에서 디어서트 상태로부터 어서트 상태로 변화시킨다. 게다가, 상기 다이 경계 교차 제어기(100b)는 내부 어드레스 신호(ADDint)를 변화시키도록 어드레스 제어기(100a)를 갱신시킨다. 이와 동시에, 대기 수신기(112)는 상기 대기 신호(Sw)의 상태가 디어서트 상태로부터 어서트 상태로 변화된 것을 검출하고, 다이 경계 교차 제어기(110b)는 내부 어드레스 신호(ADDint_b) 및 제어 신호(CS2_b)에 따라서 상부 메모리 칩(10)이 비활성 모드에서 동작하도록 변화되고 하부 메모리 칩(11)이 활성 모드에서 동작하도록 변화되는 것으로 판정한다. 다음에, 다이 경계 교차 제어기(110b)는 이어서 내부 어드레스 신호(ADDint_b)를 변화시키도록 제어 신호(CS2_b)에 따라서 어드레스 제어기(110a)를 갱신시킨다. 대기 제어기(101)가 상기 대기 신호(Sw)의 상태를 시점(T1)에서 디어서트 상태로부터 어서트 상태로 변화된 후, 도 3의 잠복기(L2)가 발생한다. 상기 대기 신호(Sw)의 상태가 시점(T2)에서 어서트 상태로부터 디어서트 상태로 변화된 후, 다이 경계 교차가 완료된다. 또한, 동작 제어기(100d)는 상부 메모리 칩(10)을 제어 신호(CS4)에 따라서 비활성 모드에서 동작하도록 제어하고, 동작 제어기(110d)는 하부 메모리 칩(11)을 제어 신호(CS4_b)에 따라서 활성 모드에서 동작하도록 제어한다. 두 메모리 칩(10), (11) 간의 상기 전환 동작은 "다이 경계 교차 동작"이라 지칭된다.
상부 메모리 칩(10)이 비활성 모드에서 동작하도록 전환되고, 하부 메모리 칩(11)이 활성 모드에서 동작하도록 전환된 후, 상부 메모리 칩(10)이 비활성 모드에서 계속적으로 동작하고, 하부 메모리 칩(11)이 활성 모드에 계속적으로 동작한다. 이와 같이 해서, 워드선용의 경계 교차 동작이 하부 메모리 칩(11)에 대해서 수행되거나 혹은 다이 경계 교차 동작이 수행될 경우, 상부 메모리 칩(10)은 하부 메모리 칩(11)의 상기 동작을 수행하고, 하부 메모리 칩(11)은 상부 메모리 칩(10)의 상기 동작을 수행한다.
도 2의 실시형태에 따르면, 두 메모리 칩이 적층되어 메모리 장치를 형성할 경우, 대기 패드(Pw)를 모니터링함으로써, 워드선 경계 교차 동작 혹은 다이 경계 교차 동작이 수행되는 것이 검출된다. 또한, 대응하는 내부 어드레스 신호 및 대기 신호(Sw)에 따라서, 비활성 메모리 칩이 언제 활성 모드로 전환되도록 준비되고 있는지를 알 수 있고, 활성 메모리 칩이 언제 비활성 모드로 전환되도록 준비되고 있지를 알 수 있다.
도 4는 도 2의 메모리 장치의 동작 방법의 예시적인 실시형태의 순서도이다. 초기에, 입력 어드레스 신호(ADDin) 및 적어도 하나의 명령 신호(Scom)에 따라서, 동작 제어기(100d)는 상부 메모리 칩(10)을 활성 모드에서 동작하도록 제어하는 한편, 동작 제어기(110d)는 하부 메모리 칩(11)을 비활성 모드에서 동작하도록 제어한다(스텝 S40). 다음에, 워드선 경계 교차 제어기(100c)는 판독/기록 동작이 입력 어드레스 신호(ADDin)로부터 유래된 내부 어드레스 신호(ADDint)에 따라서 상부 메모리 칩(10)의 최종 워드선에 대해서 수행되었는지의 여부를 판정한다(스텝 S41). 워드선 경계 교차 제어기(100c)가 판독/기록 동작이 상부 메모리 칩(10)의 최종 워드선에 대해서 수행되지 않은 것으로 판정하면, 해당 워드선 경계 교차 제어기(100c)는 워드선 경계 교차 동작을 수행하도록 준비한다(스텝 S42). 다음에, 상기 워드선 경계 교차 제어기(100c)는 워드선 경계 교차 동작이 수행되었는지의 여부를 판정한다(스텝 S43). 상기 워드선 경계 교차 동작이 수행되었따면, 해당 동작 방법은 스텝 S41로 되돌아간다. 상기 워드선 경계 교차 동작이 수행되지 않았다면, 상기 동작 방법은 스텝 S42로 되돌아간다.
워드선 경계 교차 제어기(100c)가 판독/기록 동작이 스텝 S41에서 상부 메모리 칩(10)의 최종 워드선에 대해서 수행된 것으로 판정하면, 상기 다이 경계 교차 제어기(100b)는 다이 경계 교차 동작을 수행하도록 준비한다(스텝 S44). 다음에, 하부 메모리 칩(11)의 대기 수신기(112)는, 상부 메모리 칩(10)의 대기 제어기(101)가 상기 대기 신호(Sw)의 상태를 디어서트 상태로부터 어서트 상태로 변화시켰는지의 여부를 판정한다(스텝 S45). 상기 대기 수신기(112)는 상기 대기 제어기(101)가 상기 대기 신호(Sw)의 상태를 디어서트 상태로부터 어서트 상태로 변화시킨 것으로 판정하면, 상기 동작 방법이 스텝 S44로 되돌아간다. 상기 대기 수신기(112)가, 상기 대기 제어기(101)가 상기 대기 신호(Sw)의 상태를 디어서트 상태로부터 어서트 상태로 변화시킨 것으로 판정하면, 동작 제어기(110d)는 하부 메모리 칩(11)을 활성 모드에서 동작하도록 제어한다(스텝 S46). 다음에, 상부 메모리 칩(10)은 비활성 모드에서 동작하는 한편, 하부 메모리 칩(11)은 활성 모드에서 동작한다(스텝 S47).
입력 어드레스 신호(ADDin) 및 적어도 하나의 명령 신호(Scom)에 따라서, 동작 제어기(100d)는 상부 메모리 칩(10)을 비활성 모드에서 동작하도록 제어하는 한편, 동작 제어기(110d)는 하부 메모리 칩(11)을 활성 모드에서 동작하도록 제어하는 것으로 가정한다. 메모리 칩(11)에서의 워드선 경계 교차 동작 및 두 메모리 칩(10), (11) 간의 다이 경계 교차 동작은 도 5의 순서도의 스텝 S50 내지 S57에 따라 수행된다. 도 5의 절차는 도 4의 절차와 유사하다. 따라서,관련된 설명은 여기서 생략한다.
이상 본 발명을 예에 의해 그리고 바람직한 실시형태의 관점에서 설명해왔지만, 본 발명은 개시된 실시형태로 제한되지 않는 것임을 이해할 필요가 있다. 이에 대해서, 각종 변형과 유사한 구성(당업자에게 명백한 바와 같은 것들)을 커버하도록 의도되어 있다. 따라서, 첨부된 특허청구범위의 범위는 이러한 변형과 유사 구성을 모두 망라하도록 최광의의 해석에 따를 필요가 있다.
10, 11: 메모리 칩 100: 제어 유닛
100a: 어드레스 제어기 100b: 다이 경계 교차 제어기
100c: 워드선 경계 교차 제어기 100d: 동작 제어기
101: 대기 제어기 102: 대기 수신기

Claims (19)

  1. 입력 어드레스 신호와 적어도 하나의 명령 신호를 수신해서, 해당 입력 어드레스 신호 및 적어도 하나의 명령 신호에 따라서 메모리 칩의 동작 모드를 판정하여 제어하고, 해당 판정 결과에 따라서 제1제어 신호를 생성하는 제어 유닛;
    대기 패드(wait pad)에 결합되어, 상기 제1제어 신호를 수신하고, 해당 제1제어 신호에 따라서 상기 대기 패드에서의 대기 신호의 상태를 변화시키는 대기 제어기(wait controller); 및
    상기 대기 패드에 결합되어, 상기 대기 신호를 수신하고, 해당 대기 신호의 상태를 검출하여 제2제어 신호를 생성하는 대기 수신기(wait receiver)를 포함하되,
    상기 제어 유닛이, 활성 모드에서 동작 중인 상기 메모리 칩이 상기 입력 어드레스 신호 및 적어도 하나의 명령 신호에 따라서 비활성 모드에서 동작하도록 변화될 것으로 판정한 경우, 상기 대기 제어기는 상기 대기 신호의 상태를 상기 제1제어 신호에 따라서 디어서트 상태(de-asserted state)로부터 어서트 상태(asserted state)로 변화시키며;
    상기 대기 수신기가, 상기 대기 신호의 상태가 상기 디어서트 상태로부터 상기 어서트 상태로 변화된 것을 검출한 경우, 상기 제어 유닛은, 비활성 모드에서 동작 중인 상기 메모리 칩이 상기 입력 어드레스 신호 및 제2제어 신호에 따라서 활성 모드에서 동작하도록 변화될 것인지의 여부를 판정하는 것인 메모리 칩.
  2. 제1항에 있어서, 상기 제어 유닛은
    상기 입력 어드레스 신호를 수신하고, 해당 입력 어드레스 신호에 따라서 내부 어드레스 신호 및 제3제어 신호를 생성하는 어드레스 제어기;
    상기 내부 어드레스 신호 및 제2제어 신호를 수신하여, 상기 메모리 칩의 동작 모드가 상기 내부 어드레스 신호 및 제2제어 신호에 따라서 변화될 것인지의 여부를 판정하고, 해당 판정 결과에 따라서 상기 제1제어 신호 및 제4제어 신호를 생성하는 제1경계 교차 제어기; 및
    상기 제3제어 신호, 제4제어 신호 및 적어도 하나의 명령 신호를 수신하여, 해당 제3제어 신호 및 제4제어 신호에 따라서 상기 메모리 칩의 동작을 제어하는 동작 제어기를 포함하는 것인 메모리 칩.
  3. 제2항에 있어서, 상기 동작 제어기가 상기 메모리 칩을 상기 제3제어 신호 및 적어도 하나의 명령 신호에 따라서 활성 모드에서 동작하도록 제어할 경우, 상기 제1경계 교차 제어기가 상기 메모리 칩이 상기 내부 어드레스 신호에 따라서 비활성 모드에서 동작하도록 변화될 것으로 판정하면, 상기 대기 제어기는 상기 대기 신호의 상태를 상기 제1제어 신호에 따라서 상기 디어서트 상태로부터 상기 어서트 상태로 변화시키고, 상기 제1경계 교차 제어기는 상기 내부 어드레스 신호를 변화시키도록 상기 어드레스 제어기를 갱신하는 것인 메모리 칩.
  4. 제3항에 있어서, 상기 대기 제어기가 상기 대기 신호의 상태를 상기 제1제어 신호에 따라서 상기 디어서트 상태로부터 상기 어서트 상태로 변화시킨 후, 상기 동작 제어기는 상기 메모리 칩을 상기 제4제어 신호에 따라서 비활성 모드에서 동작하도록 제어하는 것인 메모리 칩.
  5. 제2항에 있어서, 상기 동작 제어기가 상기 메모리 칩을 상기 제3제어 신호 및 적어도 하나의 명령 신호에 따라서 비활성 모드에서 동작하도록 제어할 경우, 상기 대기 수신기가, 상기 대기 신호의 상태가 상기 디어서트 상태로부터 상기 어서트 상태로 변화된 것을 검출하면, 상기 제1경계 교차 제어기는 메모리 칩이 상기 내부 어드레스 신호 및 제2제어 신호에 따라서 상기 활성 모드에서 동작하도록 변화되는지의 여부를 판정하고;
    상기 제1경계 교차 제어기가 상기 메모리 칩이 활성 모드에서 동작하도록 변화되는 것으로 판정하면, 상기 제1경계 교차 제어기는 상기 내부 어드레스 신호를 변화시키도록 상기 제2제어 신호에 따라서 어드레스 제어기를 갱신하는 것인 메모리 칩.
  6. 제5항에 있어서, 상기 제1경계 교차 제어기가 상기 메모리 칩이 활성 모드에서 동작하도록 변화되는 것으로 판정한 후, 상기 동작 제어기는 상기 메모리 칩을 상기 제4제어 신호에 따라서 활성 모드에서 동작하도록 제어하는 것인 메모리 칩.
  7. 제2항에 있어서, 상기 제어 유닛은,
    내부 어드레스 신호를 수신하여, 상기 동작 제어기가 상기 메모리 칩을 상기 제3제어 신호 및 적어도 하나의 명령 신호에 따라서 활성 모드에서 동작하도록 제어한 경우 워드선 경계 교차 동작(word-line boundary crossing operation)이 상기 내부 어드레스 신호에 따라서 상기 메모리 칩에 대해서 수행되는지의 여부를 판정하고, 상기 대기 제어기에 대해서 해당 판정 결과에 따라서 제5제어 신호를 생성하는 제2경계 교차 제어기를 추가로 포함하는 것인 메모리 칩.
  8. 제7항에 있어서, 상기 동작 제어기가 상기 메모리 칩을 상기 제3제어 신호 및 적어도 하나의 명령 신호에 따라서 활성 모드에서 동작하도록 제어할 경우, 상기 제2경계 교차 제어기가 상기 워드선 경계 교차 동작이 수행되는 것으로 판정하면, 상기 대기 제어기는 상기 대기 신호의 상태를 상기 제5제어 신호에 따라서 상기 디어서트 상태로부터 상기 어서트 상태로 변화시키고, 상기 제2경계 교차 제어기는 상기 내부 어드레스 신호를 변화시키도록 상기 어드레스 제어기를 갱신시키는 것인 메모리 칩.
  9. 제7항에 있어서, 상기 제2경계 교차 제어기는 상기 워드선 경계 교차 동작이 상기 내부 어드레스 신호 및 제2제어 신호에 따라서 다른 메모리 칩에 대해서 수행되는지의 여부를 더욱 판정하고;
    상기 제2경계 교차 제어기가 상기 워드선 경계 교차 동작이 다른 메모리 칩에 대해서 수행되는 것으로 판정하면, 상기 제2경계 교차 제어기는 상기 내부 어드레스 신호를 변화시키도록 상기 어드레스 제어기를 갱신하는 것인 메모리 칩.
  10. 대기 패드에 결합되어 입력 어드레스 신호를 수신하는 제1메모리 칩; 및
    상기 대기 패드에 결합되어 상기 입력 어드레스 신호를 수신하는 제2메모리 칩을 포함하되,
    상기 제1메모리 칩과 제2메모리 칩은 활성 모드에서 교대로 동작하고,
    상기 제1메모리 칩과 제2메모리 칩은 각각,
    상기 입력 어드레스 신호 및 적어도 하나의 명령 신호를 수신해서, 해당 입력 어드레스 신호 및 적어도 하나의 명령 신호에 따라서 대응하는 메모리 칩의 동작 모드를 판정하여 제어하고, 해당 판정 결과에 따라서 제1제어 신호를 생성하는 제어 유닛;
    상기 대기 패드에 결합되어, 상기 제1제어 신호를 수신하고, 해당 제1제어 신호에 따라서 상기 대기 패드에서의 대기 신호의 상태를 변화시키는 대기 제어기; 및
    상기 대기 패드에 결합되어, 상기 대기 신호를 수신하고, 해당 대기 신호의 상태를 검출하여 제2제어 신호를 생성하는 대기 수신기를 포함하며,
    상기 제1메모리 칩이 활성 모드에서 동작하고 상기 제2메모리 칩이 비활성 모드에서 동작할 경우, 상기 제1메모리 칩의 상기 제어 유닛이 해당 제1메모리 칩이 상기 입력 어드레스 신호에 따라서 비활성 모드에서 동작하도록 변화될 것으로 판정하면, 상기 제1메모리 칩의 상기 대기 제어기는 상기 대기 신호의 상태를 대응하는 제1제어 신호에 따라서 디어서트 상태로부터 어서트 상태로 변화시키며;
    상기 제2메모리 칩의 상기 대기 수신기가, 상기 대기 신호의 상태가 디어서트 상태로부터 어서트 상태로 변화된 것을 검출한 경우, 상기 제2메모리 칩의 상기 제어 유닛은 해당 제2메모리 칩이 상기 입력 어드레스 신호 및 대응하는 제2제어 신호에 따라서 활성 모드에서 동작하도록 변화될 것인지의 여부를 판정하는 것인 메모리 장치.
  11. 제10항에 있어서, 상기 제1메모리 칩과 제2메모리 칩의 각각에 대해서, 상기 제어 유닛은
    상기 입력 어드레스 신호 및 제2제어 신호를 수신하고, 해당 입력 어드레스 신호에 따라서 내부 어드레스 신호 및 제3제어 신호를 생성하는 어드레스 제어기;
    상기 내부 어드레스 신호를 수신하여, 대응하는 메모리 칩의 동작 모드가 상기 내부 어드레스 신호 및 제2제어 신호에 따라서 변화될 것인지의 여부를 판정하고, 해당 판정 결과에 따라서 상기 제1제어 신호 및 제4제어 신호를 생성하는 제1경계 교차 제어기; 및
    상기 제3제어 신호, 제4제어 신호 및 적어도 하나의 명령 신호를 수신하여, 해당 제3제어 신호 및 제4제어 신호에 따라서 대응하는 메모리 칩의 동작을 제어하는 동작 제어기를 포함하는 것인 메모리 장치.
  12. 제11항에 있어서, 상기 제1메모리 칩의 상기 동작 제어기가 상기 제1메모리 칩을 대응하는 제3제어 신호 및 적어도 하나의 명령 신호에 따라서 활성 모드에서 동작하도록 제어하고, 상기 제2메모리 칩의 상기 동작 제어기가 상기 제2메모리 칩을 대응하는 제3제어 신호 및 적어도 하나의 명령 신호에 따라서 비활성 모드에서 동작하도록 제어할 경우, 상기 제1메모리 칩의 상기 제1경계 교차 제어기가 상기 제1메모리 칩이 대응하는 내부 어드레스 신호에 따라서 비활성 모드에서 동작하도록 변화될 것으로 판정하면, 상기 제1메모리 칩의 상기 대기 제어기는 상기 대기 신호의 상태를 대응하는 제1제어 신호에 따라서 상기 디어서트 상태로부터 상기 어서트 상태로 변화시키고, 상기 제1메모리 칩의 상기 제1경계 교차 제어기는 대응하는 내부 어드레스 신호를 변화시키도록 상기 제1메모리 칩의 상기 어드레스 제어기를 갱신하고, 상기 제2메모리 칩의 상기 제1경계 교차 제어기는 대응하는 내부 어드레스 신호를 변화시키도록 대응하는 제2제어 신호에 따라서 상기 제2메모리 칩의 상기 어드레스 제어기를 갱신하는 것인 메모리 장치.
  13. 제12항에 있어서, 상기 제1메모리 칩의 상기 대기 제어기가 상기 대기 신호의 상태를 대응하는 제1제어 신호에 따라서 상기 디어서트 상태로부터 상기 어서트 상태로 변화시킨 후, 상기 제1메모리 칩의 상기 동작 제어기는 상기 제1메모리 칩을 대응하는 제4제어 신호에 따라서 비활성 모드에서 동작하도록 제어하고, 상기 제2메모리 칩의 상기 동작 제어기는 상기 제2메모리 칩을 대응하는 제4제어 신호에 따라서 활성 모드에서 동작하도록 제어하는 것인 메모리 장치.
  14. 제12항에 있어서, 상기 제2메모리 칩의 상기 대기 수신기가, 상기 대기 신호의 상태가 상기 디어서트 상태로부터 상기 어서트 상태로 변화된 것을 검출한 경우, 상기 제2메모리 칩의 상기 제1경계 교차 제어기는 상기 제2메모리 칩이 대응하는 내부 어드레스 신호 및 대응하는 제2제어 신호에 따라서 활성 모드에서 동작하도록 변화될 것인지를 판정하고;
    상기 제2메모리 칩의 상기 제1경계 교차 제어기가 상기 제2메모리 칩이 활성 모드에서 동작하도록 변환되는 것으로 판정하면, 상기 제2메모리 칩의 상기 제1경계 교차 제어기가 대응하는 내부 어드레스 신호를 변화시키도록 대응하는 제2제어 신호에 따라서 상기 제2메모리 칩의 상기 어드레스 제어기를 갱신시키고, 상기 제1메모리 칩의 상기 제1경계 교차 제어기는 대응하는 내부 어드레스 신호를 변화시키도록 상기 제1메모리 칩의 어드레스 제어기를 갱신시키는 것인 메모리 장치.
  15. 제14항에 있어서, 상기 제2메모리 칩의 상기 제1경계 교차 제어기가 상기 제2메모리 칩이 활성 모드에서 동작하도록 변화되는 것으로 판정한 후, 상기 제2메모리 칩의 상기 동작 제어기는 상기 제2메모리 칩을 대응하는 제4제어 신호에 따라서 활성 모드에서 동작하도록 제어하고, 상기 제1메모리 칩의 상기 동작 제어기는 상기 제1메모리 칩을 대응하는 제4제어 신호에 따라서 비활성 모드에서 동작하도록 제어하는 것인 메모리 장치.
  16. 제11항에 있어서, 상기 제1메모리 칩과 제2메모리 칩의 각각에 대해서, 상기 제어 유닛은,
    상기 내부 어드레스 신호를 수신하여, 대응하는 메모리 칩의 상기 동작 제어기가 대응하는 메모리 칩을 대응하는 제3제어 신호 및 적어도 하나의 명령 신호에 따라서 상기 활성 모드에서 동작하도록 제어한 경우 대응하는 메모리 칩의 워드선 경계 교차 동작이 상기 내부 어드레스 신호에 따라서 대응하는 메모리 칩에 대해서 수행되는지의 여부를 판정하고, 상기 대기 제어기에 대해서 해당 판정 결과에 따라서 제5제어 신호를 생성하는 제2경계 교차 제어기를 추가로 포함하는 것인 메모리 장치.
  17. 제16항에 있어서, 상기 동작 제어기가 대응하는 메모리 칩을 상기 제3제어 신호 및 적어도 하나의 명령 신호에 따라서 활성 모드에서 동작하도록 제어할 경우, 상기 제2경계 교차 제어기가 대응하는 메모리 칩의 상기 경계 교차 동작이 수행되는 것으로 판정하면, 상기 대기 제어기는 상기 대기 신호의 상태를 상기 제5제어 신호에 따라서 상기 디어서트 상태로부터 상기 어서트 상태로 변화시키고, 상기 제2경계 교차 제어기는 상기 내부 어드레스 신호를 변화시키도록 상기 어드레스 제어기를 갱신시키는 것인 메모리 장치.
  18. 제17항에 있어서, 상기 대기 제어기가 상기 대기 신호의 상태를 상기 디어서트 상태로부터 상기 어서트 상태로 변화시킨 후, 대응하는 메모리 칩의 경계 교차 동작이 수행되는 것인 메모리 장치.
  19. 제16항에 있어서, 상기 제1메모리 칩 및 제2메모리 칩의 각각에 대해서, 상기 제2경계 교차 제어기는 상기 워드선 경계 교차 동작이 상기 내부 어드레스 신호 및 제2제어 신호에 따라서 다른 메모리 칩에 대해서 수행되는지를 더욱 판정하고;
    상기 제2경계 교차 제어기가 상기 워드선 경계 교차 동작이 상기 다른 메모리 칩에 대해서 수행되는 것으로 판정하면, 상기 제2경계 교차 제어기는 상기 내부 어드레스 신호를 변화시키도록 상기 어드레스 제어기를 갱신하는 것인 메모리 장치.
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