KR101139283B1

KR101139283B1 - 반도체 장치

Info

Publication number: KR101139283B1
Application number: KR1020110033158A
Authority: KR
Inventors: 순페이 야마자키; 기요시 카토; 야수유키 아라이; 마이 아키바
Original assignee: 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date: 2002-05-13
Filing date: 2011-04-11
Publication date: 2012-04-26
Also published as: KR20110044959A

Abstract

본 발명의 목적은 정보량의 증가에 대응할 수 있고 또한 고성능을 가진 저렴한 유리 기판과 고속 동작 가능한 집적 회로를 이용하는 반도체 장치를 제공하는 것이다. 집적 회로를 구성하는 다양한 회로들이 복수의 유리 기판들 위에 형성되고, 각각의 유리 기판들 사이의 신호 전송이 광신호를 이용하는 광 상호접속으로 불리는 것으로 실행된다. 구체적으로, 발광 소자는 하나의 유리 기판 위에 형성된 상부 스테이지 위에 배열된 회로의 출력 측에 제공되고, 광-검출 소자는 다른 유리 기판 위에 형성된 후방 스테이지 위에 배열된 회로의 입력측 상의 관련 발광 소자에 대응하도록 형성된다. 그 다음, 상부 스테이지 위에 배열된 회로로부터 출력된 전기적 신호로부터 변환된 광신호가 발광 소자로부터 출력되고, 관련 광신호는 광-검출 소자에 의해 전기적 신호로 변환되고 후방 스테이지 위에 배열된 회로로 입력된다.

Description

반도체 장치{Semiconductor device}

발명의 분야

본 발명은 유리 기판 상에 형성된 크리스탈 구조(crystal structure)를 갖는 반도체막으로 구성되는 반도체 장치에 관한 것이며, 특히 본 발명은 광학적 상호 연결로 관련 장치 내에 신호의 전송을 수행하기 위한 반도체 장치에 관한 것이다.

관련 기술의 설명

절연 막 또는 절연 기판 상에 형성된 박막 트랜지스터(thin film transistor ; TFT)에 있어서, 그 제조 방법이 실리콘 웨이퍼 상에 형성된 MOS(Metal Oxide Semiconductor) 트랜지스터의 제조 방법에 비해 쉽고 큰 스케일을 갖는 기판을 사용하여 낮은 비용으로 제조될 수 있다는 점을 특징으로 한다.

특히, 이동성이 비결정질(amorphous) 실리콘을 사용하는 TFT에 비해 더 크기 때문에 액티브 레이어가 폴리크리스탈린 실리콘막으로 형성되는 TFT(Thin Film Transistor)(이 경우 폴리크리스탈린(polycrystalline) TFT)에 있어서, 그것의 응용들을 표시 장치들 및 광전자 변환 소자들뿐만 아니라 집적 회로들의 필드를 포함하는 기능적인 장치들의 더 넓은 범위 내에서 고려하는 것이 바람직하다.

그러나, 결국, 폴리크리스탈린 TFT의 전기적 특성들은 단일 크리스탈 실리콘 웨이퍼 상에 형성되는 MOS 트랜지스터(단일 크리스탈 트랜지스터)의 특성들에 비교할 수 없었다. 특히, 온-상태(ON-state) 전류와 이동성의 관점들로부터, 폴리크리스탈린 TFT는 이들이 비교될 때 그레인 경계에서 디폴트들의 존재에 기인하여 단일 크리스탈 트랜지스터에 열등하다. 그러므로, 집적 회로의 준비가 폴리크리스탈린 TFT를 사용하여 시도되었을 경우에, TFT의 사이즈는 충분한 온-상태 전류를 얻기 위해 시도되었을 때는 억제될 수 없었을 것이다. 더욱이, 고속으로 큰 스케일을 갖는 유리 기판 상에 미세한 패턴을 묘사하는 것이 어려웠고, 이들 문제들은 집적 회로의 더 높은 레벨 집적의 실현에서 병목현상을 생성해 왔다.

충분한 더 높은 레벨 집적이 집적 회로에서 실현되지 않는 경우, 개개의 소자들을 연결하는 배선들이 더 길어지고 배선 저항이 높아진다. 배선 저항이 높아질 때, 신호의 지연과 파형들의 요동이 발생하고, 신호들의 전송 량이 낮아지고, 관련 집적 회로의 정보 처리의 수행이 제한되고, 고성능으로 고속 동작 가능한 집적 회로의 실현을 방해한다. 더욱이, 배선들 사이의 기생 정전용량이 배선들의 연장과 동반하여 증가되고, 배선들에 에너지들을 충전 및 방전 그리고 전력을 소모하는 양이 또한 증가한다.

더욱이, 유리 기판의 한 조각상의 다양한 반도체 회로들의 집적 형성은 산출(yield)이 더 낮아지게 하는 요인이 된다. 또한, 집적 회로가 다양한 기능들을 갖는 회로들로 구성되기 때문에, 개개의 회로들에 대해 요구되는 TFT들의 수행들 사이에 차이들이 있을 것이라는 것이 자연적으로 추정된다. 그러면, 동일 기판 상에 배치된 각각의 회로에 대한 TFT의 구성을 최적화하기 위해서 원하는 수행을 얻기 위해 어떤 시도가 이루어질 때, 처리가 복잡해지고, 처리들의 수가 더 증가되고, 산출을 낮추며 산출물을 완성하기 위해 요구되는 시간(즉, TAT : Turn Around Time)을 줄이는 것을 어렵게 한다.

역으로, 복수의 기판들 상에 형성된 반도체들이 FPC(Flexible Printed circuit) 등을 사용하여 서로 전기적으로 연결될 때, 부분 연결이 물리적 충격에 약하기 때문에, 기계적 강도에서의 신뢰성이 낮아진다. 더욱이, 이 연결들이 FPC 등을 사용하여 만들어 질 때, 반도체 장치가 처리하는 신호들의 정보의 양이 더 많이 증가될수록, 연결 단자들의 수가 더 증가되고, 접촉 실패들의 발생 확률을 높인다.

그후, 반도체 장치가 처리하는 정보의 양이 더 증가하기 때문에 연결 단자들의 수가 증가할 때, 연결 단자들이 기판의 에지 부분에 더 이상 배치될 수 없는 상황들이 발생한다. 그러나, 연결 단자들의 배치 장소를 안전하게 하는 목적만으로 기판의 영역을 확대하는 것은 이것이 또한 반도체 장치의 최소화를 방해하는 요인이 되기 때문에 바람직하지 않다.

본 발명의 목적은 정보의 양의 증가에 대응할 수 있는 저렴한 유리 기판을 사용하는 집적 회로를 갖고 또한 고성능과 고속 동작 가능한 반도체 장치를 제공하는 것이다.

본 발명에서, 위에 설명된 문제들을 해결하기 위해, 집적 회로를 구성하는 다양한 회로들이 복수의 유리 기판들 상에 형성되고, 개개의 유리 기판들 사이의 신호들의 전송이 광신호를 사용하는 광학적 상호 연결로 불리는 수단에 의해 수행된다.

구체적으로, 발광 소자가 특정 유리 기판 상에 형성된 상부 스테이지의 회로의 출력측 상에 제공되고, 광-검출 소자가 다른 유리 기판 상에 형성된 후방 스테이지의 회로의 입력측 상에 관련 발광 소자에 반대되도록 형성된다. 그 다음, 상부 스테이지 상에 배치된 회로로부터 출력된 전기적 신호로부터 변환된 광신호가 발광 소자로부터 출력되고, 관련 광신호가 전기적 신호로 변환되고, 이것이 후방 스테이지 상에 배치된 회로 내로 입력된다.

이런 방식으로, 광학적 상호 연결을 이용하여, 데이터 전송이 유리 기판들 사이에서 수행될 수 있다. 더욱이, 광-검출 소자들이 제공되는 유리 기판들이 더 적층(laminate)될 때, 한 발광 소자로부터의 신호가 복수의 광-검출 소자들에 의해 수신될 수 있다. 특히, 이 전송은 한 유리 기판에서 다른 복수의 유리 기판들로 동시에 수행될 수 있고, 매우 고속인 광학 버스가 형성될 수 있다.

그후, 단일 크리스탈 실리콘 웨이퍼와 달리 유리 기판이 광을 전송하기 때문에, 3 개의 시트의 유리 기판들 또는 그 이상 사이에서 신호들의 전송이 비교적 쉽게 가능하다. 그후, 위에 설명된 바와 같이, 유리 기판 상에 형성된 TFT의 작동비는 단일 크리스탈 트랜지스터의 비율에 비해 낮다. 그러나, 기판들 사이에 전송된 신호의 버스의 폭이 크게 취해질 수 있기 때문에, 그리고 복수의 유리 기판들 상에 배치된 회로들의 병렬 동작이 매우 우수한 효율성으로 수행될 수 있기 때문에, 단일 크리스탈 트랜지스터의 비율에 비교할 때 유리 기판 상에 형성된 TFT의 낮은 작동비가 만회될 수 있다.

더욱이, 유리 기판 상에 형성된 회로의 집적의 정도가 단일 크리스탈 실리콘 웨이퍼의 정도에 비해 낮더라도, 복수의 유리 기판들이 기판들 사이에 신호를 전송하기 위해 광신호를 이용하여 적층될 수 있기 때문에, 장치가 수평 방향으로 거대해지는 것을 방지할 수 있다. 또한, 배선들이 너무 길어지는 것을 방지하고, 배선 정전용량에 기인하여 전력 소비가 증가하는 것을 억제하도록 돕는다.

더욱이, 처리가 각각의 기판마다 변경될 때, 각각의 회로의 TFT의 구성이 쉽게 최적화될 수 있기 때문에, 각각의 기판의 시트(sheet) 마다 단계들의 수의 증가가 최적화 할 때 억제될 수 있고, 산출물을 완성하기 위해 요구되는 시간(즉, TAT; Turn Around Time)이 억제될 수 있다. 더욱이, 그 비용이 저렴한 유리 기판을 이용하여 억제될 수 있고, 간단한 방법에 의한 제조가 가능하다.

다음으로, 하나의 집적 회로가 개개의 기판들 상에 형성된 회로들을 결합하여 구성되기 때문에, 산출이 집적 회로가 하나의 기판 상에 형성되는 경우에 비해 향상될 수 있다. 더욱이, 회로들 사이를 전기적으로 연결하는 목적을 위한 FPC 등과 같은 단자들의 수가 기판들 사이에 신호를 전송하기 위한 광신호를 이용하여 억제될 수 있으며, 기계적 강도에서 신뢰성이 향상될 수 있다. 또한, 처리될 신호들의 정보의 양이 증가한다 하더라도, 단자의 부분에서 접촉 실패들의 발생에 기인하는 산출의 저하가 억제될 수 있다.

다음으로, 기판의 에지 부분들에 필수적으로 배치되지 않기 때문에 FPC의 단자와는 다른 광신호의 송신과 수신을 수행하기 위한 발광 소자와 광-검출 소자에 있어서, 레이아웃 상의 제한은 더 작아지고, 이들은 처리될 정보의 양의 부가적인 증가에 쉽게 대응한다.

이 방식에서, 본 발명은 고성능을 갖고 고속 동작 가능한 집적 회로를 갖는 반도체 장치를 제공하는 것을 가능하게 한다.

이런 방식으로, 본 발명은 고성능을 가진 반도체 장치와 고속으로 동작할 수 있는 집적 회로를 제공할 수 있다.

도 1은 광 입력 및 출력부를 갖는 유리 기판의 구성을 보여주는 다이어그램이다.
도 2는 광 입력 및 출력부의 구성을 보여주는 다이어그램이다.
도 3은 발광 소자와 광-검출 소자 사이의 대응관계를 보여주는 다이어그램이다.
도 4는 본 발명의 마이크로프로세서의 구성을 보여주는 다이어그램이다.
도 5는 본 발명의 반도체 표시 장치의 구성을 보여주는 블록 다이어그램이다.
도 6은 신호 라인 구동 회로, 스캔 라인 구동 회로 및 화소부의 구성을 보여주는 다이어그램이다.
도 7들은 본 발명의 반도체 표시 장치의 단면도 및 투시도이다.
도 8은 본 발명의 반도체 장치의 기판의 배치와 관련한 한 실시예를 보여주는 다이어그램이다.
도 9는 광섬유 어레이와 광 입력 및 출력부 사이의 위치적 관계를 보여주는 도면이다.
도 10은 본 발명의 반도체 장치를 제조하는 단계들을 보여주는 다이어그램이다.
도 11은 본 발명의 반도체 장치를 제조하는 단계들을 보여주는 다이어그램이다.
도 12는 본 발명의 반도체 장치를 제조하는 단계들을 보여주는 다이어그램이다.
도 13은 본 발명의 반도체 장치를 제조하는 단계들을 보여주는 다이어그램이다.
도 14는 본 발명의 반도체 장치를 제조하는 단계들을 보여주는 다이어그램이다.
도 15는 본 발명의 반도체 장치의 발광 소자의 일 실시예를 보여주는 다이어그램이다.

본 발명의 양호한 실시예

이하에서, 본 발명의 반도체 장치의 구성이 상세히 설명될 것이다.

도 1a에서, 본 발명의 반도체 장치가 갖는 유리 기판의 구성이 예시적으로 도시된다. 도 1에서, 유리 기판(10) 상에, 반도체 소자들로 형성된 하나 또는 복수의 회로들(11)이 형성되었다. 더욱이, 유리 기판(10) 상에, 이것은 광신호의 송신 및 수신을 수행하기 위한 광 입력 및 출력부(12)와 관련된 광 입력 및 출력부(12)로 입력되고 이로부터 출력되는 전기적 신호를 처리하는 인터페이스(13)를 갖는다.

광 입력 및 출력부(12)는 광신호를 수신하기 위한 광-검출 소자가 형성된 광 입력부(14) 및 광신호를 송신하기 위한 발광 소자가 형성된 광 출력부(15)를 갖는다. 도 1a에서, 이를 쉽게 도시하기 위해, 광 입력부(14) 및 광 출력부(15)가 이들이 배치된 영역들을 다르게 만들어져 보이나, 광신호를 수신하기 위한 기능을 갖는 소자와 광신호를 송신하기 위한 기능을 갖는 소자가 혼합될 수 있다.

더욱이, 도 1a에서, 그것과 다른 기판 사이에 신호의 송신 및 수신이 광신호에 의해서만 수행되는 경우가 도시되지만, 신호들의 한 부분은 전기적 신호처럼 송신되고 수신될 수 있거나, 예를 들어 단자 등과 같이 전기적 신호처럼 신호를 송신하고 수신하는 기능을 가질 수 있다.

도 1b에서, 도 1a에 도시된 유리 기판들이 서로 중첩되는 방식과 광신호가 개개의 기판들 사이에서 송신 및 수신되는 방식이 도시된다. 광 입력 및 출력부(12)는 서로 중첩되며, 이들은 개개의 기판들 상에 배치되고, 개개의 유리 기판들(10) 상에 형성된 회로들(11)을 포함하는 집적 회로는 개개의 기판들 사이에 광신호의 송신 및 수신을 수행하여 구성된다.

도 2a에서, 광 입력 및 출력부(12)의 더욱 구체적인 구성이 도시된다. 도 2a에서, 적어도 하나의 광-검출 소자(17)가 기판들 사이에서 하나의 발광 소자(16)에 대응하는 방식이 도시된다. 발광 소자에 대해서, 이것이 유리 기판 상에 형성될 수 있고 또한 이것이 지향성(directivity)을 갖는 발광을 얻을 수 있는 소자인 것이 바람직하다.

도 2a에서 발광 소자(16) 및 광-검출 소자(17)들 만이 광 입력 및 출력부(12)에 보여지고 있지만, 실제로는, 전기적 신호를 사용하여 발광 소자가 발광하도록 만들기 위한 구동부, 광-검출 소자로부터 얻어지는 전기적 신호를 증폭하기 위한 회로 및 얻어진 전기적 신호의 파형을 정형하기 위한 회로들이 제공된다는 것을 주지해야 한다. 인터페이스(13)는 이들 기능들이 갖추어져야 한다는 것을 주지하라.

도 2b에서, 광 입력부(14)와 광 출력부(15)의 구체적인 구성들이 보여진다. 광 출력부(15)는 발광 소자(16)와 인터페이스(13)로부터 출력되는 전기적 신호(출력 신호)를 이용하여 관련 발광 소자(16)가 발광하도록 만들기 위한 발광 소자 구동부(18)를 갖는다. 발광 소자 구동부(18)의 구체적인 구성은 발광 소자(16)의 구성에 따라 적절히 결정될 수 있다.

광 입력부(14)는 광-검출 소자(17), 관련 광-검출 소자(17)에서 얻어진 전기적 신호를 증폭하기 위한 증폭기 회로(19), 및 전기적 신호의 파형을 정형하기 위한 파형 정형 회로(20)를 갖는다. 증폭기 회로(19) 및 파형 정형 회로(20)들은 제공이 필수적으로 요구되지 않으며, 이들 회로들을 제외하고, 광 입력부(14)는 전기적 신호의 파형에 어떤 것을 처리하기 위한 회로를 가져야 한다는 것을 주지해야 한다. 도 2b에서, 파형 정형 회로(20)로부터 출력된 전기적 신호는 인터페이스(13)로부터 입력된다.

비록 도 2a에서 발광 소자가 1 대 1 방식으로 광-검출 소자에 대응하는 실시예가 보여지고 있으나, 본 발명은 이 구성에 한정되지 않는다는 것을 주지해야 한다. 두 발광 소자들 또는 그 이상이 하나의 광-검출 소자에 대응할 수 있거나, 하나의 발광 소자가 두 개의 광-검출 소자들 또는 그 이상에 대응할 수 있다.

도 3a에서, 서로 다른 개개의 기판들 상에 형성된 두 개의 발광 소자들이 여전히 다른 기판 상에 형성된 하나의 광-검출 소자에 대응하는 방식이 보여진다. 발광 소자(30)는 발광된 광이 유리 기판(33)을 통해 전송되도록 배치되며, 이 기판 상에는 발광 소자(31)가 형성되었고 발광된 광이 광-검출 소자(32)로 발광된다. 위에 설명된 구성에 의해, 다른 작동이 광신호가 발광 소자(30)로부터 광-검출 소자(32)로 보내지는 시간 동안 발광 소자(31)가 형성된 기판 상에 수행될 수 있고, 역으로, 다른 작동이 광신호가 발광 소자(31)로부터 광 광-검출 소자(32)로 보내지는 시간 동안 발광 소자(30)가 형성된 기판 상에 수행될 수 있다.

역으로, 서로 다른 개개의 기판들 상에 형성된 두 개의 광-검출 소자들이 여전히 다른 기판 상에 형성된 하나의 발광 소자에 대응하는 경우에, 광신호가 동시에 복수의 기판들로 보내질 수 있다.

더욱이, 도 3b에서, 복수의 광-검출 소자들에서 얻어진 전기적 신호들 중 어떤 하나가 선택되는 경우, 예를 들어 인터페이스와 증폭기 회로 등과 같은 광 입력부 내의 다른 회로들에 그것을 송신하기 위한 기능을 갖는 선택회로가 제공되는 경우가 보여진다. 도 3b에서, 서로 다른 개개의 기판들 상에 형성된 두 개의 발광 소자들(35,36)로부터 발광되는 광신호들이 여전히 다른 기판들 상에 형성된 두 개의 광-검출 소자들(37,38) 내에서 전기적 신호들로 변환된다. 다음으로, 얻어질 두 개의 전기적 신호들 중 어떤 하나가 선택 회로(39)에서 선택되고, 후방 스테이지의 회로로 보내진다. 도 3a의 경우와 유사하게, 위에 설명된 구성으로, 하나의 발광 소자마다 발진 주파수가 낮아질 수 있고, 발광 소자의 구동을 제어하기 위한 발광 소자 구동부의 부담이 감소될 수 있다.

유리 기판들 사이에 광신호들을 사용하여 데이터의 병렬 전송을 수행하기 위해, 광신호들의 경로들이 개별적으로 독립되게 만들어질 필요가 있다는 것을 주지해야 한다. 그러나, 광 확산의 정도에 의존하여, 광신호가 광신호가 대응하지 않는 광-검출 소자 내로 발광하는 크로스토크(crosstalk)로 불리는 일부 경우들이 있을 것이다. 광 확산의 정도는 발광 소자로부터 발광되는 광의 지향성과 광신호의 경로 내의 매질의 굴절률에 의존한다. 그러므로, 크로스토크가 가능한 한 많이 억제되도록 광 확산을 고려하고, 사용될 발광 소자의 광의 지향성에 따라 광-검출 소자와 발광 소자를 설계하고, 기판들의 두께, 기판들 사이의 거리, 기판들 사이의 두께 등을 적절히 설정하는 것이 바람직하다. 더욱이, 크로스토크를 방지하기 위해, 원통형 단면 또는 이 단면과 유사한 단면을 갖는 광섬유가 광신호의 경로 상에 제공되고, 평면 도전막을 따라 광을 전송하기 위한 박막 웨이브가이드(waveguide) 등과 같은 광학 웨이브가이드가 제공될 수 있다.

본 발명에 사용되는 기판들은 유리 기판들에 한정되는 것이 아니라는 것을 주지해야 한다. 만약 이들이 투명성을 갖고 다른 처리들 또는 반도체 소자의 형성에서 처리 온도에 견딜 수 있는 기판들이라면, 플라스틱 기판들 등과 같은 유리 기판들을 제외한 기판들이 또한 사용되는 것이 또한 자연히 가능하다.

실시예들

이하에서, 본 발명의 실시예들이 설명될 것이다.

실시예 1

본 실시예에서, 마이크로프로세서로 나타나는 CPU(Central Processing Unit)의 CPU 코어들(cores)이 복수의 유리 기판들 상에 형성되고 개개의 기판들이 광학적 상호 연결에 연결되는 실시예가 아래에 설명될 것이다.

유리 기판 상에 형성된 TFT는 단일 크리스탈 트랜지스터에 비교할 때 작동비에서 느리다. 그러므로, 처리 컨텐츠가 복잡해질 때 CPU가 유리 기판 상에 형성되는 경우에, 단일 CPU 코어가 충분한 비율로 처리를 수행하는 것이 어렵다. 그러면, CPU 코어들의 일련의 처리 단계들은 각 목적마다 일부 처리 단계들로 분할되고, 하나의 기판 상에 형성된 CPU 코어는 각 처리 단계에 할당된다. 다음으로, 일련의 처리 단계들이, 단일 CPU 코어가 각각의 CPU 코어가 광학적 상호 연결에 의해 형성된 복수의 기판들을 연결하여 사용된 경우와 유사하게 수행될 수 있을 것이다. 개개의 기판들 상에 형성된 CPU 코어들이 이들에 할당된 처리 단계를 수행할 수 있는 것으로 충분하며, 처리비는 모든 처리 단계들이 단일 CPU 코어에 의해 수행되는 경우에 비할 때 향상된다.

도 4에서, 본 실시예의 마이크로프로세서의 투시도가 도시된다. 마이크로프로세서(100)는 유리 기판을 사용하여 복수의 CPU 코어들에 대해 사용되는 기판(101), 메인 메모리(102), 클록 제어기(103), 캐시 제어기(104), 직렬 인터페이스(105), I/O 포트(106) 등으로 구성된다. 말할 필요는 없지만, 도 4에 도시된 마이크로프로세서는 간결화된 실시예이고, 실제 마이크로프로세서는 그 사용에 따라 구성들의 넓은 다양성을 갖는다.

CPU 코어들에 대해 사용되는 기판(101)은 투명성을 갖는 기판으로 형성되고, 본 실시예에서, 유리 기판이 사용된다. 다음으로, CPU 코어들에 대해 사용되는 기판(101)은 광 입력 및 출력부(107), 인터페이스(108), CPU 코어(109), 및 캐시 메모리(110)를 각각 갖는다.

광 입력 및 출력부(107)는 광신호로서 전기적 신호를 출력하기 위한 기능을 갖는 소자와 광신호를 전기적 신호로 변환하기 위한 기능을 갖는 소자를 모두 가져야하고, 그것의 기판에 의존하여 이들 중 하나만을 가져야 한다는 것을 주지해야 한다. 그러면, 마이크로프로세서(100)를 구성하는 다른 회로들과 이것 사이의 광신호로 변환하지 않고 그 자체로서 전기적 신호를 송신 및 수신하기 위한 단자를 가질 수 있다.

캐시 메모리(110)는 작은 커패시턴스를 가지며 고속으로 동작하는, 메인 메모리(102)와 CPU 코어(109) 사이에 개입된 메모리이다. 고속으로 동작할 수 있는 CPU 코어는 고속으로 동작할 수 있는 메모리를 필요로 한다. 하지만, 많은 양의 커패시턴스 및 CPU 코어의 동작 속도에 대응하는 액세스 시간을 가지며 고속으로 동작하는 메모리가 사용되는 경우에는, 일반적으로 말해서, 그 단가가 높아진다. CPU 코어는 캐시 메모리에 액세스함으로써 메인 메모리의 속도에 의존하지 않고 고속으로 동작할 수 있다.

이하에서, 각각의 CPU 코어들(109)의 동작들이 설명된다.

예를 들면, 우선, 초기 동작 시간에, 프로그램은 외부에 설치되는 메인 메모리(102) 또는 다른 메모리들로부터 각각의 CPU 코어들을 위해 사용되는 기판(101)의 캐시 메모리(110)에 다운로드된다. 이것은 마스터(master)가되는 CPU 코어들(109)에 의해 실행될 수 있다.

다음으로, 차례로 슬래이브가 되는 각각의 CPU 코어들(109)은 동일한 CPU 코어들을 위해 사용되는 기판(10)의 캐시 메모리(110)에 저장되는 프로그램들을 실행한다. 동일한 CPU 코어들을 위해 사용되는 기판(101)의 캐시 메모리(110)는 프로그램들을 저장 할뿐만 아니라, 작업 영역으로서 기능하며, 계산 결과들을 저장하고, CPU 코어들(109)과 같은 것은 일시적으로 저장된다.

각각의 CPU 코어들(109)이 다른 CPU 코어들(109)의 출력 결과들에 대한 신호를 사용하는 통신을 필요로 하고, CPU 코어들을 위해 사용되는 기판 내에서 캐시 메모리(110)와 같은 것은 메인 메모리들로 신호를 사용하여 통신을 필요로 하며, 이들 과정들은 광 입력 및 출력부(107)를 통해서 실행된다.

전체적으로 동작 속도는 CPU 코어들(109)의 수에 따라 향상된다. 특히, CPU 코어들(109) 사이의 신호들 및 CPU 코어들을 위해 사용되는 기판(101)의 외부로의 신호들의 통신의 수가 작은 경우에, 평행화(parallelization)의 효과는 향상된다.

프로그램들의 예로서, 예컨대, 최소값이 매우 큰 수의 최소 값들을 갖는 위상 공간 내에서 발견하기 위해 시도되도록 최적화 문제(예컨대, 자동 배선(automatic wiring)의 문제, 세일즈맨이 돌아다니는 방식의 문제)에 있어서, 몬테 카를로 방법(Monte Carlo method), 모의 실험된 어닐링 방법 등과 같은 방법들이 적용되는 경우들이 리스트된다.

이들 문제점들은 기본적이고 독립적으로 동일한 서브프로그램을 복수 번 실행하기 위한 구조를 가지며, 완료된 프로그램은 실질적으로 각각의 CPU 코어들을 위해 사용되는 기판(101) 내의 CPU 코어들(109)로 실행될 수 있으며, 상이한 CPU 코어들(109)을 만듦으로써 캐시 메모리(110)는 각각의 서브프로그램들을 고려하고, 이상적인 병렬 계산이 수행될 수 있다.

그 처리를 볼 때 불편함이 발행하는 몇몇 경우들이 있을 수 있기 때문에, 전체적으로 CPU 코어들간의 처리 속도는 변하고, 슬래이브가 되는 각각의 CPU 코어들간의 처리 속도들의 밸런스(balance)는 마스터가 각각의 CPU 코어들에 의해 조절될 수 있다.

예( Example ) 2

본 예에서, 본 발명의 반도체 장치들 중 하나인 반도체 표시장치의 한가지 예가 이하에서 설명된다.

도 5에는, 제공된 예의 반도체 표시장치의 구성이 블록도로 도시되어 있다. 도 5에서, 2개의 시트의 유리 기판들이 제 1 기판(200) 상에 사용되고, 외부 입력 단자(225), VRAM(Video Random Access Memory)(201), 타이밍 신호 발생 회로(202), 화상 신호 처리회로(203), 제어 신호용 광 출력부(204), 화상 신호용 광 출력부(205)가 제공된다.

하나 또는 복수의 발광 소자들(220) 및 하나 또는 복수의 발광 소자들에 대응하는 발광 소자 구동부(221)가 제어 신호용 각각 광 출력부(203) 및 화상 신호용 광 출력부(205)에 형성된다. 발광 소자 구동부들(221) 중 하나가 복수의 발광 소자들(220)에 대응할 수 있으며, 또는 발광 소자 구동부(221)가 일대일 방식으로 발광 소자 구동부(221)에 대응한다는 것에 유의하자.

또한, 제 2 기판(210) 상에는, 제어 신호용 광 입력부(211), 화상 신호용 광 입력부(212), 신호 라인 구동회로(213), 스캔 라인 구동회로(214), 및 화소부(215)가 제공된다.

하나 또는 복수의 광-검출 소자들(222) 및 증폭 회로(223), 및 광-검출 소자들(222)에 대응하는 파형 정형 회로(211)가 각각 제어 신호(211)용 광 입력부와 화상 신호용 광 입력부(212)에 형성되었다.

외부 입력 단자(225)로부터 입력되는 입력 정보를 갖는 데이터는 VRAM(201)에 기억되고, 그후에, 화상 신호 처리회로(203)에서, 임의의 처리가 신호 라인 구동회로(213)의 표준에 따라 적절한 데이터에 부가되고, 화상 신호로서 화상 신호 출력부(205)로 보내진다. 화상 신호 출력부(205)의 발광 소자 구동부(221)에서, 발광 소자(220)의 휘도는 보내진 신호를 이용하여 제어된다.

한편, 타이밍 신호 발생 회로에서, 화상 신호 처리회로(203)의 구동 타이밍을 제어하기 위한 클록 신호(CLK), 시작 펄스 신호(SP), 래치 신호 등과 같은 신호들은 신호 라인 구동 회로(213) 및 스캔 라인 구동 회로(214)에서 발생된다. 하지만, 화상 신호 처리 회로(203)의 구동을 제어하기 위한 신호들은 관련 회로들에 직접 제공되고, 이들 회로들이 신호 라인 구동회로(213) 및 스캔 라인 구동 회로(214)인 제 2 기판(210) 상에 형성되는 회로들에 주어지는 신호는 제어 신호용 광 출력부에서 광신호로 변환되고, 이것은 제어 신호용 광 입력부(211)에서 전기 신호로 다시 변환된다, 그후에, 전기 신호로 변환된 다양한 제어 신호들은 신호 라인 구동 회로(213) 및 스캔 라인 구동 회로(214)에 제공된다.

신호 라인 구동 회로(213)는 주어진 제어 신호의 타이밍과 동기하여 구동하고, 화상 신호의 샘플링을 수행하고, 그것을 화소부(215)에 입력한다. 또한, 스캔 라인 구동 회로(214)는 입력된 제어 신호와 동기하여 동작되고, 이것은 화상 신호가 화소부(215)의 각 화소들에 입력되는 타이밍을 제어한다.

본 예에서, 이미지 정보를 갖는 데이터가 외부 입력 단자(225)를 통해서 전기적 신호로서 전송되지만, 그것이 전기적 신호로서가 아닌, 광신호로서 전송될 수 있다는 것에 유의해야 한다.

도 6에는, 예(Example)에서 사용된 활성 매트릭스형 반도체 표시 장치의 신호 라인 구동 회로, 스캔 라인 구동 회로, 화소부의 견고한 구성이 도시되어 있다. 도 6에서, OLED(OLED: Organic Light Emitting Device)가 화소부에서 이미지를 표시하기 위한 소자들 중 하나인 발광 소자로서 사용되는 경우가 도시된다.

도 6a에서, 신호 라인 구동 회로(213)는 레지스터 213_1, 래치A 213_2, 래치B 213_3 및 D/A 변환 회로213_4를 갖는다. 쉬프트 레지스터213_1은 차례로 입력된 클록 신호(CLK) 및 시작 펄스(SP)에 기초하여 타이밍 신호를 발생하고, 차례로 후방 스테이지들(rear stages)의 회로들에 타이밍 신호를 공급한다.

쉬프트 레지스터 213_1로부터의 타이밍 신호가 버퍼 등(도시되지 않음)에 의해 버퍼링되고 증폭될 수 있으며, 후방 스테이지들의 회로들에 대해 버퍼링되고 증폭된 타이밍 신호를 차례로 공급할 수 있다. 많은 회로들 또는 소자들이 타이밍 신호들이 공급되는 배선들에 접속되고, 부하 커패시터들(기생 커패시터들)은 커진다. 이들 부하 커패시터들의 커짐으로 인해 발생하는 타이밍 신호들이 상승 및 강하하는 것을 방지하기 위해서, 이 버퍼가 제공된다.

쉬프트 레지스터 213_1로부터의 타이밍 신호는 래치A 213_2에 공급된다. 래치A 213_2는 디지털의 화상 신호가 처리되는 복수의 스테이지들의 래치를 갖는다. 앞에서 언급한 타이밍 신호들이 래치A 213_2에 입력될 때, 동시에, 화상 신호들은 차례로 기록되고 유지된다.

화상 신호들이 래치A 213-2에 포함될 때, 화상 신호들이 차례로 래치 A 2113_2가 가지는 복수의 스테이지들의 래치에 입력된다는 것에 유의해야 한다.

일반적인 방식으로 제거되는 래치A 213_2의 모든 스테이지들의 래치들로의 화상 신호들의 기록을 위해 필요한 시간을 라인 주기(line period)라고 한다. 특히, 왼쪽 측의 가장 먼 끝의 스테이지의 래치로의 화상 신호들의 기록이 래치A 213_2에서 시작하는 시점에서 오른쪽 측의 가장 먼 끝의 스테이지의 래치로의 화상 신호들의 기록이 래치A 213_2에서 제거되는 시점까지의 시간 구간이 라인 주기이다. 실제로, 수평 복귀 주기(horizontal return period)가 상술한 라인 주기에 부가되는 주기는 라인 주기에 포함될 수 있다.

하나의 라인 주기가 제거될 때, 래치 신호는 래치B 213_3에 공급된다. 이 예에서, 래치A 213_2에 기록되고 유지되는 화상 신호들은 모두 함께 래치B 213_3에 보내지고, 래치A 213_3의 모든 스테이지들의 래치들에 기록되고, 유지된다.

래치B 213_3으로의 화상 신호들의 전송을 제거한 래치A 213_3은 차례로 쉬프트 레지스터 213_1로부터 출력된 타이밍 신호에 기초하여 다시 화상 신호들의 기록을 수행한다.

이 제 2 선회(turnaround)의 하나의 라인 주기 동안, 래치A 213_3에 기록되고 유지되는 화상 신호는 D/A 변환 회로 213_4에서 아날로그 신호로 변환되어, 화소부에 저장되는 신호 라인에 입력된다.

시간 분할 등급(time division gradation)이 행해지는 경우에, D/A 변환 회로 213_4가 반드시 필요한 것이 아니며, 디지털의 화상 신호가 D/A 변환 회로 213_4를 이용하지 않고 그 자체로서 화소부(215)에 제공되는 신호 라인에 입력된다는 것에 유의해야 한다.

광 입력 및 출력부에서 광신호의 버스 폭이 넓게 이격될 수 있으므로, 광 입력부에서 입력 신호의 수가 하나의 라인 부분의 신호 라인의 수와 동일하게 만드는 것이 가능하다는 것을 유의해야 한다. 이 경우에, 래치들이 타이밍 신호를 사용하여 차례로 선택되지 않으며 이들에 기록되지 않는다 할지라도, 모든 스테이지들의 래치들에의 기록이 한번에 수행될 수 있으므로, 쉬프트 레지스터들이 사용되지 않는다 해도 구동이 가능하다. 또한, 광 입력부에서 입력 신호들의 수가 하나의 라인 부분의 총 신호 라인들의 수에 대응하지 않는다 할지라도, 광 입력 및 출력부에서 광신호의 버스 폭이 넓게 이격될 수 있으므로, 신호 라인 구동 회로의 구동 주파수는 단자가 사용될 때의 구동 주파수에 비하여 상당히 감소될 수 있다.

또한, 광 입력부에서 입력 신호들의 수가 하나의 라인 부분의 신호 라인들의 수와 동일한 경우에는, 래치 B를 제공하지 않고 래치가 가능하다.

한편, 스캔 라인 구동 회로(214)는 각각 쉬프트 레지스터 214_1 및 버퍼 214_2를 갖는다. 또한 그 경우들에 따라서, 레벨 시프터(level shifter)를 가질 수 있다.

스캔 라인 구동 회로(214)에서, 쉬프트 레지스터 214_1로부터 출력된 선택 신호는 버퍼(도시되지 않음)에 공급되고, 대응하는 스캔 라인에 공급된다.

도 6b에는, 화소부의 한 부분이 도시되어 있다. 한 라인 부분들의 화소들의 TFT들(230)의 게이트들은 각각의 스캔 라인들에 접속된다. 그후에, 한 라인 부분들의 화소들의 TFT들(230)이 한번에 모두 턴온되므로, 버퍼 214_2에 대해서와 같이, 많은 양의 전류가 흐르게 할 수 있는 버퍼가 사용된다.

다음으로, 본 예의 반도체 표시 장치의 외관이 이하에서 설명된다. 도 7a는 도 5에 도시된 반도체 표시 장치의 투시도의 일례이다. 또한, 도 7b는 이것의 단면도를 보여준다.

*제 1 기판(200) 상에 형성된 외부 입력 단자(225)는 FPC(231)에 접속되고, 이미지 정보를 갖는 데이터는 FPC(231)를 통해 외부 입력 단자(225)에 입력된다. 또한, 도 7b에 도시된 바와 같이, VRAM(Video Random Access Memory)(201), 화상 신호 처리 회로(203), 및 화상 신호용 광 출력부(205)가 제 1 기판(200) 상에 제공된다. 도 7b에 도시되는 것을 제외하고는, 타이밍 신호 발생 회로(202) 및 제어 신호용 광 출력부(204)가 제 1 기판(200) 상에 형성된다는 것에 유의해야 한다.

제 1 기판(200)은 제 1 기판(200)이 제 2 기판(210)에 대향하는 방식으로 접착제(233)에 의해 제 2 기판(210)과 함께 부착된다. 이 접착제(233)는 광을 투과하는 재료일 수 있으며, 또한 크로스토크를 고려하여 최적의 반사율을 갖는 재료일 수 있다.

화소부(215), 신호 라인 구동 회로(213) 및 화상 신호용 광 입력부(212)는 제 2 기판(210) 상에 형성된다. 도 7b에 도시되는 것을 제외하고는, 스캔 라인 구동 회로(214) 및 제어부용 광 입력부(211)가 제 2 기판(210) 상에 형성된다는 것에 유의해야 한다.

제 2 기판(210) 상에 형성되는 화소부(215)는 제 2 기판(210) 및 피복 부재(covering member)(232) 사이에서 불활성 가스, 수지(resin) 등으로 밀봉된다(sealded). 제 2 기판(210) 및 피복 부재(232)가 방수제(sealant)(234)로 밀봉된다.

제 1 기판(200) 상에 형성된 화상 신호용 광 출력부(205)는 화상 신호용 광 입력부(212) 및 관련된 화상 신호용 광 출력부(205) 사이의 제 2 기판(210)과 접착제(233)를 끼워지면서(sandwitch), 화상 신호용 광 입력부(212)와 겹치게 된다. 또한, 도시되지는 않았지만, 제어 신호용 광 출력부(204) 및 제어 신호용 광 입력부(211)는 또한 제어 신호용 광 출력부(204) 및 제어 신호용 광 입력부(211) 사이의 제 2 기판(210)과 접착제(233)를 끼워지면서 겹쳐지게 된다.

본 예에서, OLED를 사용하는 반도체 표시 장치가 개시되었지만, 이것은 표시 소자로서 OLED를 제외하고 발광 소자를 사용하는 반도체 표시 장치, 또는 액정 표시 장치(LCD), PDP(Plasma Display Panel) DLP(Digital Light Processing) 또는 다른 반도체 표시 장치들일 수 있음을 유의해야 한다.

본 예는 예 1과 조합하여 실행될 수 있다.

예 3

본 예에서는, 회로들이 형성되는 기판들이 어떻게 서로 포개어 지는지의 일례가 아래에 설명된다.

도 8a에는, 본 예의 반도체 장치의 단면도의 예가 도시되어 있다. 광 입력부(301) 및 광 출력부(302)가 복수의 기판들(300) 상에 제공된다. 또한, 접착제(304)가 각각의 기판들 사이에 채워지고, 기판들 사이의 거리는 스페이서(spacer: 303)로 고정된다.

기판들 사이에 접착제가 채워질 필요는 없으며, 공지로 되어 있을 수 있다는 것에 유의해야 하며, 접착제를 부분적으로 사용하여 불활성 가스 및 다른 가스가 광 입력부 및 광 출력부 사이에 존재한다.

각각의 기판에 제공되는 광 출력부(302)는 다른 기판(300) 상에 형성되는 적어도 하나의 광 입력부(301)에 대응한다. 이때, 본 예에서, 수평 방향의 각 기판(300)의 위치는 대응하는 광 입력부들(301) 및 광 출력부들(302) 사이에 존재하는 기판들(300)의 수가 가능한 작도록 결정된다.

광 입력부들(301) 및 광 출력부들(302) 사이에 존재하는 기판들(300)의 수가 많은 경우에, 도 8b에 도시된 바와 같이, 광 굴절에 의해 광이 확산되고, 크로스토크가 쉽게 일어나며, 광의 일부가 접착제(304)와 기판(300) 사이의 굴절률의 차로 인해 반사된다. 도 8c에 도시된 바와 같이, 광 입력부(301) 및 광 출력부(302) 사이의 광의 경로에서 매질(medium)의 변화를 줄임으로써 칩의 확산이 억제될 수 있으며, 크로스토크는 억제될 수 있다.

본 예는 예 1 또는 2와 조합하여 실행될 수 있다.

예 4

본 예에서, 광학 도파관들 중 하나인 광섬유 어레이가 광 입력부와 광 출력부 사이에 제공되어, 크로스토크가 방지되는 구성이 아래에 설명된다.

도 9a에는, 확대된 광섬유 어레이의 일부가 도시되어 있다. 광섬유 어레이(400)는 복수의 광섬유들(401)의 스택(stack)이며, 각각의 광섬유들(401) 사이의 공간은 버퍼 부재 등으로 채워진다. 모든 광섬유(401)는 광들의 전파 방향들이 균일하게 되도록 배열된다.

광섬유(401)는 전파된 광의 굴절률이 높고, 코어 주변에 존재하는 클래드(clad: 403)와 그것의 굴절률이 낮은 코어(402)로 구성된다.

도 9b에는, 광섬유 어레이(400)가 두 개의 기판들 사이에 어떻게 배열되는지가 도시되어 있다. 광 입력 및 출력부들(407, 408)은 제 1 기판(405)과 제 2 기판(406) 상에서 서로 대향되도록 제공된다. 그후에, 광섬유 어레이(400)는 광 입력 및 출력부들(407, 408) 사이에 끼워지도록 제 1 기판(405)과 제 2 기판(406) 사이에 배열된다.

광섬유 어레이(400)는 광섬유 어레이(400) 내에서 광의 전파 방향 및 광 입력 및 출력부들(407, 408) 사이의 광섬유의 전파 방향이 서로 대응하도록 배열된다.

본 예에 도시된 바와 같이, 광섬유 어레이를 이용함으로써, 발광 소자로부터 발광된 광의 지향성(directivity)이 향상되고, 크로스토크가 효과적으로 방지될 수 있다.

본 예는 예들 1-3과 조합하여 실행될 수 있다.

예 5

본 예에는, 동일 기판 상에 광 입력부 및 광 출력부를 제조하는 구체적인 방법이 아래에 설명된다.

도 10에서, 예를 들어 코닝 사(Corning, Co., Ltd)에서 제조한 1737 유리 기판으로써 나타내어진 비알칼리(no alkali) 유리 기판은 기판(500)을 위해 사용된다. 그후에, 하부 코팅막(501)은 기판(500)의 소자가 플라즈마 CVD 방법 또는 스퍼터링 방법으로 형성되는 표면 상에 형성된다. 하부 코팅막(501)은 도시되어 있지 않으며, 25-100nm의 두께(여기서는, 50nm의 두께를 가짐)를 가지는 실리콘 질화막(silicon nitride film) 및 50-300nm의 두께(여기서는, 150nm의 두께로 제조됨)를 갖는 실리콘 산화막이 형성된다. 또한, 실리콘 질화막 및 실리콘 산화막만이 하부 코팅막(501)을 위해 사용될 수 있다.

다음으로, 50nm의 두께를 가지는 비정질 실리콘막이 플라즈마 CVD 방법에 의해 이 하부 코팅막(501) 상에 형성된다. 이것의 수소 내용물에 의존하지만, 비정질 실리콘막이 양호하게는 400-550℃에서 수 시간동안 가열되며, 탈수소 처리가 행해지고. 수소 내용물이 5 또는 보다 작은 원자(%)이며, 결정화의 단계가 행해지는 것이 바람직하다, 또한, 비정질 실리콘막은 스퍼터링 방법, 증기 적층법 등과 같은 다른 방법들에 의해 형성될 수 있지만, 상기 막에 포함되는 산소, 질소 등과 같은 불순물 요소들은 사전에 충분히 감소되는 것이 바람직하다.

반도체막을 위해 실리콘뿐만 아니라 게르마늄이 사용되는 것 또한 가능하다는 것에 유의해야 한다. 실리콘 게르마늄이 사용되는 경우, 게르마늄의 밀도는 대략 0.01-4.5 원자(%)인 것이 바람직하다.

이제, 하부 코팅막과 비정질 실리콘막이 플라즈마 CVD 방법에 의해 제조되고, 이때에, 하부 코팅막과 비정질 실리콘막은 연속하여 진공에서 형성될 수 있다. 하부 코팅막(501)이 형성된 후, 주변 공기 분위기에 노출시키지 않는 단계를 가장먼저 수행함으로써 표면의 오염이 방지될 수 있으며, 제조된 TFT의 특성의 변화가 줄어든다.

그후, 비정질 실리콘막은 공지된 기술에 의해 결정화되고, 결정 실리콘막(crystal silicon film)(다결정 실리콘막 또는 다결정 막이라 함)이 형성된다. 공지된 결정화 방법으로서, 전기적으로 가열된 오븐(oven)을 이용하는 열-결정화(thermo-crystallization) 방법, 레이저빔을 이용하는 레이저 어닐링 결정화 방법, 및 자외선을 이용하는 램프(lamp) 어닐링 결정화 방법이 있다. 본 예에서, 결정화는 XeCl 가스를 이용하는 엑시머(excimer) 레이저빔을 이용함으로써 행해진다.

선형(linear shape)으로 작동된 펄스 발진형(pulse oscillation type) 엑시머 레이저빔이 본 예에서 사용된다는 것에 유의해야 하지만, 이것은 직사각형 모양의 펄스, 또는 연속 발진형 아르곤 레이저빔일 수 있으며, 연속 발진형 엑시머 레이저빔이 또한 사용될 수 있다.

또한, 본 예에서, 결정 실리콘막이 TFT의 활성층으로서 사용되며, 비정질 실리콘막이 또한 활성층으로서 사용될 수 있다.

OFF 상태 전류의 감소를 필요로 하는 TFT의 활성층이 비정질 실리콘막으로 형성되는 것이 효과적이며, TFT의 활성층은 크기가 중요하다는 것을 유의해야 한다. 비정질 실리콘막의 캐리어 이동도가 낮으므로, 전류가 흐르도록 하는 것이 쉽지 않으며, OFF 상태 전류가 흐르도록 하는 것 또한 쉽지 않다. 특히, 전류가 흐르는 것이 쉽지 않은 비정질 실리콘막과 전류가 흐르는 것이 용이한 결정 실리콘막 둘 모두의 이점들이 이용될 수 있다.

이렇게, 형성된 크리스탈 실리콘막의 패터닝이 수행되었고, 섬형(insular shape)에 반도체층(이하, 활성층으로 불림)(503-505)이 형성되었다.

다음, 활성층들(503-505)을 커버링함으로써, 실리콘 산화물 또는 실리콘 질화물을 주성분으로 하는 게이트 절연막(506)이 형성되었다. 본 예에 있어서, TEOS(Tetraethyl Orthosilicate) 및 O₂는 플라즈마 CVD 방식으로 혼합되었고, 실리콘 산화물막은 반응 압력 40 Pa, 기판 온도 300-400°C, 고 주파수(13.56MHz), 0.5-0.8W/cm²의 범위에서의 전력 밀도의 조건들 하에서 방전됨으로써 형성되었다. 그 다음, 이렇게 준비된 실리콘 산화물막은 400-500°C에서 열-어닐링(thermo-annealing)함으로써 게이트 절연막으로서의 우수한 특성들을 얻을 수 있다. 또한, 알루미늄 질화물은 게이트 절연막으로서 이용될 수 있다. 알루미늄 질화막은 열 전도율(conductivity)에서 비교적 높고, TFT에서 발생된 열은 효과적으로 확산될 수 있다. 또한, 알루미늄을 포함하지 않는 실리콘 산화물과 실리콘 산화 질화막이 형성된 후, 알루미늄 질화막의 층들이 적층된 층은 게이트 절연막으로서 이용될 수 있다(도 10a).

그 다음, 100에서 500nm까지의 범위에 두께를 가진 전기적인 도전막은 게이트 절연막(506) 위에 형성되고, 게이트 전극들(508-510)은 이들 패터닝을 형성함으로써 형성된다.

본 예에 있어서, 게이트 전극은 Ta, W, Ti, Mo, Al(알루미늄) 및 Cu 로부터 선택된 원소들 또는 상기 원소들을 주성분들로 하는 합금 재료 또는 화합물 재료로 형성된다. 또한, 인(Phosphorus) 등의 불순물 원소들이 도핑된 폴리크리스탈린 실리콘막에 의해 대표되고 반도체막이 또한 이용될 수 있다. 또한, 복수의 층들로 구성된 적층된 층 일 수 있고, 적층은 단일층으로 구성된 전기적인 도전막이 아니다.

예를 들어, 적층된 층은 탄탈 질화물(tantalum nitride :TaN)로 형성된 제 1 전기적인 도전막과 W로 형성된 제 2의 전기적인 도전막의 조합, 탄탈 질화물(TaN)로 형성된 제 1의 전기적인 도전막과 Al로 형성된 제 2의 전기적인 도전막의 조합, 및 탄탈 질화물(TaN)로 형성된 제 1의 전기적인 도전막과 Cu(copper:구리)로 형성된 제 2의 전기적인 도전막의 조합에 따라 형성된다. 또한, 인(Phosphorus) 등의 불순물 원소들이 제 1 전기적인 도전막과 제 2 전기적인 도전막으로서 도핑된 폴리크리스탈린 실리콘막에 의해 대표된 반도체막과 Ag-Pd-Cu 합금이 또한 이용될 수 있다.

또한, 2 개의 층들 구조로 제한되지 않고, 예를 들어, 텅스텐막, 알루미늄과 실리콘으로 구성된 합금(Al-Si)막, 티타늄 질화막이 적층된 3 개의 층들 구조일 수 있다. 또한, 3 개의 층들 구조로서 만들어진 경우에 있어서, 텅스텐 대신 텅스텐 질화물이 이용될 수 있고, 알루미늄과 실리콘의 합금(Al-Si)막 대신 알루미늄과 티타늄(Al-Ti)의 합급막이 이용되고, 티타늄 질화막 대신 티타늄막이 이용될 수 있다.

에칭의 가장 적당한 방식과 에천트(etchant)의 종류가 전기적으로 도전막들의 이들 재료들에 따라 선택되는 것이 중요하다는 것임을 유의해야 한다.

다음으로, n형 불순물 원가 첨가되는 단계가 수행되고, n형 불순물 영역들(512-157)이 형성된다. 여기서는, 인화수소(phosphine)(PH₃)를 이용하는 이온 도핑 방식에 의해 수행되었다.

다음으로, n 채널 형 TFT가 형성된 영역은 저항 마스크(520)로 코팅되고, p형 불순물 원소가 첨가되는 단계는 p 채널 형 TFT가 형성되고 p형 불순물 영역들(521 및 522)이 형성되었던 영역에 수행되었다. 여기서는, 디보란(diborane)(B₂H₆)이 이용되었고, 이온 도핑 방식에 의해 첨가되었다(도 10c).

그 다음, 전기적인 도전의 제어의 목적을 위해서, 섬형에 각각의 반도체층들에 첨가되는 불순물 요소가 활성화되는 단계가 수행된다. 이 단계는 퍼낸스 어닐링 오븐(furnance annealing oven)을 이용하는 열 어닐링 방식에 의해 수행된다. 이것을 제외한, 레이저 어닐링 방식 또는 빠른 열 어닐링 방식(RTA 방식)이 적용될 수 있다. 열 어닐링 방식에 대해서는, 400-700°C에 대 500-600°C에서 1ppm 또는 그보다 적은, 바람직하게는 0.1ppm 또는 그 보다 적은 산소 집중률의 조건들 하에서 수행되지만, 본 예에 있어서, 열 처리는 4 시간 동안 500°C로 수행된다. 그러나, 게이트 전극들(508-510)이 열에 약한 경우에 있어서, 층간 절연막(주성분은 실리콘)이 배선들 등을 보호하는 목적을 위해 형성된 후, 활성화가 수행되는 것이 바람직하다.

또한, 열 처리는 3-100%의 수소를 포함하는 대기에서 1-12 시간 동안 300-450°C에서 수행되고, 섬형체층은 수소화된다. 이 단계는 반도체층의 댕글링 결합(dangling bond)이 열적으로 여기된 수소로 제거되는 단계이다. 수소화(hydrogenation)의 다른 방식으로서, 플라즈마 수소화(플라즈마에 의해 여기된 수소를 이용)가 수행될 수 있다.

다음으로, 도 10d에 도시된 바와 같이, 10에서 200nm까지의 범위의 두께를 가진 실리콘 산화 질화물로 구성된 제 1 무기물 절연막(521)은 CVD 방식을 활용함으로써 형성된다. 제 1 무기물 절연막에 대해서는 실리콘 산화 질화물에 제한되지 않고, 나중에 형성된 도전 수지막으로의 물의 출입이 억제될 수 있는, 질화물을 포함한 무기 절연막일 수 있다고, 예를 들어 실리콘 질화물, 알루미늄 질화물 또는 알루미늄 산화 질화물이 이용될 수 있다는 것을 유의해야 한다.

알루미늄 질화물의 열 전도율은 비교적 높고, TFT나 발광 소자 등에서 발생된 열이 효과적으로 발산될 수 있다는 것임을 유의해야 한다.

다음으로, p형 광감성 도전 수지로 구성된 도전 수지막(522)은 제 1 무기 절연막(521) 위에 형성된다. 본 예에 있어서, 도전 수지막(522)은 p형 광감성 아크릴을 이용하여 형성되지만, 본 발명은 이것에 제한되지 않는다.

본 실시예에 있어서, 도전 수지막(522)은 스핀 코트 방식(Spin coat method)에 의해 p형 광감성 아크릴을 코팅함으로써 그리고 그것을 소결(sintering)함으로써 형성된다. 도전 수지막(522)의 막 두께는 그것을 소결한 후 0.7-5㎛(또한 바람직하게, 2에서 4㎛까지에서)의 정도로 만들어지는 것임을 유의해야 한다.

다음에, 광마스크(photomask)를 이용하여 개구부가 형성된 부분이 광에 노출된다. 그 다음, 주성분이 TMAH(Tetraethyl ammonium hydroxide)인 현상액(developer)으로 현상된 후, 기판은 건조되고 소결은 약 한 시간 동안 220°에서 수행된다. 그 다음, 도 10d에 설명된 바와 같이, 개구부는 도전 수지막(522) 위에 형성되고, 제 1의 무기 절연막(521)의 한 부분이 관련 개구부 상에 노출되는 상태가 된다.

포지티브형 광감성 아크릴이 엷은 갈색빛으로 컬러화되기 때문에, 발광 소자로부터 발광된 광이 기판 측면을 향할 때, 탈색 처리가 제공된다는 것임을 유의해야 한다. 이런 경우에 있어서, 소결하기 전에, 현상한 후의 광감성 아크릴 전체가 광에 다시 노출된다. 이 때에 광에 노출되는 것은 더 강한 광을 조사하고 개구부를 형성하기 위한 노출에 비해 조사 시간을 더 길게 함으로써 노출을 완전히 형성하도록 만들어진다. 예를 들어, 2㎛의 막 두께를 가진 포지티브형 아크릴 수지가 탈색되었을 때, 초고압 수은 증기 램프의 스펙트럴 빔인, g 라인(436㎚), h 라인(405㎚) 및 i 라인(365㎚)으로 구성된 다파장을 활용하여 확대 투사 얼라이너(magnificant projection aligner)(구체적으로, MPA는 Canon, Co., Ltd.에 의해 만들어짐)가 이용되는 경우에 있어서, 조사(radiation)가 약 60초 동안 수행된다. 포지티브형 아크릴 수지는 빔에 그것을 노출시킴으로써 완전히 탈색된다.

또한, 본 예에 있어서, 현상 후, 소결이 220°C에서 수행되지만, 소결이 현상 다음에 프리베이크(prebake)로서 약 100°C의 저온에서 수행될 수 있다.

그 다음, 제 1 무기 절연막(521)의 일부분이 노출된 관련 개구부와, 도전 수지막(522)을 덮는 실리콘 질화막으로 구성된 제 2 무기 절연막(523)이 RF 스퍼터링 방식을 활용함으로써 막으로 형성된다. 제 2 무기 절연막(523)의 막 두께는 약 10에서 약 200㎚까지의 범위가 바람직하다. 또한, 제 2 무기 절연막은 실리콘 산화 질화막에 제한되지 않고, 도전 수지막(522)에 물의 출입을 억제할 수 있는 질소를 포함하는 무기 절연막이 이용될 수 있고, 실리콘 질화막, 알루미늄 질화막 또는 알루미늄 산화 질화물이 이용될 수 있다.

실리콘 산화 질화물막 또는 알루미늄 산화 질화물막에 대해서, 그것의 산소와 질소의 원자비(%)가 그것들의 베리어 특성(barrier characteristic)에 관여된다는 것임을 유의해야 한다. 질소에 대한 산소의 비가 더 높으면, 베리어 특성이 더 향상된다. 또한, 구체적으로, 질소비가 산소비보다 더 높은 것이 바람직하다.

또한, RF 스퍼터링 방식(RF sputtering method)을 이용하여 형성된 막은 치밀성이 높고 베리어 특성이 우수하다. RF 스퍼터링 방식의 조건들에서 대해서는, 예를 들어 실리콘 산화 질화막이 막으로 형성된 경우에 있어서, 가스들의 유량비가 31:5:4가 되고, 막이 압력 0.4Pa 및 전력 3000W의 조건들 하에서 형성되도록 N₂, Ar, 및 N₂O가 Si 타켓을 이용하여 흐르도록 허용된다. 또한, 예를 들어 실리콘 질화막이 형성되는 경우에 있어서, 가스들의 흐름비가 20:20이 되고, 막이 압력 0.8Pa, 전력 3000W, 215°C의 막 형성 온도 하에서 형성되도록 쳄버(chamber) 내의 N2 및 Ar이 흐르도록 허용된다.

제 1 층간 유전체막은 이 도전 수지막(522), 제 1 무기 절연막(521) 및 제 2 무기 절연막(523)으로 형성된다.

다음에, 도 11a에 도시된 바와 같이, 저항 마스크(524)는 도전 수지막(522)의 개구부에 형성되고, 접촉 홀(contact hole)은 건조 에칭 방식(dry etching method)에 의해 게이트 절연막(506), 제 1 무기 절연막(521) 및 제 2 무기 절연막(523) 위에 형성된다.

불순물 영역들(521-515, 516 및 517)은 이 접촉 홀을 개방함으로써 부분적으로 노출된 상태로 있다. 이 건조 에칭 조건의 조건들은 제 1 무기 절연막(521) 및 제 2 무기 절연막(523)의 재료들에 따라 적당하게 설정된다. 본 예에 있어서, 실리콘 산화물은 게이트 절연막(506)에 대해 이용되고, 실리콘 산화 질화물은 제 1 무기 절연막(523)에 대해 이용되며 실리콘 질화막은 제 2 무기 절연막(523)에 대해 이용되기 때문에, 먼저, 실리콘 질화물로 구성된 제 2 무기 절연막(523)과 실리콘 산화 질화물로 구성된 제 1 무기 절연막(521)이 에칭 가스로서 CF₄, 0₂, 및 He를 만듦으로써 에칭되고, 그 다음, 실리콘 산화물로 구성된 게이트 절연막(506)은 CHF₃을 이용하여 에칭된다.

에칭 시, 도전 수지막(522)이 개구부에 노출되지 않도록 만드는 것이 필수적이라는 것임을 유의해야 한다.

다음으로, 전도막은 접촉 홀을 덮도록 제 2 무기 절연막(523) 위의 막에 형성되고, 제 1 불순물 영역들(512-515, 516 및 517)에 연결된 배선들(526-531)은 이들의 패터닝을 수행함으로써 형성된다.

본 예에 있어서, 100㎚의 두께를 가진 Ti 막, 300㎚의 두께를 가진 Al 막 및 150 ㎚의 두께를 가진 Ti막은 스퍼터링 방식에 의해 제 2 절연막(523) 위에 연속하여 형성된 3 층 구조의 도전막이지만, 본 발명은 이 구성에 제한되지 않는다. 단일층을 가진 전기적인 도전막으로 형성될 수 있거나, 또는 3 개의 층들 이외의 복수의 층들로 구성된 전기적인 도전막으로 형성될 수 있다. 또한, 재료에 대해서, 본 발명은 또한 이것에 제한되지 않는다.

예를 들어, Ti 막이 막으로 형성된 후, Ti를 포함하는 Al 막이 적층된 전기적인 도전막이 이용될 수 있거나, 또는 W를 포함하는 Al 막인 전기적인 도전막이 Ti 막의 형성 후에 이용될 수 있다.

다음으로, 뱅크(bank)가 될 유기 수지막(533)은 제 2 무기 절연막(523) 위에 형성된다. 본 예에 있어서, 포지티브형 광감성 아크릴이 이용되지만, 본 발명은 이것에 제한되지 않는다. 본 예에 있어서, 유기 수지막은 스핀 코트 방식에 의해 포지티브형 광감성 아크릴을 코팅하고 그것을 소결함으로써 형성된다. 유기 수지막(533)의 막 두께가 그것의 소결을 수행한 후 약 0.7㎛에서 약 5㎛(더 바람직하게는, 2에서 4㎛까지의 범위)까지의 범위가 되도록 만들어진다는 것임을 유의해야 한다.

다음에, 광마스크를 이용하여 개구부를 형성한 부분은 광에 노출된다. 그 다음, 주성분이 TMAH(Tetraethyl ammonium hydroxide)인 현상액으로 현상된 후, 기판은 건조되고 소결은 약 한 시간 동안 220°C에서 수행된다. 그 다음, 도 11c에 설명된 바와 같이, 개구부를 가진 뱅크(533)가 형성되고, 배선들(529 및 531)은 이들 중 일부들이 관련 개구부에 노출되는 상태가 된다.

포지티브형 광감성 아크릴이 엷은 갈색으로 컬러화되기 때문에, 발광 소자로부터 발광된 광이 기판 측면을 행할 때, 탈색 처리가 제공된다. 탈색 처리는 유기 수지막(522)에 제공되는 탈색 처리에 유사하게 수행된다.

개구부의 교차부가 뱅크에 대한 광감성을 가지는 유기 수지를 활용함으로써 라운딩될(rounded) 수 있기 때문에, 나중에 형성된 전계발광층과 양극의 커버리지는 우수하게 만들어질 수 있고, 발광 영역이 감소되는 쉬링크(shrink)로 불리는 결함이 감소될 수 있다.

그 다음, 도 12a에 도시된 바와 같이, 배선들(529 및 531)의 일부 노출된 개구부들과 뱅크(533)를 덮고 RF 스퍼터링 방식을 이용하여 실리콘 질화물로 구성된 제 3 무기 절연막(534)을 형성한다. 제 3 무기 절연막(534)의 막 두께가 약 10㎚에서 200㎚까지의 범위에 있는 것이 바람직하다. 또한, 제 3 무기 절연막은 실리콘 산화 질화막에 제한되지 않고, 뱅크(533)에 물의 출입을 억제할 수 있는 질소를 포함하는 무기 절연막은, 예를 들어 실리콘 질화물이 이용될 수 있고 알루미늄 또는 알루미늄 산화 질화물이 이용될 수 있다.

실리콘 산화 질화막 또는 알루미늄 산화 질화막에 대해서, 그것의 산소와 질소의 원자비(%)가 베리어 특성에 크게 관여된다는 것임을 유의해야 한다. 질소 대 산소의 비가 더 높으면, 베리어 특성이 더 강화된다. 또한, 구체적으로, 질소비가 산소비보다 더 높은 것이 바람직하다.

다음으로, 도 12a에 도시된 바와 같이, 저항 마스크(535)가 뱅크(533)에 형성되고, 접촉 홀이 건조 에칭 방식을 이용하여 제 3 무기 절연막(534) 위에 형성된다.

이 접촉 홀의 개구부에 배선들(529 및 531)은 부분적으로 노출된 상태로 있다. 이 건조 에칭의 조건들은 제 3 무기 절연막의 재료들에 따라 적절히 설정된다. 본 예에 있어서, 실리콘 질화물이 제 3 무기 절연막(534)에 대해 이용되기 때문에, 실리콘 질화물로 구성된 제 3 무기 절연막(534)은 에칭 가스와 같은 CF4, O2 및 He를 만듦으로써 에칭된다.

에칭 시, 뱅크(533)가 개구부에 노출되지 않도록 그것을 만드는 것이 필수적이라는 것임을 유의해야 한다.

다음에, 투광성을 가진 전기적인 도전막은, 예를 들어 ITO 막이 110㎚로 형성되고 그것의 패터닝이 수행되며, 그것에 의해 다이오드에 발생된 전류를 얻기 위해 배선(531)과 드로어(drawer) 배선(541)과 접촉하는 화소 전극(540)을 생성한다. 또한, 투광성을 가진 전기적인 도전막에 2에서 20%까지의 범위에 아연 산화물(ZnO)을 혼합한 인듐 산화물이 이용될 수 있다. 이 화소 전극(540)은 발광 소자의 양극이 된다(도 12b).

다음에, 전계발광층(542)이 증기 침착 방식(vapor deposition methode)에 의해 화소 전극(540) 위에 형성되고, 또한, 음극(Mg-Ag 전극)(543)이 증기 침착 방식에 의해 형성된다. 이때, 화소 전극(540)에 열 처리가 전계발광층(542)과 음극(543)의 형성 이전에 수행되고 물은 완전히 제거되는 것이 바람직하다. 본 예에 있어서, Mg-Ag 전극이 OLED의 음극으로서 이용되면, 다른 알려진 재료들, 예를 들면, Ca, Al, Ca-F, Mg-Ag 및 Al-Li은 작은 일 함수(work function)를 가진 전기적인 도전막일 때 이용 가능할 수 있다.

Al-Li이 음극으로서 이용되었고, 질소를 포함한 제 3 층간 절연막(534)에 의해 Al-Li 중의 Li를 제 2 층간 절연막(534)으로부터 기판의 측면으로 진입하는 것을 방지할 수 있다는 것임을 유의해야 한다.

전계발광층(542)과 같이, 알려진 재료들이 이용될 수 있다는 것에 유의해야 한다. 본 예에 있어서, 홀 전송층(hole transporting layer)과 발광층으로 구성된 2 개의 층들 구조는 전계발광층으로 만들어지지만, 홀 수송층, 전자 주입층 또는 전자 전송층 중 어느 하나가 제공될 수 있다. 이런 방식으로, 조합들에 있어서, 예들의 다양성이 이미 기록되었고, 이들 구성들 중 어느 하나가 이용될 수 있다. 전자 전송층 또는 홀 차단층(hole blocking layer), 예를 들어, SAlq, CAlq 등을 이용할 수 있다.

전계발광층(542)의 막 두께가 10에서 400㎚까지의 범위(통상적으로는 60에서 150㎚까지의 범위)가 되도록 만들어지고 음극(543)의 두께가 80에서 200㎚까지의 범위(통상적으로는 100에서 150㎚까지의 범위)가 되도록 만들어 질 수 있다는 것에 유의해야 한다.

이런 방식으로, 도 12b에 도시된 바와 같은 구조를 가진 발광 소자가 완성된다. 도 12b에 있어서, 참조 번호(550)는 출력부를 나타내고, 참조 번호(551)는 광 입력부를 나타낸다. 광 출력부(550)에 있어서, 화소 전극(540), 전계발광층(542) 및 음극(543)은 다른 하나에 중첩되는 부분(552)은 발광 소자에 대응한다.

참조 번호(553)는 광-검출 소자에 대해 이용되는 TFT를 나타내고, 광이 광-검출 소자(553)로 투사되지 않을 때 전류가 불순물 영역(515) 및 불순물 영역(514) 사이에 제공되는 채널 형성 영역(555)으로 흐르도록 허용되지 않는 이러한 전압이 게이트 전극(509)에 주어진다. 특히, TFT(553)이 n채널 형 TFT인 경우에 있어서는, 임계 전압보다 더 낮은 전압이 주어지고, TFT(553)이 p 채널 형 TFT인 경우에 있어서는, 임계 전압보다 더 높은 전압이 주어진다.

본 예에서 보여진 TFT들의 제조의 구성들 및 구상 방법들은 단지 예들이고 본 발명은 이 구성들에 제한되지 않는다는 것임을 유의해야 한다.

또한, 본 발명의 반도체 장치가 가지는 TFT의 구조는 본 예에 도시된 이들에 제한되지 않는다. TFT이 구조는 설계자에 의해 적절해질 수 있다.

실제로, 도 12b에 도시된 스테이지로 완성될 때, 외부 공기에 노출되지 않도록, 공기 타이트 밀봉 특성이 높고 가스 제거량이 적은 투사막으로 채워지거나 투광성을 가진 커버링 재료로 채워지는 것이 바람직하다. 커버링 재료의 내부는 비활성 대기로 채워지고 습기 흡수 재료(예를 들어, 바리움 산화물(barium oxide)이 내부에 노출되면, 발광 소자의 신뢰도는 향상된다.

본 발명은 위에 설명된 제조의 방법들에 제한되지 않고 알려진 방법들을 이용하여 제조될 수 있다는 것임을 유의해야 한다. 또한, 본 예는 예 1-예 4로 자유롭게 결합될 수 있다.

예 6

본 예에 있어서, 도 5에 도시된 동일한 기판 위에 광 입력부들 및 광 출력부들과는 다른 구성이 아래에 설명될 것이다.

도 13a에 있어서, 음극 전극(560)은 제 2 무기 절연막(565) 위에 형성된다. 음극 전극(560)은 반도체막에 전기적인 도전형을 주는 불순물들을 첨가함으로써 얻어진다. 그 다음, 광전자 변환층(561)과 양극 전극(562)은 음극 전극(560) 위에 적층된다. 음극 전극(560)과 유사하게, 양극 전극(562)은 또한 반도체막에 음극 전극(560)의 반대 유형인, 하나의 전기적인 도전형을 제공하는 불순물들을 첨가함으로써 얻어진다. 광-다이오드(563)는 음극 전극(560), 광전자 변환층(561) 및 양극 전극(562)에 형성된다.

한편, 개구부는 광감성 유기 수지로 형성되는 뱅크(566)에 형성되고, TFT(567)에 연결되는 양극 전극(562) 및 배선(568)은 관련 개구부들에 부분적으로 노출된다. 그 다음, 제 3 무기 절연막(569)은 개구부를 덮도록 뱅크(566) 위에 형성된다.

그 다음, 제 3 무기 절연막(569)은 뱅크(566)의 개구부에서 건조-에칭되고(dry-etched), TFT(567)에 결합되는 양극 전극(562) 및 배선(568)이 부분적으로 노출된다. 그 다음, 양극 전극(562)에 결합되도록 하기 위해, 광-다이오드(563)에서 발생된 전류를 얻기 위한 드로어 배선(564)이 제 3 무기 절연막(569) 위에 형성된다.

또한, 발광 소자(570)의 화소 전극(571)은 제 2 무기 절연막(569) 위에 형성된다. 그 다음, 전계발광층(572)과 음극 전극(573)은 화소 전극(571) 위에 적층된다. 발광 소자(570)는 화소 전극(571), 전계발광층(572) 및 음극 전극(573)으로 구성된다.

도 13a에 있어서, 드로어 배선(564)과 화소 전극(571)은 투광성을 가진 전기적인 도전막으로 형성된다. 그러므로, 발광 소자(570)로부터 발광된 광은 기판의 측면에 조사된다.

도 13b에 있어서, 음극이 발광 소자의 화소 전극에 대해 이용되고 발광 소자로부터 발광된 광이 기판의 대향 측면에 조사되는 구성이 도시된다. 도 13b에 있어서, 드로어 배선(580) 및 화소 전극(581)은 동일한 음극 재료로 형성되고, 양극(583)은 화소 전극(581)과 양극(583) 사이에 화소 전극(581) 위에 전계발광층(582)을 끼워 넣는(sandwiching) 동안 중첩되도록 형성된다. 발광 소자(584)는 화소 전극(581), 전계발광층(582) 및 양극(583)으로 형성된다.

본 예는 예들(1-5)로 조합되어 수행될 수 있다.

예 7

본 발명의 반도체 장치는 전자 장비들의 다양성에 적용될 수 있다. 이들 예들과 같이, 휴대 정보 단말(전자 노트, 이동 컴퓨터, 휴대 전화 등), 비디오 카메라, 디지털 카메라, 개인용 컴퓨터, 텔레비전 수신기, 휴대 전화, 투사형 표시 장치 등이 나열된다. 이들 전자 장비들의 구체적인 예들이 도 14에 도시된다.

도 14a는 표시 장치를 도시하고, 프레임(2001), 지지 기반(2002), 표시부(2003), 동작키(2004), 비디오 입력 단자(2005) 등이 포함된다. 본 발명의 표시 장치는 표시부(2003) 또는 다른 회로들에 대한 본 발명의 반도체 장치를 활용함으로써 완성된다. 표시 장치는 개인용 컴퓨터를 위해 이용되고, TV 방송을 수신하기 위해 이용되고, 광고 표시 등을 위해 이용되는, 정보 표시를 위한 표시 장치들의 모든 것을 구비하는 것임을 유의해야 한다.

도 14b는 디지털 스틸 카메라(digital still camera)를 도시하고, 디지털 스틸 카메라는 몸체(2101), 표시부(2102), 수신기부(2103), 동작키(2104), 외부 결합 포트(2105), 셔터(2106) 등을 구비한다. 본 발명의 디지털 스틸 카메라는 표시부(2102) 또는 다른 회로들에 대한 본 발명의 반도체 장치를 활용함으로써 완성된다.

도 14c는 노트북 크기의 개인용 컴퓨터를 도시하고, 노트북 크기의 개인용 컴퓨터는 몸체(2201), 프레임(2202), 표시부(2203), 키보드(2204), 외부 결합 포트(2205), 포인팅 마우스(2206) 등을 구비한다. 본 발명의 노트북 크기의 개인용 컴퓨터는 표시부(2203) 또는 다른 회로들에 대한 본 발명의 반도체 장치를 활용함으로써 완성된다.

도 14d는 이동 컴퓨터를 도시하고, 이동 컴퓨터는 몸체(2301), 표시부(2302), 스위치(2303), 동작키(2304), 적외선 포트(2305) 등을 구비한다. 본 발명의 이동 컴퓨터는 표시부(2302) 또는 다른 회로들에 대한 본 발명의 반도체 장치를 활용함으로써 완성된다.

도 14e는 기록 매체가 장착된 휴대 이미지 복원 장치(구체적으로는, DVD 복원 장치)로서, 몸체(2401), 프레임(2402), 표시부A(2403), 표시부B(2304), 기록 매체(DVD 등) 판독부(2405), 동작키(2406), 스피커부(2407) 등을 구비하는, 상기 휴대 이미지 복원 장치를 도시한다. 표시부A(2403)는 주로 이미지 정보를 표시하고, 표시부B(2304)는 주로 문자 정보를 표시한다. 기록 매체가 장착된 이미지 복원 장치가 가족(household) 위한 게임 기계를 구비한다는 것임을 유의해야 한다. 이미지 복원 장치는 표시부A, B(2303, 2304) 등에 대한 본 발명의 반도체 장치를 활용함으로써 완성된다.

도 14f는 고글형 표시(goggle type display)(머리 장착 표시)를 도시하고, 고글형 표시는 몸체(2501), 표시부(2502), 및 암(arm)부(2503)를 구비한다. 본 발명의 고글형 표시는 표시부(2502) 또는 다른 회로들에 대한 본 발명의 반도체 장비를 활용함으로써 완성된다.

도 14g는 비디오 카메라를 도시하고, 비디오 카메라는 주요 몸체(2601), 표시부(2602), 프레임(2603), 외부 결합 포트(2606), 배터리(2607), 음성 입력부(2608), 동작키(2609), 시각부(ocular section)(2610) 등을 구비한다. 본 발명의 비디오 카메라는 표시부(2602) 또는 다른 회로들에 대한 본 발명의 반도체 장치를 활용함으로써 완성된다.

이제, 도 14h는 휴대 전화를 도시하고, 휴대 전화는 몸체(2701), 프레임(2702), 표시부(2703), 음성 입력부(2704), 음성 출력부(2705), 동작키(2706), 외부 결합 포트(2707), 안테나(2708) 등을 구비한다. 휴대 전화의 소비 흐름이 표시부(2703) 상의 어두운 배경 위에 흰색 문자들을 표시함으로써 억제될 수 있다는 것임을 유의해야 한다. 본 발명의 휴대 전화는 표시부(2703) 또는 다른 회로들에 대한 본 발명의 반도체 장치를 활용함으로써 완성된다.

위에 설명된 바와 같이, 본 발명의 응용 범위는 매우 넓고, 모드 분야들의 전자 장비들에 대해 이용될 수 있다. 또한, 본 예는 예들(1-6)에 도시된 구성들 중 어느 하나로 조합되어 실행될 수 있다.

예 8

크로스토크(crosstalk)의 감소의 관점으로부터 발광 소자로부터 발광된 광이 높은 지향성(directivity)을 가진 광이라는 것이 바람직하다. 본 예에 있어서, 높은 지향성을 가진 광을 얻을 수 있는 발광 소자의 구성이 아래에 설명될 것이다.

도 15a에 있어서, 높은 지향성을 가진 광을 얻을 수 있는 발광 소자의 교차부가 도시된다. 도 15a에 있어서, 층간 절연막(803)은 TFT로 덮이도록 형성되고, 관련 층간 절연막(803)은 개구부를 가지며, TFT의 불순물 영역(801)은 관련 개구부에서 층간 절연막(803) 위에 형성된 배선(809)과 접촉한다.

배선(809)은 복수의 전기적인 도전막들을 적층함으로써 형성되고, 본 예에 있어서, TaN으로 구성된 제 1 전기적인 도전막(802), Al로 구성된 제 2 전기적인 도전막(804)이 적층된다. 제 1 전기적인 도전막(802)과 제 2 전기적인 도전막(804)은 이들 재료들로 제한되지 않지만, 제 1 전기적인 도전막(802)에 대해서는, 그것의 하나의 부분이 발광 소자의 음극으로서 이용되기 때문에, 음극으로서 이용되기에 충분한 낮은 일 함수를 가지고, 또한, 광을 전송하지 않는 재료와 광이 반사되는 재료가 이용된다.

그 다음, 유기 수지막은 배선(809)을 덮음으로써 형성되고 부분적으로 에칭되며, 그것에 의해 개구부를 가진 뱅크(805)를 형성한다. 그 때, 유기 수지막이 에칭될 뿐만 아니라 배선(809)의 제 2 전기적인 도전막이 부분적으로 에칭되고, 음극이 되어야 하는 제 1 전기적인 도전막(802)은 부분적으로 노출된다.

그 다음, 전계발광층(806)은 뱅크(805)의 개구부에서 막에 형성된다. 본 예에 있어서, 전계발광층(806)은 제 2 전기적인 도전막(804)이 뱅크(805)의 개구부 단부에 부분적으로 노출되도록 형성되지만, 전기적인 도전막(804)이 노출되지 않도록 전계발광층(806)으로 완전히 덮일 수 있다.

그 다음, 양극(807)은 전계발광층(806) 위의 막에 형성된다. 양극(807)에 대해서, 일 함수가 양극으로서 이용하기에 충분히 높은 재료와 광을 전송하지 않고 광이 반사되는 재료가 약간의 정도로 전계발광층(806) 내에 광을 폐쇄하기 위해서 이용되는 것이 바람직하다. 본 예에 있어서, Al-Li는 양극(807)으로서 이용되었다.

발광 소자(808)는 제 1 전기적인 도전막(802), 전계발광층(806) 및 양극(807)이 다른 것과 중첩되는 부분에 형성된다.

또한, 양극(807)에 대해서는, 제 2 전기적인 도전막(804) 위에서 반사되고 뱅크(805)의 개구부의 단부에 조사되도록 전계발광층(806)의 일부가 노출됨으로써 전계발광층(806)이 형성된다. 위에 설명된 구성에 의해, 전계발광층(806) 위에 발생된 광이 제 1 전기적인 도전막(802)과 양극(807) 위에 반복적으로 반사되고, 전계발광층(806)이 뱅크(805)의 개구부의 단부에 노출되는 부분으로부터 투사되고, 또한 뱅크의 개구부의 단부에서 제 2 전기적인 도전막(804)에 의해 반사되기 때문에, 우수한 지향성을 가진 광을 얻는다.

전계발광층(806)의 열화(deterioration)를 방지하는 목적을 위해서, 광이 투사된 부분이 완전하게 노출되도록 이용될 수 있지만, 광 또는 투광성을 가진 다른 막들을 전송하도록 충분히 얇은 금속막으로 덮여있고, 그것에 의해 물과 산소가 전계발광층(806) 내에서의 혼합되는 것을 방지한다는 것임을 유의해야 한다.

도 15b에 있어서, 높은 지향성을 가진 광이 얻어지는 발광 소자의 도 15a의 도면과는 다른 교차부가 도시된다.

도 15b에 있어서, 층간 절연막(815)은 TFT를 덮도록 형성된다. 관련 층간 절연막(815)은 개구부를 가지고, TFT의 불순물 영역(810)은 관련 개구부에 상호층 유전제막(815) 위에 형성된다.

배선(811)의 일부가 발광 소자의 음극으로서 이용되기 때문에, 음극으로서 이용하기 위해 충분히 낮은 일 함수를 가진 재료와 광을 전송하지 않고 광이 반사되는 재료가 이용된다. 본 예에 있어서, TaN이 이용되었다.

그 다음, 배선(811)을 덮는 유기 수지막이 형성되고, 도전적으로 에칭되고, 그것에 의해 개구부를 가진 뱅크(812)가 형성된다. 그 다음, 전계발광층(813)은 뱅크(812)의 개구부에 형성된다. 그 다음, 양극(814)은 전계발광층(813) 위에 형성된다. 양극(814)에 대해서는, 약간의 정도로 전계발광층(813) 내의 광을 차단하는 목적을 위해서, 양극으로서 그것을 이용하기 위한 충분히 높은 일 함수를 가진 재료와, 또한 광을 전송하지 않고 광이 반사되는 재료가 이용되는 것이 바람직하다. 본 예에 있어서, Al-Li가 양극(814)으로 중첩된다.

발광 소자(816)는 배선(811), 전계발광층(813) 및 양극(814)이 다른 것과 중첩되는 부분 위에 형성된다.

또한, 양극(814)은 양극(814)이 전계발광층(813)과 배선(811)이 뱅크(812)의 개구부에서 서로 중첩되는 영역 위에 개구부를 가지도록 형성되고 전계발광층(813)의 일부분은 관련 개구부에 노출된다. 위에 설명된 구성에 의해, 전계발광층(813) 위에 발생된 광이 배선(811)과 양극(814) 위에서 반복적으로 반사되고 전계발광층(813)의 일부인 부분으로부터 투사되기 때문에, 우수한 지향성을 가진 광이 얻게 된다.

전계발광층(813)의 약화를 방지하는 목적을 위해, 광이 투사된 부분이 완전히 덮이도록 이용 가능할 수 있지만, 광 또는 투명한 다른 막들로 충분히 얇은 금속막으로 덮이고, 그것에 의해 물과 산소가 전계발광층(813) 내에서 혼합되는 것이 방지된다.

또한, 본 예에 있어서, 전계발광층 위에 생성된 광이 양극 위에 형성된 개구부로부터 투사되지만, 광은 양극에서 형성된 개구부로부터 투사될 수 있다.

본 예는 예들(1-7)과 조합하여 실행될 수 있다.

본 발명은 기판들의 3 개의 시트들(sheets) 사이에 신호들의 전송을 비교적 용이하게 실행할 수 있거나 투명한 기판을 활용하여 더 실행할 수 있다. 또한, 기판들 사이에 전송되기 위해 신호들의 버스 폭이 크게 취해질 수 있고 유효성으로 우수한 복수의 유리 기판들 상의 회로들에서의 평행한 동작이 실행될 수 있기 때문에, 단일 크리스탈 트랜지스터(single crystal transistor)와 비교할 때 유리 기판 위에 형성된 TFT의 동작비가 저하될 수 있다.

또한, 복수의 유리 기판들은 단일 크리스탈 실리콘 웨이퍼(single crystal silicon wafer)에 비교할 때 유리 기판 위에 형성된 회로들의 집적 정도가 낮으면 기판들 사이에 신호를 전송하기 위한 광신호를 활용함으로써 적층될 수 있기 때문에, 수평 방향으로 벌키(bulky)가 되는 것으로부터 장치를 보호할 수 있다. 또한, 길이 연장(lengthen)으로부터 배선을 보호할 수 있고, 배선 커패시턴스(wiring capacitance) 때문에 소모하는 전력량이 억제될 수 있다.

또한, 각 회로의 TFT의 구성이 처리가 각 하나의 기판 당 변하면 용이하게 최적화될 수 있기 때문에, 기판의 각 하나의 시트 당 단계들의 수의 증가가 억제되고, 제품 완성을 위해 요구되는 시간이 억제될 수 있다. 또한, 비용은 저렴한 유리 기판을 활용함으로써 억제될 수 있고, 본 발명은 간단한 방식에 의해 제조될 수 있다.

그 다음, 하나의 집적된 회로가 각각의 기판들 위에 형성된 회로들을 결합함으로써 형성되기 때문에, 수율(yield)은 집적 회로가 하나의 기판 위에 형성된 경우와 비교하여 향상될 수 있다. 또한, 회로들 사이에 전기적으로 결합하기 위한 FPC 등과 같은 단자들의 수는 기판들 사이의 신호 전송을 위해 광신호를 활용하여 억제될 수 있고, 기계적인 세기(mechanical strength)의 신뢰성이 향상될 수 있다. 또한, 처리될 신호들의 정보량이 증가하면, 단자들의 부분에서 접촉 결함들의 발생 때문에 수율이 낮아지는 것이 억제될 수 있다.

그 다음, FPC의 단자와는 다른, 광신호의 송신 및 수신을 수행하기 위한 발광 소자 및 광-검출 소자는 기판의 단부에 배열되도록 요구될 필요가 없고, 레이아웃(rayout) 상의 제한이 더 작아지며, 이들은 용이하게 처리될 정보의 다른 증가에 대응한다.

10 : 유리 기판 12 : 광 입력 및 출력부
13 : 인터페이스 14 : 광 입력부
15 : 광 출력부 16 : 발광 소자

Claims

제 1 발광 소자가 위에 설치된 제 1 투명 기판;
제 2 발광 소자가 위에 설치된 제 2 투명 기판;
광 검출 소자가 위에 설치된 제 3 투명 기판;
상기 제 1 투명 기판 위에 설치된 제 1 반도체 회로;
상기 제 2 투명 기판 위에 설치된 제 2 반도체 회로; 및
상기 제 3 투명 기판 위에 설치된 제 3 반도체 회로를 포함하는 반도체 장치로서,
상기 제 1 발광 소자는 상기 제 1 반도체 회로로부터 출력된 제 1 전기 신호에 응답하여 제 1 광 신호를 송신하고,
상기 제 2 발광 소자는 상기 제 2 반도체 회로로부터 출력된 제 2 전기 신호에 응답하여 제 2 광 신호를 송신하고,
상기 제 2 광 신호의 상기 송신 이외의 동작은 상기 광 검출 소자가 상기 제 1 광 신호를 수신하는 동안 상기 제 2 투명 기판에서 수행되고,
상기 제 1 광 신호의 상기 송신 이외의 동작은 상기 광 검출 소자가 상기 제 1 투명 기판을 통해 상기 제 2 광 신호를 수신하는 동안 상기 제 1 투명 기판에서 수행되고,
상기 광 검출 소자에 의해 수신된 상기 제 1 광 신호 및 상기 제 2 광 신호는 제 3 전기 신호를 상기 제 3 반도체 회로에 입력하기 위해 상기 제 3 투명 기판에서 상기 제 3 전기 신호로 변환되는 반도체 장치.
제 1 발광 소자가 위에 설치된 제 1 투명 기판;
제 2 발광 소자가 위에 설치된 제 2 투명 기판;
광 검출 소자가 위에 설치된 제 3 투명 기판;
상기 제 1 투명 기판 위에 설치된 제 1 반도체 회로;
상기 제 2 투명 기판 위에 설치된 제 2 반도체 회로;
상기 제 3 투명 기판 위에 설치된 제 3 반도체 회로; 및
상기 제 3 투명 기판 위에 설치된 복수의 화소들을 포함하는 화소부를 포함하는 반도체 장치로서,
상기 제 1 발광 소자는 상기 제 1 반도체 회로로부터 출력된 제 1 전기 신호에 응답하여 제 1 광 신호를 송신하고,
상기 제 2 발광 소자는 상기 제 2 반도체 회로로부터 출력된 제 2 전기 신호에 응답하여 제 2 광 신호를 송신하고,
상기 제 2 광 신호의 상기 송신 이외의 동작은 상기 광 검출 소자가 상기 제 1 광 신호를 수신하는 동안 상기 제 2 투명 기판에서 수행되고,
상기 제 1 광 신호의 상기 송신 이외의 동작은 상기 광 검출 소자가 상기 제 1 투명 기판을 통해 상기 제 2 광 신호를 수신하는 동안 상기 제 1 투명 기판에서 수행되고,
상기 광 검출 소자에 의해 수신된 상기 제 1 광 신호 및 상기 제 2 광 신호는 상기 제 1 반도체 회로 및 상기 제 2 반도체 회로로부터 상기 화소부로의 신호 전송을 수행하도록 제 3 전기 신호를 상기 화소부에 입력하기 위해 상기 제 3 투명 기판에서 상기 제 3 전기 신호로 변환되는 반도체 장치.
제 1 발광 소자가 위에 설치된 제 1 투명 기판;
제 2 발광 소자가 위에 설치된 제 2 투명 기판;
광 검출 소자가 위에 설치된 제 3 투명 기판;
상기 제 1 투명 기판 위에 설치된 제 1 반도체 회로;
상기 제 2 투명 기판 위에 설치된 제 2 반도체 회로;
상기 제 3 투명 기판 위에 설치된 제 3 반도체 회로; 및
상기 제 3 투명 기판 위에 설치된 복수의 화소들을 포함하는 화소부를 포함하는 반도체 장치로서,
상기 제 1 발광 소자는 상기 제 1 반도체 회로로부터 출력된 제 1 전기 신호에 응답하여 제 1 광 신호를 송신하고,
상기 제 2 발광 소자는 상기 제 2 반도체 회로로부터 출력된 제 2 전기 신호에 응답하여 제 2 광 신호를 송신하고,
상기 제 2 광 신호의 상기 송신 이외의 동작은 상기 광 검출 소자가 상기 제 1 광 신호를 수신하는 동안 상기 제 2 투명 기판에서 수행되고,
상기 제 1 광 신호의 상기 송신 이외의 동작은 상기 광 검출 소자가 상기 제 1 투명 기판을 통해 상기 제 2 광 신호를 수신하는 동안 상기 제 1 투명 기판에서 수행되고,
상기 광 검출 소자에 의해 수신된 상기 제 1 광 신호 및 상기 제 2 광 신호는 제 3 전기 신호에 의해 상기 화소부에서 영상을 표시하도록 상기 제 3 투명 기판에서 상기 제 3 전기 신호로 변환되는, 반도체 장치.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 1 발광 소자 및 상기 제 2 발광 소자 중 적어도 하나는 양극, 음극 및 상기 양극와 상기 음극 사이에 설치된 전계 발광층을 포함하고,
상기 전계 발광층은 광을 방출하고,
상기 양극은 상기 광을 반사하는 재료를 포함하고,
상기 음극은 상기 광을 반사하는 재료를 포함하고,
상기 양극 및 상기 음극 중 하나는 상기 전계 발광층의 일부를 노출하기 위한 개구를 갖고,
상기 광은 상기 개구로부터 조사되는, 반도체 장치.