KR101137735B1 - Display apparatus and method of manufacturing display device, and mask for patterning a photoresist film - Google Patents

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Abstract

표시장치, 표시장치의 제조 방법 및 마스크가 개시되어 있다. 표시장치는 기판상에 배치된 스토리지전극 패턴, 스토리지전극 패턴 상에 배치된 유전막, 유전막 상에 배치되며, 타이밍신호에 의하여 데이터신호를 출력하는 출력단을 포함하는 신호출력유닛, 유전막 상에 배치되며, 출력단의 일부를 노출시키는 제1 콘택홀을 갖는 유전패턴, 제1 콘택홀과 대응하는 제2콘택홀 및 스토리지전극 패턴과 대응하는 유전패턴을 노출시키는 제3콘택홀이 형성된 절연 패턴 및 출력단과 전기적으로 연결되며, 스토리지전극 패턴과 마주보는 스토리지전극부가 형성된 픽셀전극을 포함하며, 영상의 표시품질을 보다 향상시킨다.A display device, a method of manufacturing the display device, and a mask are disclosed. The display device is disposed on a dielectric layer disposed on a storage electrode pattern disposed on a substrate, a dielectric layer disposed on the storage electrode pattern, a dielectric layer disposed on the dielectric layer, and a signal output unit including an output terminal for outputting a data signal according to a timing signal. An insulating pattern having a dielectric pattern having a first contact hole exposing a portion of the output terminal, a second contact hole corresponding to the first contact hole, and a third contact hole exposing a dielectric pattern corresponding to the storage electrode pattern, and the output terminal And a pixel electrode having a storage electrode portion facing the storage electrode pattern, and further improving display quality of an image.

Description

표시장치, 표시장치의 제조 방법 및 마스크{DISPLAY APPARATUS AND METHOD OF MANUFACTURING DISPLAY DEVICE, AND MASK FOR PATTERNING A PHOTORESIST FILM}DISPLAY APPARATUS AND METHOD OF MANUFACTURING DISPLAY DEVICE, AND MASK FOR PATTERNING A PHOTORESIST FILM}

도 1은 본 발명의 일실시예에 의한 마스크의 평면도이다.1 is a plan view of a mask according to an embodiment of the present invention.

도 2는 도 1에 도시된 마스크의 단면도이다.FIG. 2 is a cross-sectional view of the mask shown in FIG. 1.

도 3은 본 발명의 일실시예에 의한 표시장치를 도시한 단면도이다.3 is a cross-sectional view illustrating a display device according to an exemplary embodiment of the present invention.

도 4는 도 3의 'A' 부분 확대도이다.4 is an enlarged view of a portion 'A' of FIG. 3.

도 5는 도 3에 도시된 출력 패턴을 포함하는 신호출력유닛의 평면도이다.FIG. 5 is a plan view of a signal output unit including the output pattern shown in FIG. 3.

도 6은 도 3에 도시된 'B' 부분 확대도이다.FIG. 6 is an enlarged view of a portion 'B' shown in FIG. 3.

도 7은 본 발명의 일실시예에 의하여 기판에 스토리지전극 패턴을 형성한 것을 도시한 평면도이다.7 is a plan view showing a storage electrode pattern formed on a substrate according to an embodiment of the present invention.

도 8은 도 7에 도시된 I-I' 선을 따라 절단한 단면도이다.FIG. 8 is a cross-sectional view taken along the line II ′ of FIG. 7.

도 9는 본 발명의 일실시예에 의하여 기판에 출력단이 형성된 것을 도시한 평면도이다.9 is a plan view illustrating an output terminal formed on a substrate according to an embodiment of the present invention.

도 10은 도 9에 도시된 Ⅱ-Ⅱ' 선을 따라 절단한 단면도이다.FIG. 10 is a cross-sectional view taken along the line II-II 'of FIG. 9.

도 11은 도 10에 도시된 출력단을 덮는 제 2 유전막 및 절연막을 도시한 단면도이다.FIG. 11 is a cross-sectional view illustrating a second dielectric layer and an insulating layer covering the output terminal illustrated in FIG. 10.

도 12는 도 11에 도시된 절연막을 패터닝 하는 마스크를 도시한 단면도이다.12 is a cross-sectional view illustrating a mask for patterning the insulating film illustrated in FIG. 11.

도 13은 도 12에 도시된 절연막을 패터닝 하여 형성된 절연패턴을 도시한 단면도이다.FIG. 13 is a cross-sectional view illustrating an insulating pattern formed by patterning the insulating film illustrated in FIG. 12.

도 14는 도 13에 도시된 제 2 유전막을 패터닝 하여 유전패턴을 형성하는 것을 도시한 단면도이다.FIG. 14 is a cross-sectional view illustrating the formation of a dielectric pattern by patterning the second dielectric layer illustrated in FIG. 13.

도 15는 본 14에 도시된 절연패턴 상에 형성된 픽셀전극을 도시한 단면도이다.15 is a cross-sectional view showing a pixel electrode formed on the insulating pattern shown in FIG.

도 16은 본 발명의 일실시예에 의한 표시장치를 도시한 단면도이다.16 is a cross-sectional view illustrating a display device according to an exemplary embodiment of the present invention.

도 17은 도 16에 도시된 출력 패턴을 포함하는 신호출력유닛의 평면도이다.17 is a plan view of a signal output unit including the output pattern shown in FIG.

도 18은 도 16의 'C' 부분을 도시한 확대도이다.FIG. 18 is an enlarged view illustrating a portion 'C' of FIG. 16.

도 19는 도 16에 도시된 표면적 증가부의 일실시예를 도시한 평면도이다.19 is a plan view illustrating an embodiment of the surface area increasing unit illustrated in FIG. 16.

도 20은 도 16에 도시된 표면적 증가부의 다른 실시예를 도시한 평면도이다.20 is a plan view illustrating another embodiment of the surface area increasing part illustrated in FIG. 16.

도 21은 본 발명의 일실시예에 의하여 기판에 형성된 스토리지전극 패턴을 도시한 평면도이다.21 is a plan view illustrating a storage electrode pattern formed on a substrate according to an embodiment of the present invention.

도 22는 도 21에 도시된 Ⅲ-Ⅲ' 선을 따라 절단한 단면도이다.FIG. 22 is a cross-sectional view taken along the line III-III ′ of FIG. 21.

도 23은 본 발명의 일실시예에 의하여 기판에 출력단이 형성된 것을 도시한 평면도이다.FIG. 23 is a plan view illustrating an output terminal formed on a substrate according to an embodiment of the present invention. FIG.

도 24는 도 23에 도시된 Ⅳ-Ⅳ' 선을 따라 절단한 단면도이다.FIG. 24 is a cross-sectional view taken along the line IV-IV 'of FIG. 23.

도 25는 도 24에 도시된 출력단을 덮는 제 2 유전막 및 절연막을 도시한 단면도이다.FIG. 25 is a cross-sectional view illustrating a second dielectric layer and an insulating layer covering the output terminal illustrated in FIG. 24.

도 26은 도 24에 도시된 절연막을 패터닝 하여 형성된 절연패턴을 도시한 단 면도이다.FIG. 26 is a diagram illustrating an insulating pattern formed by patterning the insulating film illustrated in FIG. 24.

도 28은 본 27에 도시된 절연패턴 상에 형성된 픽셀 전극을 도시한 단면도이다.28 is a cross-sectional view showing a pixel electrode formed on the insulating pattern shown in FIG. 27.

도 29는 본 발명의 일실시예에 의하여 기판에 형성된 스토리지전극 패턴을 도시한 평면도이다.29 is a plan view illustrating a storage electrode pattern formed on a substrate according to an embodiment of the present invention.

도 30은 도 29에 도시된 Ⅴ-Ⅴ' 선을 따라 절단한 단면도이다.FIG. 30 is a cross-sectional view taken along the line VV ′ of FIG. 29.

도 31은 본 발명의 일실시예에 의하여 기판에 출력단이 형성된 것을 도시한 평면도이다.31 is a plan view illustrating an output terminal formed on a substrate according to an embodiment of the present invention.

도 32는 도 31에 도시된 Ⅵ-Ⅵ' 선을 따라 절단한 단면도이다.FIG. 32 is a cross-sectional view taken along the line VI-VI ′ of FIG. 31.

도 33은 도 32에 도시된 출력단을 덮는 제 2 유전막 및 절연막을 도시한 단면도이다.33 is a cross-sectional view illustrating a second dielectric layer and an insulating layer covering the output terminal illustrated in FIG. 32.

도 34는 도 33에 도시된 절연막을 패터닝 하여 형성된 절연패턴을 도시한 단면도이다.34 is a cross-sectional view illustrating an insulating pattern formed by patterning the insulating film illustrated in FIG. 33.

도 35는 도 34에 도시된 제 2 유전막을 패터닝 하여 유전패턴을 형성하는 것을 도시한 단면도이다.35 is a cross-sectional view illustrating the formation of a dielectric pattern by patterning the second dielectric layer illustrated in FIG. 34.

도 36은 도 34에 도시된 절연패턴 상에 형성된 화소전극을 도시한 단면도이다.36 is a cross-sectional view illustrating a pixel electrode formed on the insulating pattern illustrated in FIG. 34.

본 발명은 표시장치, 표시장치의 제조 방법 및 마스크에 관한 것이다. 보다 구체적으로, 본 발명은 영상의 표시품질을 향상시킬 수 있는 표시장치, 표시장치의 제조 방법 및 마스크에 관한 것이다.The present invention relates to a display device, a manufacturing method of the display device, and a mask. More specifically, the present invention relates to a display device, a method of manufacturing the display device, and a mask capable of improving the display quality of an image.

일반적으로, 표시장치(display apparatus)는 정보처리장치(information processing device)에서 처리된 영상 신호를 영상으로 변경한다.In general, a display apparatus converts an image signal processed by an information processing device into an image.

다양한 표시장치들 중 하나인 액정표시장치(liquid crystal display apparatus)는 액정(liquid crystal)을 이용하여 영상을 표시한다. 액정표시장치는 액정을 제어하여 영상을 표시하기 위한 액정표시패널(liquid crystal display panel) 및 액정표시패널로 광을 제공하는 백라이트 어셈블리(back light assembly)를 포함한다.One of various display devices, a liquid crystal display apparatus, displays an image by using liquid crystal. The liquid crystal display device includes a liquid crystal display panel for displaying an image by controlling liquid crystal and a back light assembly for providing light to the liquid crystal display panel.

액정표시패널은 박막트랜지스터 기판(thin film transistor substrate), 컬러필터 기판(color filter substrate) 및 박막트랜지스터 기판 및 컬러필터 기판 사이에 개재된 액정층(liquid crystal layer)을 포함한다.The liquid crystal display panel includes a thin film transistor substrate, a color filter substrate, and a liquid crystal layer interposed between the thin film transistor substrate and the color filter substrate.

최근 개발된 박막트랜지스터 기판은 4매 마스크를 사용하여 제작된다. 4 매의 마스크를 이용한 박막트랜지스터 기판은 데이터 라인(data line), 데이터 라인과 연결된 채널층(channel layer), 채널층과 연결된 드레인 전극(drain electrode) 및 한 프레임의 시간 동안 영상을 유지하기 위한 스토리지 커패시턴스 전극(storage capacitance electrode)을 포함한다. 4매 마스크를 이용한 액정표시패널은 스토리지 커패시턴스 전극의 하부에 아몰퍼스 실리콘 패턴 및 고농도 이온도핑 아몰퍼스 실리콘 패턴과 같은 반도체 패턴들이 잔류한다.Recently developed thin film transistor substrates are fabricated using four masks. A thin film transistor substrate using four masks has a data line, a channel layer connected to the data line, a drain electrode connected to the channel layer, and storage for maintaining an image for one frame of time. A capacitance capacitance electrode. In a liquid crystal display panel using a four-mask, semiconductor patterns such as an amorphous silicon pattern and a high concentration ion-doped amorphous silicon pattern remain under the storage capacitance electrode.

이와 같이 스토리지 커패시턴스 전극의 하부에 반도체 패턴들이 잔류할 경우, 스토리지 커패시턴스 전극, 반도체 패턴들 및 대향 스토리지 커패시턴스 전극 사이에는 기생 커패시턴스가 형성된다. 기생 커패시턴스는 표시장치로부터 잔상 및 플리커(filcker) 등을 발생시켜, 표시패널로부터 발생된 영상의 표시품질을 크게 저하시킨다.As such, when semiconductor patterns remain below the storage capacitance electrode, parasitic capacitance is formed between the storage capacitance electrode, the semiconductor patterns, and the opposite storage capacitance electrode. The parasitic capacitance generates afterimages, flickers, and the like from the display device, and greatly reduces the display quality of the image generated from the display panel.

따라서, 본 발명은 종래 기술에 따른 하나 또는 그 이상의 문제점 및 제한을 실질적으로 제거함에 있다.Accordingly, the present invention is intended to substantially eliminate one or more problems and limitations of the prior art.

본 발명의 실시예들은 영상의 표시품질을 향상시킨 표시장치를 제공한다.Embodiments of the present invention provide a display device with improved display quality of an image.

본 발명의 실시예들은 영상의 표시품질을 향상시키는 표시장치의 제조 방법을 제공한다.Embodiments of the present invention provide a method of manufacturing a display device for improving the display quality of an image.

본 발명의 실시예들은 상기 표시장치를 제조하기 위한 마스크를 제공한다.Embodiments of the present invention provide a mask for manufacturing the display device.

본 발명의 일측면에 따르면, 표시장치는 스토리지전극 패턴, 유전막, 신호출력유닛, 유전패턴, 절연패턴 및 픽셀전극을 포함한다. 스토리지전극 패턴은 기판상에 배치되며, 유전막은 스토리지전극 패턴 상에 배치된다. 신호출력유닛은 유전막 상에 배치되며, 타이밍신호에 의하여 데이터신호를 출력하는 출력단을 포함한다. 유전패턴은 유전막 상에 배치되며, 출력단의 일부를 노출시키는 제1 콘택홀을 갖다. 절연 패턴은 제1 콘택홀과 대응하는 제2콘택홀 및 스토리지전극 패턴과 대응하는 유전패턴을 노출시키는 제3콘택홀을 갖는다. 픽셀전극은 출력단과 전기적으로 연결되며, 스토리지전극 패턴과 마주보는 스토리지전극부가 형성된다.According to an aspect of the present invention, the display device includes a storage electrode pattern, a dielectric layer, a signal output unit, a dielectric pattern, an insulation pattern, and a pixel electrode. The storage electrode pattern is disposed on the substrate, and the dielectric layer is disposed on the storage electrode pattern. The signal output unit is disposed on the dielectric film and includes an output terminal for outputting a data signal in response to the timing signal. The dielectric pattern is disposed on the dielectric layer and has a first contact hole exposing a portion of the output terminal. The insulating pattern has a second contact hole corresponding to the first contact hole and a third contact hole exposing the dielectric pattern corresponding to the storage electrode pattern. The pixel electrode is electrically connected to the output terminal, and a storage electrode portion facing the storage electrode pattern is formed.

본 발명의 다른 측면에 따르면, 표시장치의 제조 방법은 기판상에 영상을 지정된 시간동안 유지하기 위한 스토리지전극 패턴을 형성한다. 스토리지전극 패턴을 덮는 제 1 유전막의 상부에 영상을 표시하기 위한 데이터가 출력되는 출력단을 형성하고, 출력단이 덮이도록 제 1 유전막 상에 제 2 유전막 및 절연막을 순차적으로 형성한다. 절연막 및 제 2 유전막을 패터닝 하여 출력단과 대응하는 제 2 유전막의 일부를 노출시키고, 스토리지전극 패턴과 대응하는 부분에는 절연막의 일부를 잔류시킨다. 노출된 제 2 유전막 및 절연막의 일부를 제거하여 출력단을 노출시키는 제 1 콘택홀 및 제 2 유전막 중 스토리지전극 패턴과 대응하는 곳에 제 2 콘택홀을 형성하고, 제 1 콘택홀을 통해 출력단과 전기적으로 연결되고, 제 2 콘택홀을 통해 스토리지전극 패턴과 마주보는 화소전극을 형성한다.According to another aspect of the present invention, a method of manufacturing a display device forms a storage electrode pattern for maintaining an image on a substrate for a specified time. An output terminal for outputting data for displaying an image is formed on the first dielectric layer covering the storage electrode pattern, and a second dielectric layer and an insulating layer are sequentially formed on the first dielectric layer to cover the output terminal. The insulating film and the second dielectric film are patterned to expose a portion of the second dielectric film corresponding to the output terminal, and a portion of the insulating film is left in the portion corresponding to the storage electrode pattern. A second contact hole is formed in the first contact hole and the second dielectric layer corresponding to the storage electrode pattern to expose the output terminal by removing a portion of the exposed second dielectric layer and the insulating layer, and electrically connects with the output terminal through the first contact hole. The pixel electrode facing the storage electrode pattern is formed through the second contact hole.

본 발명의 또 다른 측면에 따르면, 출력단을 갖는 신호출력유닛 및 스토리지 전극을 덮는 감광막을 패터닝하기 위한 마스크는 마스크몸체, 제 1 노광부 및 제 2 노광부를 포함한다. 제 1 노광부는 마스크몸체 상에 배치되며, 출력단과 대응하는 감광막을 제1 광량으로 노광 하는 제 1 광 투과부 및 제 1 광 투과부의 주변을 제1 광량 이하인 제2 광량으로 노광 하는 제2 광 투과부들을 포함한다. 제 2 노광부는 마스크몸체 상에 배치되며, 스토리지전극과 대응하는 감광막을 상기 제1 광량보다는 작고 제2 광량보다는 큰 제3 광량으로 노광 하기 위한 제 3 광 투과부들을 포함한다.According to another aspect of the invention, the mask for patterning the photosensitive film covering the signal output unit having the output terminal and the storage electrode includes a mask body, the first exposure portion and the second exposure portion. The first exposure part is disposed on the mask body, and the first light transmitting part exposing the photosensitive film corresponding to the output terminal with the first light amount and the second light transmitting parts exposing the periphery of the first light transmitting part with a second light amount less than or equal to the first light amount. Include. The second exposure part is disposed on the mask body and includes third light transmitting parts for exposing the photoresist film corresponding to the storage electrode to a third light amount smaller than the first light amount and larger than the second light amount.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하 고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일실시예에 의한 마스크의 평면도이다. 도 2는 도 1에 도시된 마스크의 단면도이다.1 is a plan view of a mask according to an embodiment of the present invention. FIG. 2 is a cross-sectional view of the mask shown in FIG. 1.

본 실시예에 의한 마스크는 박막트랜지스터와 같은 신호출력유닛의 출력단 및 화상을 한 프레임의 시간 동안 유지하기 위한 스토리지 전극을 덮는 포토레지스트 필름을 갖는 표시장치의 표시기판을 제조하는데 사용될 수 있다.The mask according to the present embodiment can be used to manufacture a display substrate of a display device having an output terminal of a signal output unit such as a thin film transistor and a photoresist film covering a storage electrode for holding an image for one frame of time.

도 1 및 도 2들을 참조하면, 표시장치(100)를 제조하기 위한 마스크(10)는 마스크 몸체(mask body;12), 제 1 노광부(first exposing portion;14) 및 제 2 노광부(second exposing portion;16)를 포함한다. 마스크(10)의 상면에는 광원(light source)이 배치되고, 광원으로부터는 제 1 광량을 갖는 광이 출사된다.1 and 2, a mask 10 for manufacturing the display device 100 may include a mask body 12, a first exposing portion 14, and a second exposure portion (second). exposing portion; A light source is disposed on an upper surface of the mask 10, and light having a first light amount is emitted from the light source.

마스크 몸체(12)는 상기 광을 흡수하는 기판을 포함한다. 제 1 노광부(14) 및 제 2 노광부(16)는 마스크 몸체(12) 상에 형성된다. 제 1 노광부(14) 및 제 2 노광부(16)는 마스크 몸체(12)를 관통하고, 이로 인해 제 1 노광부(14) 및 제 2 노광부(16)로는 광원에서 출사된 광이 통과한다.The mask body 12 includes a substrate that absorbs the light. The first exposed portion 14 and the second exposed portion 16 are formed on the mask body 12. The first exposure portion 14 and the second exposure portion 16 pass through the mask body 12, and thus light emitted from the light source passes through the first exposure portion 14 and the second exposure portion 16. do.

도 2를 참조하면, 제 1 노광부(14)는 제 1 광 투과부(first light transmitting portion;14a) 및 제 2 광 투과부(second light transmitting portion;14b)를 포함한다.Referring to FIG. 2, the first exposure part 14 includes a first light transmitting portion 14a and a second light transmitting portion 14b.

제 1 광 투과부(14a)는 출력단(40)과 대응하는 절연막(insulation layer;60) 상에 정렬된다. 제 1 광 투과부(14a)는 평면상에서 보았을 때 사각형 형상을 갖고, 제 1 광 투과부(14a)에 대응하는 절연막(60)은 제 1 광 투과부(14a)를 통해 노광 된다. 이때, 제 1 광 투과부(14a)와 대응하는 절연막(60)은 상기 제 1 광량으로 풀-노광 된다.The first light transmitting portion 14a is aligned on the insulation layer 60 corresponding to the output terminal 40. The first light transmitting portion 14a has a quadrangular shape in plan view, and the insulating film 60 corresponding to the first light transmitting portion 14a is exposed through the first light transmitting portion 14a. At this time, the insulating film 60 corresponding to the first light transmitting portion 14a is fully exposed to the first light amount.

제 2 광 투과부(14b)는 제 1 광 투과부(14a)의 주변에 배치되며, 폐루프 슬릿 형상을 갖는다. 제 2 광 투과부(14b)의 중심은 제 1 광 투과부(14a)의 중심과 동일하다. 본 실시예에서, 제 2 광 투과부(14b)는, 예를 들어, 사각형 폐루프 슬릿 형상을 갖는다. 사각형 폐루프 슬릿 형상을 갖는 제 2 광 투과부의 폭은, 예를 들어, 약 1.2㎛ ～ 1.4㎛이고, 바람직하게, 약 1.3㎛이다.The second light transmitting portion 14b is disposed around the first light transmitting portion 14a and has a closed loop slit shape. The center of the second light transmitting portion 14b is the same as the center of the first light transmitting portion 14a. In the present embodiment, the second light transmitting portion 14b has a rectangular closed loop slit shape, for example. The width | variety of the 2nd light transmitting part which has a rectangular closed-loop slit shape is about 1.2 micrometers-1.4 micrometers, for example, Preferably it is about 1.3 micrometers.

광원에서 발생된 광은 슬릿 형상을 갖는 제 2 광 투과부(14b)를 통과하면서 회절 되고, 이로 인해 제 2 광 투과부(14b)와 대응하는 절연막(60)은 제 1 광량보다 작은 제 2 광량으로 하프 노광 된다.The light generated from the light source is diffracted while passing through the second light transmitting portion 14b having a slit shape, and thus the second light transmitting portion 14b and the insulating film 60 corresponding to the second light transmitting portion are half at a second light quantity smaller than the first light amount. It is exposed.

제 2 노광부(16)는 스토리지전극(storage electrode;20)과 대응하는 절연막(60) 상에 정렬된다. 제 2 노광부(16)는 스토리지전극(20)과 대향하는 제 3 광 투과부(16a)를 갖는다. 각 제 3 광 투과부(16a)는 상호 평행한 슬릿 형상을 갖고, 복수개가 나란하게 배치된다. 본 실시예에서, 제 3 광 투과부(16a)의 폭은 약 1.6㎛ 내지 약 1.8㎛이고, 바람직하게, 약 1.7㎛이다.The second exposure portion 16 is aligned on the insulating film 60 corresponding to the storage electrode 20. The second exposure part 16 has a third light transmitting part 16a facing the storage electrode 20. Each third light transmitting portion 16a has a slit shape parallel to each other, and a plurality of third light transmitting portions 16a are arranged side by side. In the present embodiment, the width of the third light transmitting portion 16a is about 1.6 μm to about 1.8 μm, and preferably about 1.7 μm.

슬릿 형상을 갖는 제 3 광 투과부(third light transmitting portion;16a)에 의해 제 3 광 투과부(16a)를 통과하는 광은 회절 되어, 제 3 광 투과부(16a)와 대응하는 절연막(60)은, 예를 들어, 제 3 광량으로 노광 된다. 이때, 제 3 광량은 제 1 광량보다는 작고 제 2 광량보다는 크다.The light passing through the third light transmitting portion 16a is diffracted by the third light transmitting portion 16a having a slit shape, and the insulating film 60 corresponding to the third light transmitting portion 16a is, for example. For example, it is exposed by the third light amount. At this time, the third light amount is smaller than the first light amount and larger than the second light amount.

본 실시예에서, 절연막(60)이 제 3 광량에 의하여 노광 될 경우, 기판상에는 절연막(60)의 일부인 잔류부(remaining portion)가 형성 될 수 있다. 이때, 잔류부의 두께는 절연막 하부에 배치된 유전막(dielectric layer;50)의 두께와 실질적으로 동일할 수 있다.In the present embodiment, when the insulating film 60 is exposed by the third light amount, a remaining portion which is part of the insulating film 60 may be formed on the substrate. In this case, the thickness of the remaining portion may be substantially the same as the thickness of the dielectric layer 50 disposed under the insulating layer.

도 3은 본 발명의 일실시예에 의한 표시장치를 도시한 단면도이다.3 is a cross-sectional view illustrating a display device according to an exemplary embodiment of the present invention.

도 3을 참조하면, 표시장치(display apparatus;100)는 기판(110) 상에 형성된 스토리지전극 패턴(first storage electrode pattern;120), 유전막(dielectric layer;130), 출력단(signal output terminal;140)을 포함하는 신호출력유닛(signal output unit;125, 도 5 참조), 유전 패턴(dielectric pattern;150), 절연 패턴(insulation pattern;160) 및 픽셀 전극(pixel electrode; 170)을 포함한다.Referring to FIG. 3, the display apparatus 100 includes a first storage electrode pattern 120, a dielectric layer 130, and a signal output terminal 140 formed on the substrate 110. And a signal output unit 125 (see FIG. 5), a dielectric pattern 150, an insulation pattern 160, and a pixel electrode 170.

기판(110)은, 예를 들어, 투명 기판, 예를 들면, 유리 기판이다.The substrate 110 is, for example, a transparent substrate, for example, a glass substrate.

스토리지전극 패턴(120)은 기판(110) 상에 배치된다. 기판(110) 상에 형성된 스토리지전극 패턴(120)은 픽셀 전극(170)에 인가된 화소전압(pixel voltage)을 한 프레임의 시간 동안 유지시킨다.The storage electrode pattern 120 is disposed on the substrate 110. The storage electrode pattern 120 formed on the substrate 110 maintains a pixel voltage applied to the pixel electrode 170 for one frame of time.

도 4는 도 3의 'A' 부분 확대도이다.4 is an enlarged view of a portion 'A' of FIG. 3.

도 4를 참조하면, 스토리지전극 패턴(120)은 몰리브덴(molybdenum)을 포함하는 몰리브덴 패턴(molybdenum pattern;122) 및 알루미늄 패턴(aluminium pattern;124)을 포함할 수 있다. 바람직하게, 알루미늄 패턴(124)은 몰리브덴 패턴(122) 상에 배치된다. 이와 다르게, 스토리지전극 패턴(120)은 알루미늄 패턴 또는 알루미늄 합금 패턴으로 형성될 수 있다.Referring to FIG. 4, the storage electrode pattern 120 may include a molybdenum pattern 122 including molybdenum and an aluminum pattern 124. Preferably, the aluminum pattern 124 is disposed on the molybdenum pattern 122. Alternatively, the storage electrode pattern 120 may be formed of an aluminum pattern or an aluminum alloy pattern.

유전막(130)은 스토리지전극 패턴(120) 상에 형성되고, 유전막(130)은 스토 리지전극 패턴(120)을 화소 전극(170)에 대하여 절연한다. 본 실시예에서, 유전막(130)은 화학 기상 증착(Chemical Vapored Deposition) 공정 등에 의하여 형성된 실리콘 질화막(SiNx)일 수 있다.The dielectric layer 130 is formed on the storage electrode pattern 120, and the dielectric layer 130 insulates the storage electrode pattern 120 from the pixel electrode 170. In this embodiment, the dielectric film 130 may be a silicon nitride film (SiN x ) formed by a chemical vapor deposition process.

도 5는 도 3에 도시된 출력 패턴을 포함하는 신호출력유닛의 평면도이다.FIG. 5 is a plan view of a signal output unit including the output pattern shown in FIG. 3.

도 5를 참조하면, 신호출력유닛(125)은 게이트 라인(gate line, GL), 데이터 라인(data line, DL), 채널 패턴(channel pattern, CP) 및 출력단(140)을 포함한다.Referring to FIG. 5, the signal output unit 125 includes a gate line GL, a data line DL, a channel pattern CP, and an output 140.

도 3 및 도 5를 참조하면, 게이트 라인(GL)은 기판(110) 및 유전막(130) 사이에 개재되며, 제 1 방향을 따라 연장된다. 표시장치의 해상도가 1024 ×768 일 경우, 복수개의 게이트 라인(GL)들은 기판(110) 상에 약 768 개가 병렬 방식으로 배치된다. 각 게이트 라인(GL)은 약 1024 ×3 개의 게이트 전극(gate electrode, GE)을 포함한다. 각 게이트 전극(GE)은 게이트 라인(GL)으로부터 제 1 방향과 실질적으로 직교하는 제 2 방향으로 기판(110)을 따라 돌출 된다.3 and 5, the gate line GL is interposed between the substrate 110 and the dielectric layer 130 and extends along the first direction. When the resolution of the display device is 1024 × 768, the plurality of gate lines GL is disposed on the substrate 110 in a parallel manner. Each gate line GL includes about 1024 × 3 gate electrodes GE. Each gate electrode GE protrudes along the substrate 110 in a second direction substantially perpendicular to the first direction from the gate line GL.

본 실시예에서, 게이트 라인(GL) 및 스토리지전극 패턴(120)은 함께 형성된다. 따라서, 게이트 라인(GL)은 몰리브덴을 포함하는 몰리브덴 패턴 및 알루미늄 패턴을 포함한다.In the present embodiment, the gate line GL and the storage electrode pattern 120 are formed together. Thus, the gate line GL includes a molybdenum pattern including molybdenum and an aluminum pattern.

데이터 라인(DL)은 유전막(130) 상에 배치되며, 제 2 방향을 따라 연장된다. 표시장치의 해상도가 1024 ×768 일 경우, 복수개의 데이터 라인(DL)들은 기판(110) 상에 약 1024 ×3 개가 병렬 방식으로 배치된다. 각 데이터 라인(DL)은 약 768 개의 소오스 전극(source electrode, SE)을 포함한다. 각 소오스 전극(SE)은 데이터 라인(DL)으로부터 제 1 방향과 평행한 방향으로 기판(110)을 따라 돌출 된다.The data line DL is disposed on the dielectric layer 130 and extends along the second direction. When the resolution of the display device is 1024 × 768, the plurality of data lines DL are disposed on the substrate 110 in a parallel manner. Each data line DL includes about 768 source electrodes SE. Each source electrode SE protrudes along the substrate 110 from the data line DL in a direction parallel to the first direction.

도 6은 도 3에 도시된 'B' 부분 확대도이다.FIG. 6 is an enlarged view of a portion 'B' shown in FIG. 3.

도 6을 참조하면, 데이터 라인(DL)은, 바람직하게, 제 1 몰리브덴 패턴(MP1), 알루미늄 패턴(AP) 및 제 2 몰리브덴 패턴(MP2)을 포함한다. 예를 들면, 제 1 몰리브덴 패턴(MP1)의 상면에는 알루미늄 패턴(AP)이 형성되고, 알루미늄 패턴(AP)의 상면에는 제 2 몰리브덴 패턴(MP2)이 형성된다.Referring to FIG. 6, the data line DL preferably includes a first molybdenum pattern MP 1 , an aluminum pattern AP, and a second molybdenum pattern MP 2 . For example, the first molybdenum pattern (MP 1) upper surface of the aluminum pattern (AP) is formed in the upper surface of the aluminum pattern (AP) is formed with a second molybdenum pattern (MP 2).

채널 패턴(CP)은 각 게이트 전극(GE)과 대응하는 유전막(130) 상에 배치된다. 채널 패턴(CP) 상에는 소오스 전극(SE)이 전기적으로 연결된다. 채널 패턴(CP)은 바람직하게, 아몰퍼스 실리콘 패턴(amorphous silicon pattern) 및 아몰퍼스 실리콘 패턴 상에 배치된 고농도 이온도핑 아몰퍼스 실리콘 패턴(n+ amorphous silicon pattern)을 포함할 수 있다.The channel pattern CP is disposed on the dielectric layer 130 corresponding to each gate electrode GE. The source electrode SE is electrically connected to the channel pattern CP. The channel pattern CP may preferably include an amorphous silicon pattern and a high concentration ion doped amorphous silicon pattern (n + amorphous silicon pattern) disposed on the amorphous silicon pattern.

도 6을 다시 참조하면, 채널 패턴(CP)은 데이터 라인(DL)과 함께 형성되고, 따라서 채널 패턴(CP)은 데이터 라인(DL)의 하부에도 배치된다.Referring back to FIG. 6, the channel pattern CP is formed together with the data line DL, and thus the channel pattern CP is disposed below the data line DL.

도 5를 다시 참조하면, 출력단(140)의 일부는 채널 패턴(CP)에 전기적으로 연결된다. 따라서, 게이트 라인(GL)에 인가된 타이밍 신호에 의해 채널 패턴(CP)에는 전기적 채널이 형성되고, 데이터 라인(DL)에 인가된 화소전압은 채널 패턴(CP) 및 출력단(140)을 통해 출력된다.Referring back to FIG. 5, a portion of the output terminal 140 is electrically connected to the channel pattern CP. Therefore, an electrical channel is formed in the channel pattern CP by the timing signal applied to the gate line GL, and the pixel voltage applied to the data line DL is output through the channel pattern CP and the output terminal 140. do.

도 3을 다시 참조하면, 신호출력유닛을 절연하기 위해, 유전 패턴(150)은 유전막(130) 상에 배치된다. 유전 패턴(150)은 실리콘 질화물을 포함한다. 유전 패턴(150)은 출력단(140)을 노출하는 제 1 콘택홀(152)을 포함한다. 본 실시예에서, 유전 패턴(150)의 두께는 바람직하게 약 0.2 내지 0.6㎛, 바람직하게 0.5㎛이다.Referring back to FIG. 3, the dielectric pattern 150 is disposed on the dielectric layer 130 to insulate the signal output unit. Dielectric pattern 150 includes silicon nitride. The dielectric pattern 150 includes a first contact hole 152 exposing the output terminal 140. In the present embodiment, the thickness of the dielectric pattern 150 is preferably about 0.2 to 0.6 mu m, preferably 0.5 mu m.

절연패턴(160)은 유전 패턴(150) 상에 배치된다. 절연패턴(160)은 제 2 콘택홀(162) 및 제 3 콘택홀(164)을 포함한다.The insulating pattern 160 is disposed on the dielectric pattern 150. The insulating pattern 160 includes a second contact hole 162 and a third contact hole 164.

제 2 콘택홀(162)은 제 1 콘택홀(152)과 대응하는 곳에 형성되어 제 1 및 제 2 콘택홀들(152, 162)에 의하여 출력단(140)은 노출된다. 본 실시예에서, 제 2 콘택홀(162)은 제 1 개구(162a) 및 제 2 개구(162b)를 포함한다. 제 1 개구(162a)는 평면상에서 보았을 때 제 1 평면적 A1을 갖고, 상기 제 2 개구(162b)는 평면상에서 보았을 때 제 1 평면적 A1 보다 작은 제 2 평면적 A2를 갖는다. 제 2 개구(162b)의 높이는 절연패턴(160)의 두께의 실질적으로 절반 정도인 것이 바람직하다. 예를 들어, 절연패턴(160)의 두께가 약 1.7㎛ ～3.0㎛ 일 경우, 제 2 개구(162b)의 높이는 약 1.35㎛ ～ 1.5㎛ 정도인 것이 바람직하다.The second contact hole 162 is formed to correspond to the first contact hole 152 so that the output terminal 140 is exposed by the first and second contact holes 152 and 162. In the present embodiment, the second contact hole 162 includes a first opening 162a and a second opening 162b. The first opening 162a has a first planar area A 1 when viewed in plan view, and the second opening 162b has a second planar area A 2 which is smaller than the first planar area A 1 when viewed in plan view. The height of the second opening 162b is preferably about half of the thickness of the insulating pattern 160. For example, when the thickness of the insulating pattern 160 is about 1.7 µm to 3.0 µm, the height of the second opening 162b is preferably about 1.35 µm to 1.5 µm.

제 3 콘택홀(164)은 스토리지전극 패턴(120)과 대응하는 위치에 형성된다. 제 3 콘택홀(164)에 의하여 스토리지전극 패턴(120)과 대응하는 유전 패턴(150)은 노출된다.The third contact hole 164 is formed at a position corresponding to the storage electrode pattern 120. The dielectric pattern 150 corresponding to the storage electrode pattern 120 is exposed by the third contact hole 164.

한편, 픽셀전극(170)은 제 2 및 제 3 콘택홀(162, 164)들이 형성된 절연패턴(160) 상에 배치된다.Meanwhile, the pixel electrode 170 is disposed on the insulating pattern 160 on which the second and third contact holes 162 and 164 are formed.

픽셀전극(170)은 바람직하게 투명하면서 도전성인 산화 아연 인듐(Indium Zinc Oxide, IZO), 산화 주석 인듐(Indium Tin Oxide, ITO) 및 아몰퍼스 산화 주석 인듐(amorphous Indium Tin Oxide, a-ITO) 등을 포함할 수 있다.The pixel electrode 170 is preferably transparent and conductive indium zinc oxide (IZO), indium tin oxide (ITO), amorphous indium tin oxide (a-ITO), or the like. It may include.

픽셀전극(170)의 일부는 제 1 및 제 2 콘택홀(152, 162)들을 통해 신호출력유닛의 출력단(140)에 전기적으로 연결되고, 픽셀전극(170)의 일부는 제 3 콘택홀(164)을 통해 스토리지전극 패턴(120)과 마주본다.A portion of the pixel electrode 170 is electrically connected to the output terminal 140 of the signal output unit through the first and second contact holes 152 and 162, and a portion of the pixel electrode 170 is the third contact hole 164. ) Faces the storage electrode pattern 120.

본 실시예에서, 제 3 콘택홀(164)의 평면적은 평면상에서 보았을 때, 스토리지전극 패턴(120)의 폭보다 넓거나, 스토리지전극 패턴(120)의 폭보다 작을 수 있다. 이하, 픽셀전극(170) 중 스토리지전극 패턴(120)과 마주보는 부분을 스토리지 전극부(172)라 정의하기로 한다. 픽셀전극(170)의 일부인 스토리지 전극부(172), 스토리지 전극부(172)와 대향하는 스토리지전극 패턴(120) 및 이들 사이에는 한 프레임의 시간 동안 화소전압을 충전하기에 충분한 스토리지 커패시턴스가 충전된다. 특히, 제 3 콘택홀(164)을 형성하여 스토리지전극 패턴(120) 및 스토리지 전극부(172) 사이의 간격을 감소시킴으로써 보다 많은 스토리지 커패시턴스를 충전할 수 있다.In the present embodiment, the planar area of the third contact hole 164 may be wider than the width of the storage electrode pattern 120 or smaller than the width of the storage electrode pattern 120 when viewed in plan view. Hereinafter, a portion of the pixel electrode 170 facing the storage electrode pattern 120 will be defined as the storage electrode unit 172. The storage electrode portion 172 which is a part of the pixel electrode 170, the storage electrode pattern 120 facing the storage electrode portion 172, and a storage capacitance sufficient to charge the pixel voltage for one frame of time are charged therebetween. . In particular, the third contact hole 164 may be formed to reduce the gap between the storage electrode pattern 120 and the storage electrode unit 172, thereby charging more storage capacitance.

도 7은 본 발명의 일실시예에 의하여 기판에 스토리지전극 패턴을 형성한 것을 도시한 평면도이다. 도 8은 도 7에 도시된 I-I' 선을 따라 절단한 단면도이다.7 is a plan view showing a storage electrode pattern formed on a substrate according to an embodiment of the present invention. FIG. 8 is a cross-sectional view taken along the line II ′ of FIG. 7.

도 7 및 도 8을 참조하면, 유리 기판과 같은 투명한 기판(200)에는 전면적에 걸쳐 금속층(metal layer;미도시)이 형성된다. 본 실시예에서, 금속층은, 예를 들어, 기판(200) 상에 형성된 몰리브덴 박막(molybdenum layer) 및 몰리브덴 박막의 상면에 배치된 알루미늄 박막(aluminium layer)을 포함할 수 있다. 금속층의 상면에는 포토레지스트 패턴(photoresist pattern)이 사진-현상 공정(photolithography-developing process)에 의하여 형성되고, 금속층은 포토레지스트 패턴을 마스크 삼아 식각 공정(etching process)에 의하여 패터닝 된다.7 and 8, a metal layer (not shown) is formed on a transparent substrate 200 such as a glass substrate over its entire surface. In the present embodiment, the metal layer may include, for example, a molybdenum thin film formed on the substrate 200 and an aluminum layer disposed on an upper surface of the molybdenum thin film. A photoresist pattern is formed on the upper surface of the metal layer by a photolithography-developing process, and the metal layer is patterned by an etching process using the photoresist pattern as a mask.

금속층이 패터닝 된 후, 기판(200)에는 스토리지전극 패턴(storage electrode pattern; SC)이 형성된다. 게이트 전극(GE)이 형성된 게이트 라인(GL)은 스토리지전극 패턴(SC)을 패터닝 하는 동안 스토리지전극 패턴(SC)과 함께 형성된다.After the metal layer is patterned, a storage electrode pattern SC is formed on the substrate 200. The gate line GL on which the gate electrode GE is formed is formed together with the storage electrode pattern SC while patterning the storage electrode pattern SC.

표시장치의 해상도가 1024 ×768 일 경우, 기판(200)에는 제 1 방향과 평행한 방향으로 약 768 개의 게이트 라인(GL)들이 형성되고, 게이트 라인(GL)들의 사이에는 제 1 방향과 평행한 방향으로 스토리지전극 패턴(SC)들이 형성된다. 스토리지전극 패턴(SC)들은 스토리지 커패시턴스를 증가시키기 위해, 예를 들어, 스토리지전극 패턴(SC)의 일부가 확장된 확장부(expanding portion; EP)를 더 포함할 수 있다.When the resolution of the display device is 1024 × 768, about 768 gate lines GL are formed in the substrate 200 in a direction parallel to the first direction, and are parallel to the first direction between the gate lines GL. The storage electrode patterns SC are formed in the direction. The storage electrode patterns SC may further include, for example, an expanding portion EP extended from a portion of the storage electrode pattern SC to increase the storage capacitance.

도 9는 본 발명의 일실시예에 의하여 기판에 출력단이 형성된 것을 도시한 평면도이다. 도 10은 도 9에 도시된 Ⅱ-Ⅱ' 선을 따라 절단한 단면도이다.9 is a plan view illustrating an output terminal formed on a substrate according to an embodiment of the present invention. FIG. 10 is a cross-sectional view taken along the line II-II 'of FIG. 9.

도 9 및 도 10을 참조하면, 기판(200)에 스토리지전극 패턴(SC)들 및 게이트 라인(GL)들이 형성된 후, 기판(200)상에는 제 1 유전막(firs dielectric layer; FD)이 전면적에 걸쳐 형성된다. 제 1 유전막(FD)은 스핀 코팅 공정, 슬릿 코팅 공정 등에 의하여 기판(200) 상에 형성된다.9 and 10, after the storage electrode patterns SC and the gate lines GL are formed on the substrate 200, a first dielectric layer FD is formed over the entire surface of the substrate 200. Is formed. The first dielectric film FD is formed on the substrate 200 by a spin coating process, a slit coating process, or the like.

기판(200) 상에 제 1 유전막(FD)이 형성된 후, 제 1 유전막(FD) 상에는 데이터 라인(DL), 출력단(DE) 및 채널 패턴(CP)이 형성된다.After the first dielectric layer FD is formed on the substrate 200, a data line DL, an output terminal DE, and a channel pattern CP are formed on the first dielectric layer FD.

데이터 라인(DL), 출력단(DE) 및 채널 패턴(CP)을 형성하기 위해, 제 1 유전막(FD) 상에는 아몰퍼스 실리콘 박막(미도시) 및 고농도 이온 도핑 실리콘 박막(미도시)을 포함하는 채널 박막(channel layer)이 형성된다. 이때, 고농도 이온 도핑 실리콘 박막은 아몰퍼스 실리콘 박막 상에 형성된다.A channel thin film including an amorphous silicon thin film (not shown) and a high concentration of ion-doped silicon thin film (not shown) on the first dielectric layer FD to form the data line DL, the output terminal DE, and the channel pattern CP. (channel layer) is formed. At this time, the high concentration ion-doped silicon thin film is formed on the amorphous silicon thin film.

고농도 이온 도핑 실리콘 박막의 상면에는 소오스/드레인 금속층(source/drain metal layer;미도시)이 형성된다. 소오스/드레인 금속층(미도시)은 몰리브덴을 포함하는 제 1 몰리브덴 박막, 알루미늄을 포함하는 알루미늄 박막 및 몰리브덴을 포함하는 제 2 몰리브덴 박막을 포함한다. 알루미늄 박막은 제 1 몰리브덴 박막의 상면에 형성되고, 제 2 몰리브덴 박막은 알루미늄 박막의 상면에 형성된다.A source / drain metal layer (not shown) is formed on the top surface of the highly ion-doped silicon thin film. The source / drain metal layer (not shown) includes a first molybdenum thin film including molybdenum, an aluminum thin film including aluminum, and a second molybdenum thin film including molybdenum. The aluminum thin film is formed on the upper surface of the first molybdenum thin film, and the second molybdenum thin film is formed on the upper surface of the aluminum thin film.

소오스/드레인 금속층 상에는 포토레지스트 박막(photoresist film)이 형성되고, 포토레지스트 박막은 사진-현상 공정에 의하여 패터닝 되어 소오스/드레인 금속층 상에는 포토레지스트 패턴이 형성된다. 소오스/드레인 금속층은 포토레지스트 패턴을 마스크 삼아 식각 공정에 의하여 패터닝 되어 데이터 라인(DL) 및 출력단(drain electrode; DE)이 형성된다.A photoresist film is formed on the source / drain metal layer, and the photoresist thin film is patterned by a photo-development process to form a photoresist pattern on the source / drain metal layer. The source / drain metal layer is patterned by an etching process using the photoresist pattern as a mask to form a data line DL and a drain electrode DE.

바람직하게, 표시장치의 해상도가 1024 ×768 일 경우, 기판(200)에는 제 1 방향과 실질적으로 수직한 제 2 방향으로 약 1024 ×3 개의 데이터 라인(DL)들이 형성된다. 또한, 각 데이터 라인(DL)들에는 제 1 방향과 평행한 방향으로 소오스 전극(SE)들이 기판(200)을 따라 연장된다. 소오스 전극(SE)들은 데이터 라인(DL)으로부터 게이트 라인(GL)의 게이트 전극(GE)과 인접한 곳으로 연장된다. 출력단(DE)은 소오스 전극(SE)과 이격 되어 형성된다.Preferably, when the resolution of the display device is 1024 × 768, about 1024 × 3 data lines DL are formed in the second direction substantially perpendicular to the first direction. In addition, the source electrodes SE extend in the direction parallel to the first direction to each of the data lines DL. The source electrodes SE extend from the data line DL to an area adjacent to the gate electrode GE of the gate line GL. The output terminal DE is formed spaced apart from the source electrode SE.

소오스 전극(SE)이 형성된 데이터 라인(DL) 및 출력단(DE)이 형성된 후, 채널 박막은 포토레지스트 패턴, 데이터 라인(DL) 및 출력단(DE)을 마스크 삼아 식각 되어 채널 패턴(CP)이 형성된다. 이때, 소오스 전극(SE) 및 출력단(DE)을 전기적으로 연결하는 고농도 이온도핑 실리콘 박막은 제거되어, 소오스 전극(SE) 및 출력단(DE)은 전기적으로 분리된다.After the data line DL and the output terminal DE on which the source electrode SE is formed are formed, the channel thin film is etched using the photoresist pattern, the data line DL, and the output terminal DE to form a channel pattern CP. do. At this time, the high concentration ion-doped silicon thin film electrically connecting the source electrode SE and the output terminal DE is removed, and the source electrode SE and the output terminal DE are electrically separated.

도 11은 도 10에 도시된 출력단을 덮는 제 2 유전막 및 절연막을 도시한 단면도이다.FIG. 11 is a cross-sectional view illustrating a second dielectric layer and an insulating layer covering the output terminal illustrated in FIG. 10.

도 11을 참조하면, 제 1 유전막(FD)의 상면에는 제 2 유전막(second dielectric layer; SD)이 형성된다. 제 2 유전막(SD)은 실리콘 질화물을 포함하며, 제 2 유전막(SD)은 제 1 유전막(FD) 상면에 배치된 출력단(DE)을 덮는다. 이어서, 제 2 유전막(SD)의 상면에는 절연막(insulation layer; IL)이 연속하여 형성된다. 절연막(IL)은 광과 반응하는 감광물질(light sensitive material)을 포함한다.Referring to FIG. 11, a second dielectric layer SD is formed on an upper surface of the first dielectric layer FD. The second dielectric layer SD includes silicon nitride, and the second dielectric layer SD covers the output terminal DE disposed on the top surface of the first dielectric layer FD. Subsequently, an insulation layer IL is continuously formed on the top surface of the second dielectric layer SD. The insulating layer IL includes a light sensitive material that reacts with light.

도 12는 도 11에 도시된 절연막을 패터닝 하는 마스크를 도시한 단면도이다. 본 실시예에 의한 마스크는 앞서 도 1 및 도 2를 통해 설명한 마스크와 동일한 구성을 갖는 바, 마스크에 대한 구체적인 설명은 생략하기로 한다.12 is a cross-sectional view illustrating a mask for patterning the insulating film illustrated in FIG. 11. Since the mask according to the present embodiment has the same configuration as the mask described above with reference to FIGS. 1 and 2, a detailed description of the mask will be omitted.

도 12를 참조하면, 절연막(IL)이 형성된 기판(200) 상에는 제 1 노광부(14) 및 제 2 노광부(16)를 갖는 마스크(10)가 지정된 위치에 정밀하게 정렬된다.Referring to FIG. 12, the mask 10 having the first exposed portion 14 and the second exposed portion 16 is precisely aligned at a designated position on the substrate 200 on which the insulating film IL is formed.

제 1 노광부(14)는 절연막(IL)의 하부에 배치된 출력단(DE)에 정렬되고, 제 2 노광부(16)는 제 1 유전막(FD)의 하부에 배치된 스토리지전극 패턴(SC)에 정렬된다.The first exposed portion 14 is aligned with the output terminal DE disposed under the insulating film IL, and the second exposed portion 16 has the storage electrode pattern SC disposed under the first dielectric layer FD. Is sorted on.

마스크(10)가 기판(200)의 지정된 위치에 정렬된 후, 감광물질을 포함하는 절연막(IL)은 마스크(10)의 제 1 노광부(14) 및 제 2 노광부(16)를 통과한 광에 의하여 각각 노광 된다.After the mask 10 is aligned at a designated position of the substrate 200, the insulating film IL including the photosensitive material passes through the first exposure portion 14 and the second exposure portion 16 of the mask 10. Each is exposed by light.

제 1 노광부(14)의 제 1 광 투과부(14a)에 대응하는 절연막(IL)의 제 1 부분(IL1)은 상기 제 1 광량으로 노광 된다. 또한, 노광부(14)의 제 2 광 투과부(14b)에 대응하는 절연막(IL)의 제 2 부분(IL2)은 제 1 광량의 절반 정도인 상기 제 2 광량으로 노광 된다. 한편, 제 2 노광부(16)의 제 3 광 투과부(16a)에 대응하는 절연막(IL)의 제 3 부분(IL3)은 제 1 광량보다 작고 제 2 광량보다 큰 상기 제 3 광량으로 노광 된다.The first portion IL 1 of the insulating film IL corresponding to the first light transmitting portion 14a of the first exposure portion 14 is exposed to the first light amount. In addition, the second portion IL 2 of the insulating film IL corresponding to the second light transmitting portion 14b of the exposure portion 14 is exposed to the second light amount, which is about half of the first light amount. On the other hand, the third portion IL 3 of the insulating film IL corresponding to the third light transmitting portion 16a of the second exposure portion 16 is exposed to the third light amount smaller than the first light amount and larger than the second light amount. .

도 13은 도 12에 도시된 절연막을 패터닝 하여 형성된 절연패턴을 도시한 단면도이다.FIG. 13 is a cross-sectional view illustrating an insulating pattern formed by patterning the insulating film illustrated in FIG. 12.

도 13을 참조하면, 제 2 유전막(SD) 상에 형성된 절연막(IL)은 마스크를 이용한 사진-현상 공정에 의하여 패터닝 되어 제 2 유전막(SD) 상에는 절연패턴(insulation pattern; IP)이 형성된다.Referring to FIG. 13, the insulating layer IL formed on the second dielectric layer SD is patterned by a photo-development process using a mask to form an insulation pattern IP on the second dielectric layer SD.

절연패턴(IP)을 형성하기 위하여, 절연막(IL)의 제 1 부분(IL1)은 상기 제 1 광량을 갖는 광에 의하여 풀-노광 되어 절연막(IL) 상에는 제 1 개구(FC)가 형성된 다. 절연막(IL)의 제 2 부분(IL2)은 상기 제 2 광량을 갖는 광에 의하여 하프 노광 되어 절연막(IL) 상에는 제 2 개구(SC)가 형성된다. 절연막(IL)의 제 3 부분(IL3)은 상기 제 3 광량을 갖는 광에 의하여 일부만이 기판상에 남도록 노광 되어 제 3 개구(TC)가 형성된다.In order to form the insulating pattern IP, the first part IL 1 of the insulating film IL is full-exposed by the light having the first light amount, so that the first opening FC is formed on the insulating film IL. . The second part IL 2 of the insulating film IL is half exposed by the light having the second light amount, so that the second opening SC is formed on the insulating film IL. The third part IL 3 of the insulating film IL is exposed to light so that only a part thereof remains on the substrate by the light having the third light amount, thereby forming the third opening TC.

평면상에서 보았을 때, 제 2 개구(SC1)의 평면적은 제 1 개구(FC)의 평면적보다 넓고, 제 1 개구(FC)의 높이 W1은 절연막(IL)의 두께와 실질적으로 동일하며, 제 2 개구(SC1)의 높이 W2는 절연막(IL)의 두께의 대략 절반 정도이다.When viewed in plan view, the planar area of the second opening SC 1 is wider than the planar area of the first opening FC, and the height W 1 of the first opening FC is substantially the same as the thickness of the insulating film IL. The height W 2 of the two openings SC 1 is approximately half of the thickness of the insulating film IL.

한편, 단면에서 보았을 때, 제 3 개구(TC)에 남아 있는 잔류부(remaining portion)의 두께(T)는 제 2 유전막(SD)의 두께와 실질적으로 동일하다. 본 실시예에 의한 잔류부는 스토리지전극 패턴(SC)과 대응하는 제 2 유전막(SD)이 패터닝 되는 것을 방지한다.On the other hand, when viewed in cross section, the thickness T of the remaining portion remaining in the third opening TC is substantially the same as the thickness of the second dielectric film SD. The remaining part of the embodiment prevents the patterning of the second dielectric layer SD corresponding to the storage electrode pattern SC.

스토리지전극 패턴(SC)과 대응하는 제 2 유전막(SD)의 일부가 패터닝 될 경우, 스토리지전극 패턴(SC) 부분에서의 스토리지 커패시턴스의 용량을 정확하게 제어할 수 없고, 이로 인해 플리커, 잔상 등과 같은 영상 품질 불량이 발생될 수 있다. 그러나, 이와 같은 문제는 제 3 개구(TC)에 잔류부를 형성함으로써 해결될 수 있다.When a portion of the second dielectric layer SD corresponding to the storage electrode pattern SC is patterned, the capacitance of the storage capacitance in the portion of the storage electrode pattern SC cannot be accurately controlled, resulting in an image such as flicker or afterimage. Poor quality can occur. However, this problem can be solved by forming a residual part in the third opening TC.

한편, 제 3 개구(TC)의 주변에는 제 2 개구(SC1)와 대등한 형상을 갖는 제 4 개구(FC1)를 더 형성할 수 있다.Meanwhile, a fourth opening FC 1 having a shape equivalent to the second opening SC 1 may be further formed around the third opening TC.

도 14는 도 13에 도시된 제 2 유전막을 패터닝 하여 유전패턴을 형성하는 것을 도시한 단면도이다.FIG. 14 is a cross-sectional view illustrating the formation of a dielectric pattern by patterning the second dielectric layer illustrated in FIG. 13.

도 14를 참조하면, 제 1, 2 및 3 개구(FC, SC1, TC)가 형성된 절연패턴(IP)이 형성된 후, 절연패턴(IP) 및 제 2 유전막(SD)은 다시 건식 식각 또는 습식 식각 되어 제 1 유전막(FD) 상에는 유전패턴(dielectric pattern, DP)이 형성된다.Referring to FIG. 14, after the insulating patterns IP having the first, second and third openings FC, SC 1 , and TC are formed, the insulating patterns IP and the second dielectric layer SD may be dry etched or wet again. After etching, a dielectric pattern DP is formed on the first dielectric layer FD.

한편, 제 1 개구(FC)를 통해 노출된 제 2 유전막(SD) 중 출력단(DE)과 대응하는 부분은 제거되어 제 2 유전막(SD)에는 제 1 콘택홀(CT1)이 형성된다. 한편, 스토리지전극 패턴(SC)과 대응하는 제 2 유전막(SD) 상에 형성된 잔류부는 O2 플라즈마를 이용하는 애싱 공정(ashing process) 등을 통해 제거되어 스토리지전극 패턴(SC)과 대응하는 절연패턴(IP)에는 제 2 콘택홀(CT2)이 형성된다.Meanwhile, a portion of the second dielectric layer SD exposed through the first opening FC corresponding to the output terminal DE is removed to form a first contact hole CT 1 in the second dielectric layer SD. Meanwhile, the remaining portion formed on the second dielectric layer SD corresponding to the storage electrode pattern SC may be removed through an ashing process using an O 2 plasma, and the insulating pattern corresponding to the storage electrode pattern SC may be removed. In the IP), the second contact hole CT 2 is formed.

본 실시예에서, 제 2 콘택홀(CT2)은 단차가 형성되지 않지만, 이와 다르게 제 2 콘택홀(CT2)은 제 1 콘택홀(CT1)과 마찬가지로 단턱이 형성된 단면을 갖도록 하는 것 역시 바람직하다.In the present exemplary embodiment, the second contact hole CT 2 is not formed with a step, but unlike the second contact hole CT 2 , the step is formed such that the stepped portion is formed like the first contact hole CT 1 . desirable.

도 15는 본 14에 도시된 절연패턴 상에 형성된 픽셀전극을 도시한 단면도이다.15 is a cross-sectional view showing a pixel electrode formed on the insulating pattern shown in FIG.

도 15를 참조하면, 절연패턴(IP) 상에는 투명하면서 도전성인 도전성 투명박막(conductive transparent film; 미도시)이 전면적에 걸쳐 형성된다.Referring to FIG. 15, a transparent and conductive conductive transparent film (not shown) is formed over the entire surface of the insulating pattern IP.

도전성 투명박막 상에는 포토레지스트 박막이 형성되고, 포토레지스트 박막 은 패터닝 되어 도전성 투명박막 상에는 포토레지스트 패턴이 형성된다.A photoresist thin film is formed on the conductive transparent thin film, and the photoresist thin film is patterned to form a photoresist pattern on the conductive transparent thin film.

이어서, 도전성 투명박막은 포토레지스트 패턴을 마스크 삼아 건식 식각 공정(dry etching process) 또는 습식 식각 공정(wet etching process)에 의하여 패터닝 되어 픽셀 전극(PE)이 형성된다. 픽셀 전극(PE)의 일부는 제 1 콘택홀(CT1)을 통해 출력단(DE)과 전기적으로 연결되고, 픽셀 전극(PE)의 다른 일부는 제 2 콘택홀(CT2)을 통해 스토리지전극 패턴(SC)과 마주보도록 제 1 유전막(FD) 상에 배치된다.Subsequently, the conductive transparent thin film is patterned by a dry etching process or a wet etching process using the photoresist pattern as a mask to form the pixel electrode PE. A part of the pixel electrode PE is electrically connected to the output terminal DE through the first contact hole CT 1 , and the other part of the pixel electrode PE is connected to the storage electrode pattern through the second contact hole CT 2 . It is disposed on the first dielectric film FD to face the SC.

픽셀 전극(PE)은 출력단(PE)을 통해 픽셀 전압을 인가 받는 동시에 스토리지전극 패턴(SC) 및 유전률을 갖는 제 1 유전막(FD) 및 유전패턴(DP)에 의하여 또 다른 스토리지전극 패턴 역할을 한다.The pixel electrode PE receives a pixel voltage through the output terminal PE and serves as another storage electrode pattern by the first dielectric layer FD and the dielectric pattern DP having the storage electrode pattern SC and the dielectric constant. .

도 16은 본 발명의 일실시예에 의한 표시장치를 도시한 단면도이다.16 is a cross-sectional view illustrating a display device according to an exemplary embodiment of the present invention.

도 16을 참조하면, 표시장치(300)는 기판(310) 상에 형성된 스토리지전극 패턴(320), 유전막(330), 출력 패턴(340)을 포함하는 신호출력유닛(325), 유전 패턴(350), 절연 패턴(360) 및 픽셀 전극(370)을 포함한다.Referring to FIG. 16, the display device 300 may include a storage electrode pattern 320, a dielectric layer 330, and an output pattern 340 including a storage electrode pattern 320 formed on a substrate 310 and a dielectric pattern 350. ), An insulation pattern 360, and a pixel electrode 370.

기판(310)은, 예를 들어, 투명 기판, 예를 들면, 유리 기판이다.The substrate 310 is, for example, a transparent substrate, for example, a glass substrate.

스토리지전극 패턴(320)은 기판(310) 상에 배치된다. 기판(310) 상에 형성된 스토리지전극 패턴(320)은 픽셀 전극(370)에 인가된 픽셀 전압을 한 프레임의 시간 동안 유지시킨다.The storage electrode pattern 320 is disposed on the substrate 310. The storage electrode pattern 320 formed on the substrate 310 maintains the pixel voltage applied to the pixel electrode 370 for one frame of time.

스토리지전극 패턴(320)은 몰리브덴을 포함하는 몰리브덴 패턴(322) 및 알루 미늄 패턴(324)을 포함할 수 있다. 바람직하게, 알루미늄 패턴(324)은 몰리브덴 패턴(322) 상에 배치된다. 이와 다르게, 스토리지전극 패턴(320)은 알루미늄 패턴 또는 알루미늄 합금 패턴으로 형성될 수 있다.The storage electrode pattern 320 may include a molybdenum pattern 322 including molybdenum and an aluminum pattern 324. Preferably, the aluminum pattern 324 is disposed on the molybdenum pattern 322. Alternatively, the storage electrode pattern 320 may be formed of an aluminum pattern or an aluminum alloy pattern.

유전막(330)은 스토리지전극 패턴(320) 상에 형성되고, 이로 인해 스토리지전극 패턴(320)은 픽셀 전극(370)에 대하여 절연된다. 본 실시예에서, 유전막(330)은 화학 기상 증착(CVD) 공정 등에 의하여 형성된 실리콘 질화막(SiNx)일 수 있다.The dielectric layer 330 is formed on the storage electrode pattern 320, which insulates the storage electrode pattern 320 from the pixel electrode 370. In the present embodiment, the dielectric film 330 may be a silicon nitride film (SiN x ) formed by a chemical vapor deposition (CVD) process or the like.

도 17은 도 16에 도시된 출력 패턴을 포함하는 신호출력유닛의 평면도이다.17 is a plan view of a signal output unit including the output pattern shown in FIG.

도 17을 참조하면, 신호출력유닛(325)은 게이트 라인(GL), 데이터 라인( DL), 채널 패턴(CP) 및 출력단(340)을 포함한다.Referring to FIG. 17, the signal output unit 325 includes a gate line GL, a data line DL, a channel pattern CP, and an output terminal 340.

게이트 라인(GL)은 기판(310) 및 유전막(330) 사이에 개재되며, 제 1 방향을 따라 연장된다. 표시장치의 해상도가 1024 ×768 일 경우, 복수개의 게이트 라인(GL)들은 기판(310) 상에 약 768 개가 병렬 방식으로 배치된다. 각 게이트 라인(GL)은 약 1024 ×3 개의 게이트 전극(GE)을 포함한다. 각 게이트 전극(GE)은 게이트 라인(GL)으로부터 제 1 방향과 실질적으로 직교하는 제 1 방향으로 기판(310)을 따라 돌출 된다.The gate line GL is interposed between the substrate 310 and the dielectric layer 330 and extends along the first direction. When the resolution of the display device is 1024 × 768, about 768 gate lines GL are disposed on the substrate 310 in a parallel manner. Each gate line GL includes about 1024 × 3 gate electrodes GE. Each gate electrode GE protrudes along the substrate 310 from the gate line GL in a first direction substantially orthogonal to the first direction.

본 실시예에서, 게이트 라인(GL) 및 스토리지전극 패턴(320)은 함께 형성된다. 따라서, 게이트 라인(GL) 역시 몰리브덴을 포함하는 몰리브덴 패턴 및 알루미늄 패턴을 포함한다.In the present embodiment, the gate line GL and the storage electrode pattern 320 are formed together. Therefore, the gate line GL also includes a molybdenum pattern including molybdenum and an aluminum pattern.

데이터 라인(DL)은 유전막(330) 상에 배치되며, 제 2 방향을 따라 연장된다. 표시장치의 해상도가 1024 ×768 일 경우, 복수개의 데이터 라인(DL)들은 기판(310) 상에 약 1024 ×3 개가 병렬 방식으로 배치된다. 각 데이터 라인(DL)은 약 768 개의 소오스 전극(source electrode, SE)을 포함한다. 각 소오스 전극(SE)은 데이터 라인(DL)으로부터 제 1 방향과 평행한 방향으로 기판(310)을 따라 돌출 된다.The data line DL is disposed on the dielectric layer 330 and extends along the second direction. When the resolution of the display device is 1024 × 768, the plurality of data lines DL are disposed on the substrate 310 in a parallel manner. Each data line DL includes about 768 source electrodes SE. Each source electrode SE protrudes along the substrate 310 from the data line DL in a direction parallel to the first direction.

도 18은 도 16의 'C' 부분을 도시한 확대도이다.FIG. 18 is an enlarged view illustrating a portion 'C' of FIG. 16.

도 18을 참조하면, 데이터 라인(DL)은, 바람직하게, 제 1 몰리브덴 패턴(MP1), 알루미늄 패턴(AP) 및 제 2 몰리브덴 패턴(MP2)을 포함한다. 예를 들면, 제 1 몰리브덴 패턴(MP1)의 상면에는 알루미늄 패턴(AP)이 형성되고, 알루미늄 패턴(AP)의 상면에는 제 2 몰리브덴 패턴(MP2)이 형성된다.Referring to FIG. 18, the data line DL preferably includes a first molybdenum pattern MP 1 , an aluminum pattern AP, and a second molybdenum pattern MP 2 . For example, the first molybdenum pattern (MP 1) upper surface of the aluminum pattern (AP) is formed in the upper surface of the aluminum pattern (AP) is formed with a second molybdenum pattern (MP 2).

채널 패턴(CP)은 각 게이트 전극(GE)과 대응하는 유전막(330) 상에 배치된다. 채널 패턴(CP) 상에는 소오스 전극(SE)이 전기적으로 연결된다. 채널 패턴(CP)은 바람직하게, 아몰퍼스 실리콘 패턴(amorphous silicon pattern) 및 아몰퍼스 실리콘 패턴 상에 배치된 고농도 이온도핑 아몰퍼스 실리콘 패턴(n+ amorphous silicon pattern)을 포함할 수 있다.The channel pattern CP is disposed on the dielectric layer 330 corresponding to each gate electrode GE. The source electrode SE is electrically connected to the channel pattern CP. The channel pattern CP may preferably include an amorphous silicon pattern and a high concentration ion doped amorphous silicon pattern (n + amorphous silicon pattern) disposed on the amorphous silicon pattern.

출력단(340)의 일부는 채널 패턴(CP)에 전기적으로 연결된다. 따라서, 게이트 라인(GL)에 인가된 타이밍 신호에 의해 채널 패턴(CP)에는 전기적 채널이 형성되고, 데이터 라인(DL)에 인가된 화소전압은 채널 패턴(CP) 및 출력단(340)을 통해 출력된다.A portion of the output terminal 340 is electrically connected to the channel pattern CP. Accordingly, an electrical channel is formed in the channel pattern CP by the timing signal applied to the gate line GL, and the pixel voltage applied to the data line DL is output through the channel pattern CP and the output terminal 340. do.

신호출력유닛(325)을 절연하기 위해, 유전막(330) 상에는 유전 패턴(350)이 배치된다. 유전 패턴(350)은 실리콘 질화물을 포함한다. 유전 패턴(350)은 제 1 콘택홀(352)을 포함한다. 신호출력유닛(325)의 출력단(340)의 일부는 제 1 콘택홀(352)에 의하여 노출된다. 본 실시예에서, 유전 패턴(350)의 두께는 바람직하게 약 0.2 내지 0.6㎛, 바람직하게 0.5㎛이다.In order to insulate the signal output unit 325, a dielectric pattern 350 is disposed on the dielectric layer 330. Dielectric pattern 350 includes silicon nitride. The dielectric pattern 350 includes a first contact hole 352. A portion of the output terminal 340 of the signal output unit 325 is exposed by the first contact hole 352. In the present embodiment, the thickness of the dielectric pattern 350 is preferably about 0.2 to 0.6 mu m, preferably 0.5 mu m.

도 16을 다시 참조하면, 절연패턴(360)은 유전 패턴(350) 상에 배치된다. 절연패턴(360)은 제 2 콘택홀(362) 및 제 3 콘택홀(364)을 포함한다.Referring back to FIG. 16, the insulating pattern 360 is disposed on the dielectric pattern 350. The insulating pattern 360 includes a second contact hole 362 and a third contact hole 364.

제 2 콘택홀(362)은 제 1 콘택홀(352)과 대응하는 곳에 형성되고, 제 3 콘택홀(364)은 스토리지전극 패턴(320)과 대응하는 곳에 형성된다.The second contact hole 362 is formed at a position corresponding to the first contact hole 352, and the third contact hole 364 is formed at a position corresponding to the storage electrode pattern 320.

본 실시예에서, 제 2 콘택홀(362)은 제 1 개구(362a) 및 제 2 개구(362b)를 포함한다. 제 1 개구(362a)는 평면상에서 보았을 때 제 1 평면적 A1을 갖고, 상기 제 2 개구(362b)는 평면상에서 보았을 때 제 1 평면적 A1 보다 작은 제 2 평면적 A2를 갖는다. 이때, 제 2 개구(362b)의 높이 H1은 절연패턴(360)의 두께 H2의 절반인 것이 바람직하다. 예를 들어, 절연패턴(360)의 두께가 약 1.7㎛ ～ 3.0㎛ 일 경우, 제 2 개구(362b)의 높이 H1은 약 1.35㎛ ～ 1.5㎛ 정도인 것이 바람직하다.In the present embodiment, the second contact hole 362 includes a first opening 362a and a second opening 362b. The first opening 362a has a first planar area A 1 when viewed in plan view, and the second opening 362b has a second planar area A 2 which is smaller than the first planar area A 1 when viewed in plan view. At this time, the height H 1 of the second opening 362b is preferably half of the thickness H 2 of the insulating pattern 360. For example, when the thickness of the insulating pattern 360 is about 1.7 µm to 3.0 µm, the height H 1 of the second opening 362b is preferably about 1.35 µm to 1.5 µm.

제 3 콘택홀(364)은 스토리지전극 패턴(320)과 대응하는 위치에 형성된다. 제 3 콘택홀(364)에 의하여 스토리지전극 패턴(320)과 대응하는 유전 패턴(350)은 노출된다.The third contact hole 364 is formed at a position corresponding to the storage electrode pattern 320. The dielectric pattern 350 corresponding to the storage electrode pattern 320 is exposed by the third contact hole 364.

한편, 제 3 콘택홀(364)에 의하여 노출 된 유전 패턴(350)에는 표면적 증가 부(355)가 형성된다.Meanwhile, the surface area increasing portion 355 is formed in the dielectric pattern 350 exposed by the third contact hole 364.

도 19는 도 16에 도시된 표면적 증가부의 일실시예를 도시한 평면도이다.19 is a plan view illustrating an embodiment of the surface area increasing unit illustrated in FIG. 16.

도 19를 참조하면, 제 3 콘택홀(364)에 의하여 노출 된 유전 패턴(350) 상에 형성된 표면적 증가부(355)는, 평면상에서 보았을 때, 요철 형상을 가질 수 있다. 예를 들어, 표면적 증가부(355)는 유전 패턴(350)의 표면적을 크게 증가시켜, 스토리지 커패시턴스를 증가시킨다.Referring to FIG. 19, the surface area increasing part 355 formed on the dielectric pattern 350 exposed by the third contact hole 364 may have an uneven shape when viewed in plan view. For example, the surface area increasing portion 355 greatly increases the surface area of the dielectric pattern 350 to increase the storage capacitance.

바람직하게, 표면적 증가부(355)는 유전 패턴(350)의 표면으로부터 돌출된 돌기 형상을 가질 수 있다. 이와 다르게, 표면적 증가부(355)는 유전 패턴(350)의 표면으로부터 리세스 형상으로 형성될 수 있다. 이와 다르게, 표면적 증가부(355)는 유전 패턴(350)의 표면에 돌기 또는 리세스 형상으로 형성될 수 있다. 이와 다르게, 표면적 증가부(355)는 마루(ridge) 및 골(groove)이 연속적으로 형성된 물결 형상을 가질 수 있다.The surface area increasing portion 355 may have a protrusion shape protruding from the surface of the dielectric pattern 350. Alternatively, the surface area increasing portion 355 may be formed in a recess shape from the surface of the dielectric pattern 350. Alternatively, the surface area increasing portion 355 may be formed in the shape of a protrusion or a recess on the surface of the dielectric pattern 350. Alternatively, the surface area increasing portion 355 may have a wave shape in which ridges and grooves are continuously formed.

도 20은 도 16에 도시된 표면적 증가부의 다른 실시예를 도시한 평면도이다.20 is a plan view illustrating another embodiment of the surface area increasing part illustrated in FIG. 16.

도 20을 참조하면, 제 3 콘택홀(364)에 의하여 노출 된 유전 패턴(350) 상에는 표면적 증가부(357)가 형성된다. 본 실시예에 의한 표면적 증가부(357)는 그루브(groove) 형상을 갖는다. 표면적 증가부(357)는 바람직하게, 스토리지 커패시턴스를 증가시키기 위해 막대 형상을 갖거나 격자 형상을 가질 수 있다.Referring to FIG. 20, a surface area increase part 357 is formed on the dielectric pattern 350 exposed by the third contact hole 364. The surface area increasing portion 357 according to the present embodiment has a groove shape. The surface area increasing portion 357 may preferably have a rod shape or a grid shape to increase storage capacitance.

한편, 픽셀전극(370)은 제 2 및 제 3 콘택홀(362, 364)들을 포함하는 절연패턴(360) 상에 배치된다. 픽셀 전극(370)은 바람직하게 투명하면서 도전성인 산화 아연 인듐(Indium Zinc Oxide, IZO), 산화 주석 인듐(Indium Tin Oxide, ITO) 및 아몰퍼스 산화 주석 인듐(amorphous Indium Tin Oxide, a-ITO) 등을 포함할 수 있다.Meanwhile, the pixel electrode 370 is disposed on the insulating pattern 360 including the second and third contact holes 362 and 364. The pixel electrode 370 is preferably transparent and conductive indium zinc oxide (IZO), indium tin oxide (ITO), amorphous indium tin oxide (a-ITO), or the like. It may include.

픽셀전극(370)은 제 1 및 제 2 콘택홀(352, 362)들을 통해 신호출력유닛의 출력단(340)에 전기적으로 연결되고, 픽셀 전극(370) 중 제 3 콘택홀(364)과 대응하는 부분은 스토리지전극 패턴(320)과 마주보는 표면적 증가부(357) 상에 형성된다.The pixel electrode 370 is electrically connected to the output terminal 340 of the signal output unit through the first and second contact holes 352 and 362, and corresponds to the third contact hole 364 of the pixel electrode 370. The portion is formed on the surface area increasing portion 357 facing the storage electrode pattern 320.

바람직하게, 제 3 콘택홀(364)의 평면적은 평면상에서 보았을 때, 스토리지전극 패턴(320)의 폭보다 넓거나, 스토리지전극 패턴(320)의 폭보다 작을 수 있다.The planar area of the third contact hole 364 may be wider than the width of the storage electrode pattern 320 or smaller than the width of the storage electrode pattern 320 when viewed in plan view.

이하, 픽셀 전극(370) 중 스토리지전극 패턴(320)과 마주보는 부분을 스토리지 전극부(372)라 정의하기로 한다.Hereinafter, a portion of the pixel electrode 370 facing the storage electrode pattern 320 will be defined as a storage electrode unit 372.

도 21은 본 발명의 일실시예에 의하여 기판에 형성된 스토리지전극 패턴을 도시한 평면도이다. 도 22는 도 21에 도시된 Ⅲ-Ⅲ' 선을 따라 절단한 단면도이다.21 is a plan view illustrating a storage electrode pattern formed on a substrate according to an embodiment of the present invention. FIG. 22 is a cross-sectional view taken along the line III-III ′ of FIG. 21.

도 21 및 도 22들을 참조하면, 유리 기판과 같은 투명한 기판(400)에는 전면적에 걸쳐 금속층(미도시)이 형성된다. 본 실시예에서, 금속층은, 예를 들어, 기판(400) 상에 형성된 몰리브덴 박막 및 몰리브덴 박막의 상면에 배치된 알루미늄 박막을 포함할 수 있다. 금속층의 상면에는 포토레지스트 패턴이 사진-현상 공정에 의하여 형성되고, 금속층은 포토레지스트 패턴을 마스크 삼아 식각 공정에 의하여 패터닝 된다.21 and 22, a metal layer (not shown) is formed on a transparent substrate 400 such as a glass substrate over its entire surface. In this embodiment, the metal layer may include, for example, a molybdenum thin film formed on the substrate 400 and an aluminum thin film disposed on an upper surface of the molybdenum thin film. A photoresist pattern is formed on the upper surface of the metal layer by a photo-development process, and the metal layer is patterned by an etching process using the photoresist pattern as a mask.

금속층이 패터닝 된 후, 기판(400)에는 스토리지전극 패턴(SC)이 형성된다. 이와 함께 기판(400)에는 게이트 전극(GE)이 형성된 게이트 라인(GL)이 스토리지전 극 패턴(SC)과 함께 형성된다.After the metal layer is patterned, the storage electrode pattern SC is formed on the substrate 400. In addition, a gate line GL on which the gate electrode GE is formed is formed on the substrate 400 together with the storage electrode pattern SC.

바람직하게, 기판(400)에는 제 1 방향과 평행한 방향으로 게이트 라인(GL)이 연장된다. 표시장치의 해상도가 1024 ×768 일 경우, 기판(400)에는 제 1 방향과 수직한 제 2 방향으로 약 768 개의 게이트 라인(GL)들이 형성된다. 스토리지전극 패턴(SC)은 기판(400)에 형성된 게이트 라인(GL)들 사이에 배치되며, 제 1 방향과 평행한 방향으로 연장된다. 바람직하게, 스토리지전극 패턴(SC)들은 스토리지전극 패턴(SC)의 일부가 확장된 확장부(EP)를 포함할 수 있다.Preferably, the gate line GL extends in the direction parallel to the first direction. When the resolution of the display device is 1024 × 768, about 768 gate lines GL are formed in the second direction perpendicular to the first direction. The storage electrode pattern SC is disposed between the gate lines GL formed on the substrate 400 and extends in a direction parallel to the first direction. Preferably, the storage electrode patterns SC may include an extension part EP in which a portion of the storage electrode pattern SC is extended.

도 23은 본 발명의 일실시예에 의하여 기판에 출력단이 형성된 것을 도시한 평면도이다. 도 24는 도 23에 도시된 Ⅳ-Ⅳ' 선을 따라 절단한 단면도이다.FIG. 23 is a plan view illustrating an output terminal formed on a substrate according to an embodiment of the present invention. FIG. FIG. 24 is a cross-sectional view taken along the line IV-IV 'of FIG. 23.

도 23 및 도 24들을 참조하면, 기판(400)에 스토리지전극 패턴(SC)들 및 게이트 라인(GL)들이 형성된 후, 기판(400)상에는 제 1 유전막(FD)이 전면적에 걸쳐 형성된다. 제 1 유전막(FD)은 스핀 코팅 공정(spin coating process) 및 슬릿 코팅 공정(silt coating process) 등에 의하여 기판(400) 상에 형성된다.Referring to FIGS. 23 and 24, after the storage electrode patterns SC and the gate lines GL are formed on the substrate 400, the first dielectric layer FD is formed over the entire surface of the substrate 400. The first dielectric film FD is formed on the substrate 400 by a spin coating process, a slit coating process, or the like.

기판(400) 상에 제 1 유전막(FD)이 형성된 후, 제 1 유전막(FD) 상에는 채널 패턴(CP), 데이터 라인(DL) 및 출력단(DE)이 형성된다.After the first dielectric layer FD is formed on the substrate 400, the channel pattern CP, the data line DL, and the output terminal DE are formed on the first dielectric layer FD.

채널 패턴(CP), 데이터 라인(DL) 및 출력단(DE)을 형성하기 위해, 제 1 유전막(FD) 상에는 아몰퍼스 실리콘 박막(미도시) 및 고농도 이온 도핑 실리콘 박막(미도시)을 포함하는 채널박막이 형성된다. 이때, 고농도 이온 도핑 실리콘 박막은 아몰퍼스 실리콘 박막 상에 형성된다.In order to form the channel pattern CP, the data line DL, and the output terminal DE, a channel thin film including an amorphous silicon thin film (not shown) and a high concentration of ion-doped silicon thin film (not shown) is formed on the first dielectric film FD. Is formed. At this time, the high concentration ion-doped silicon thin film is formed on the amorphous silicon thin film.

이어서, 고농도 이온 도핑 실리콘 박막의 상면에는 소오스/드레인 금속층(미 도시)이 형성된다. 소오스/드레인 금속층(미도시)은 몰리브덴을 포함하는 제 1 몰리브덴 박막, 알루미늄을 포함하는 알루미늄 박막 및 몰리브덴을 포함하는 제 2 몰리브덴 박막을 포함한다. 알루미늄 박막은 제 1 몰리브덴 박막의 상면에 형성되고, 제 2 몰리브덴 박막은 알루미늄 박막의 상면에 형성된다.Subsequently, a source / drain metal layer (not shown) is formed on the upper surface of the highly ion-doped silicon thin film. The source / drain metal layer (not shown) includes a first molybdenum thin film including molybdenum, an aluminum thin film including aluminum, and a second molybdenum thin film including molybdenum. The aluminum thin film is formed on the upper surface of the first molybdenum thin film, and the second molybdenum thin film is formed on the upper surface of the aluminum thin film.

소오스/드레인 금속층 상에는 포토레지스트 박막이 형성되고, 포토레지스트 박막은 사진-현상 공정에 의하여 패터닝 되어 소오스/드레인 금속층 상에는 포토레지스트 패턴이 형성된다. 소오스/드레인 금속층은 포토레지스트 패턴을 마스크 삼아 식각 공정에 의하여 패터닝 되어 데이터 라인(DL) 및 출력단(DE)이 형성된다.A photoresist thin film is formed on the source / drain metal layer, and the photoresist thin film is patterned by a photo-development process to form a photoresist pattern on the source / drain metal layer. The source / drain metal layer is patterned by an etching process using the photoresist pattern as a mask to form a data line DL and an output terminal DE.

바람직하게, 표시장치의 해상도가 1024 ×768 일 경우, 기판(400)에는 제 1 방향과 실질적으로 수직한 제 2 방향으로 약 1024 ×3 개의 데이터 라인(DL)들이 형성된다. 또한, 각 데이터 라인(DL)들에는 제 1 방향과 평행한 방향으로 소오스 전극(SE)들이 기판(400)을 따라 연장된다. 소오스 전극(SE)들은 데이터 라인(DL)으로부터 게이트 라인(GL)의 게이트 전극(GE)과 인접한 곳으로 연장된다. 출력단(DE)은 소오스 전극(SE)과 이격 되어 형성된다.Preferably, when the resolution of the display device is 1024 × 768, about 1024 × 3 data lines DL are formed in the second direction substantially perpendicular to the first direction. In addition, the source electrodes SE extend along the substrate 400 in each of the data lines DL in a direction parallel to the first direction. The source electrodes SE extend from the data line DL to an area adjacent to the gate electrode GE of the gate line GL. The output terminal DE is formed spaced apart from the source electrode SE.

소오스 전극(SE)이 형성된 데이터 라인(DL) 및 출력단(DE)이 형성된 후, 채널박막은 포토레지스트 패턴, 데이터 라인(DL) 및 출력단(DE)을 마스크 삼아 식각 되어 채널 패턴(CP)이 형성된다. 이때, 소오스 전극(SE) 및 출력단(DE)을 전기적으로 연결하는 고농도 이온도핑 실리콘 박막은 제거되어 소오스 전극(SE) 및 출력단(DE)은 전기적으로 분리된다.After the data line DL and the output terminal DE on which the source electrode SE is formed are formed, the channel thin film is etched using the photoresist pattern, the data line DL, and the output terminal DE to form a channel pattern CP. do. At this time, the high concentration of the ion-doped silicon thin film electrically connecting the source electrode SE and the output terminal DE is removed so that the source electrode SE and the output terminal DE are electrically separated.

도 25는 도 24에 도시된 출력단을 덮는 제 2 유전막 및 절연막을 도시한 단 면도이다.FIG. 25 is a diagram illustrating a second dielectric film and an insulating film covering the output terminal illustrated in FIG. 24.

도 25를 참조하면, 제 1 유전막(FD)의 상면에는 제 2 유전막(SD)이 스핀 코팅 공정 또는 슬릿 코팅 공정에 의하여 형성된다. 제 2 유전막(SD)은 실리콘 질화물을 포함하며, 제 2 유전막(SD)은 제 1 유전막(FD) 상면에 배치된 출력단(DE)을 덮는다. 이어서, 제 2 유전막(SD)의 상면에는 절연막(ID)이 연속하여 형성된다. 절연막(ID)은 광과 반응하는 감광물질을 포함한다.Referring to FIG. 25, a second dielectric layer SD is formed on the top surface of the first dielectric layer FD by a spin coating process or a slit coating process. The second dielectric layer SD includes silicon nitride, and the second dielectric layer SD covers the output terminal DE disposed on the top surface of the first dielectric layer FD. Subsequently, the insulating film ID is continuously formed on the top surface of the second dielectric film SD. The insulating layer ID includes a photosensitive material that reacts with light.

절연막(IL)이 형성된 기판(400) 상에는 제 1 노광부(14) 및 제 2 노광부(16)를 갖는 마스크(10)가 지정된 위치에 정밀하게 정렬된다.On the substrate 400 on which the insulating film IL is formed, the mask 10 having the first exposed portion 14 and the second exposed portion 16 is precisely aligned at a designated position.

제 1 노광부(14)는 절연막(IL)의 하부에 배치된 출력단(DE)에 정렬되고, 제 2 노광부(16)는 절연막(IL)의 하부에 배치된 스토리지전극 패턴(SC)에 정렬된다.The first exposed portion 14 is aligned with the output terminal DE disposed under the insulating film IL, and the second exposed portion 16 is aligned with the storage electrode pattern SC disposed under the insulating film IL. do.

마스크(10)가 기판(400)의 지정된 위치에 정렬된 후, 감광물질을 포함하는 절연막(IL)은 마스크(10)의 제 1 노광부(14) 및 제 2 노광부(16)를 통과한 광에 의하여 각각 노광 된다.After the mask 10 is aligned at a designated position of the substrate 400, the insulating film IL including the photosensitive material passes through the first exposure portion 14 and the second exposure portion 16 of the mask 10. Each is exposed by light.

이때, 제 1 노광부(14)의 제 1 광 투과부(14a)에 대응하는 절연막(IL)의 제 1 부분(IL1)은 제 1 광량을 갖는 광에 의하여 노광 된다. 또한, 노광부(14)의 제 2 광 투과부(14b)에 대응하는 절연막(IL)의 제 2 부분(IL2)은 제 1 광량의 절반 정도인 제 2 광량을 갖는 광에 의하여 노광 된다. 한편, 제 2 노광부(16)의 제 3 광 투과부(16a)에 대응하는 절연막(IL)의 제 3 부분(IL3)은 제 1 광량보다 작고 제 2 광량보다 큰 제 3 광량을 갖는 광에 의하여 노광 된다.At this time, the first portion IL 1 of the insulating film IL corresponding to the first light transmitting portion 14a of the first exposure portion 14 is exposed by the light having the first light amount. In addition, the second part IL 2 of the insulating film IL corresponding to the second light transmitting part 14b of the exposure part 14 is exposed by light having a second light amount that is about half of the first light amount. On the other hand, the third portion IL 3 of the insulating film IL corresponding to the third light transmitting portion 16a of the second exposure portion 16 has a third light amount smaller than the first light amount and larger than the second light amount. By exposure.

도 26은 도 24에 도시된 절연막을 패터닝 하여 형성된 절연패턴을 도시한 단면도이다.FIG. 26 is a cross-sectional view illustrating an insulating pattern formed by patterning the insulating film illustrated in FIG. 24.

도 26을 참조하면, 제 2 유전막(SD) 상에 형성된 절연막(IL)은 사진-현상 공정에 의하여 패터닝 되어 제 2 유전막(SD) 상에는 절연패턴(IP)이 형성된다. 절연패턴(IP)을 형성하기 위하여, 제 1 광량의 광에 노출된 절연막(IL)의 제 1 부분(IL1)은 풀-노광 되어 제 1 개구(FC)가 형성된다. 제 2 광량의 광에 노출된 절연막(IL)의 제 2 부분(IL2)은 하프 노광 되어 제 2 개구(SC1)가 형성된다. 제 3 광량의 광에 노출된 절연막(IL)의 제 3 부분(IL3)은 일부만이 기판상에 남도록 노광 되어 제 3 개구(TC)가 형성된다.Referring to FIG. 26, the insulating layer IL formed on the second dielectric layer SD is patterned by a photo-development process to form an insulating pattern IP on the second dielectric layer SD. In order to form the insulating pattern IP, the first part IL 1 of the insulating film IL exposed to the light of the first light amount is full-exposed to form the first opening FC. The second part IL 2 of the insulating film IL exposed to the second light amount is half exposed to form a second opening SC 1 . The third portion IL 3 of the insulating layer IL exposed to the third light amount is exposed so that only a portion thereof remains on the substrate to form the third opening TC.

평면상에서 보았을 때, 제 2 개구(SC1)의 평면적은 제 1 개구(FC)의 평면적보다 넓고, 제 1 개구(FC)의 높이 W1은 절연막(IL)의 두께와 실질적으로 동일하며, 제 2 개구(SC1)의 높이 W2는 절연막(IL)의 두께의 대략 절반 정도이다.When viewed in plan view, the planar area of the second opening SC 1 is wider than the planar area of the first opening FC, and the height W 1 of the first opening FC is substantially the same as the thickness of the insulating film IL. The height W 2 of the two openings SC 1 is approximately half of the thickness of the insulating film IL.

한편, 단면에서 보았을 때, 제 3 개구(TC)에 남아 있는 잔류부의 두께 T는 제 2 유전막(SD)의 두께와 실질적으로 동일하다. 이와 같은 잔류부는 스토리지전극 패턴(SC)과 대응하는 제 2 유전막(SD)이 제 1 개구(FC)를 형성하는 동안 패터닝 되는 것을 방지한다.On the other hand, when viewed in cross section, the thickness T of the remaining portion remaining in the third opening TC is substantially the same as the thickness of the second dielectric film SD. The remaining portion prevents the second dielectric layer SD corresponding to the storage electrode pattern SC from being patterned while forming the first opening FC.

한편, 제 3 개구(TC)에 대응하는 잔류부의 상면에는 요철 패턴(CC)이 형성된다. 본 실시예에서, 요철 패턴(CC)은, 바람직하게, 잔류부의 상면에 돌기 형상으로 형성 또는 막대 형상 또는 격자 형상으로 잔류막의 상면으로부터 돌출 될 수 있다.On the other hand, the uneven pattern CC is formed on the upper surface of the remaining portion corresponding to the third opening TC. In the present embodiment, the uneven pattern CC is preferably formed in a projection shape on the upper surface of the residual portion or may protrude from the upper surface of the residual film in a rod shape or a lattice shape.

한편, 제 3 개구(TC)의 주변에는 제 2 개구(SC1)와 대등한 형상을 갖는 제 4 개구(FC1)를 형성할 수 있다.On the other hand, the fourth opening FC 1 having a shape equivalent to the second opening SC 1 may be formed around the third opening TC.

도 27은 도 25에 도시된 제 2 유전막을 패터닝 하여 유전패턴을 형성하는 것을 도시한 단면도이다.FIG. 27 is a cross-sectional view illustrating the formation of a dielectric pattern by patterning the second dielectric layer illustrated in FIG. 25.

도 27을 참조하면, 제 1, 2 및 3 개구(FC, SC1, TC)가 형성된 절연패턴(IP)이 형성된 후, 절연패턴(IP) 및 제 2 유전막(SD)은 다시 건식 식각 또는 습식 식각 되어 유전패턴(DP)이 형성된다. 이로써, 제 1 개구(FC)를 통해 노출된 제 2 유전막(SD) 중 출력단(DE)과 대응하는 일부는 제거되어 제 1 콘택홀(CT1)이 형성된다.Referring to FIG. 27, after the insulating patterns IP having the first, second and third openings FC, SC 1 , and TC are formed, the insulating patterns IP and the second dielectric layer SD may be dry-etched or wet again. After etching, a dielectric pattern DP is formed. As a result, a portion of the second dielectric layer SD exposed through the first opening FC corresponding to the output terminal DE is removed to form the first contact hole CT 1 .

한편, 스토리지전극 패턴(SC)과 대응하는 제 2 유전막(SD) 상에 잔류된 잔류막 역시 건식 식각 또는 습식 식각 되면서 제 2 유전막(SD)의 일부가 함께 식각 되어 스토리지전극 패턴(SC)과 대응하는 제 2 유전막(SD) 상에는 표면적 증가부(SI)가 형성된다.Meanwhile, the remaining layer remaining on the second dielectric layer SD corresponding to the storage electrode pattern SC is also dry or wet etched, and a part of the second dielectric layer SD is etched together to correspond to the storage electrode pattern SC. The surface area increasing portion SI is formed on the second dielectric layer SD.

표면적 증가부(SI)는 바람직하게 돌기 형상, 리세스 형상 또는 돌기와 리세스가 함께 형성된 형상, 마루 및 골이 번갈아 형성된 물결 형상을 가질 수 있다.The surface area increasing portion SI may preferably have a protrusion shape, a recess shape or a shape in which protrusions and recesses are formed together, and a wavy shape in which floors and valleys are alternately formed.

또한, 표면적 증가부(SI)와 대응하는 절연패턴(IP)에는 제 2 콘택홀(CT2)이 형성된다.In addition, a second contact hole CT 2 is formed in the insulating pattern IP corresponding to the surface area increasing part SI.

또한, 본 실시예에서, 제 2 콘택홀(CT2)은 단턱을 포함하지 않지만, 이와 다 르게 제 2 콘택홀(CT2)은 제 1 콘택홀(CT1)과 마찬가지로 단턱이 형성된 단면을 갖도록 하는 것 역시 바람직하다.In addition, in the present exemplary embodiment, the second contact hole CT 2 does not include a step, but the second contact hole CT 2 has a cross section in which a step is formed similarly to the first contact hole CT 1 . It is also desirable to.

본 실시예에서, 표면적 증가부(SI)를 형성하기 위해 잔류막 상에 형성된 요철 패턴(CC)은, 바람직하게, 애싱 공정 등에 의하여 제거될 수 있다.In the present embodiment, the uneven pattern CC formed on the residual film to form the surface area increasing portion SI may be preferably removed by an ashing process or the like.

도 28은 본 27에 도시된 절연패턴 상에 형성된 픽셀 전극을 도시한 단면도이다.28 is a cross-sectional view showing a pixel electrode formed on the insulating pattern shown in FIG. 27.

도 28을 참조하면, 절연패턴(IP) 상에는 투명하면서 도전성인 도전성 투명박막(미도시)이 전면적에 걸쳐 형성된다.Referring to FIG. 28, a transparent conductive conductive thin film (not shown) is formed over the entire surface of the insulating pattern IP.

도전성 투명박막 상에는 포토레지스트 박막이 형성되고, 포토레지스트 박막은 패터닝 되어 도전성 투명박막 상에는 포토레지스트 패턴이 형성된다.A photoresist thin film is formed on the conductive transparent thin film, and the photoresist thin film is patterned to form a photoresist pattern on the conductive transparent thin film.

이어서, 도전성 투명박막은 포토레지스트 패턴을 마스크 삼아 건식 식각 공정 또는 습식 식각 공정에 의하여 패터닝 되어 픽셀 전극(PE)이 형성된다. 픽셀 전극(PE)의 일부는 제 1 콘택홀(CT1)을 통해 출력단(DE)과 전기적으로 연결되고, 픽셀 전극(PE)의 다른 일부는 제 2 콘택홀(CT2)을 통해 스토리지전극 패턴(SC)과 마주본다. 이때, 픽셀 전극(PE)은 출력단(PE)을 통해 화소 전압을 인가 받는 동시에 스토리지전극 패턴(SC) 및 유전률을 갖는 제 1 유전막(FD) 및 유전패턴(DP)에 의하여 또 다른 스토리지전극 패턴 역할을 한다.Subsequently, the conductive transparent thin film is patterned by a dry etching process or a wet etching process using the photoresist pattern as a mask to form the pixel electrode PE. A part of the pixel electrode PE is electrically connected to the output terminal DE through the first contact hole CT 1 , and the other part of the pixel electrode PE is connected to the storage electrode pattern through the second contact hole CT 2 . Facing (SC). In this case, the pixel electrode PE receives a pixel voltage through the output terminal PE and serves as another storage electrode pattern by the first dielectric layer FD and the dielectric pattern DP having the storage electrode pattern SC and the dielectric constant. Do it.

도 29는 본 발명의 일실시예에 의하여 기판에 형성된 스토리지전극 패턴을 도시한 평면도이다. 도 30은 도 29에 도시된 Ⅴ-Ⅴ' 선을 따라 절단한 단면도이다.29 is a plan view illustrating a storage electrode pattern formed on a substrate according to an embodiment of the present invention. FIG. 30 is a cross-sectional view taken along the line VV ′ of FIG. 29.

도 29 및 도 30을 참조하면, 유리 기판과 같은 투명한 기판(500)에는 전면적에 걸쳐 금속층(미도시)이 형성된다. 본 실시예에서, 금속층은, 예를 들어, 기판(500) 상에 형성된 몰리브덴 박막 및 몰리브덴 박막의 상면에 배치된 알루미늄 박막을 포함할 수 있다. 금속층의 상면에는 포토레지스트 패턴이 사진-현상 공정에 의하여 형성되고, 금속층은 포토레지스트 패턴을 마스크 삼아 식각 공정에 의하여 패터닝 된다.29 and 30, a metal layer (not shown) is formed on a transparent substrate 500 such as a glass substrate over its entire surface. In the present embodiment, the metal layer may include, for example, a molybdenum thin film formed on the substrate 500 and an aluminum thin film disposed on an upper surface of the molybdenum thin film. A photoresist pattern is formed on the upper surface of the metal layer by a photo-development process, and the metal layer is patterned by an etching process using the photoresist pattern as a mask.

금속층이 패터닝 된 후, 기판(500)에는 스토리지전극 패턴(SC)이 형성된다. 이와 함께 기판(500)에는 게이트 전극(GE)이 형성된 게이트 라인(GL)이 스토리지전극 패턴(SC)과 함께 형성된다.After the metal layer is patterned, the storage electrode pattern SC is formed on the substrate 500. In addition, a gate line GL on which the gate electrode GE is formed is formed on the substrate 500 together with the storage electrode pattern SC.

바람직하게, 기판(500)에는 제 1 방향과 평행한 방향으로 게이트 라인(GL)이 연장된다. 표시장치의 해상도가 1024 ×768 일 경우, 기판(500)에는 제 1 방향과 수직한 제 2 방향으로 약 768 개의 게이트 라인(GL)들이 형성된다. 스토리지전극 패턴(SC)은 기판(500)에 형성된 게이트 라인(GL)들 사이에 배치되며, 제 1 방향과 평행한 방향으로 연장된다. 바람직하게, 스토리지전극 패턴(SC)들은 스토리지전극 패턴(SC)의 일부가 확장된 확장부(SC1)를 포함할 수 있다.Preferably, the gate line GL extends in the direction parallel to the first direction. When the resolution of the display device is 1024 × 768, about 768 gate lines GL are formed in the second direction perpendicular to the first direction. The storage electrode pattern SC is disposed between the gate lines GL formed on the substrate 500 and extends in a direction parallel to the first direction. The storage electrode patterns SC may include an extension SC 1 in which a portion of the storage electrode pattern SC is extended.

도 31은 본 발명의 일실시예에 의하여 기판에 출력단이 형성된 것을 도시한 평면도이다. 도 32는 도 31에 도시된 Ⅵ-Ⅵ' 선을 따라 절단한 단면도이다.31 is a plan view illustrating an output terminal formed on a substrate according to an embodiment of the present invention. FIG. 32 is a cross-sectional view taken along the line VI-VI ′ of FIG. 31.

도 31 및 도 32를 참조하면, 기판(500)에 스토리지전극 패턴(SC)들 및 게이트 라인(GL)들이 형성된 후, 기판(500)상에는 제 1 유전막(FD)이 전면적에 걸쳐 형 성된다. 제 1 유전막(FD)은 스핀 코팅 공정 및 슬릿 코팅 공정 등에 의하여 기판(500) 상에 형성된다.31 and 32, after the storage electrode patterns SC and the gate lines GL are formed on the substrate 500, the first dielectric layer FD is formed over the entire surface of the substrate 500. The first dielectric film FD is formed on the substrate 500 by a spin coating process, a slit coating process, or the like.

기판(500) 상에 제 1 유전막(FD)이 형성된 후, 제 1 유전막(FD) 상에는 채널 패턴(CP), 데이터 라인(DL) 및 출력단(DE)이 형성된다.After the first dielectric layer FD is formed on the substrate 500, the channel pattern CP, the data line DL, and the output terminal DE are formed on the first dielectric layer FD.

채널 패턴(CP), 데이터 라인(DL) 및 출력단(DE)을 형성하기 위해, 제 1 유전막(FD) 상에는 아몰퍼스 실리콘 박막(미도시) 및 고농도 이온 도핑 실리콘 박막(미도시)을 포함하는 채널박막이 형성된다. 이때, 고농도 이온 도핑 실리콘 박막은 아몰퍼스 실리콘 박막 상에 형성된다.In order to form the channel pattern CP, the data line DL, and the output terminal DE, a channel thin film including an amorphous silicon thin film (not shown) and a high concentration of ion-doped silicon thin film (not shown) is formed on the first dielectric film FD. Is formed. At this time, the high concentration ion-doped silicon thin film is formed on the amorphous silicon thin film.

이어서, 고농도 이온 도핑 실리콘 박막의 상면에는 소오스/드레인 금속층(미도시)이 형성된다. 소오스/드레인 금속층(미도시)은 몰리브덴을 포함하는 제 1 몰리브덴 박막, 알루미늄을 포함하는 알루미늄 박막 및 몰리브덴을 포함하는 제 2 몰리브덴 박막을 포함한다. 알루미늄 박막은 제 1 몰리브덴 박막의 상면에 형성되고, 제 2 몰리브덴 박막은 알루미늄 박막의 상면에 형성된다.Subsequently, a source / drain metal layer (not shown) is formed on the upper surface of the highly ion-doped silicon thin film. The source / drain metal layer (not shown) includes a first molybdenum thin film including molybdenum, an aluminum thin film including aluminum, and a second molybdenum thin film including molybdenum. The aluminum thin film is formed on the upper surface of the first molybdenum thin film, and the second molybdenum thin film is formed on the upper surface of the aluminum thin film.

소오스/드레인 금속층 상에는 포토레지스트 박막이 형성되고, 포토레지스트 박막은 사진-현상 공정에 의하여 패터닝 되어 소오스/드레인 금속층 상에는 포토레지스트 패턴이 형성된다. 소오스/드레인 금속층은 포토레지스트 패턴을 마스크 삼아 식각 공정에 의하여 패터닝 되어 데이터 라인(DL) 및 출력단(DE)이 형성된다.A photoresist thin film is formed on the source / drain metal layer, and the photoresist thin film is patterned by a photo-development process to form a photoresist pattern on the source / drain metal layer. The source / drain metal layer is patterned by an etching process using the photoresist pattern as a mask to form a data line DL and an output terminal DE.

바람직하게, 표시장치의 해상도가 1024 ×768 일 경우, 기판(200)에는 제 1 방향과 실질적으로 수직한 제 2 방향으로 약 1024 ×3 개의 데이터 라인(DL)들이 형성된다. 또한, 각 데이터 라인(DL)들에는 제 1 방향과 평행한 방향으로 소오스 전극(SE)들이 기판(500)을 따라 연장된다. 소오스 전극(SE)들은 데이터 라인(DL)으로부터 게이트 라인(GL)의 게이트 전극(GE)과 인접한 곳으로 연장된다. 출력단(DE)은 소오스 전극(SE)과 이격 되어 형성된다.Preferably, when the resolution of the display device is 1024 × 768, about 1024 × 3 data lines DL are formed in the second direction substantially perpendicular to the first direction. In addition, the source electrodes SE extend in the direction parallel to the first direction to each of the data lines DL. The source electrodes SE extend from the data line DL to an area adjacent to the gate electrode GE of the gate line GL. The output terminal DE is formed spaced apart from the source electrode SE.

소오스 전극(SE)이 형성된 데이터 라인(DL) 및 출력단(DE)이 형성된 후, 채널박막은 포토레지스트 패턴, 데이터 라인(DL) 및 출력단(DE)을 마스크 삼아 식각 되어 채널 패턴(CP)이 형성된다. 이때, 소오스 전극(SE) 및 출력단(DE)을 전기적으로 연결하는 고농도 이온도핑 실리콘 박막은 제거되어 소오스 전극(SE) 및 출력단(DE)은 전기적으로 분리된다.After the data line DL and the output terminal DE on which the source electrode SE is formed are formed, the channel thin film is etched using the photoresist pattern, the data line DL, and the output terminal DE to form a channel pattern CP. do. At this time, the high concentration of the ion-doped silicon thin film electrically connecting the source electrode SE and the output terminal DE is removed so that the source electrode SE and the output terminal DE are electrically separated.

도 33은 도 32에 도시된 출력단을 덮는 제 2 유전막 및 절연막을 도시한 단면도이다.33 is a cross-sectional view illustrating a second dielectric layer and an insulating layer covering the output terminal illustrated in FIG. 32.

도 33을 참조하면, 제 1 유전막(FD)의 상면에는 제 2 유전막(SD)이 형성된다. 제 2 유전막(SD)은 실리콘 질화물을 포함하며, 제 2 유전막(SD)은 제 1 유전막(FD) 상면에 배치된 출력단(DE)을 덮는다. 이어서, 제 2 유전막(SD)의 상면에는 절연막(ID)이 연속하여 형성된다. 절연막(ID)은 광과 반응하는 감광물질을 포함한다.Referring to FIG. 33, a second dielectric layer SD is formed on an upper surface of the first dielectric layer FD. The second dielectric layer SD includes silicon nitride, and the second dielectric layer SD covers the output terminal DE disposed on the top surface of the first dielectric layer FD. Subsequently, the insulating film ID is continuously formed on the top surface of the second dielectric film SD. The insulating layer ID includes a photosensitive material that reacts with light.

절연막(IL)이 형성된 기판(500) 상에는 제 1 노광부(14) 및 제 2 노광부(16)를 갖는 마스크(10)가 지정된 위치에 정밀하게 정렬된다.On the substrate 500 on which the insulating film IL is formed, the mask 10 having the first exposed portion 14 and the second exposed portion 16 is precisely aligned at a designated position.

제 1 노광부(14)는 절연막(IL)의 하부에 배치된 출력단(DE)에 정렬되고, 제 2 노광부(16)는 절연막(IL)의 하부에 배치된 스토리지전극 패턴(SC)에 정렬된다.The first exposed portion 14 is aligned with the output terminal DE disposed under the insulating film IL, and the second exposed portion 16 is aligned with the storage electrode pattern SC disposed under the insulating film IL. do.

마스크(10)가 기판(500)의 지정된 위치에 정렬된 후, 감광물질을 포함하는 절연막(IL)은 마스크(10)의 제 1 노광부(14) 및 제 2 노광부(16)를 통과한 광에 의 하여 각각 노광 된다. 이때, 제 1 노광부(14)의 제 1 광 투과부(14a)에 대응하는 절연막(IL)의 제 1 부분(IL1)은 제 1 광량으로 노광 된다. 또한, 노광부(14)의 제 2 광 투과부(14b)에 대응하는 절연막(IL)의 제 2 부분(IL2)은 제 1 광량의 절반 정도인 제 2 광량으로 노광 된다. 한편, 제 2 노광부(16)의 제 3 광 투과부(16a)에 대응하는 절연막(IL)의 제 3 부분(IL3)은 제 1 광량보다 작고 제 2 광량보다 큰 제 3 광량으로 노광 된다.After the mask 10 is aligned at the designated position of the substrate 500, the insulating film IL including the photosensitive material passes through the first exposure portion 14 and the second exposure portion 16 of the mask 10. Each light is exposed by light. At this time, the first part IL 1 of the insulating film IL corresponding to the first light transmitting part 14a of the first exposure part 14 is exposed to the first light amount. In addition, the second part IL 2 of the insulating film IL corresponding to the second light transmitting part 14b of the exposure part 14 is exposed to the second light amount which is about half of the first light amount. On the other hand, the third portion IL 3 of the insulating film IL corresponding to the third light transmitting portion 16a of the second exposure portion 16 is exposed to the third light amount smaller than the first light amount and larger than the second light amount.

도 34는 도 33에 도시된 절연막을 패터닝 하여 형성된 절연패턴을 도시한 단면도이다.34 is a cross-sectional view illustrating an insulating pattern formed by patterning the insulating film illustrated in FIG. 33.

도 34를 참조하면, 제 2 유전막(SD) 상에 형성된 절연막(IL)은 사진-현상 공정에 의하여 패터닝 되어 제 2 유전막(SD) 상에는 절연패턴(IP)이 형성된다. 절연패턴(IP)을 형성하기 위하여, 제 1 광량의 광에 노출된 절연막(IL)의 제 1 부분(IL1)은 풀-노광 되어 제 1 개구(FC)가 형성된다. 제 2 광량의 광에 노출된 절연막(IL)의 제 2 부분(IL2)은 하프 노광 되어 제 2 개구(SC1)가 형성된다. 제 3 광량의 광에 노출된 절연막(IL)의 제 3 부분(IL3)은 일부만이 기판상에 남도록 노광 되어 제 3 개구(TC)가 형성된다.Referring to FIG. 34, the insulating layer IL formed on the second dielectric layer SD is patterned by a photo-development process to form an insulating pattern IP on the second dielectric layer SD. In order to form the insulating pattern IP, the first part IL 1 of the insulating film IL exposed to the light of the first light amount is full-exposed to form the first opening FC. The second part IL 2 of the insulating film IL exposed to the second light amount is half exposed to form a second opening SC 1 . The third portion IL 3 of the insulating layer IL exposed to the third light amount is exposed so that only a portion thereof remains on the substrate to form the third opening TC.

평면상에서 보았을 때, 제 2 개구(SC1)의 평면적은 제 1 개구(FC)의 평면적보다 넓고, 제 1 개구(FC)의 높이 W1은 절연막(IL)의 두께와 실질적으로 동일하며, 제 2 개구(SC1)의 높이 W2는 절연막(IL)의 두께의 대략 절반 정도이다.When viewed in plan view, the planar area of the second opening SC 1 is wider than the planar area of the first opening FC, and the height W 1 of the first opening FC is substantially the same as the thickness of the insulating film IL. The height W 2 of the two openings SC 1 is approximately half of the thickness of the insulating film IL.

한편, 단면에서 보았을 때, 제 3 개구(TC)에 남아 있는 절연막(IL)의 잔류막의 두께 T는 제 2 유전막(SD)의 두께와 실질적으로 동일하다. 이와 같이 제 3 개구(TC)에 남겨진 잔류막의 일부는 스토리지전극 패턴(SC)과 대응하는 제 2 유전막(SD)이 패터닝 되는 것을 방지한다.On the other hand, when viewed in cross section, the thickness T of the remaining film of the insulating film IL remaining in the third opening TC is substantially the same as the thickness of the second dielectric film SD. As described above, a part of the remaining film remaining in the third opening TC prevents the pattern of the second dielectric film SD corresponding to the storage electrode pattern SC.

한편, 제 3 개구(TC)에 대응하는 잔류막의 상면에는 요철 패턴(CC)이 형성된다. 본 실시예에서, 요철 패턴(CC)은, 바람직하게, 잔류막의 상면에 돌기 형상으로 형성 또는 막대 형상 또는 격자 형상으로 잔류막의 상면으로부터 돌출 될 수 있다.On the other hand, the uneven pattern CC is formed on the upper surface of the residual film corresponding to the third opening TC. In the present embodiment, the uneven pattern CC is preferably formed in a projection shape on the upper surface of the residual film, or may protrude from the upper surface of the residual film in a rod shape or a lattice shape.

한편, 제 3 개구(TC)의 주변에는 제 2 개구(SC1)와 대등한 형상을 갖는 제 4 개구(FC1)를 형성할 수 있다.On the other hand, the fourth opening FC 1 having a shape equivalent to the second opening SC 1 may be formed around the third opening TC.

도 35는 도 34에 도시된 제 2 유전막을 패터닝 하여 유전패턴을 형성하는 것을 도시한 단면도이다.35 is a cross-sectional view illustrating the formation of a dielectric pattern by patterning the second dielectric layer illustrated in FIG. 34.

도 35를 참조하면, 제 1, 2 및 3 개구(FC, SC1, TC)가 형성된 절연패턴(IP)이 형성된 후, 절연패턴(IP) 및 제 2 유전막(SD)은 다시 건식 식각 또는 습식 식각 되어 제 1 유전패턴(DP1)이 형성된다. 이로써, 제 1 개구(FC)를 통해 노출된 제 2 유전막(SD) 중 출력단(DE)과 대응하는 일부는 제거되어 제 1 콘택홀(CT1)이 형성된다.Referring to FIG. 35, after the insulating patterns IP having the first, second, and third openings FC, SC 1 , and TC are formed, the insulating patterns IP and the second dielectric layer SD are dry-etched or wet again. After etching, the first dielectric pattern DP1 is formed. As a result, a portion of the second dielectric layer SD exposed through the first opening FC corresponding to the output terminal DE is removed to form the first contact hole CT 1 .

한편, 스토리지전극 패턴(SC)과 대응하는 제 2 유전막(SD) 상에 잔류된 잔류 막 역시 건식 식각 또는 습식 식각 되면서 제 2 유전막(SD)의 일부가 함께 식각 되어 스토리지전극 패턴(SC)과 대응하는 제 2 유전막(SD) 상에는 제 1 표면적 증가부(SI1)가 형성된다.Meanwhile, the remaining film remaining on the second dielectric film SD corresponding to the storage electrode pattern SC is also dry or wet etched, so that a part of the second dielectric film SD is etched together to correspond to the storage electrode pattern SC. The first surface area increasing portion SI1 is formed on the second dielectric layer SD.

제 1 표면적 증가부(SI)는 바람직하게 돌기 형상, 리세스 형상 또는 돌기와 리세스가 함께 형성된 형상, 마루 및 골이 번갈아 형성된 물결 형상을 가질 수 있다.The first surface area increasing portion SI may preferably have a protrusion shape, a recess shape or a shape in which the protrusions and the recess are formed together, and the wavy shape in which the floor and the valley are alternately formed.

또한, 제 1 표면적 증가부(SI1)와 대응하는 절연패턴(IP)에는 제 2 콘택홀(CT2)이 형성된다.In addition, a second contact hole CT 2 is formed in the insulating pattern IP corresponding to the first surface area increasing part SI1.

한편, 제 1 표면적 증가부(SI1)를 마스크 삼아 제 1 유전패턴(DP1)의 하부에 형성된 제 1 유전막(FD)은 패터닝 되어 제 1 표면적 증가부(SI1)의 하부에는 제 2 표면적 증가부(SI2)가 형성된다.Meanwhile, the first dielectric layer FD formed under the first dielectric pattern DP1 using the first surface area increaser SI1 as a mask is patterned to form a second surface area increaser under the first surface area increaser SI1. SI2) is formed.

또한, 본 실시예에서, 제 2 콘택홀(CT2)은 단턱을 포함하지 않지만, 이와 다르게 제 2 콘택홀(CT2)은 제 1 콘택홀(CT1)과 마찬가지로 단턱이 형성된 단면을 갖도록 하는 것 역시 바람직하다.In addition, in the present exemplary embodiment, the second contact hole CT 2 does not include a step, but unlike the second contact hole CT 2 , the second contact hole CT 2 has a cross section in which a step is formed similarly to the first contact hole CT 1 . It is also desirable.

본 실시예에서, 제 1 표면적 증가부(SI1) 및 제 2 표면적 증가부(SI2)를 형성하기 위해 잔류막 상에 형성된 요철 패턴(CC)은, 바람직하게, 건식 식각 공정 및 애싱 공정 등에 의하여 제거될 수 있다.In this embodiment, the uneven pattern CC formed on the residual film to form the first surface area increasing portion SI1 and the second surface area increasing portion SI2 is preferably removed by a dry etching process, an ashing process, or the like. Can be.

도 36은 도 34에 도시된 절연패턴 상에 형성된 화소전극을 도시한 단면도이다.36 is a cross-sectional view illustrating a pixel electrode formed on the insulating pattern illustrated in FIG. 34.

도 36을 참조하면, 절연패턴(IP) 상에는 투명하면서 도전성인 도전성 투명박막(미도시)이 전면적에 걸쳐 형성된다.Referring to FIG. 36, a transparent and conductive conductive transparent thin film (not shown) is formed over the entire surface of the insulating pattern IP.

도전성 투명박막 상에는 포토레지스트 박막이 형성되고, 포토레지스트 박막은 패터닝 되어 도전성 투명박막 상에는 포토레지스트 패턴이 형성된다.A photoresist thin film is formed on the conductive transparent thin film, and the photoresist thin film is patterned to form a photoresist pattern on the conductive transparent thin film.

이어서, 도전성 투명박막은 포토레지스트 패턴을 마스크 삼아 건식 식각 공정 또는 습식 식각 공정에 의하여 패터닝 되어 화소전극(PE)이 형성된다. 화소전극(PE)의 일부는 제 1 콘택홀(CT1)을 통해 출력단(DE)과 전기적으로 연결되고, 화소전극(PE)의 다른 일부는 제 2 콘택홀(CT2)을 통해 스토리지전극 패턴(SC)과 마주본다. 이때, 화소전극(PE)은 출력단(PE)을 통해 화소 전압을 인가 받는 동시에 스토리지전극 패턴(SC) 및 유전률을 갖는 제 1 유전 패턴(DP1) 및 제 2 유전 패턴(DP2)에 의하여 또 다른 스토리지전극 패턴 역할을 한다.Subsequently, the conductive transparent thin film is patterned by a dry etching process or a wet etching process using the photoresist pattern as a mask to form the pixel electrode PE. A part of the pixel electrode PE is electrically connected to the output terminal DE through the first contact hole CT 1 , and the other part of the pixel electrode PE is connected to the storage electrode pattern through the second contact hole CT 2 . Facing (SC). In this case, the pixel electrode PE receives a pixel voltage through the output terminal PE, and at the same time, additional storage is performed by the first dielectric pattern DP1 and the second dielectric pattern DP2 having the storage electrode pattern SC and the dielectric constant. It serves as an electrode pattern.

이상에서 상세하게 설명한 바에 의하면, 표시장치의 영상을 한 프레임의 시간 동안 유지하기 위한 스토리지 커패시턴스를 기판상에 형성된 스토리지전극 패턴 및 화소전극으로 사용함으로써, 플리커 및/또는 잔상을 제거하여 영상의 표시품질을 보다 향상시킬 수 있다.As described above in detail, the display quality of the image is eliminated by removing flicker and / or afterimage by using storage capacitance for maintaining the image of the display device for one frame time as the storage electrode pattern and the pixel electrode formed on the substrate. Can be further improved.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영 역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to a preferred embodiment of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the invention described in the claims to be described later It will be understood that various modifications and variations can be made in the present invention without departing from the scope of the present invention.

Claims (46)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 기판상에 배치된 스토리지전극 패턴;A storage electrode pattern disposed on the substrate; 상기 스토리지전극 패턴 상에 배치된 유전막;A dielectric layer disposed on the storage electrode pattern; 상기 유전막 상에 배치되며, 타이밍신호에 의하여 데이터신호를 출력하는 출력단을 포함하는 신호출력유닛;A signal output unit disposed on the dielectric layer and including an output terminal configured to output a data signal in response to a timing signal; 상기 유전막 상에 배치되며, 상기 출력단을 노출시키는 제1 콘택홀을 갖는 유전패턴;A dielectric pattern disposed on the dielectric layer and having a first contact hole exposing the output terminal; 상기 제1 콘택홀과 대응하는 제2콘택홀 및 상기 스토리지전극 패턴과 대응하는 상기 유전패턴을 노출시키는 제3콘택홀이 형성된 절연 패턴; 및An insulating pattern having a second contact hole corresponding to the first contact hole and a third contact hole exposing the dielectric pattern corresponding to the storage electrode pattern; And 상기 출력단과 전기적으로 연결되며, 상기 스토리지전극 패턴과 마주보는 스토리지전극부가 형성된 픽셀전극을 포함하는 표시장치.And a pixel electrode electrically connected to the output terminal and having a storage electrode portion facing the storage electrode pattern. 제 6 항에 있어서, 상기 스토리지전극 패턴은 몰리브덴을 포함하는 몰리브덴 패턴 및 상기 몰리브덴 패턴 상에 배치되며 알루미늄을 포함하는 알루미늄 패턴을 포함하는 것을 특징으로 하는 표시장치.The display device of claim 6, wherein the storage electrode pattern comprises a molybdenum pattern including molybdenum and an aluminum pattern disposed on the molybdenum pattern. 제 6 항에 있어서, 상기 출력단은 상기 유전막 상에 배치되며 몰리브덴을 포 함하는 제 1 몰리브덴 패턴, 알루미늄을 포함하는 알루미늄 패턴 및 상기 알루미늄 출력 패턴 상에 배치된 제 2 몰리브덴 패턴을 포함하는 것을 특징으로 하는 표시장치.The method of claim 6, wherein the output terminal comprises a first molybdenum pattern including molybdenum, an aluminum pattern including aluminum, and a second molybdenum pattern disposed on the aluminum output pattern. Display. 제 8 항에 있어서, 상기 유전막 및 상기 제 1 몰리브덴 패턴의 사이에는 반도체 패턴이 개재된 것을 특징으로 하는 표시장치.The display device of claim 8, wherein a semiconductor pattern is interposed between the dielectric layer and the first molybdenum pattern. 제 9 항에 있어서, 상기 반도체 패턴은 아몰퍼스 실리콘을 포함하는 제 1 아몰퍼스 실리콘 패턴 및 고농도 이온도핑 아몰퍼스 실리콘 패턴을 포함하는 제 2 아몰퍼스 패턴을 포함하는 것을 특징으로 하는 표시장치.The display device of claim 9, wherein the semiconductor pattern comprises a first amorphous silicon pattern including amorphous silicon and a second amorphous pattern including a high concentration of ion-doped amorphous silicon pattern. 제 6 항에 있어서, 상기 제1 콘택홀은 평면상에서 보았을 때 제 1 면적을 갖는 제1 개구 및 상기 제1 개구와 연결되고 상기 제1 면적보다 좁은 제2 면적을 갖는 제2 개구를 포함하는 것을 특징으로 하는 표시장치.The method of claim 6, wherein the first contact hole includes a first opening having a first area when viewed in a plan view, and a second opening connected to the first opening and having a second area that is narrower than the first area. Display device characterized in that. 제 11 항에 있어서, 상기 제2 개구의 높이는 상기 절연막 두께의 절반인 것을 특징으로 하는 표시장치.The display device of claim 11, wherein the height of the second opening is half the thickness of the insulating layer. 제 12 항에 있어서, 상기 제 2 개구의 높이는 1.35㎛ ～ 1.5㎛인 것을 특징으로 하는 표시장치.The display device according to claim 12, wherein the height of the second opening is 1.35 µm to 1.5 µm. 제 6 항에 있어서, 상기 절연막의 두께는 1.7㎛ ～ 3.0㎛인 것을 특징으로 하는 표시장치.The display device according to claim 6, wherein the insulating film has a thickness of 1.7 µm to 3.0 µm. 제 6 항에 있어서, 상기 제2 유전막의 두께는 약 0.5㎛ ～ 0.7㎛인 것을 특징으로 하는 표시장치.The display device of claim 6, wherein the second dielectric layer has a thickness of about 0.5 μm to 0.7 μm. 제 6 항에 있어서, 상기 화소 전극은 투명전극인 것을 특징으로 하는 표시장치.The display device of claim 6, wherein the pixel electrode is a transparent electrode. 제 16 항에 있어서, 상기 화소 전극은 산화 주석 인듐, 산화 아연 인듐 및 아몰퍼스 산화 주석 인듐으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함하는 것을 특징으로 하는 표시장치.The display device of claim 16, wherein the pixel electrode includes at least one selected from the group consisting of indium tin oxide, zinc indium oxide, and amorphous tin indium oxide. 제 6 항에 있어서, 상기 절연 패턴은 유기물 및 감광물질을 포함하는 것을 특징으로 하는 표시장치.The display device of claim 6, wherein the insulating pattern comprises an organic material and a photosensitive material. 제 6 항에 있어서, 상기 제3 콘택홀의 폭은 상기 스토리지전극 패턴의 폭보다 작은 것을 특징으로 하는 표시장치.The display device of claim 6, wherein a width of the third contact hole is smaller than a width of the storage electrode pattern. 제 6 항에 있어서, 상기 제 3 콘택홀의 폭은 상기 스토리지전극 패턴의 폭보다 넓은 것을 특징으로 하는 표시장치.The display device of claim 6, wherein a width of the third contact hole is wider than a width of the storage electrode pattern. 기판상에 영상을 지정된 시간동안 유지하기 위한 스토리지전극 패턴을 형성하는 단계;Forming a storage electrode pattern for maintaining the image on the substrate for a predetermined time; 상기 스토리지전극 패턴을 덮는 제 1 유전막의 상부에 상기 영상을 표시하기 위한 데이터가 출력되는 출력단을 형성하는 단계;Forming an output terminal on the first dielectric layer covering the storage electrode pattern to output data for displaying the image; 상기 출력단이 덮이도록 상기 제 1 유전막 상에 제 2 유전막 및 절연막을 순차적으로 형성하는 단계;Sequentially forming a second dielectric layer and an insulating layer on the first dielectric layer to cover the output terminal; 상기 절연막 및 제 2 유전막을 패터닝 하여 상기출력단과 대응하는 상기 제 2 유전막을 노출시키고, 상기 스토리지전극 패턴과 대응하는 부분에는 상기 절연막을 잔류시키는 단계;Patterning the insulating layer and the second dielectric layer to expose the second dielectric layer corresponding to the output terminal, and leaving the insulating layer in a portion corresponding to the storage electrode pattern; 상기 노출된 제 2 유전막 및 상기 절연막을 제거하여 상기 출력단을 노출시키는 제 1 콘택홀 및 상기 제 2 유전막 중 상기 스토리지전극 패턴과 대응하는 곳에 제 2 콘택홀을 형성하는 단계; 및Removing the exposed second dielectric layer and the insulating layer to form a first contact hole exposing the output terminal and a second contact hole corresponding to the storage electrode pattern among the second dielectric layers; And 상기 제 1 콘택홀을 통해 상기 출력단과 전기적으로 연결되고, 상기 제 2 콘택홀을 통해 상기 스토리지전극 패턴과 마주보는 화소전극을 형성하는 단계를 포함하는 표시장치의 제조 방법.And forming a pixel electrode electrically connected to the output terminal through the first contact hole and facing the storage electrode pattern through the second contact hole. 제 21 항에 있어서, 상기 스토리지전극 패턴을 형성하는 단계는 상기 스토리 지전극 패턴의 양쪽에 게이트 라인들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시장치의 제조 방법.The method of claim 21, wherein the forming of the storage electrode pattern further comprises forming gate lines on both sides of the storage electrode pattern. 제 22 항에 있어서, 상기 제 1 유전막을 형성하는 단계 이후에는 상기 제1 유전막의 상부에 상기 게이트 라인으로부터 돌출된 게이트 전극부와 대응하는 채널층이 형성하는 단계 및 상기 게이트 라인과 실질적으로 직교하는 방향으로 연장되고 상기 채널층에 전기적으로 연결된 데이터 라인과 상기 출력단을 함께 형성하는 단계를 포함하는 것을 특징으로 하는 표시장치의 제조 방법.23. The method of claim 22, wherein after forming the first dielectric layer, forming a channel layer corresponding to the gate electrode portion protruding from the gate line on the first dielectric layer and substantially perpendicular to the gate line. And forming the output line and the data line extending in a direction and electrically connected to the channel layer. 제 23 항에 있어서, 상기 채널층은 아몰퍼스 실리콘 패턴 및 상기 아몰퍼스 실리콘 패턴의 상부에 배치된 고농도 이온도핑 실리콘 패턴을 포함하는 특징으로 하는 표시장치의 제조 방법.The method of claim 23, wherein the channel layer comprises an amorphous silicon pattern and a high concentration ion-doped silicon pattern disposed on the amorphous silicon pattern. 제 21 항에 있어서, 상기 출력단과 대응하는 부분은 제 1 광량으로 노광 되고, 상기 스토리지전극 패턴과 대응하는 부분은 상기 제 1 광량보다 작은 제 2 광량으로 노광 되는 것을 특징으로 하는 표시장치의 제조 방법.The method of claim 21, wherein a portion corresponding to the output terminal is exposed at a first light amount, and a portion corresponding to the storage electrode pattern is exposed at a second light amount smaller than the first light amount. . 제 21 항에 있어서, 상기 스토리지전극 패턴과 대응하는 상기 절연막의 잔류 막두께는 상기 제2 유전막의 두께와 실질적으로 동일한 것을 특징으로 하는 표시장치의 제조 방법.The method of claim 21, wherein the remaining film thickness of the insulating layer corresponding to the storage electrode pattern is substantially the same as the thickness of the second dielectric layer. 제 21 항에 있어서, 상기 스토리지전극 패턴과 대응하는 곳에 배치된 잔류 절연막은 애싱 공정에 의하여 제거되는 것을 특징으로 하는 표시장치의 제조 방법.The method of claim 21, wherein the remaining insulating layer disposed at the portion corresponding to the storage electrode pattern is removed by an ashing process. 제 21 항에 있어서, 상기 출력단과 대응하는 상기 절연막은 평면상에서 보았을 때 제 1 폭을 갖는 제 1 개구 및 상기 제 1 폭보다 좁은 제 2 개구를 갖도록 노광 된 것을 특징으로 하는 표시장치의 제조 방법.The method of claim 21, wherein the insulating layer corresponding to the output terminal is exposed to have a first opening having a first width and a second opening narrower than the first width when viewed in a plan view. 제 21 항에 있어서, 상기 절연막은 평면상에서 보았을 때 제1 폭을 갖는 제1 개구 및 상기 제1 폭보다 좁은 제2 개구를 갖도록 노광 된 것을 특징으로 하는 표시장치의 제조 방법.The method of claim 21, wherein the insulating film is exposed to have a first opening having a first width and a second opening narrower than the first width when viewed in a plan view. 제 21 항에 있어서, 상기 화소전극을 형성하는 단계는 상기 절연막의 상면에 투명 도전막을 형성 및 상기 출력단에 전기적으로 연결되고 상기 스토리지전극 패턴과 마주보도록 상기 투명 도전막을 패터닝 하는 단계를 포함하는 것을 특징으로 하는 표시장치의 제조 방법.22. The method of claim 21, wherein the forming of the pixel electrode comprises forming a transparent conductive film on an upper surface of the insulating film and patterning the transparent conductive film to be electrically connected to the output terminal and to face the storage electrode pattern. The manufacturing method of the display apparatus made into. 기판 및 상기 기판상에 형성된 유전막의 사이에 개재된 스토리지전극 패턴;A storage electrode pattern interposed between the substrate and the dielectric film formed on the substrate; 상기 유전막 상에 배치되며, 타이밍신호에 의하여 데이터신호를 출력하는 출력단을 갖는 신호출력유닛;A signal output unit disposed on the dielectric layer and having an output terminal for outputting a data signal in response to a timing signal; 상기 유전막 상에 배치되며, 상기 출력단을 노출시키는 제1 콘택홀 및 상기 스토리지전극 패턴과 대응하는 부분에 복수개의 표면적 증가부가 형성된 유전 패턴;A dielectric pattern disposed on the dielectric layer and having a plurality of surface area increasing parts formed in a portion corresponding to the first contact hole and the storage electrode pattern exposing the output terminal; 상기 제1 콘택홀을 노출시키는 제2 콘택홀 및 상기 유전 패턴에 형성된 표면적 증가부를 노출시키는 제3 콘택홀을 갖는 절연 패턴; 및An insulating pattern having a second contact hole exposing the first contact hole and a third contact hole exposing a surface area increasing portion formed in the dielectric pattern; And 상기 출력단과 전기적으로 연결되며, 상기 표면적 증가부를 갖는 상기 유전 패턴에 의하여 상기 스토리지전극 패턴과 마주보는 스토리지 전극부를 갖는 픽셀전극을 포함하는 표시장치.And a pixel electrode electrically connected to the output terminal and having a storage electrode portion facing the storage electrode pattern by the dielectric pattern having the surface area increasing portion. 제 31 항에 있어서, 상기 표면적 증가부는 평면상에서 보았을 때, 리세스 형상을 갖는 것을 특징으로 하는 표시장치.32. The display device of claim 31, wherein the surface area increasing portion has a recessed shape when viewed in plan view. 제 31 항에 있어서, 상기 표면적 증가부는 평면상에서 보았을 때, 그루브 형상을 갖는 것을 특징으로 하는 표시장치.32. The display device according to claim 31, wherein the surface area increasing portion has a groove shape when viewed in a plan view. 제 31 항에 있어서, 상기 표면적 증가부는 평면상에서 보았을 때 골과 마루가 번갈아 형성된 웨이브 형상을 갖는 것을 특징으로 하는 표시장치.32. The display device of claim 31, wherein the surface area increasing portion has a wave shape alternately formed with valleys and a floor when viewed in a plan view. 제 31 항에 있어서, 상기 픽셀 전극은 투명하면서 도전성인 투명 전극인 것을 특징으로 하는 표시장치.32. The display device of claim 31, wherein the pixel electrode is a transparent and conductive transparent electrode. 제1 유전막의 하부에 영상을 지정된 시간동안 유지하기 위한 제1 신호유지부를 형성하는 단계;Forming a first signal holding part on the bottom of the first dielectric layer for maintaining the image for a predetermined time; 상기 제1 유전막의 상부에 상기 영상을 표시하기 위한 데이터가 출력되는 출력단을 형성하는 단계;Forming an output terminal on the top of the first dielectric layer to output data for displaying the image; 상기 출력단이 덮이도록 상기 제1 유전막 상에 제2 유전막 및 절연막을 순차적으로 형성하는 단계; 및Sequentially forming a second dielectric layer and an insulating layer on the first dielectric layer to cover the output terminal; And 상기 절연막에 상기 출력단과 대응하는 상기 제2 유전막을 노출하는 제1 콘택홀 및 상기 제1 신호유지부와 대응하는 부분에 서로 다른 높이를 갖는 패턴을 형성하는 단계;Forming patterns having different heights in the insulating layer, the first contact hole exposing the second dielectric layer corresponding to the output terminal and the portion corresponding to the first signal holding part; 상기 제 2 유전막을 패터닝 하여, 상기 출력단을 노출하는 제 2 콘택홀 및 상기 패턴들에 대응하는 요철부를 형성하는 단계; 및Patterning the second dielectric layer to form a second contact hole exposing the output terminal and an uneven portion corresponding to the patterns; And 상기 출력단과 전기적으로 연결되고, 상기 요철부를 덮는 제 2 신호유지부를 포함하는 픽셀 전극을 형성하는 단계를 포함하는 표시장치의 제조 방법.And forming a pixel electrode electrically connected to the output terminal and including a second signal holding part covering the uneven portion. 제 36 항에 있어서, 상기 제1 유전막의 하부에는 제1 신호유지부의 양쪽에 배치된 게이트 라인이 형성되는 것을 특징으로 하는 표시장치의 제조 방법.The method of claim 36, wherein gate lines disposed on both sides of the first signal holding part are formed under the first dielectric layer. 제 36 항에 있어서, 상기 제1 유전막의 상부에는 데이터 라인이 형성되고, 상기 제1 유전막에는 상기 데이터 라인 및 상기 출력단과 전기적으로 연결된 채널 층이 형성되는 것을 특징으로 하는 표시장치의 제조 방법.The method of claim 36, wherein a data line is formed on the first dielectric layer, and a channel layer electrically connected to the data line and the output terminal is formed on the first dielectric layer. 제 38 항에 있어서, 상기 채널층은 아몰퍼스 실리콘 패턴 및 고농도 이온도핑 실리콘 패턴으로 이루어진 것을 특징으로 하는 표시장치의 제조 방법.39. The method of claim 38, wherein the channel layer is formed of an amorphous silicon pattern and a high concentration ion-doped silicon pattern. 제 36 항에 있어서, 상기 절연막을 패터닝하기 위해 상기 절연막의 상부에는 노광 마스크가 배치되고, 상기 패턴들과 대응하는 상기 노광 마스크에는 상기 패턴들에 대응하는 서로 다른 수치의 슬릿들이 형성된 것을 특징으로 하는 표시장치의 제조 방법.37. The method of claim 36, wherein an exposure mask is disposed on the insulating film to pattern the insulating film, and different values of slits corresponding to the patterns are formed on the exposure mask corresponding to the patterns. Method for manufacturing a display device. 제 36 항에 있어서, 상기 제 2 유전막은 상기 패턴들을 마스크 삼아 식각 되는 것을 특징으로 하는 표시장치의 제조 방법.The method of claim 36, wherein the second dielectric layer is etched using the patterns as a mask. 제 41 항에 있어서, 상기 패턴들은 애싱 공정에 의하여 상기 요철부가 형성된 상기 제 2 유전막으로부터 제거되는 것을 특징으로 하는 표시장치의 제조 방법.42. The method of claim 41, wherein the patterns are removed from the second dielectric layer in which the uneven portion is formed by an ashing process. 제1 유전막의 하부에 영상을 지정된 시간동안 유지하기 위한 제1 신호유지부 및 상기 제1 유전막의 상부에 상기 영상을 표시하기 위한 데이터가 출력되는 출력단을 형성하는 단계;Forming a first signal holding part for maintaining an image for a predetermined time under the first dielectric layer and an output terminal for outputting data for displaying the image on the first dielectric layer; 상기 출력단이 덮이도록 상기 제1 유전막 상에 제2 유전막 및 절연막을 순차 적으로 형성하는 단계; 및Sequentially forming a second dielectric layer and an insulating layer on the first dielectric layer to cover the output terminal; And 상기 절연막을 패터닝 하여, 상기 출력단과 대응하는 상기 제2 유전막을 노출하는 제1 콘택홀 및 상기 제1 신호유지부와 대응하는 부분에 서로 다른 높이를 갖는 2 개의 패턴들을 형성하는 단계;Patterning the insulating layer to form two patterns having different heights in a first contact hole exposing the output terminal and the second dielectric layer and a portion corresponding to the first signal holding part; 상기 제 2 유전막을 패터닝 하여, 상기 출력단을 노출하는 제 2 콘택홀을 형성하는 단계;Patterning the second dielectric layer to form a second contact hole exposing the output terminal; 상기 제 2 및 제 1 유전막들을 순차적으로 패터닝 하여 상기 제 패턴들에 대응하는 요철부를 형성하는 단계;Sequentially patterning the second and first dielectric layers to form an uneven portion corresponding to the first patterns; 상기 출력단과 전기적으로 연결되고, 상기 요철부를 덮는 제2 신호유지부를 포함하는 픽셀 전극을 형성하는 단계를 포함하는 표시장치의 제조 방법.And forming a pixel electrode electrically connected to the output terminal and including a second signal holding part covering the uneven portion. 제 43 항에 있어서, 상기 절연막을 패터닝하기 위해 상기 절연막의 상부에는 노광 마스크가 배치되고, 상기 패턴들과 대응하는 상기 노광 마스크에는 상기 패턴들에 대응하는 서로 다른 수치의 슬릿들이 형성된 것을 특징으로 하는 표시장치의 제조 방법.44. The method of claim 43, wherein an exposure mask is disposed on the insulating film to pattern the insulating film, and the exposure mask corresponding to the patterns is provided with slits having different values corresponding to the patterns. Method for manufacturing a display device. 제 43 항에 있어서, 상기 제 2 유전막 및 상기 제 1 유전막은 상기 패턴들을 마스크 삼아 식각 되는 것을 특징으로 하는 표시장치의 제조 방법.The method of claim 43, wherein the second dielectric layer and the first dielectric layer are etched using the patterns as masks. 제 43 항에 있어서, 상기 패턴들은 애싱 공정에 의하여 상기 요철부가 형성된 상기 제 2 유전막으로부터 제거되는 것을 특징으로 하는 표시장치의 제조 방법.44. The method of claim 43, wherein the patterns are removed from the second dielectric layer in which the uneven portion is formed by an ashing process.
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