KR20030013151A - Fabricating method of thin film transistor plate - Google Patents
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Abstract
Description
본 발명은 박막 트랜지스터 기판의 제조 방법에 관한 것으로 특히, 액정 표시 장치에 사용되는 박막 트랜지스터 기판의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a thin film transistor substrate, and more particularly, to a method for manufacturing a thin film transistor substrate used in a liquid crystal display device.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중의 하나로서, 전기장을 생성하는 다수의 전극이 형성되어 있는 두 장의 기판과, 두 기판 사이에 개재되는 액정층을 포함하고 있다.The liquid crystal display is one of the most widely used flat panel display devices, and includes two substrates on which a plurality of electrodes for generating an electric field are formed, and a liquid crystal layer interposed between the two substrates.
이러한 액정 표시 장치에 전기적 신호를 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하여 화상을 보여준다.An electrical signal is applied to the liquid crystal display to rearrange liquid crystal molecules of the liquid crystal layer, thereby controlling the amount of light transmitted to display an image.
액정 표시 장치 중 하나의 기판에는 다수개의 게이트선과 다수개의 데이터선이 교차하여 다수개의 화소 영역을 정의하고 있고, 각각의 화소 영역에는 게이트선과 데이터선에 전기적으로 연결되는 스위칭 소자와 스위칭 소자에 연결되는 화소 전극이 형성되어 있다.A plurality of gate lines and a plurality of data lines cross each other to define a plurality of pixel regions on one substrate of the liquid crystal display, and each pixel region is connected to a switching element and a switching element electrically connected to the gate line and the data line. The pixel electrode is formed.
한 편, 패널의 휘도 향상을 위한 개구율의 확대를 위하여, 저유전율을 가지는 유기 절연막을 이용하는데, 이 경우, 게이트선과 데이터선 및 화소 전극 사이의기생 캐패시턴스를 줄일 수 있어서 화소 전극이 게이트선 및 데이터선에 중첩하도록 형성하는 것이 가능하여 개구율을 향상시킬 수 있다. 또한, 두 장의 기판 사이의 간격인 셀 갭을 균일하게 유지하기 위하여 패턴형 스페이서가 이용되고 있다.On the other hand, in order to increase the aperture ratio for improving the luminance of the panel, an organic insulating film having a low dielectric constant is used. In this case, the parasitic capacitance between the gate line, the data line, and the pixel electrode can be reduced, so that the pixel electrode has a gate line and data. It is possible to form so as to overlap a line, and can improve an aperture ratio. In addition, a patterned spacer is used to uniformly maintain a cell gap, which is a gap between two substrates.
그러나, 이러한 유기 절연막에 패턴을 형성하거나, 패턴형 스페이서를 형성하는 경우, 마스크를 사용하는 사진 식각 공정을 제각기 별도로 진행해야 하기 때문에 공정 단순화를 추구하는데 어려움이 있다.However, when a pattern is formed on the organic insulating layer or a patterned spacer is formed, it is difficult to pursue a process simplification because the photolithography process using a mask must be performed separately.
본 발명이 이루고자 하는 기술적 과제는 박막 트랜지스터 기판의 제조 공정을 단순화하고자 하는 것이다.An object of the present invention is to simplify the manufacturing process of a thin film transistor substrate.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 배치도이고,1 is a layout view of a thin film transistor substrate according to a first exemplary embodiment of the present invention.
도 2는 도 1에 보인 절단선 Ⅱ-Ⅱ'에 따른 박막 트랜지스터 기판의 단면도이고,FIG. 2 is a cross-sectional view of the thin film transistor substrate taken along the cutting line II-II ′ shown in FIG. 1.
도 3a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판을 제조하기 위한 첫 번째 제조 단계에서의 기판의 배치도이고,3A is a layout view of a substrate in a first manufacturing step for manufacturing a thin film transistor substrate according to the first embodiment of the present invention;
도 3b는 도 3a의 절단선 Ⅲb-Ⅲb'에 따른 기판의 단면도이고,3B is a cross-sectional view of the substrate along the cutting line IIIb-IIIb 'of FIG. 3A,
도 4a는 도 3a의 다음 제조 단계에서의 기판의 배치도이고,4A is a layout view of a substrate in the next manufacturing step of FIG. 3A,
도 4b는 도 4a의 절단선 Ⅳb-Ⅳb'에 따른 기판의 단면도이고,4B is a cross-sectional view of the substrate along the cutting line IVb-IVb ′ of FIG. 4A;
도 5a는 도 4a의 다음 제조 단계에서의 기판의 배치도이고,FIG. 5A is a layout view of a substrate in a subsequent manufacturing step of FIG. 4A,
도 5b는 도 5a의 절단선Ⅴb-Ⅴb'에 따른 기판의 단면도이고,5B is a cross-sectional view of the substrate along the cutting line Vb-Vb ′ of FIG. 5A;
도 6a는 도 5a의 다음 제조 단계에서의 기판의 배치도이고,FIG. 6A is a layout view of a substrate in a subsequent manufacturing step of FIG. 5A;
도 6b는 도 6a의 절단선 Ⅵb-Ⅵb'에 따른 기판의 단면도이고,FIG. 6B is a cross-sectional view of the substrate along the cutting line VIb-VIb ′ of FIG. 6A;
도 7은 도 5b와 도 6b 사이의 중간 제조 단계에서의 기판의 단면도이고,FIG. 7 is a cross sectional view of the substrate in an intermediate fabrication step between FIGS. 5B and 6B;
도 8은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 배치도이고,8 is a layout view of a thin film transistor substrate according to a second exemplary embodiment of the present invention.
도 9 및 도 10은 도 8에 보인 절단선 Ⅸ-Ⅸ' 및 Ⅹ-Ⅹ'에 따른 박막 트랜지스터 기판의 단면도이고,9 and 10 are cross-sectional views of the thin film transistor substrate taken along the cutting lines VIII-VIII and VIII-VIII shown in FIG.
도 11a는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판을 제조하기 위한 첫 번째 제조 단계에서의 기판의 배치도이고,11A is a layout view of a substrate in a first manufacturing step for manufacturing a thin film transistor substrate according to a second embodiment of the present invention;
도 11b 및 도 11c는 도 11a의 절단선 ⅩⅠb-ⅩⅠb'에 따른 기판의 단면도이고,11B and 11C are cross-sectional views of the substrate taken along the cutting line VIB-XIB 'of FIG. 11A;
도 12a는 도 11a의 다음 제조 단계에서의 기판의 배치도이고,FIG. 12A is a layout view of a substrate in a subsequent manufacturing step of FIG. 11A,
도 12b 및 도 12c는 도 12a의 절단선 ⅩⅡb-ⅩⅡb' 및 ⅩⅡc-ⅩⅡc'에 따른 기판의 단면도이고,12B and 12C are cross-sectional views of the substrate taken along the cut lines XIIb-XIIb 'and XIIc-XIIc' of FIG. 12A;
도 13a부터 도 17a 및 도 13b부터 도 17b는 도 11a와 도 12a 사이의 중간 제조 단계 및 도 11b와 도 12b 사이의 중간 제조 단계에서의 기판의 배치도이고,13A through 17A and 13B through 17B are layout views of a substrate in an intermediate manufacturing step between FIGS. 11A and 12A and an intermediate manufacturing step between FIGS. 11B and 12B,
도 18a는 도 13a의 다음 제조 단계에서의 기판의 배치도이고,FIG. 18A is a layout view of a substrate in a subsequent manufacturing step of FIG. 13A,
도 18b 및 도 18c는 도 18a의 절단선 ⅩⅧb-ⅩⅧb' 및 ⅩⅧc-ⅩⅧc'에 따른 기판의 단면도이고,18B and 18C are cross-sectional views of the substrate along the cutting lines Xb-Xb 'and XC-XC' of FIG. 18A, and FIG.
도 19a 및 도 19b는 도 12a와 도 18a 사이의 중간 제조 단계 및 도 12b와 도 18b 사이의 중간 제조 단계에서의 기판의 배치도이고,19A and 19B are layout views of a substrate in an intermediate fabrication step between FIGS. 12A and 18A and an intermediate fabrication step between FIGS. 12B and 18B,
도 20은 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 배치도이고,20 is a layout view of a thin film transistor substrate according to a third exemplary embodiment of the present invention.
도 21은 도 20의 절단선 ⅩⅩⅠ-ⅩⅩⅠ'에 따른 기판의 단면도이다.FIG. 21 is a cross-sectional view of the substrate taken along the cutting line VI-XI ′ of FIG. 20.
이러한 과제를 해결하기 위하여, 본 발명에서는 유기 절연막에 패턴을 형성하는 작업과 스페이서를 형성하는 작업을 한번의 사진 식각 공정을 통하여 진행한다.In order to solve this problem, in the present invention, the operation of forming a pattern on the organic insulating layer and the operation of forming the spacer are performed through a single photolithography process.
상세하게 본 발명에 따른 박막 트랜지스터 기판의 제조 방법으로는, 기판 위에 게이트선 및 게이트 전극을 포함하는 게이트 배선을 형성한 후, 게이트 배선을 덮는 게이트 절연막을 형성한다. 이어, 게이트 절연막 위에 반도체 패턴을 형성한 후, 게이트 절연막 및 반도체 패턴 위에 데이터선, 소스 전극, 드레인 전극을 포함하는 데이터 배선을 형성한다. 이어, 반도체 패턴 위에 제1 두께를 가지는 돌출 패턴 및 드레인 전극을 드러내는 접촉 구멍이 형성되어 있고, 돌출 패턴 및 접촉 구멍 이외의 다른 부분은 제2 두께를 가지는 유기 절연막 패턴을 형성한 후, 유기 절연막 패턴 위에 상기 접촉 구멍을 통하여 드레인 전극에 연결되는 화소 전극을 형성한다.In detail, in the method for manufacturing a thin film transistor substrate according to the present invention, after forming a gate wiring including a gate line and a gate electrode on the substrate, a gate insulating film covering the gate wiring is formed. Subsequently, after the semiconductor pattern is formed on the gate insulating film, a data line including a data line, a source electrode, and a drain electrode is formed on the gate insulating film and the semiconductor pattern. Subsequently, a contact hole exposing the protruding pattern having a first thickness and the drain electrode is formed on the semiconductor pattern, and other portions other than the protruding pattern and the contact hole form an organic insulating layer pattern having a second thickness, and then the organic insulating layer pattern A pixel electrode connected to the drain electrode through the contact hole is formed thereon.
여기서, 유기 절연막 패턴을 형성하기 위하여, 데이터 배선을 포함하는 기판의 노출된 전면을 덮는 감광성 유기 절연막을 형성한 후, 감광성 유기 절연막을 선택적으로 노광하되, 스페이서가 형성될 제1 부분은 노광하지 않고, 접촉 구멍이 형성될 제2 부분은 전면 노광하고, 제1 및 제2 부분 이외의 부분은 부분 노광한 다음, 선택 노광된 유기 절연막을 현상한다.Here, in order to form the organic insulating film pattern, after forming a photosensitive organic insulating film covering the exposed entire surface of the substrate including the data wiring, selectively expose the photosensitive organic insulating film, without exposing the first portion where the spacer is to be formed The entire surface of the second portion where the contact hole is to be formed is exposed, the portions other than the first and second portions are partially exposed, and then the selectively exposed organic insulating film is developed.
이 때, 유기 절연막을 선택 노광하는 작업은 유기 절연막의 제1 부분에 비노광 영역이 위치하고, 유기 절연막의 제2 부분에 노광 영역이 위치하고, 제3 부분에 소정 투과율을 가지는 선택 투과 영역이 위치하는 마스크를 사용하여 진행할 수 있다. 마스크의 선택 투과 영역은 슬릿 패턴 또는 반투과 패턴이 형성될 수 있다.At this time, the selective exposure of the organic insulating film is performed in which a non-exposed area is positioned in a first portion of the organic insulating layer, an exposure region is positioned in a second portion of the organic insulating layer, and a selective transmission region having a predetermined transmittance is positioned in the third portion. You can proceed using a mask. The selective transmission region of the mask may be formed with a slit pattern or a transflective pattern.
또한, 유기 절연막을 선택 노광하는 작업은 유기 절연막의 제2 부분을 노광하는 제1 마스크 및 유기 절연막의 제3 부분을 소정 투과율로 노광하는 제2 마스크를 사용하여 형성할 수 있다.The selective exposure of the organic insulating film may be formed using a first mask that exposes the second portion of the organic insulating film and a second mask that exposes the third portion of the organic insulating film with a predetermined transmittance.
그러면, 도면을 참고로 하여 본 발명에 대하여 설명한다.Next, the present invention will be described with reference to the drawings.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 배치도를 나타낸 것이고, 도 2는 도 1에 보인 절단선 Ⅱ-Ⅱ'을 따라 나타낸 박막 트랜지스터 기판의 단면도를 나타낸 것이다.FIG. 1 is a layout view of a thin film transistor substrate according to a first exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view of the thin film transistor substrate taken along the cutting line II-II ′ of FIG. 1.
절연 기판(10) 위에 저저항 금속 물질 예를 들어, 알루미늄 계열, 몰리브덴 계열, 크롬 계열, 티타늄 계열로 이루어진 게이트 배선(22, 24, 26)이 형성되어 있다. 게이트 배선(22, 24, 26)은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선 (22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가 받아 게이트선으로 전달하는 게이트 패드(24) 및 게이트선(22)에 연결되어 있는 박막 트랜지스터의 게이트 전극(26)을 포함한다.Gate wirings 22, 24, and 26 formed of a low resistance metal material, for example, aluminum, molybdenum, chromium, and titanium, are formed on the insulating substrate 10. The gate wires 22, 24, and 26 are connected to the gate line 22 extending in the horizontal direction, the gate pad 24 connected to the end of the gate line 22 to receive a gate signal from the outside, and to transfer the gate signal to the gate line. And a gate electrode 26 of the thin film transistor connected to the gate line 22.
게이트 배선(22, 24, 26)은 단일층 구조 이외에 이중층 이상의 구조로도 형성될 수 있다. 게이트 배선(22, 24, 26)을 이중층 구조로 형성하는 경우, 두 층 중 적어도 한 층은 저저항 특성을 가지는 금속 물질로 형성하는 것이 유리하다.The gate wirings 22, 24, and 26 may be formed in a double layer or more structure in addition to the single layer structure. When the gate wirings 22, 24, and 26 are formed in a double layer structure, at least one of the two layers may be formed of a metal material having low resistance.
절연 기판(10) 위에는 절연 물질 예를 들어, 질화 규소로 이루어진 게이트 절연막(30)이 게이트 배선(22, 24, 26)을 덮고 있다.On the insulating substrate 10, a gate insulating film 30 made of an insulating material, for example, silicon nitride, covers the gate wirings 22, 24, and 26.
게이트 절연막(30) 위에는 반도체 물질 예를 들어, 비정질 규소로 이루어진 반도체 패턴(42)이 게이트 전극(26)에 중첩되도록 형성되어 있으며, 반도체 패턴(42) 위에는 불순물이 도핑된 반도체 물질 예를 들어, n형 불순물이 고농도로 도핑되어 있는 비정질 규소로 이루어진 저항성 접촉층(ohmic contact layer)(55, 56)이 형성되어 있다.A semiconductor pattern 42 made of a semiconductor material, for example, amorphous silicon, is formed on the gate insulating layer 30 so as to overlap the gate electrode 26, and a semiconductor material doped with impurities is formed on the semiconductor pattern 42, for example, Ohmic contact layers 55 and 56 made of amorphous silicon doped with a high concentration of n-type impurities are formed.
저항성 접촉층(55, 56)과 게이트 절연막(30) 위에는 반도체층과의 접촉 특성이 우수하고 저저항 특성을 가지는 금속 물질 예를 들어, 몰리브덴 또는 몰리브덴 합금과 같은 몰리브덴 계열로 이루어진 데이터 배선(62, 64, 65, 66)이 형성되어 있다.On the ohmic contact layers 55 and 56 and the gate insulating layer 30, a metal material having excellent contact properties with the semiconductor layer and low resistance, for example, a data line 62 made of molybdenum series such as molybdenum or molybdenum alloy, 64, 65, 66 are formed.
데이터 배선(62, 64, 65, 66)은 세로 방향으로 형성되어 있는 데이터선(62), 데이터선(62)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 데이터 패드(64), 데이터선(62)에서 돌출되어 하나의 저항성 접촉층(55)에 접촉되어 박막 트랜지스터의 일부를 구성하는 소스 전극(65)과 소스 전극(65)에 대응되어 다른 하나의 저항성 접촉층(56)에 접촉되어 박막 트랜지스터의 일부를 구성하는 드레인 전극(66)을 포함한다.The data lines 62, 64, 65, and 66 are connected to the ends of the data line 62 and the data line 62 formed in the vertical direction, and receive data from the outside and transfer the data pads to the gate line ( 64, a source electrode 65 protruding from the data line 62 and contacting the one ohmic contact layer 55 to form a part of the thin film transistor, and the other ohmic contact layer corresponding to the source electrode 65. And a drain electrode 66 in contact with 56 to form part of the thin film transistor.
데이터 배선(62, 64, 65, 66)을 포함하는 기판의 노출된 전면에는 아크릴 레진(Acrylic Resin)이나 BCB(BenzoCycloButane)와 같은 유기 절연 물질로 이루어진 유기 절연막 패턴(70)이 형성되어 있다. 이 때, 유기 절연막 패턴(70)은 박막 트랜지스터(TFT) 위에서 4.5 ∼ 5.5 ㎛의 높이로 돌출되어 있는 스페이서(71), 드레인 전극(66)의 일부를 드러내는 제1 접촉 구멍(72), 데이터 패드(64)를 드러내는 제2 접촉 구멍(74) 및 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 제3 접촉 구멍(76)을 가지고 있으며, 이들 부분을 제외하고는 전면에 걸쳐 2 ∼ 3 ㎛의 높이로 평탄하게 형성되어 있다.An organic insulating pattern 70 made of an organic insulating material such as acrylic resin or BCB (BenzoCycloButane) is formed on the exposed front surface of the substrate including the data lines 62, 64, 65, and 66. In this case, the organic insulating layer pattern 70 may include a spacer 71 protruding at a height of 4.5 to 5.5 μm from the TFT, a first contact hole 72 exposing a part of the drain electrode 66, and a data pad. It has a second contact hole 74 exposing 64 and a third contact hole 76 exposing the gate pad 24 together with the gate insulating film 30, except for these parts 2-3 over the entire surface. It is formed flat at the height of 탆.
보호막(70) 위에는 IZO 또는, ITO로 이루어진 화소 전극(82), 보조 데이터 패드(84) 및 보조 게이트 패드(86)가 형성되어 있다. 화소 전극(82)은 제1 접촉 구멍(72)을 통하여 드레인 전극(66)과 전기적으로 연결되어 데이터선(62)으로부터 화상 신호를 전달받는다. 그리고, 보조 게이트 패드(84) 및 보조 데이터 패드(86)는 제2 및 제3 접촉 구멍(74, 76)을 통하여 데이터 패드(24) 및 게이트 패드(64)에 전기적으로 연결되어 있다.The pixel electrode 82, the auxiliary data pad 84, and the auxiliary gate pad 86 made of IZO or ITO are formed on the passivation layer 70. The pixel electrode 82 is electrically connected to the drain electrode 66 through the first contact hole 72 to receive an image signal from the data line 62. In addition, the auxiliary gate pad 84 and the auxiliary data pad 86 are electrically connected to the data pad 24 and the gate pad 64 through the second and third contact holes 74 and 76.
그러면, 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 앞서의 도 1 및 도 2와 다음의 도 3a 내지 도 7b를 함께 참조하여 설명한다.Next, a method of manufacturing the thin film transistor substrate according to the first embodiment of the present invention will be described with reference to FIGS. 1 and 2 and FIGS. 3A to 7B.
우선, 도 3a 및 도 3b에 도시한 바와 같이, 기판(10) 위에 저저항 특성이 있는 금속 물질층 예를 들어, 알루미늄 계열층을 증착하고, 사진 식각 공정에 의하여 패터닝하여 게이트선(22), 게이트 패드(24) 및 게이트 전극(26)을 포함하는 게이트 배선(22, 24, 26)을 형성한다.First, as shown in FIGS. 3A and 3B, a metal material layer having a low resistance characteristic, for example, an aluminum based layer is deposited on the substrate 10, and patterned by a photolithography process to form the gate line 22, Gate wirings 22, 24, and 26 including the gate pads 24 and the gate electrodes 26 are formed.
다음, 도 4a 및 도 4b에 도시한 바와 같이, 기판(10) 위에 게이트 배선(22, 24, 26)을 덮는 절연 물질 예를 들어, 질화 규소로 이루어진 게이트 절연막(30)을증착한다.Next, as shown in FIGS. 4A and 4B, a gate insulating film 30 made of an insulating material, for example, silicon nitride, which covers the gate wirings 22, 24, and 26 is deposited on the substrate 10.
이어, 게이트 절연막(30) 위에 반도체층 및 불순물이 도핑된 반도체층을 각각 순차적으로 적층한 후, 사진 식각 공정에 의하여 불순물이 도핑된 반도체층과 반도체층을 패터닝하여 저항성 접촉층 패턴(52)과 반도체 패턴(42)을 형성한다.Next, the semiconductor layer and the semiconductor layer doped with impurities are sequentially stacked on the gate insulating layer 30, and then the semiconductor layer and the semiconductor layer doped with impurities are patterned by a photolithography process to form the ohmic contact layer pattern 52. The semiconductor pattern 42 is formed.
다음, 도 5a 및 도 5b에 도시한 바와 같이, 기판 전면에 반도체층과의 접촉 특성이 우수하고 저저항 특성이 있는 금속 물질층 예를 들어, 몰리브덴 계열층을 증착한 후, 사진 식각 공정에 의하여 패터닝하여 데이터선(62), 데이터 패드(64), 소스 전극(65) 및 드레인 전극(66)을 포함하는 데이터 배선(62, 64, 65, 66)을 형성한다.Next, as illustrated in FIGS. 5A and 5B, after depositing a metal material layer having an excellent contact property with a semiconductor layer and low resistance, for example, a molybdenum-based layer, on the entire surface of the substrate, a photolithography process is performed. Patterning is performed to form data wires 62, 64, 65, and 66 including a data line 62, a data pad 64, a source electrode 65, and a drain electrode 66.
이어, 소스 전극(65)과 드레인 전극(66)을 마스크로 하여 일체형으로 있는 섬 모양의 저항성 접촉층(52)을 식각하여 소스 전극(65)에 접촉되는 저항성 접촉층(55) 및 드레인 전극(66)에 접촉되는 저항성 접촉층(56)으로 분리한다.Subsequently, the island-like ohmic contact layer 52 integrally formed using the source electrode 65 and the drain electrode 66 as a mask is etched to contact the source electrode 65 with the ohmic contact layer 55 and the drain electrode ( 66 into a resistive contact layer 56 in contact with it.
다음, 도 6a 및 도 6b에 도시한 바와 같이, 기판 전면을 덮되, 박막 트랜지스터(TFT) 위에서 돌출되어 있는 스페이서(71), 드레인 전극(66)의 일부를 드러내는 제1 접촉 구멍(72), 데이터 패드(64)를 드러내는 제2 접촉 구멍(74) 및 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 제3 접촉 구멍(76)을 가지는 유기 절연막 패턴(70)을 형성한다.Next, as shown in FIGS. 6A and 6B, the first contact hole 72 and the data covering the entire surface of the substrate and exposing a portion of the spacer 71 and the drain electrode 66 protruding from the TFT. An organic insulating layer pattern 70 having a second contact hole 74 exposing the pad 64 and a third contact hole 76 exposing the gate pad 24 is formed along with the gate insulating layer 30.
이러한 유기 절연막 패턴(70)은 하나의 마스크를 사용하는 한 번의 사진 식각 공정을 통하여 형성할 수 있다. 이에 대해 도 7을 참조하여 설명하면 다음과 같다.The organic insulating layer pattern 70 may be formed through one photolithography process using one mask. This will be described with reference to FIG. 7 as follows.
우선, 데이터 배선(62, 64, 65, 66)을 포함하는 기판의 노출된 전면에 감광성 유기 절연 물질로 이루어진 유기 절연막(L)을 도포한다. 감광성 유기 절연 물질은 아크릴 레진이나 BCB와 같은 유기 절연 물질에 감광성 물질을 혼합하여 제조할 수 있다.First, an organic insulating layer L made of a photosensitive organic insulating material is coated on the exposed entire surface of the substrate including the data lines 62, 64, 65, and 66. The photosensitive organic insulating material may be prepared by mixing the photosensitive material with an organic insulating material such as acrylic resin or BCB.
이어, 부분적으로 다른 투과율을 가지는 마스크(도면 미표시)를 통하여 감광성 유기 절연막(L)에 빛을 조사한다. 이 때, 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴, 혹은 반투명막이 부분적으로 패턴화되어 있는 마스크를 사용한다. 이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.Subsequently, light is irradiated to the photosensitive organic insulating layer L through a mask (not shown) having a partially different transmittance. At this time, in order to control the amount of light transmission, a slit or lattice pattern, or a mask in which the translucent film is partially patterned is used. In this case, the line width of the pattern located between the slits, or the interval between the patterns, that is, the width of the slits, is preferably smaller than the resolution of the exposure apparatus used for exposure. A thin film having a thickness or a thin film may be used.
이 때, 감광성 유기 절연막(L)에서, 제1, 제2 및 제3 접촉 구멍(72, 74, 76)이 형성될 부분(C)에는 빛이 전부 노출되는 마스크의 노광 영역이 위치하도록 하고, 스페이서(71)가 형성될 부분(A)에는 마스크의 비노광 영역이 위치하도록 하게 하고, 다른 부분(B)은 마스크의 슬릿 패턴이 위치하거나 반투명 패턴이 위치하도록 마스크를 사용한다.At this time, in the photosensitive organic insulating layer L, the exposure area of the mask where all the light is exposed is positioned in the portion C where the first, second and third contact holes 72, 74, and 76 are to be formed. The non-exposed area of the mask is positioned in the portion A where the spacer 71 is to be formed, and the other portion B uses a mask so that the slit pattern or the translucent pattern is located.
이와 같은 마스크를 통하여 감광성 유기 절연막(L)에 빛을 조사하면 마스크의 노광 영역에 대응되는 부분(C)에서는 고분자가 완전히 분해되며, 마스크의 슬릿 패턴이나 반투명막에 대응되는 부분(B)에서는 빛의 조사량이 적으므로 고분자가 적정 두께 예를 들어, 유기 절연막 두께의 반 정도 만으로 분해되며, 마스크의 비노광 영역에 대응되는 부분(A)에서는 고분자가 거의 분해되지 않는다. 이 때 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다.When light is irradiated onto the photosensitive organic insulating layer L through the mask, the polymer is completely decomposed in the portion C corresponding to the exposure area of the mask, and in the portion B corresponding to the slit pattern or translucent film of the mask. Since the amount of irradiation is small, the polymer is decomposed to an appropriate thickness, for example, only about half of the thickness of the organic insulating film, and the polymer is hardly decomposed at the portion A corresponding to the unexposed region of the mask. If you increase the exposure time at this time, all the molecules are decomposed, so it should not be so.
여기서, 설명한 바와 같이, 하나의 마스크를 사용하는 대신에, 또 다른 실시예로서, 2개의 마스크를 사용하여 유기 절연막에 이중 노광을 진행할 수 있다.As described herein, instead of using one mask, as another embodiment, two masks may be used to perform double exposure on the organic insulating film.
이를 위하여, 제1, 제2 및 제3 접촉 구멍(72, 74, 76)이 형성될 유기 절연막 부분(C)을 노광하는 제1 마스크를 사용하는 제1 노광 공정과, 스페이서가 형성될 유기 절연막 부분(A)을 제외한 나머지 부분(B, C)을 노광하는 제2 마스크를 사용하는 제2 노광 공정을 각기 진행한 후, 현상하여 유기 절연막 패턴(70)을 형성할 수 있다. 이 때, 제2 노광 공정에서 유기 절연막이 전부 분해되지 않고 적정 두께만큼 노광될 수 있도록 노광량을 조절하는 것이 바람직하다.To this end, a first exposure process using a first mask for exposing the organic insulating portion C on which the first, second and third contact holes 72, 74, and 76 are to be formed, and the organic insulating layer on which the spacer is to be formed After the second exposure process using the second mask for exposing the remaining portions B and C except for the portion A is performed, the organic insulating layer pattern 70 may be formed by developing. At this time, it is preferable to adjust the exposure amount so that the organic insulating film can be exposed by an appropriate thickness without being completely decomposed in the second exposure process.
이와 같이 선택 노광된 유기 절연막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 유기 절연막이 남게 되어, 도 6b에 도시한 바와 같은 유기 절연막 패턴(70)을 얻을 수 있다.Developing the organic insulating film that is selectively exposed as described above leaves only the portion where the polymer molecules are not decomposed, and an organic insulating layer having a thickness thinner than the portion that is not irradiated with light is left in the central portion irradiated with less light. The organic insulating film pattern 70 as shown can be obtained.
상술한 실시예에서는 빛에 접촉되면 분해되어 현상하는 과정에서 제거되는 양성형 감광성 유기 절연 물질을 사용하여 유기 절연막 패턴(70)을 형성한 경우를 예로 들었지만, 빛에 접촉되면 경화되어 현상하는 과정에서 노광된 부분만이 남게 되는 음성평 감광성 유기 절연 물질을 사용하여 유기 절연막 패턴(70)을 형성할 수 있다. 이 경우, 제1, 제2 및 제3 접촉 구멍(72, 74, 76)이 형성될 유기 절연막 부분(C)에는 마스크의 비노광 영역이 위치하도록 하고, 스페이서(71)가 형성될부분(A)에는 마스크의 노광 영역이 위치하도록 하게 하고, 다른 부분(B)은 마스크의 슬릿 패턴이 위치하거나 반투명 패턴이 위치하도록 마스크를 사용한다.In the above-described embodiment, the organic insulating layer pattern 70 is formed by using a positive photosensitive organic insulating material that is decomposed when developed in contact with light, and is removed. The organic insulating layer pattern 70 may be formed using a negative flat photosensitive organic insulating material in which only a portion of the portion remains. In this case, the non-exposed region of the mask is positioned in the organic insulating portion C on which the first, second, and third contact holes 72, 74, and 76 are to be formed, and the portion in which the spacer 71 is to be formed (A). ), The exposure area of the mask is positioned, and the other part B uses the mask so that the slit pattern of the mask is located or the translucent pattern is located.
이어, 유기 절연막 패턴(70)을 마스크로하여 그 하단에 위치하는 게이트 절연막(30)을 식각하여 게이트 패드(24)를 드러내는 제3 접촉 구멍(76)을 형성한다.Next, the third insulating hole 76 exposing the gate pad 24 is formed by etching the gate insulating layer 30 positioned below the organic insulating layer pattern 70 as a mask.
이후, 유기 절연막 패턴(70)을 광 투과율을 높이기 위하여, 유기 절연막 패턴을 경화시키는 작업을 추가로 진행할 수 있다.Thereafter, in order to increase the light transmittance of the organic insulating layer pattern 70, the operation of curing the organic insulating layer pattern may be further performed.
다음, 다시, 도 1 및 도 2에 도시한 바와 같이, IZO층 또는, ITO층을 증착한 후, 사진 식각 공정에 의하여 패터닝하여 제1 접촉 구멍(72)을 통하여 드레인 전극(66)에 접촉하는 화소 전극(82), 제2 및 제3 접촉 구멍(74, 76)을 통하여 데이터 패드(64) 및 게이트 패드(24)에 각각 접촉하는 보조 데이터 패드(84) 및 보조 게이트 패드(86)를 형성한다.Next, as shown in FIGS. 1 and 2, the IZO layer or the ITO layer is deposited, and then patterned by a photolithography process to contact the drain electrode 66 through the first contact hole 72. The auxiliary data pad 84 and the auxiliary gate pad 86 are formed to contact the data pad 64 and the gate pad 24 through the pixel electrode 82, the second and third contact holes 74 and 76, respectively. do.
이어, 후속 공정을 진행하여 박막 트랜지스터 기판의 제조를 완료한다.Subsequently, a subsequent process is performed to complete the manufacture of the thin film transistor substrate.
이와 같이, 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판에서는 스페이서를 별도의 사진 식각 공정을 진행하지 않고서도, 유기 절연막에 접촉 구멍을 형성하기 위한 사진 식각 공정을 통하여 진행하기 때문에 공정 단순화에 유리하다.As described above, in the thin film transistor substrate according to the first exemplary embodiment of the present invention, the spacer is processed through a photolithography process for forming contact holes in the organic insulating layer without a separate photolithography process. Do.
도 8은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 배치도를 나타낸 것이고, 도 9 및 도 10은 도 8에 보인 절단선 Ⅸ-Ⅸ' 및 Ⅹ-Ⅹ'을 따라 각각 나타낸 단면도이다.FIG. 8 is a layout view of a thin film transistor substrate according to a second exemplary embodiment of the present invention, and FIGS. 9 and 10 are cross-sectional views taken along cut lines VII- ′ and VII- ′, respectively.
절연 기판(10) 위에 저저항 금속 물질 예를 들어, 알루미늄 계열, 몰리브덴 계열, 크롬 계열, 티타늄 계열로 이루어진 게이트 배선(22, 24, 26, 28)이 형성되어 있다. 게이트 배선(22, 24, 26, 28)은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트 패드(24) 및 게이트선(22)에 연결되어 있는 박막 트랜지스터의 게이트 전극(26)을 포함하는 게이트선부(22, 24, 26)와 게이트선(22)과 평행한 유지 축전기용 유지 전극(28)을 포함하고 있다.Gate wirings 22, 24, 26, and 28 formed of a low resistance metal material, for example, aluminum, molybdenum, chromium, and titanium, are formed on the insulating substrate 10. The gate lines 22, 24, 26, and 28 are connected to the gate lines 22 and the ends of the gate lines 22 extending in the horizontal direction and receive gate signals from the outside and transfer the gate pads 24 to the gate lines. And the gate line portions 22, 24, and 26 including the gate electrode 26 of the thin film transistor connected to the gate line 22, and the storage electrode 28 for the storage capacitor parallel to the gate line 22. Doing.
유지 전극(28)은 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체 패턴(68)과 중첩하여 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이루며, 후술할 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성하지 않을 수도 있다.The storage electrode 28 overlaps with the conductor pattern 68 for the storage capacitor connected to the pixel electrode 82 to be described later to form a storage capacitor which improves the charge retention capability of the pixel. The pixel electrode 82 and the gate line to be described later will be described. If the holding capacity generated by the overlap of (22) is sufficient, it may not be formed.
게이트 배선(22, 24, 26, 28)은 단일층 구조 이외에 이중층 이상의 구조로도 형성될 수 있다. 게이트 배선(22, 24, 26, 28)을 이중층 구조로 형성하는 경우, 두 층 중 적어도 한 층은 저저항 특성을 가지는 금속 물질로 형성하는 것이 유리하다.The gate wirings 22, 24, 26, and 28 may be formed in a double layer or more structure in addition to the single layer structure. When the gate wirings 22, 24, 26, and 28 are formed in a double layer structure, at least one of the two layers is advantageously formed of a metal material having low resistance.
절연 기판(10) 위에는 절연 물질 예를 들어, 질화 규소로 이루어진 게이트 절연막(30)이 게이트 배선(22, 24, 26, 28)을 덮고 있다.On the insulating substrate 10, a gate insulating film 30 made of an insulating material, for example, silicon nitride, covers the gate wirings 22, 24, 26, and 28.
게이트 절연막(30) 위에는 반도체 물질 예를 들어, 비정질 규소로 이루어진 반도체 패턴(42, 48)이 형성되어 있고, 반도체 패턴(42, 48) 위에는 불순물이 도핑되어 있는 반도체 물질 예를 들어, 불순물이 도핑되어 있는 비정질 규소로 이루어진 저항성 접촉층 패턴(55, 56, 58)이 형성되어 있다.Semiconductor patterns 42 and 48 made of a semiconductor material, for example, amorphous silicon, are formed on the gate insulating layer 30, and semiconductor materials, for example, doped with impurities, are doped on the semiconductor patterns 42 and 48. Resistive contact layer patterns 55, 56 and 58 made of amorphous silicon are formed.
저항성 접촉층 패턴(55, 56, 58) 위에는 반도체층과의 접촉 특성이 우수하고저저항 특성을 가지는 금속 물질 예를 들어, 몰리브덴 계열로 이루어진 데이터 배선(62, 64, 65, 66, 68)이 형성되어 있다.On the ohmic contact layer patterns 55, 56, and 58, a data material 62, 64, 65, 66, and 68 made of a metal material having excellent contact characteristics with the semiconductor layer and low resistance, for example, molybdenum series, is formed. Formed.
데이터 배선(62, 64, 65, 66, 68)은 세로 방향으로 형성되어 게이트선(22)과 교차하는 데이터선(62), 데이터선(62)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 데이터 패드(64), 데이터선(62)에서 돌출되어 하나의 저항성 접촉층(55)에 접촉되어 박막 트랜지스터의 일부를 구성하는 소스 전극(65)과 소스 전극(65)에 대응되어 다른 하나의 저항성 접촉층(56)에 접촉되어 박막 트랜지스터의 일부를 구성하는 드레인 전극(66)을 포함하는 데이터선부 (62, 64, 65, 66)와 유지 전극(28) 위에 위치하고 있는 유지 축전기용 도전체 패턴(68)을 포함하고 있다.The data lines 62, 64, 65, 66, and 68 are formed in the vertical direction and connected to the data line 62 and the data line 62 crossing the gate line 22 to apply a gate signal from the outside. The data pad 64 and the data line 62 which receive and transfer the gate line to the source line 65 and protrude from the data line 62 to contact the one ohmic contact layer 55 to form a part of the thin film transistor. A sustain positioned over the data line portions 62, 64, 65, 66 and the sustain electrode 28, including the drain electrode 66 correspondingly contacting the other ohmic contact layer 56 to form part of the thin film transistor. The conductor pattern 68 for capacitors is included.
반도체 패턴(42, 48)은 박막 트랜지스터용 반도체 패턴(42)과 유지 축전기용 반도체 패턴(48)을 포함하는데, 소스 전극(65)과 드레인 전극(66) 사이의 영역 즉, 박막 트랜지스터의 채널 영역을 제외하면, 데이터 배선(62, 64, 65, 66, 68) 및 저항성 접촉층 패턴(55, 56, 58)과 동일한 모양을 하고 있다. 즉, 유지 축전기용 반도체 패턴(48)은 유지 축전기용 도전체 패턴(68) 및 유지 축전기용 접촉층 패턴(58)과 동일한 반면에, 박막 트랜지스터용 반도체 패턴(42)은 후술되는 데이터선(62), 데이터 패드(64), 소스 전극(65) 및 드레인 전극(66)이 이루는 데이터선부(62, 64, 65, 66)와는 동일하되, 소스 전극(65)과 드레인 전극(66)의 사이에 위치하는 박막 트랜지스터의 채널로 정의되는 영역을 더 포함하고 있다.The semiconductor patterns 42 and 48 include a semiconductor pattern 42 for a thin film transistor and a semiconductor pattern 48 for a storage capacitor, which are regions between the source electrode 65 and the drain electrode 66, that is, the channel region of the thin film transistor. Except for the above, the data lines 62, 64, 65, 66, 68 and the ohmic contact layer patterns 55, 56, 58 have the same shape. That is, the semiconductor capacitor pattern 48 for the storage capacitor is the same as the conductor pattern 68 for the storage capacitor and the contact layer pattern 58 for the storage capacitor, whereas the semiconductor pattern 42 for the thin film transistor has the data line 62 described later. ), The same as the data line portions 62, 64, 65, 66 formed by the data pad 64, the source electrode 65, and the drain electrode 66, but between the source electrode 65 and the drain electrode 66. It further includes a region defined as a channel of the thin film transistor located.
여기서, 저항성 접촉층 패턴(55, 56, 58)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66, 68)과 동일한 형태를 가진다. 이 때, 하나의 저항성 접촉층 패턴(55)은 일체를 이루는 데이터선(62), 데이터 패드(64) 및 소소 전극(65)에 접촉되어 있고, 다른 저항성 접촉층 패턴(56)은 드레인 전극(66)에 접촉되어 있고, 또 다른 접촉층 패턴(58)은 유지 축전기용 도전체 패턴(68)에 접촉되어 있다.Here, the ohmic contact layer patterns 55, 56, and 58 serve to lower the contact resistance between the lower semiconductor patterns 42 and 48 and the upper data lines 62, 64, 65, 66, and 68. And the same shape as that of the data wirings 62, 64, 65, 66, and 68. At this time, one ohmic contact layer pattern 55 is in contact with the integral data line 62, the data pad 64 and the source electrode 65, and the other ohmic contact layer pattern 56 is connected to the drain electrode ( 66, and another contact layer pattern 58 is in contact with the conductor pattern 68 for the storage capacitor.
데이터 배선(62, 64, 65, 66)을 포함하는 기판의 노출된 전면에는 아크릴 레진(Acrylic Resin)이나 BCB(BenzoCycloButane)와 같은 유기 절연 물질로 이루어진 유기 절연막 패턴(70)이 형성되어 있다. 이 때, 유기 절연막 패턴(70)은 박막 트랜지스터(TFT) 위에서 4.5 ∼ 5.5 ㎛의 높이로 돌출되어 있는 스페이서(71), 드레인 전극(66)의 일부를 드러내는 제1 접촉 구멍(72), 데이터 패드(64)를 드러내는 제2 접촉 구멍(74) 및 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 제3 접촉 구멍(76) 및 유지 축전기용 도전체 패턴(68)을 드러내는 제4 접촉 구멍(78)을 가지고 있으며, 이들 부분을 제외하고는 전면에 걸쳐 2 ∼ 3 ㎛의 높이로 평탄하게 형성되어 있다.An organic insulating pattern 70 made of an organic insulating material such as acrylic resin or BCB (BenzoCycloButane) is formed on the exposed front surface of the substrate including the data lines 62, 64, 65, and 66. In this case, the organic insulating layer pattern 70 may include a spacer 71 protruding at a height of 4.5 to 5.5 μm from the TFT, a first contact hole 72 exposing a part of the drain electrode 66, and a data pad. A fourth contact hole exposing the third contact hole 76 exposing the gate pad 24 and the fourth contact hole exposing the conductor pattern 68 for the storage capacitor together with the second contact hole 74 exposing the 64 and the gate insulating film 30. (78), and except these parts, it is formed flat at the height of 2-3 micrometers over the whole surface.
유기 절연막 패턴(70) 위에는 IZO 또는, ITO로 이루어진 화소 전극(82), 보조 게이트 패드(84) 및 보조 데이터 패드(86)가 형성되어 있다. 화소 전극(82)은 제1 및 제4 접촉 구멍(72, 78)을 통하여 드레인 전극(66) 및 유지 축전기용 도전체 패턴(68)에 접촉한다. 그리고, 보조 데이터 패드(84) 및 보조 게이트 패드(86)는 제2 및 제3 접촉 구멍(74, 76)을 통하여 데이터 패드(24) 및 게이트 패드(64)에 접촉하고 있다.The pixel electrode 82, the auxiliary gate pad 84, and the auxiliary data pad 86 made of IZO or ITO are formed on the organic insulating layer pattern 70. The pixel electrode 82 contacts the drain electrode 66 and the conductive pattern 68 for a storage capacitor through the first and fourth contact holes 72 and 78. The auxiliary data pad 84 and the auxiliary gate pad 86 are in contact with the data pad 24 and the gate pad 64 through the second and third contact holes 74 and 76.
그러면, 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 도 11a부터 도 19b와 앞서의 도 8, 도 9 및 도 10을 참조하여 설명한다.Next, a method of manufacturing the thin film transistor substrate according to the second exemplary embodiment of the present invention will be described with reference to FIGS. 11A through 19B and FIGS. 8, 9, and 10.
우선, 도 11a, 도 11b 및 도 11c에 도시한 바와 같이, 기판(10) 위에 저저항 특성이 있는 금속 물질층 예를 들어, 알루미늄 계열층을 증착하고, 사진 식각 공정에 의해 패터닝하여 게이트선(22), 게이트 패드(24), 게이트 전극(26) 및 유지 축전기용 도전체 패턴(28)을 포함하는 게이트 배선(22, 24, 26, 28)을 형성한다.First, as shown in FIGS. 11A, 11B, and 11C, a metal material layer having a low resistance characteristic, for example, an aluminum based layer is deposited on the substrate 10, and patterned by a photolithography process to form a gate line ( 22, the gate wirings 22, 24, 26, 28 including the gate pad 24, the gate electrode 26, and the conductor pattern 28 for a storage capacitor are formed.
이어, 기판(10) 위에 게이트 배선(22, 24, 26, 28)을 덮는 절연 물질 예를 들어, 질화 규소로 이루어진 게이트 절연막(30)을 증착한다.Next, a gate insulating film 30 made of an insulating material, for example, silicon nitride, which covers the gate wirings 22, 24, 26, and 28 is deposited on the substrate 10.
다음, 도 12a, 도 12b 및 도 12c에 도시한 바와 같이, 게이트 절연막(30) 위에 반도체층, 불순물이 도핑된 반도체층 및 데이터 배선용 금속층을 연속적으로 증착하고, 이 다중층을 사진 식각 공정으로 패터닝하여 반도체 패턴(42, 48), 저항성 접촉층 패턴(55, 56, 58) 및 데이터 패드(64), 소스 전극(65), 드레인 전극(66) 및 유지 축전기용 유지 전극(68)을 포함하는 데이터 배선(62, 64, 65, 66, 68)을 형성한다. 데이터 배선용 금속층은 반도체층과의 접촉 특성이 우수하고 저저항 특성이 있는 금속 물질층 예를 들어, 몰리브덴 계열로 형성하는 것이 바람직하다.12A, 12B, and 12C, a semiconductor layer, a semiconductor layer doped with impurities, and a metal layer for data wiring are successively deposited on the gate insulating layer 30, and the multilayer is patterned by a photolithography process. Semiconductor pattern 42, 48, ohmic contact layer patterns 55, 56, and 58, and data pad 64, source electrode 65, drain electrode 66, and storage electrode 68 for a storage capacitor. Data wirings 62, 64, 65, 66, 68 are formed. The metal layer for data wiring is preferably formed of a metal material layer having excellent contact characteristics with the semiconductor layer and having low resistance, for example, molybdenum series.
데이터 배선(62, 64, 65, 66, 68) 하단에는 그와 동일한 패턴을 가지는 저항성 접촉층 패턴(55, 56, 58)이 접촉되어 있고, 저항성 접촉층 패턴(55, 56, 58) 하단에는 박막 트랜지스터용 반도체 패턴(42)과 유지 축전기용 반도체 패턴(48)을 포함하는 반도체 패턴(42, 48)이 접촉되어 있다. 박막 트랜지스터용 반도체 패턴(42)은 데이터선부(62, 64, 65, 66)와는 동일하되, 소스 전극(65)과 드레인 전극 (66)의 사이에 위치하는 박막 트랜지스터의 채널로 정의되는 영역을 더 포함한다.The ohmic contact layer patterns 55, 56, and 58 having the same pattern are in contact with the lower end of the data wires 62, 64, 65, 66, and 68, and the ohmic contact layer patterns 55, 56, and 58 are in contact with the bottom of the data line 62, 64, 65, 66, and 68. The semiconductor patterns 42 and 48 including the thin film transistor semiconductor pattern 42 and the storage capacitor semiconductor pattern 48 are in contact with each other. The thin film transistor semiconductor pattern 42 is the same as the data line parts 62, 64, 65, and 66, and further includes a region defined as a channel of the thin film transistor positioned between the source electrode 65 and the drain electrode 66. Include.
이러한 데이터 배선(62, 64, 65, 66, 68), 저항성 접촉층(55, 56, 58) 및 반도체 패턴(42, 48)은 하나의 마스크만을 사용하여 형성할 수 있다. 이를 도 13a부터 도 17b를 참조하여 설명한다.The data lines 62, 64, 65, 66, and 68, the ohmic contact layers 55, 56, and 58, and the semiconductor patterns 42 and 48 may be formed using only one mask. This will be described with reference to FIGS. 13A to 17B.
우선, 도 13a 및 도 13b에 도시한 바와 같이, 게이트 절연막(30) 위에 반도체층(40), 불순물이 도핑된 반도체층(50)을 화학 기상 증착법을 이용하여 연속 증착한다. 그리고, 계속해서, 데이터 배선용 금속층(60)을 증착한다.First, as shown in FIGS. 13A and 13B, the semiconductor layer 40 and the semiconductor layer 50 doped with impurities are successively deposited on the gate insulating film 30 using chemical vapor deposition. Subsequently, the data wiring metal layer 60 is deposited.
다음, 도 14a 및 도 14b에 도시한 바와 같이, 데이터 배선용 금속층(60) 위에 감광막을 도포한 다음, 마스크(도면 미표시)를 통하여 감광막에 빛을 조사한 후, 현상하여 감광막 패턴(112, 114)을 형성한다. 이때, 감광막 패턴(112, 114)은 데이터 배선 부분(A)에 위치한 감광막의 제1 부분(112)이 박막 트랜지스터의 채널부(C), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 감광막의 제2 부분 (114)보다 두껍게 되도록 형성하며, 기타 부분(B)은 잔류하지 않도록 형성된다. 감광막의 제2 부분(114)의 감광막의 제1 부분(112)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제2 부분(114)의 두께를 제 1 부분(112) 두께의 1/2 이하로 하는 것이 바람직하다.Next, as shown in FIGS. 14A and 14B, a photosensitive film is coated on the data wiring metal layer 60, and then irradiated with light through a mask (not shown), followed by development to develop the photosensitive film patterns 112 and 114. Form. In this case, the photoresist patterns 112 and 114 may have a first portion 112 of the photoresist layer positioned at the data line portion A between the channel portion C of the thin film transistor, that is, between the source electrode 65 and the drain electrode 66. It is formed to be thicker than the second portion 114 of the positioned photosensitive film, and the other portion (B) is formed so as not to remain. The ratio of the thickness of the first portion 112 of the photosensitive film of the second portion 114 of the photosensitive film should be different depending on the process conditions in the etching process, which will be described later, but the thickness of the second portion 114 is determined by the first portion 112. It is preferable to make into 1/2 or less of thickness.
이와 같이, 부분적으로 다른 두께를 가지는 감광막 패턴은 부분적으로 다른 투과율을 가지는 하나의 마스크를 사용하여 형성한다. 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴, 혹은 반투명막이 있는 마스크를 사용한다. 이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.As such, photoresist patterns having partially different thicknesses are formed using one mask having partially different transmittance. In order to control the light transmission, a slit or lattice pattern or a mask with a translucent film is used. In this case, the line width of the pattern located between the slits, or the interval between the patterns, that is, the width of the slits, is preferably smaller than the resolution of the exposure apparatus used for exposure. A thin film having a thickness or a thin film may be used.
이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분(C)에서는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막에 대응되는 부분(B)에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분(A)에서는 고분자가 거의 분해되지 않는다. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다.When the photosensitive film is irradiated with light through such a mask, the polymers are completely decomposed at the portion (C) directly exposed to the light, and the polymers are completely decomposed because the amount of light is less at the portion (B) corresponding to the slit pattern or the translucent film. The polymer is hardly decomposed in the part A covered by the light shielding film. In this case, if the exposure time is extended, all molecules are decomposed, so it should not be so.
이와 같이 선택 노광된 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남는다.When the selective exposed photoresist is developed, only portions where polymer molecules are not decomposed remain, and a photoresist having a thickness thinner than a portion that is not irradiated with light is left in the central portion irradiated with little light.
다음, 도 15a 및 도 15b에 도시한 바와 같이, 감광막 패턴(112, 114)을 마스크로하여 기타 부분(B)의 노출되어 있는 금속층(60)을 식각하고, 그 하부의 불순물이 도핑된 반도체층(50)을 노출시킨다.Next, as shown in FIGS. 15A and 15B, the exposed metal layer 60 of the other portion B is etched using the photoresist patterns 112 and 114 as a mask, and the semiconductor layer doped with impurities below Expose (50).
이렇게 하면, 채널부(C) 및 데이터 배선부(A)에 있는 금속층 패턴(67, 68)만이 남고, 기타 부분(B)의 금속층은 제거되어 그 하부에 위치하는 불순물이 도핑된 반도체층(50)이 드러난다. 금속층 패턴(68)은 유지 축전기용 도전체 패턴이고, 금속층 패턴(67)은 소스 전극(65)과 드레인 전극(66)이 아직 분리되지 않아 일체인 상태로 존재하는 데이터 배선 금속층이다.In this way, only the metal layer patterns 67 and 68 in the channel portion C and the data wiring portion A remain, and the metal layer in the other portion B is removed, and the semiconductor layer 50 doped with impurities located thereunder is removed. ) Is revealed. The metal layer pattern 68 is a conductor pattern for a storage capacitor, and the metal layer pattern 67 is a data wiring metal layer in which the source electrode 65 and the drain electrode 66 are not separated yet and exist in an integrated state.
다음, 도 16a 및 도 16b에 도시한 바와 같이, 기타 부분(B)의 노출된 불순물이 도핑된 반도체층(50) 및 그 하부의 반도체층(40)을 감광막의 제 2 부분(114)과 함께 건식 식각 방법으로 동시에 제거한다. 이 때의 식각은 감광막 패턴(112, 114)과 불순물이 도핑된 반도체층(50) 및 반도체층(40)이 동시에 식각되며 게이트 절연막(30)은 식각되지 않는 조건하에서 행한다. 이 때, 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. 예를 들어, SF6과 HCl의 혼합 기체나, SF6과 O2의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다.Next, as shown in FIGS. 16A and 16B, the semiconductor layer 50 doped with the exposed impurities of the other portion B and the semiconductor layer 40 thereunder together with the second portion 114 of the photoresist film. Simultaneously removed by dry etching. The etching is performed under the condition that the photoresist patterns 112 and 114, the semiconductor layer 50 and the semiconductor layer 40 doped with impurities are simultaneously etched and the gate insulating film 30 is not etched. At this time, it is preferable to etch under the condition that the etching ratios of the photoresist patterns 112 and 114 and the semiconductor layer 40 are almost the same. For example, by using a mixed gas of SF 6 and HCl or a mixed gas of SF 6 and O 2 , the two films can be etched to almost the same thickness.
감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 동일한 경우, 감광막의 제 2 부분(114)의 두께는 반도체층(40)과 불순물이 도핑된 반도체층(50)의 두께를 합한 것과 같거나 그보다 작아야 한다.When the etch ratios of the photoresist patterns 112 and 114 and the semiconductor layer 40 are the same, the thickness of the second portion 114 of the photoresist layer is the sum of the thicknesses of the semiconductor layer 40 and the semiconductor layer 50 doped with impurities. It must be less than or equal to
이렇게 하면, 채널부(C)에 위치한 감광막의 제 2 부분(114)이 제거되어 채널부(C)의 금속층 패턴(67)이 드러나고, 기타 부분(B)의 불순물이 도핑된 반도체층 (50) 및 반도체층(40)은 제거되어 그 하부의 게이트 절연막(30)이 드러난다. 한편, 데이터 배선부(A)의 감광막의 제1 부분(112) 역시 식각되므로 두께가 얇아진다.In this way, the second portion 114 of the photoresist film positioned in the channel portion C is removed to expose the metal layer pattern 67 of the channel portion C, and the semiconductor layer 50 doped with impurities in the other portion B. And the semiconductor layer 40 is removed to expose the gate insulating layer 30 thereunder. On the other hand, since the first portion 112 of the photosensitive film of the data wiring portion A is also etched, the thickness becomes thin.
이 단계에서 박막 트랜지스터용 반도체 패턴(42)과 유지 축전기용 반도체 패턴(48)을 포함하는 반도체 패턴(42, 48)이 완성된다.In this step, the semiconductor patterns 42 and 48 including the thin film transistor semiconductor pattern 42 and the storage capacitor semiconductor pattern 48 are completed.
그리고, 박막 트랜지스터용 반도체 패턴(42) 위에는 저항성 접촉층(57)이 반도체 패턴(42)과 동일한 패턴으로 형성되어 있고, 유지 축전기용 반도체 패턴(48) 위에도 저항성 접촉층(58)이 반도체 패턴(48)과 동일한 패턴으로 형성되어 있다.The ohmic contact layer 57 is formed on the thin film transistor semiconductor pattern 42 in the same pattern as the semiconductor pattern 42. The ohmic contact layer 58 is also formed on the semiconductor capacitor 48 for the storage capacitor. It is formed in the same pattern as 48).
이어, 에싱(ashing)을 통하여 채널부(C)의 금속층 패턴(67) 표면에 남아 있는 감광막의 제 2 부분의 잔류물을 제거하여 한다.Subsequently, residues of the second portion of the photoresist film remaining on the surface of the metal layer pattern 67 of the channel portion C are removed by ashing.
다음, 도 17a 및 17b에 도시한 바와 같이, 남아 있는 감광막 패턴의 제 1 부분(112)을 마스크로하여 채널부(C)에 위치하는 금속층 패턴(67) 및 그 하부의 저항성 접촉층 패턴(57) 부분을 식각한다.Next, as shown in FIGS. 17A and 17B, the metal layer pattern 67 positioned in the channel portion C and the ohmic contact layer pattern 57 thereunder, using the first portion 112 of the remaining photoresist pattern as a mask. ) Etch the part.
이 때, 반도체 패턴(42)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제1 부분(112)도 어느 정도의 두께로 식각된다. 이때의 식각은 게이트 절연막(30)이 식각되지 않는 조건으로 행하여야 하며, 감광막 패턴의 제1 부분(112)이 식각되어 그 하부의 데이터 배선(62, 64, 65, 66, 68)이 드러나는 일이 없도록 감광막 패턴을 두껍게 하는 것이 바람직하다.In this case, a portion of the semiconductor pattern 42 may be removed to reduce the thickness, and the first portion 112 of the photoresist pattern may also be etched to a certain thickness. At this time, the etching must be performed under the condition that the gate insulating layer 30 is not etched, and the first portion 112 of the photoresist pattern is etched to expose the lower data lines 62, 64, 65, 66, and 68. It is preferable to thicken the photosensitive film pattern so that there is no.
이렇게 하면, 금속층 패턴(67)에서 소스 전극(65)과 드레인 전극(66)이 분리되어 데이터선(62), 소스 전극(65) 및 드레인 전극(68)이 완성되고, 그 하부의 저항성 접촉층 패턴(55, 56, 58)이 완성된다.In this way, the source electrode 65 and the drain electrode 66 are separated from the metal layer pattern 67 to complete the data line 62, the source electrode 65, and the drain electrode 68. The patterns 55, 56 and 58 are completed.
다음, 도 18a, 도 18b 및 도 18c에 도시한 바와 같이, 기판 위에 잔류되어 있는 감광막 패턴의 제1 부분(112)을 에싱을 통하여 제거한다.18A, 18B, and 18C, the first portion 112 of the photoresist pattern remaining on the substrate is removed through ashing.
이어, 기판 전면을 덮되, 박막 트랜지스터(TFT) 위에서 돌출되어 있는 스페이서(71), 드레인 전극(66)의 일부를 드러내는 제1 접촉 구멍(72), 데이터 패드 (64)를 드러내는 제2 접촉 구멍(74) 및 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 제3 접촉 구멍(76) 및 유지 축전기용 도전체 패턴(68)을 드러내는 제4 접촉 구멍(78)을 가지는 유기 절연막 패턴(70)을 형성한다.Next, the first contact hole 72 exposing a portion of the drain electrode 66, the spacer 71 protruding from the TFT, and the second contact hole exposing the data pad 64. 74 and an organic insulating film pattern 70 having a third contact hole 76 exposing the gate pad 24 and a fourth contact hole 78 exposing the conductor pattern 68 for the storage capacitor together with the gate insulating film 30. ).
이러한 유기 절연막 패턴(70)은 하나의 마스크를 사용하여 한 번의 사진 식각 공정을 통하여 형성할 수 있다. 이에 대해 도 19a 및 도 19b를 참조하여 설명하면 다음과 같다.The organic insulating layer pattern 70 may be formed through one photolithography process using one mask. This will be described with reference to FIGS. 19A and 19B as follows.
우선, 데이터 배선(62, 64, 65, 66, 68)을 포함하는 기판의 노출된 전면에는 감광성 유기 절연 물질로 이루어진 유기 절연막(L)을 도포한다. 감광성 유기 절연 물질은 아크릴 레진이나 BCB와 같은 유기 절연 물질에 감광성 물질을 혼합하여 제조할 수 있다.First, an organic insulating layer L made of a photosensitive organic insulating material is coated on the exposed entire surface of the substrate including the data lines 62, 64, 65, 66, and 68. The photosensitive organic insulating material may be prepared by mixing the photosensitive material with an organic insulating material such as acrylic resin or BCB.
이어, 부분적으로 다른 투과율을 가지는 마스크(도면 미표시)를 통하여 감광성 유기 절연막(L)에 빛을 선택적으로 조사한다. 이 때, 빛 투과량을 조절하기 위하여 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판을 설명하는 과정에서 언급한 바와 같은 부분적으로 다른 투과율을 가지는 마스크를 사용한다.Subsequently, light is selectively irradiated onto the photosensitive organic insulating layer L through a mask (not shown) having a partially different transmittance. At this time, in order to adjust the amount of light transmission, a mask having a partially different transmittance is used as described in the process of describing the thin film transistor substrate according to the first embodiment of the present invention.
이 때, 감광성 유기 절연막(L)에서, 제1, 제2, 제3 및 제4 접촉 구멍(72, 74, 76, 78)이 형성될 부분(C)에는 빛이 전부 노출되는 마스크의 노광 영역이 위치하도록 하고, 스페이서(71)가 형성될 부분(A)에는 마스크의 비노광 영역이 위치하도록 하게 다른 부분(B)은 마스크의 슬릿 패턴이 위치하거나 반투명 패턴이 위치하도록 마스크를 사용한다.At this time, in the photosensitive organic insulating layer L, the exposure area of the mask in which all the light is exposed in the portion C in which the first, second, third and fourth contact holes 72, 74, 76, and 78 will be formed. In this position, the non-exposed region of the mask is positioned in the portion A where the spacer 71 is to be formed, and the other portion B uses a mask so that the slit pattern of the mask is positioned or the translucent pattern is positioned.
이와 같은 마스크를 통하여 감광성 유기 절연막(L)에 빛을 조사하면 마스크의 노광 영역에 대응되는 부분(C)에서는 고분자가 완전히 분해되며, 마스크의 슬릿패턴이나 반투명막에 대응되는 부분(B)에서는 빛의 조사량이 적으므로 고분자가 적정 두께 예를 들어, 유기 절연막 두께의 반 정도 만으로 분해되며, 마스크의 비노광 영역에 대응되는 부분(A)에서는 고분자가 거의 분해되지 않는다. 이 때 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다.When the light is irradiated onto the photosensitive organic insulating layer L through the mask, the polymer is completely decomposed in the portion C corresponding to the exposure area of the mask, and in the portion B corresponding to the slit pattern or translucent film of the mask. Since the amount of irradiation is small, the polymer is decomposed to an appropriate thickness, for example, only about half of the thickness of the organic insulating film, and the polymer is hardly decomposed at the portion A corresponding to the unexposed region of the mask. If you increase the exposure time at this time, all the molecules are decomposed, so it should not be so.
여기서, 하나의 마스크를 사용하는 대신에, 또 다른 실시예로서, 2개의 마스크를 사용하여 유기 절연막에 이중 노광을 진행할 수 있다.Here, instead of using one mask, as another embodiment, two masks may be used to perform double exposure on the organic insulating film.
이를 위하여, 제1, 제2, 제3 및 제4 접촉 구멍(72, 74, 76, 78)이 형성될 유기 절연막 부분(C)을 노광하는 제1 마스크를 사용하는 제1 노광 공정과, 스페이서가 형성될 유기 절연막 부분(A)을 제외한 나머지 부분(B, C)을 노광하는 제2 마스크를 사용하는 제2 노광 공정을 각기 진행한 후, 현상하여 유기 절연막 패턴(70)을 형성할 수 있다. 이 때, 제2 노광 공정에서 유기 절연막이 전부 분해되지 않고 적정 두께만큼 노광될 수 있도록 노광량을 조절하는 것이 바람직하다.To this end, a first exposure process using a first mask that exposes the organic insulating portion C on which the first, second, third and fourth contact holes 72, 74, 76, and 78 are to be formed, and the spacer After the second exposure process using the second mask for exposing the remaining portions (B, C) except for the organic insulating portion (A) to be formed, respectively, proceeds, and then develops to form the organic insulating layer pattern (70). . At this time, it is preferable to adjust the exposure amount so that the organic insulating film can be exposed by an appropriate thickness without being completely decomposed in the second exposure process.
이와 같이 선택 노광된 유기 절연막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 유기 절연막이 남게 되어, 도 18b에 도시한 바와 같은 유기 절연막 패턴(70)을 얻을 수 있다.When the selective exposure of the organic insulating film is developed, only the portion where the polymer molecules are not decomposed remains, and an organic insulating film having a thickness thinner than the portion not irradiated with light is left in the central portion irradiated with little light. The organic insulating film pattern 70 as shown can be obtained.
상술한 실시예에서는 빛에 접촉되면 분해되어 현상하는 과정에서 제거되는 양성형 감광성 유기 절연 물질을 사용하여 유기 절연막 패턴(70)을 형성한 경우를 예로 들었지만, 빛에 접촉되면 경화되어 현상하는 과정에서 노광된 부분만이 남게 되는 음성형 감광성 유기 절연 물질을 사용하여 유기 절연막 패턴(70)을 형성할 수있다. 이 경우, 제1, 제2, 제3 및 제4 접촉 구멍(72, 74, 76, 78)이 형성될 유기 절연막 부분(C)에는 마스크의 비노광 영역이 위치하도록 하고, 스페이서(71)가 형성될 부분(A)에는 마스크의 노광 영역이 위치하도록 하게 하고, 다른 부분(B)은 마스크의 슬릿 패턴이 위치하거나 반투명 패턴이 위치하도록 마스크를 사용한다.In the above-described embodiment, the organic insulating layer pattern 70 is formed by using a positive photosensitive organic insulating material that is decomposed when developed in contact with light, and is removed. The organic insulating layer pattern 70 may be formed by using the negative photosensitive organic insulating material in which only a portion thereof remains. In this case, the non-exposed area of the mask is positioned in the organic insulating portion C on which the first, second, third and fourth contact holes 72, 74, 76, and 78 are to be formed, and the spacer 71 is disposed. In the portion A to be formed, the exposure area of the mask is positioned, and in the other portion B, the mask is used so that the slit pattern of the mask is located or the translucent pattern is located.
이어, 유기 절연막 패턴(70)을 마스크로하여 그 하단에 위치하는 게이트 절연막(30)을 식각하여 게이트 패드(24)를 드러내는 제3 접촉 구멍(76)을 형성한다.Next, the third insulating hole 76 exposing the gate pad 24 is formed by etching the gate insulating layer 30 positioned below the organic insulating layer pattern 70 as a mask.
이후, 유기 절연막 패턴(70)을 광 투과율을 높이기 위하여, 유기 절연막 패턴을 경화시키는 작업을 추가로 진행할 수 있다.Thereafter, in order to increase the light transmittance of the organic insulating layer pattern 70, the operation of curing the organic insulating layer pattern may be further performed.
다음, 다시, 도 8, 도 9 및 도 10에 도시한 바와 같이, IZO층 또는, IZO층을 증착한 후, 사진 식각 공정에 의하여 패터닝하여 제1 및 제4 접촉 구멍(72, 78)을 통하여 드레인 전극(66) 및 유지 축전기용 도전체 패턴(68)에 접촉하는 화소 전극(82), 제2 및 제3 접촉 구멍(74, 76)을 통하여 데이터 패드(64) 및 게이트 패드(24)에 각각 접촉하는 보조 데이터 패드(84) 및 보조 게이트 패드(86)를 형성한다.Next, again, as shown in FIGS. 8, 9, and 10, the IZO layer or the IZO layer is deposited, and then patterned by a photolithography process through the first and fourth contact holes 72 and 78. The data pad 64 and the gate pad 24 through the pixel electrode 82 and the second and third contact holes 74 and 76 in contact with the drain electrode 66 and the conductor pattern 68 for the storage capacitor. Auxiliary data pads 84 and auxiliary gate pads 86 that contact each other are formed.
이어, 후속 공정을 진행하여 박막 트랜지스터 기판의 제조를 완료한다.Subsequently, a subsequent process is performed to complete the manufacture of the thin film transistor substrate.
이와 같이, 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판에서는 스페이서를 별도의 사진 식각 공정을 진행하지 않고서도, 유기 절연막에 접촉 구멍을 형성하기 위한 사진 식각 공정을 통하여 진행하기 때문에 공정 단순화에 유리하다. 또한, 하나의 마스크를 사용하여 데이터 배선 및 반도체층을 동시에 형성하므로, 공정 단순화에 있어서 더욱 유리하다.As described above, in the thin film transistor substrate according to the second exemplary embodiment of the present invention, the spacer is processed through a photolithography process for forming contact holes in the organic insulating layer without a separate photolithography process. Do. In addition, since the data wiring and the semiconductor layer are formed at the same time by using one mask, it is more advantageous in simplifying the process.
이러한 본 발명은 다양한 구조의 박막 트랜지스터 기판을 제조하는데 적용이 가능하다.The present invention is applicable to manufacturing thin film transistor substrates of various structures.
도 19는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 20은 도 19에 도시한 절단선 ⅩⅩ-ⅩⅩ'에 따른 박막 트랜지스터 기판의 단면도이다.19 is a layout view of a thin film transistor substrate according to a third exemplary embodiment of the present invention, and FIG. 20 is a cross-sectional view of the thin film transistor substrate taken along the cutting line VIII-V ′ shown in FIG. 19.
본 발명의 제3 실시예에 따른 박막 트랜지스터 기판은 시야각을 넓히기 위하여 액정 분자를 상하 기판에 대하여 수직으로 배향하고 화소 전극과 그의 대향 전극인 공통 전극에 일정한 개구 패턴을 형성하거나 돌기를 형성한 구조를 가지는 액정 표시 장치에 사용되는 하부 기판을 나타낸다.The thin film transistor substrate according to the third embodiment of the present invention has a structure in which liquid crystal molecules are oriented vertically with respect to the upper and lower substrates in order to widen the viewing angle, and a predetermined opening pattern or protrusions are formed on the pixel electrode and the common electrode thereof. Branch represents the lower substrate used for the liquid crystal display device.
기판(110) 위에 게이트선(121), 게이트 전극(122) 및 게이트 패드(123)를 포함하는 게이트 배선(121, 122, 123)과 유지 용량선(124), 유지 전극(125, 126, 127) 및 유지 전극 연결부(128, 129)를 포함하는 유지 용량 배선(124, 125, 126, 127, 128, 129)이 형성되어 있다.Gate wirings 121, 122, and 123 including the gate line 121, the gate electrode 122, and the gate pad 123, the storage capacitor line 124, and the storage electrodes 125, 126, and 127 on the substrate 110. ) And storage capacitor wirings 124, 125, 126, 127, 128, and 129 including the sustain electrode connection portions 128 and 129.
게이트 배선(121, 122, 123) 및 유지 용량 배선(124, 125, 126, 127, 128, 129)을 게이트 절연막(130)이 덮고 있다.The gate insulating film 130 covers the gate wirings 121, 122, 123 and the storage capacitor wirings 124, 125, 126, 127, 128, and 129.
게이트 절연막(130) 위에는 반도체층(141) 및 한 쌍의 저항성 접촉층(152, 153)이 형성되어 있다. 또한, 게이트 절연막(130) 위에는 데이터선(161), 데이터선(161)에 연결되어 저항성 접촉층(152)에 접촉하는 소스 전극(162), 소스 전극(162)에 대응하여 저항성 접촉층(153)에 접촉되는 드레인 전극(163) 및 데이터 패드(164)를 포함하는 데이터 배선(161, 162, 163, 164)이 형성되어 있다.The semiconductor layer 141 and the pair of ohmic contacts 152 and 153 are formed on the gate insulating layer 130. In addition, on the gate insulating layer 130, the ohmic contact layer 153 corresponding to the source electrode 162 and the source electrode 162 connected to the data line 161 and the data line 161 to contact the ohmic contact layer 152. ), Data lines 161, 162, 163, and 164 including a drain electrode 163 and a data pad 164 are formed.
그리고, 이러한 데이터 배선(161, 162, 163, 164)을 포함하는 기판의 노출된 전면을 유기 절연막 패턴(70)이 덮고 있다. 여기서, 유기 절연막 패턴(70)은 박막 트랜지스터(TFT) 위에서 4.5 ∼ 5.5 ㎛의 높이로 돌출되어 있는 스페이서(171), 드레인 전극(163)의 일부를 드러내는 제1 접촉 구멍(172), 데이터 패드(164)를 드러내는 제2 접촉 구멍(174) 및 게이트 절연막(130)과 함께 게이트 패드(123)를 드러내는 제3 접촉 구멍(173)을 가지고 있으며, 이들 부분을 제외하고는 전면에 걸쳐 2 ∼ 3 ㎛의 높이로 평탄하게 형성되어 있다.The organic insulating layer pattern 70 covers the entire exposed surface of the substrate including the data lines 161, 162, 163, and 164. The organic insulating layer pattern 70 may include a spacer 171 protruding at a height of 4.5 to 5.5 μm from the TFT, a first contact hole 172 exposing a part of the drain electrode 163, and a data pad ( A second contact hole 174 exposing 164 and a third contact hole 173 exposing the gate pad 123 together with the gate insulating film 130, except for these portions, 2 to 3 μm over the entire surface It is formed flat at the height of.
이러한 유기 절연막 패턴(170) 위에 제1 접촉 구멍(172)을 통하여 드레인 전극(163)에 접촉되는 화소 전극(82) 및 제2 및 제3 접촉 구멍(174, 173)을 통하여 데이터 및 게이트 패드(164, 123)에 접촉하는 보조 데이터 및 보조 게이트 패드 (187, 188)가 형성되어 있다. 이 때, 화소 전극(180)은 상부에 나란하게 위치하는 두 개의 제1 및 제2 소영역(181, 182) 및 하부에 위치하는 하나의 중영역(183)으로 영역이 구분되어 있고, 제1 및 제2 영역(181, 182)은 제1 연결부(185)를 통하여 연결되어 있으며, 제2 소영역(182)과 중영역(183)은 제2 및 제3 연결부(184, 185)를 통하여 연결되어 있는 패턴을 가지고 있다.The data and gate pads are formed on the organic insulating layer pattern 170 through the pixel electrode 82 and the second and third contact holes 174 and 173, which contact the drain electrode 163 through the first contact hole 172. Auxiliary data and auxiliary gate pads 187 and 188 in contact with 164 and 123 are formed. In this case, the pixel electrode 180 is divided into two first and second small regions 181 and 182 disposed side by side and one middle region 183 disposed below the first electrode. And the second regions 181 and 182 are connected through the first connector 185, and the second small region 182 and the middle region 183 are connected through the second and third connectors 184 and 185. It has a pattern.
이러한 구조를 가지는 박막 트랜지스터 기판에, 도 19의 점선으로 보인 바와 같은 개구 패턴을 가지는 공통 전극(도면 미표시)이 형성된 상부 기판을 합착하여 액정 표시 장치를 제조한다. 이러한 액정 표시 장치에서는 화소 전극(180)의 패턴과 공통 전극의 개구 패턴(점선으로 보임)이 액정을 분할 배향하는 기능을 하여 하나의 화소 영역에 다수의 액정 도메인을 실현하기 때문에 광시야각 구현이 가능하다.A liquid crystal display device is manufactured by attaching a thin film transistor substrate having such a structure to an upper substrate on which a common electrode (not shown) having an opening pattern as shown by a dotted line in FIG. 19 is bonded. In such a liquid crystal display, the pattern of the pixel electrode 180 and the opening pattern of the common electrode (shown as dotted lines) divide and align the liquid crystal to realize a plurality of liquid crystal domains in one pixel area, thereby realizing a wide viewing angle. Do.
본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조 공정은 각 구성의 패턴 형상이 다르고, 유지 용량 배선(124, 125, 126, 127, 128, 129)을 더 형성해야 하는 점을 제외하고는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조 공정과 동일하다.The manufacturing process of the thin film transistor substrate according to the third embodiment of the present invention is different except that the pattern shapes of the respective structures are different and the storage capacitor wirings 124, 125, 126, 127, 128, and 129 must be further formed. It is the same as the manufacturing process of the thin film transistor according to the first embodiment of the present invention.
즉, 절연 기판(110) 위에 게이트선(121), 게이트 전극(122) 및 게이트 패드(123)를 포함하는 게이트 배선(121, 122, 123) 및 게이트 배선(124, 125, 126, 127, 128, 129)을 형성하고, 이들 배선을 덮는 게이트 절연막(130)을 형성한다. 이어, 반도체층(141) 및 저항성 접촉층을 형성하고, 그 위에 데이터선(161), 소스 전극(162), 드레인 전극(163) 및 데이터 패드(164)를 포함하는 데이터 배선(161, 162, 163, 164)을 형성한 후, 소스 전극(163)과 드레인(164)을 마스크로 저항성 접촉층을 분리한다. 이어, 데이터 배선(161, 162, 163, 164)을 포함하는 기판의 전면에 박막 트랜지스터(TFT) 위에 돌출되어 있는 스페이서(71), 드레인 전극(66)의 일부를 드러내는 제1 접촉 구멍(72), 데이터 패드(64)를 드러내는 제2 접촉 구멍 (74) 및 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 제3 접촉 구멍(76)을 가지는 유기 절연막 패턴(170)을 형성한 후, 유기 절연막 패턴(170) 위에 제1 접촉 구멍(172)을 통하여 드레인 전극(164)에 접촉되는 화소 전극(180), 제2 및 제3 접촉 구멍(173, 174)을 통하여 데이터 및 게이트 패드(164, 123)에 접촉하는 보조 데이터 및 보조 게이트 패드(187, 188)를 형성한다.That is, the gate wirings 121, 122, 123 and gate wirings 124, 125, 126, 127, and 128 including the gate line 121, the gate electrode 122, and the gate pad 123 on the insulating substrate 110. 129 is formed, and a gate insulating film 130 covering these wirings is formed. Next, the semiconductor layer 141 and the ohmic contact layer are formed, and the data wires 161 and 162 including the data line 161, the source electrode 162, the drain electrode 163, and the data pad 164 are formed thereon. After the 163 and 164 are formed, the ohmic contact layer is separated using the source electrode 163 and the drain 164 as a mask. Subsequently, a first contact hole 72 exposing a portion of the spacer 71 and the drain electrode 66 protruding from the thin film transistor TFT on the front surface of the substrate including the data lines 161, 162, 163 and 164. After forming the organic insulating film pattern 170 having the second contact hole 74 exposing the data pad 64 and the third insulating hole 76 exposing the gate pad 24 together with the gate insulating film 30, Data and gate pads 164 through the pixel electrode 180 and the second and third contact holes 173 and 174 contacting the drain electrode 164 through the first contact hole 172 on the organic insulating layer pattern 170. And auxiliary data and auxiliary gate pads 187 and 188 in contact with 123.
이때, 유기 절연막 패턴(170)은 언급한 본 발명의 제1 및 제2 실시예에 따른박막 트랜지스터 기판의 제조 방법과 동일한 공정으로 형성한다.In this case, the organic insulating layer pattern 170 is formed by the same process as the method for manufacturing the thin film transistor substrate according to the first and second embodiments of the present invention.
본 발명은 스페이서를 유기 절연막에 접촉 구멍을 패터닝하는 과정을 통하여 접촉 구멍을 형성하는 동시에 형성하기 때문에, 스페이서를 형성하기 위한 사진 식각 공정 예를 들어, 감광막 도포, 감광막 노광 및 현상하는 모든 공정을 생략할 수 있어서 박막 트랜지스터 기판의 제조 공정을 단순화할 수 있다.In the present invention, since the contact hole is formed at the same time as the contact hole is formed through the process of patterning the contact hole in the organic insulating film, the photolithography process for forming the spacer, for example, photosensitive film coating, photosensitive film exposure and development all processes The manufacturing process of the thin film transistor substrate can be simplified.
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