KR101136334B1 - 고성능 ｄｖｄ 기록 전류 회로 - Google Patents

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Abstract

기록 전류 회로(42)는 DVD(16)에 데이터를 신속하게 기록하기 위해 컨트롤된 전류를 레이저 다이오드(34)에 공급한다. 기록 전류 회로(42) 내의 복수의 전류원(62)은 레이저 다이오드(34)에 전류를 공급한다. 각각의 전류원(62)은 레이저 다이오드(34)에 특정양의 전류를 공급하기 위해 전류원(62)을 활성화 또는 비활성화시키는 기록 전류 회로(42) 내에 포함된 전류 컨트롤 레지스터(52)로부터 단일 출력 신호를 각각 수신한다. 각각의 전류원(62)에서, 전류는 레이저 다이오드(34)와 직렬로 연결된 MOS 출력 트랜지스터(142)를 통해 레이저 다이오드(34)로 흐른다. 각각의 전류원의 MOS 출력 트랜지스터(142)는 기록 전류 회로(42)에 인가되는 전위에 의해 에너자이징되는 MOS 출력 트랜지스터(142)에 대하여 종래에 사용되는 게이트 절연층보다 얇은 게이트 절연층을 가진다.
DVD, 레코딩, 드라이브, 레이저 다이오드, 기록 전류 회로, 컨트롤 프로세서, 전류 컨트롤 레지스터, 전류원, MOSFET 출력 트랜지스터, 전류 출력 라인, 기록 컨트롤 디지털 데이터, 시리얼 디지털 데이터.

Description

고성능 ＤＶＤ 기록 전류 회로{HIGHER PERFORMANCE DVD WRITING CURRENT CIRCUIT}
본 발명은 일반적으로 광 디지털 데이터 레코딩에 관한 것이고, 더욱 상세하게는 디지털 비디오 디스크("DVDs")를 신속하게 기록하는 것을 허용하는 회로에 관한 것이다.
도 1의 블록 다이어그램은 일반적인 참조번호(10)로 지시되는 종래기술의 드라이브의 선택된 부분을 도시한다. 도 1은 특히 컴팩트 디스크("CD"), 또는 DVD에 디지털 데이터를 레코딩하기 위해 드라이브를 조절하는 드라이브(10)의 선택된 부분을 도시한다.
통상적으로 디지털 컴퓨터에 통합된 드라이브(10)는 컴퓨터 버스(12)를 통해 디지털 컴퓨터의 다른 부분과 디지털 데이터를 교환한다. 본 명세서의 목적을 위해, 드라이브(10)가 실제로 다양한 다른 상이한 방법으로 구성될 수 있으나, 드라이브(10)는 컨트롤 프로세서(14)를 포함하는 것으로 개념적으로 이해될 수 있다. 드라이브(10)가 컴퓨터 버스(12)를 통해 수신하는 커맨드에 응답하여, 특히 컨트롤 프로세서(14)는 다음을 감독한다:
1. 화살표(18)에 의해 도 1에서 지시된 드라이브(10)로 수신되는 CD 또는 DVD(16)의 회전; 및
2. 화살표(26)에 의해 도 1에서 지시된 광 서브시스템(22)의 작동.
광 서브시스템(22)은 레이저 다이오드(34)에 의해 발생된 광을 CD 또는 DVD(16)의 표면을 가로질러 안쪽으로 나선형인 트랙(38)을 따라 위치된 스폿(36)으로 포커싱한다. 컨트롤 프로세서(14)는 드라이브(10)가 CD 또는 DVD(16) 상에 디지털 데이터를 레코딩하는 동안, 그리고 드라이브(10)가 CD 또는 DVD(16)로부터 이전에 레코딩된 데이터를 판독하는 동안 모두, CD 또는 DVD(16)의 회전, 및 광 서브시스템(22)의 작동을 감독하기 위해 기본적으로 동일한 방식으로 작동한다.
CD 또는 DVD(16)에 데이터를 레코딩할 때, 컨트롤 프로세서(14)는 집적회로("IC") 기록 전류 회로(42)에 아래의 데이터를 공급하는 것으로 이해될 수 있다:
1. 기록 컨트롤 버스(44)를 통한 기록 컨트롤 데이터; 및
2. 레코딩된 데이터 버스(46)에 포함된 라인을 통해 나선형 트랙(38)을 따라 레코딩하기 위한 시리얼 데이터.
차례로, 기록 전류 회로(42)는 광 서브시스템(22)이 트랙(38) 상의 스폿(36)으로 포커싱하는 일시적으로 변하는 광 빔을 발생시키기 위해 전류 출력 라인(48)을 통해 레이저 다이오드(34)에 컨트롤된 전류를 공급한다. 스폿(36)에 충돌하는 광의 빔으로 인한 CD 또는 DVD(16)의 가열은 CD 또는 DVD(16)의 물리적 특성을 변경시키고, 그로 인해 기록 전류 회로(42)가 레코딩된 데이터 버스(46)를 통해 수신하는 디지털 데이터를 트랙(38)을 따라 레코딩한다.
CD 또는 DVD(16)에 레코딩하는 동안, 레이저 다이오드(34)에 의해 발생된 광 빔의 에너지는 CD 또는 DVD(16)의 물리적 특성을 변경하기 위해 필요로 되는 정밀한 온도로 스폿(36)에의 CD 또는 DVD(16)를 가열하도록 컨트롤되어야 한다. 결과적으로, 기록 전류 회로(42)가 레이저 다이오드(34)에 공급하는 전류는 아래의 조건을 포함하는 다양한 상이한 레코딩 조건에 응답하여 정밀하게 컨트롤되어야 한다:
1. 드라이브(10)로 로딩될 수 있는 다양한 상이한 타입의 CD 또는 DVD(16)의 물리적 특성;
2. CD 또는 DVD(16)가 회전하는 속도; 및
3. 나선형 트랙(38)을 따른 스폿(36)의 위치.
도 2의 파형도는 기록 전류 회로(42)에 의해 레이저 다이오드(34)에 인가된 전류가 CD 또는 DVD(16) 상에 단일 비트의 디지털 데이터의 레코딩 동안 어떻게 변하는지를 도시한다. 특정한 레코딩 조건에 따라, 종래의 드라이브(10)에서, 16X로 DVD에 레코딩할 때 기록 전류 회로(42)가 레이저 다이오드(34)에 인가하는 전류는 시간(t0)에서 대략 50 밀리암패어("ma")의 정상 값에서부터, 대략 1나노초의 시간 인터벌로, 시간(t1)에서 수백 ma까지 증가한다. 레이저 다이오드(34)에 공급되는 최대 전류(IP)는 600ma 만큼 클 수 있다. 너무 급격하게 증가하거나 과도하게 오버슈팅하는 레이저 다이오드(34)에 공급된 전류는 CD 또는 DVD(16)를 손상시킬 수 있다.
일반적으로, 동작하는 레이저 다이오드(34)에 걸쳐 존재하는 전압은 레이저 다이오드에 의해 방출된 광의 파워에 따라 변한다. CD 또는 DVD를 레코딩하기 위해 사용되는 레이저 다이오드(34)에 대하여, 전형적으로 레이저 다이오드(34)에 걸친 전압은 1.7볼트(V)와 3.7V 사이이다.
CD에 디지털 데이터를 레코딩하도록 구성된 기록 전류 회로(42), 및 DVD에 디지털 데이터를 레코딩하도록 구성된 기록 전류 회로(42)에 대하여 필요로 되는 상당한 성능 차이는 DVD 상에 기록된 더 작은 크기의 스폿(36)으로 인해 발생한다. DVD에 레코딩된 스폿(36) 크기는 대략 CD에 레코딩된 스폿(36) 크기의 7분의 1(1/7)이다. 결과적으로, CD 또는 DVD(16)의 동일한 회전 속도에 대하여, 데이터는 CD에 레코딩할 때 보다 DVD에 레코딩할 때 7배 더 빨리 기록되어야 한다. 이에 대응하여, 동일한 회전 속도에 대하여, DVD에 단일 비트의 디지털 데이터를 기록하는 동안 광 빔이 스폿(36)을 가열하는 인터벌은 CD에 디지털 데이터를 기록하기 위한 인터벌의 7분의 1(1/7)이다. 그러므로, 유사한 물리적 특성을 가진 매체에 대하여, 레이저 다이오드(34)에 의해 발생된 광 빔은 CD에 디지털 데이터를 레코딩하기 위해 사용되는 광 빔 보다 7배 더 신속하게 DVD를 가열해야 한다.
전형적으로, 레이저 다이오드(34)에 직접적으로 전류를 공급하는 기록 전류 회로(42)의 일부분은 상보성 금속 산화물 반도체("CMOS") IC 기술을 사용하여 제조된다. 당업자들에게 주지되어 있는 바와 같이, CMOS IC에 공급될 수 있는 전압은 CMOS IC에 포함된 금속 산화물 반도체("MOS") 전계 효과 트랜지스터("FET")의 컨트롤 게이트와 MOSFET의 도전 채널 사이에 존재하는 IC의 이산화규소(SiO2) 절연층의 두께에 의존한다. 또한, 당업자들에게 주지되어 있는 바와 같이, MOSFET의 구조 내의 다른 적절한 변형과 함께 MOSFET의 SiO2의 절연층을 박막화(thinning)하는 것은 MOSFET의 이득, 및 동작 속도를 증가시킴은 물론, CMOS IC에 공급될 수 있는 최대 전압을 낮춘다. 0.5 마이크로미터(μ)의 SiO2 절연층이 MOSFET의 컨트롤 게이트 및 도전 채널 사이에 존재한다면, IC의 작동은 5.0V 전위로 에너자이징될 수 있다. 대안으로서, 0.33 마이크로미터(μ)의 SiO2 절연층이 MOSFET의 컨트롤 게이트 및 도전 채널 사이에 존재한다면, IC의 작동은 3.3V 전위로 에너자이징될 수 있다.
박막 SiO2 절연층에 대하여 허용된 것을 초과하는 5.0V와 같은 전압으로 IC의 작동을 에너자이징함과 동시에 SiO2를 박막화함으로써 MOSFET 성능을 향상시키기 위해, 아래의 내용들이 주지되어 있다:
1. 더 낮은 공급 전압을 요구하는 박막 SiO2 절연층과 함께, 백만(1,000,000)개 이상의 게이트를 가진 마이크로프로세서와 같은, IC의 코어 내에 MOSFET를 제조하고;
2. 더 얇은 SiO2 절연층을 가진 IC 코어를 둘러싸는 MOSFET를 제조하고, 그로 인해 더 높은 공급 전압과 호환가능한 MOSFET를 제공하고; 그리고
3. 더 높은 공급 전압을 코어의 MOSFET에 사용된 박막 SiO2 절연층과 호환가능한 더 낮은 전압으로 강하시키는 IC의 코어에 전류를 공급하기 위해 IC 내에 전압 레귤레이터 회로를 포함한다.
본 발명의 목적은 더 신속하게 디지털 데이터를 기록하는 것을 허용하는 기록 전류 회로를 제공하는 것이다.
본 발명의 다른 목적은 부드럽게(smoothly) 변하는 전류를 광 레코딩 디바이스의 레이저 다이오드에 공급하는 기록 전류 회로를 제공하는 것이다.
본 발명의 다른 목적은 전류를 광 레코딩 디바이스의 레이저 다이오드에 컨트롤가능하게 공급하는 기록 전류 회로를 제공하는 것이다.
간략하게, 개시된 기록 전류 회로는 DVD를 신속하게 레코딩하는데 적합한 드라이브 내에 포함된 레이저 다이오드에 컨트롤된 전류를 공급한다. 기록 전류 회로는 아래의 두 데이터에 응답하여 동작한다:
a. 기록 전류 회로의 동작을 컨트롤하기 위한 기록 컨트롤 디지털 데이터; 및
b. 레이저 다이오드에 전류의 인가를 컨트롤하는 시리얼 디지털 데이터.
기록 컨트롤 디지털 데이터는 적어도 기록 전류 회로가 레이저 다이오드에 컨트롤가능하게 공급하는 전류의 크기를 특정한다. 시리얼 디지털 데이터는 DVD에 기록될 디지털 데이터를 특정한다. 기록 컨트롤 디지털 데이터, 및 시리얼 디지털 데이터는 모두 드라이브 내에 포함된 컨트롤 프로세서로부터 수신된다. 기록 전류 회로의 작동은 그것에 인가된 전위에 의해 에너자이징된다.
기록 전류 회로는 복수의 개별 전류원을 포함한다. 각각의 전류원은 기록 전류 회로에 포함된 전류 컨트롤 레지스터로부터 단일 출력 신호를 수신한다. 전류 컨트롤 레지스터로부터 각각의 전류원에 의해 수신된 출력 신호는, 제1상태인 때, 특정 양의 전류를 레이저 다이오드에 공급하도록 전류원을 활성화시킨다. 전류원은 레이저 다이오드 시리즈 내에서 MOSFET 출력 트랜지스터와 연결하는 전류 출력 라인을 통해 레이저 다이오드에 전류를 공급한다. 각각의 전류원에 의해 수신된 출력 신호가 제2상태일 때, 전류원은 전류 출력 라인을 통해 레이저 다이오드에 특정양의 전류를 MOSFET 출력 트랜지스터를 통해 공급하기 위해 비활성화된다. 이점으로서, 각각의 개시된 전류원 내에 포함된 MOSFET 출력 트랜지스터는 기록 전류 회로에 인가된 전위에 의해 에너자이징되는 MOSFET 출력 트랜지스터를 위해 통상적으로 사용되는 게이트 절연층보다 더 얇은 게이트 절연층을 가진다.
이러한 및 다른 특징, 목적, 및 이점들은 다양한 도면에 도시된 바람직한 실시예의 아래의 상세한 설명으로부터 당업자들에게 이해되거나 명백해질 것이다.
도 1은 CD 또는 DVD를 기록하도록 조절된 종래기술의 디바이스의 선택된 부분을 도시하는 블록 다이어그램이고;
도 2는 단일 비트의 디지털 데이터를 기록하는 동안 기록 전류 회로가 레이저 다이오드에 공급하는 전류를 도시하는 파형도이고;
도 3은 IC 기록 전류 회로를 도시하는 블록 다이어그램이고;
도 4는 도 3에 도시된 기록 전류 회로에 포함된 전류원의 하나의 실시예를 도시하는 출력단의 회로도이고;
도 5는 도 3에 도시된 기록 전류 회로에 포함된 전류원의 다른 실시예를 도 시하는 출력단의 회로도이고;
도 6은 도 6A 및 도 6B 사이에 존재하는 관계를 도시하고, 결합된 도 6A 및 6B는 도 3에 도시된 기록 전류 회로에 포함된 전류원에 대한 또 다른 출력단의 회로도를 도시하고; 그리고
도 7은 도 7A 및 도 7B 사이에 존재하는 관계를 도시하고, 결합된 도 7A 및 7B는 도 3에 도시된 기록 전류 회로에 포함된 전류원에 대한 바람직한 출력단의 회로도를 도시한다.
(본 발명을 실시하기 위한 최선의 모드)
도 3의 블록 다이어그램은 IC 내에 포함되도록 구성된 기록 전류 회로(42)를 도시한다. 기록 전류 회로(42)는 도 3에 도시된 특정 실시예에서 6개의 서모미터 코드 레지스터(52a-52f)를 포함한다. 기록 컨트롤 버스(44)를 통해, 컨트롤 프로세서(14)는 기록 전류 회로(42)가 레이저 다이오드(34)에 공급할 수 있는 특정양의 전류를 특정하는 수치 값을 각각의 서모미터 코드 레지스터(52)에 저장한다. 디지털 데이터 레코딩 동안, 서모미터 코드 전달 버스(56)는 기록 전류 회로(42)가 전류 컨트롤 레지스터(58)에 저장한 서모미터 코드 레지스터(52a-52f) 중 선택된 하나로부터 수치값을 수신한다. 레코딩된 데이터 버스(46)를 통해 기록 전류 회로(42)에 의해 수신된 시리얼 디지털 데이터는 특정의 서모미터 코드 레지스터(52)가 레이저 다이오드(34)에 특정한 전류 파형을 공급하기 위해 서모미터 코드 전달 버스(56)에 그들 각각의 수치값을 공급한 시퀀스를 특정한다. 따라서, 컨트롤 프로세서(14)는 특정 시점에 시작하는 서모미터 코드 전달 버스(56)에 디지털 데이터의 수치값을 공급하기 위한 서모미터 코드 레지스터(52a-52f) 중 특정 하나를 선택하고, 그 다음 후속하여 후속 시점에 시작하는 서모미터 코드 전달 버스(56)에 디지털 데이터의 수치값을 공급하기 위한 서모미터 코드 레지스터(52a-52f) 중 다른 하나를 선택하기 위해 레코딩된 데이터 버스(46)에 포함된 신호 라인을 통해 디지털 데이터를 전송한다. 서모미터 코드 레지스터(52a-52f), 서모미터 코드 전달 버스(56), 및 전류 컨트롤 레지스터(58)는 서모미터 코드 전달 버스(56)를 통해 전달된 각각의 연속적인 수치값 내의 모든 비트가 실행가능한 거의 동시에 전류 컨트롤 레지스터(58)에 저장되도록 구성된다.
기록 전류 회로(42)의 도시된 실시예에서, 64개의 개별 전류원(62)(도 3에는 6개만 표시되었음)은 전류 컨트롤 레지스터(58)로부터 출력 신호를 수신한다. 전류 컨트롤 레지스터(58) 내에 존재하는 서모미터 코드의 수치값에 의해 특정된 전류 컨트롤 레지스터(58)로부터의 출력 신호는 전류 출력 라인(48)으로 결합된 전류를 공급하는 개별적인 전류원(62)을 활성화시키거나 비활성화시킨다. 이러한 방법에서, 디지털 데이터의 각각의 비트의 레코딩 동안, 전류 컨트롤 레지스터(58)는 기록 전류 회로(42)가 컨트롤 프로세서(14)에 의해 기록 전류 회로(42)로 로딩된 데이터에 의해 특정되는 특정 파형을 가진 전류를 레이저 다이오드(34)에 공급하게 하는 서모미터 코드 수치값의 시퀀스를 수신하고 저장한다.
각각의 전류원(62)은 도 4의 회로도에 도시된 타입의 출력단을 포함할 수 있다. 각각의 전류원(62)은 전압 커먼 캐소드("VCC") 및 그라운드("VEE") 전력을 각 각 VCC 파워 라인(102) 및 VEE 파워 라인(104)을 통해 수신한다. 바람직하게는, 대략 5.0V의 전압이 VEE 파워 라인(104)과 VCC 파워 라인(102) 사이에 존재한다.
각각의 전류원(62)은 또한 전류-레퍼런스 신호 라인(106)을 통해 임의의 도면에 도시되지 않은, IC 내에 포함된 전압 레퍼런스 회로에 의해 공급되는 조절가능한 전류-레퍼런스 전압 신호(VG_IREF)를 수신한다. 컨트롤 프로세서(14)에 의해 전압 레퍼런스 회로로 공급된 데이터는 VG_IREF 신호의 전압을 컨트롤한다. 전류 컨트롤 레지스터(58) 내의 각각의 비트는 단일 온-오프 디지털 신호를 DRV 신호 라인(108)을 통해 기록 전류 회로(42)에 포함된 각각의 전류원(62)에 공급한다.
앞서 언급한 바와 같이, 전류원(62)은 CMOS IC 기술을 사용하여 제조되는 것이 바람직하다. CMOS IC 설계 당업자에게 주지된 바와 같이, 이러한 IC는 N-MOS 및 P-MOS FET 트랜지스터를 모두 포함한다. 도 4에 도시된 CMOS IC에 대하여, N-MOS FET 트랜지스터는 p-타입 도펀트(dopant) 재료를 포함하는 실리콘 반도체 기판 상에 직접적으로 제조되는 것이 바람직하다. 대안으로서, P-MOS FET 트랜지스터는 CMOS IC 제조 동안 p-타입 기판에 n-타입 도펀트 재료를 주입(placing)함으로써 형성되는 반도체 재료의 우물(well)에서 형성된다. 그러므로, CMOS IC 내의 P-MOS FET 트랜지스터에 대하여 우물을 형성하는데 사용된 도펀트 재료는 IC의 실리콘 기판의 도펀트 재료에 대하여 상보적이다. 이러한 타입의 CMOS IC에 대하여, P-MOS FET 트랜지스터를 형성하기 위해 p-타입 실리콘 반도체 기판에 형성된 n-타입 반도체 재료의 우물은 주로 n-우물이라 불린다.
각각의 전류원(62) 내에, N-MOS 트랜지스터(112)의 게이트는 전류-레퍼런스 신호 라인(106)에 존재하는 전압 신호(VG_IREF)를 수신한다. N-MOS 트랜지스터(112)의 소스 및 베이스는 VEE 파워 라인(104)에 연결된다. N-MOS 트랜지스터(112)의 드레인은 P-MOS 트랜지스터(114)의 드레인에 연결된다. P-MOS 트랜지스터(114)의 소스 및 n-우물은 VCC 파워 라인(102)에 연결된다. N-MOS 트랜지스터(112) 및 P-MOS 트랜지스터(114)의 드레인들은 모두 P-MOS 트랜지스터(116)의 게이트에 연결된다. P-MOS 트랜지스터(116)의 소스는 P-MOS 트랜지스터(114)의 게이트, 및 P-MOS 트랜지스터(118)의 드레인에 모두 연결된다. P-MOS 트랜지스터(118)의 게이트는 VEE 파워 라인(104)에 연결되고, P-MOS 트랜지스터(118)의 소스 및 두 P-MOS 트랜지스터(116, 118)의 n-우물은 VCC 파워 라인(102)에 연결된다. P-MOS 트랜지스터(116)의 드레인은 N-MOS 트랜지스터(122)의 드레인에 연결된다. N-MOS 트랜지스터(122)의 게이트는 VCC 파워 라인(102)에 연결되고, N-MOS 트랜지스터(122)의 소스 및 베이스는 VEE 파워 라인(104)에 연결된다.
N-MOS 트랜지스터(112)의 게이트에 인가된 전류-레퍼런스 전압 신호(VG_IREF)와 함께 이러한 방법으로 구성되었다면, N-MOS 트랜지스터(112)는 VCC 파워 라인(102)으로부터 P-MOS 트랜지스터(114)를 통해 흐르는 전류에 대하여 일정한 전류 싱크로서 동작한다. P-MOS 트랜지스터(118), P-MOS 트랜지스터(116), 및 N-MOS 트랜지스터(122) 연결된 시리즈와 함께 P-MOS 트랜지스터(114)와 N-MOS 트랜지스터(112) 연결된 시리즈는 N-MOS 트랜지스터(122) 및 P-MOS 트랜지스터(114)의 드레인, 및 P-MOS 트랜지스터(116)의 게이트 연결된 시리즈에서 일정한 기준 전 압(VREF)을 형성한다. P-MOS 트랜지스터(114)의 게이트에 P-MOS 트랜지스터(116)의 소스를 연결하는 것은 기준 전압(VREF)을 컨트롤하고 안정화하기 위한 피드백 회로를 형성한다.
P-MOS 트랜지스터(116)의 게이트에 인가됨과 더불어, 일정한 기준 전압(VREF)은 또한 P-MOS 트랜지스터(132)의 게이트에 인가된다. P-MOS 트랜지스터(132)의 소스는 P-MOS 트랜지스터(134)의 드레인에 연결된다. P-MOS 트랜지스터(134)의 게이트는 VEE 파워 라인(104)에 연결되고, P-MOS 트랜지스터(134)의 소스, 및 P-MOS 트랜지스터(134, 132) 모두의 n-우물은 VCC 파워 라인(102)에 연결된다. P-MOS 트랜지스터(132)의 드레인은 N-MOS 트랜지스터(136)의 드레인에 연결된다. N-MOS 트랜지스터(136)의 게이트는 DRV 신호 라인(108)에 연결되고, N-MOS 트랜지스터(136)의 소스 및 베이스는 VEE 파워 라인(104)에 연결된다.
이러한 방식으로 구성되었다면, 전류 컨트롤 레지스터(58) 내의 하나의 비트에 의해 DRV 신호 라인(108)에 인가된 온-오프 디지털 신호가 N-MOS 트랜지스터(136)를 턴온시킬 때, 전류는 P-MOS 트랜지스터(134, 132), 및 N-MOS 트랜지스터(136)가 연결된 시리즈를 통해 흐른다. 바꾸어 말하면, 전류 컨트롤 레지스터(58) 내의 하나의 비트에 의해 DRV 신호 라인(108)에 인가된 온-오프 디지털 신호가 N-MOS 트랜지스터(136)를 턴오프시킨 때, 전류는 P-MOS 트랜지스터(134, 132), 및 N-MOS 트랜지스터(136)가 연결된 시리즈를 통해 흐르지 않는다.
또한, 지금까지 서술된 구성으로 배열되어 있다면, P-MOS 트랜지스터(118)와 P-MOS 트랜지스터(134)는 전류 미러 관계이고, P-MOS 트랜지스터(116)와 P-MOS 트랜지스터(132)는 전류 미러 관계이다. 전류 미러 관계인 MOS 트랜지스터 쌍을 배열하는 것은 두 트랜지스터의 크기 비율을 기초로 트랜지스터 쌍을 통해 흐르는 전류에 대한 비율을 설정하는 것을 가능하게 한다. 지금까지 서술된 구성에 대하여, P-MOS 트랜지스터(116, 132)의 크기 비율은 P-MOS 트랜지스터(118, 134)의 크기 비율과 동일한 것이 바람직하고, 그러므로 P-MOS 트랜지스터(116, 132)의 게이트-소스 전압(Vgs)은 동일하다. 동일한 전압(Vref)이 P-MOS 트랜지스터(116, 132)의 게이트 상에 존재하기 때문에, P-MOS 트랜지스터(118, 134)의 바람직한 크기 비율이 P-MOS 트랜지스터(116, 132)의 크기 비율과 동일하고, P-MOS 트랜지스터(116, 132)의 소스에서의 전압이 동일한 것으로 가정한다.
P-MOS 트랜지스터(134, 132)의 드레인 및 소스가 연결된 시리즈는 또한 P-MOS 트랜지스터(138)의 드레인, 및 P-MOS 트랜지스터(142)의 게이트에 모두 연결된다. P-MOS 트랜지스터(138, 142) 모두의 소스 및 n-우물은 VCC 파워 라인(102)에 연결된다. P-MOS 트랜지스터(142)의 드레인은 전류 출력 라인(48)에 연결된다. N-MOS 트랜지스터(136)와 유사하게, P-MOS 트랜지스터(132)의 게이트는 DRV 신호 라인(108)에 연결된다.
이러한 방법으로 구성되어 있다면, 전류 컨트롤 레지스터(58) 내의 하나의 비트에 의해 DRV 신호 라인(108)에 인가된 온-오프 디지털 신호가 N-MOS 트랜지스터(136)를 턴오프시킴과 동시에 P-MOS 트랜지스터(138)를 턴온시킬 때, P-MOS 트랜 지스터(142)의 게이트에서의 전압은 VCC 파워 라인(102) 상에 존재하는 전압, 즉, P-MOS 트랜지스터(142)의 소스에 존재하는 전압과 같아지고, 전류는 P-MOS 트랜지스터(142)를 통해 VCC 파워 라인(102)으로부터 전류 출력 라인(48)으로 흐르지 않는다. 바꾸어 말하면, 전류 컨트롤 레지스터(58) 내의 하나의 비트에 의해 DRV 신호 라인(108)에 인가된 온-오프 디지털 신호가 N-MOS 트랜지스터(136)를 턴온시킴과 동시에 P-MOS 트랜지스터(138)를 턴오프시킬 때, P-MOS 트랜지스터(142)의 게이트에서의 전압은 P-MOS 트랜지스터(116, 132)의 소스에 존재하는 전압이 되고, 그 다음 전류는 P-MOS 트랜지스터(142)를 통해 VCC 파워 라인(102)으로부터 전류 출력 라인(48)으로 흐른다. 도 4에 도시된 회로의 동작 동안, N-MOS 트랜지스터(122)는 P-MOS 트랜지스터(138)가 턴오프이고 N-MOS 트랜지스터(136)가 턴온인 동안 P-MOS 트랜지스터(114, 142)의 게이트에서의 전압이 동일하도록, P-MOS 트랜지스터(116, 132)의 드레인 사이의 전압을 밸런싱하는 역할을 한다. 또한, P-MOS 트랜지스터(138)가 턴오프이고 N-MOS 트랜지스터(136)가 턴온인 동안, N-MOS 트랜지스터(112)의 게이트에 인가된 전류-레퍼런스 전압 신호(VG_IREF)는 전류원(62)이 전류 출력 라인(48)을 통해 레이저 다이오드(34)에 공급하는 전류의 양을 컨트롤한다.
또한, 도 4에 도시된 구성으로 배열된 때, P-MOS 트랜지스터(114, 142) 쌍은 전류 미러 관계이다. 그러므로, P-MOS 트랜지스터(114, 142)를 통해 흐르는 전류의 비율은 P-MOS 트랜지스터(114, 142)의 크기 비율에 의해 결정된다. 이러한 방법으로, P-MOS 트랜지스터(114, 142)의 크기 비율은 전류 컨트롤 레지스터(58) 내 의 비트가 기록 전류 회로(42)의 각각의 전류원(62) 내에 포함된 P-MOS 트랜지스터(142)를 턴온시킬 때, 각각의 전류원(62)이 전류 출력 라인(48)에 공급하는 전류의 양을 결정한다.
각각의 전류원(62)이 도 4에 도시된 타입의 출력단을 포함할 수도 있으나, 기록 전류 회로(42)에 포함된 각각의 전류원(62)은 도 5의 회로도에 도시된 타입의 출력단일 수도 있다. 도 4에 도시된 전류원(62)과 공통인 도 5에 도시된 엘리먼트는 따음표("'") 표시에 의해 구별된 동일한 참조번호를 가진다.
도 5에 도시된 출력단은 도 4에 도시된 전류 레퍼런스 전압 신호(VG_IREF)와 유사한 N-MOS 전류-레퍼런스 신호 라인(206)을 통해 조절가능한 전류-레퍼런스 신호("VREFN", Voltage Reference Negative)를 수신함에 있어서, 도 4에 도시된 출력단과 유사하다. 그러나, 도 5에 도시된 출력단은 P-MOS 전류-레퍼런스 신호 라인(208)을 통해 조절가능한 전류-레퍼런스 신호("VREFP", Voltage Reference)를 수신함으로써 도 4에 도시된 출력단과 다르다. 도 5에 도시된 출력단에서, 전류-레퍼런스 신호(VREFP)는 P-MOS 트랜지스터(118') 및 P-MOS 트랜지스터(134')의 게이트에 공급되는데, 도 4에 도시된 출력단에서처럼 이들 게이트가 VEE 파워 라인(104)에 연결되지는 않는다. 임의의 도면에 도시되지 않은, IC 내에 포함된 상보성 전압 레퍼런스 회로는 전류-레퍼런스 신호(VREFN, 및 VREFP)를 기록 전류 회로(42) 내에 포함된 각각의 전류원(62)에 공급한다. 도 4에 도시된 출력단과 유사하게, 컨트롤 프로세서(14)에 의해 상보성 전압 레퍼런스 회로에 공급된 데이터는 이 VREFN 및 VREFP 신호의 전압을 컨트롤한다.
도 5에 도시된 출력단은 또한 N-MOS 트랜지스터(112')의 소스와 VEE 파워 라인(104') 사이에 연결된 제1저항(212)을 포함함으로써 도 4에 도시된 출력단과 상이하다. 또한, 제2저항(214)은 P-MOS 트랜지스터(142')의 n-우물과 VCC 파워 라인(102') 사이에 연결된다. 마지막으로, 도 5에 도시된 출력단은 VCC 파워 라인(102') 및 N-MOS 트랜지스터(112') 및 P-MOS 트랜지스터(114')의 각각의 드레인 및 P-MOS 트랜지스터(116') 및 P-MOS 트랜지스터(132')의 각각의 게이트의 접점 사이의 연결하는 제3저항(222) 및 커패시터(224)를 포함함으로써 도 4에 도시된 출력단과 상이하다. 저항(212, 214, 및 222)은 대략 100옴이고, 커패시터(224)는 대략 5 피코-패럿이다.
P-MOS 트랜지스터(118') 및 P-MOS 트랜지스터(134')의 동작을 컨트롤하기 위해 전류-레퍼런스 신호(VREFP)를 추가하는 것은 전압(VREFP)을 변경함으로써 P-MOS 트랜지스터(142')에 의해 전류 출력 라인(48)에 인가된 충전 전류를 조절하는 것을 가능하게 한다. 이러한 방법으로, 기록 전류 회로(42)가 전류원(62)에 의해 인가된 전압 레벨에 관계없이 P-MOS 트랜지스터(138)가 초기에 턴오프이고 N-MOS 트랜지스터(136)가 초기에 턴온일 때, 레이저 다이오드(34)에 인가된 전류에 대하여 동일한 상승 시간(rise time), 및 동일한 오버슈트를 제공하는 것이 가능하게 된다. P-MOS 트랜지스터(142)의 n-우물 기생 용량(parasitic capacitance)에 고유 소스와 함께 결합된 저항(214)은 전류원(62)의 출력에서의 내장된 저역통과필터를 형성한다. 전류원(62)의 출력에서의 이러한 내장된 저역통과필터의 존재는 P-MOS 트랜지스터(142)가 전류 출력 라인(48)에 공급하는 전류 내의 오버슈트 및 언더슈트를 감소시키는 경향이 있다. 마지막으로, 저항(212) 및 커패시터(224)가 연결된 시리즈의 추가는 P-MOS 트랜지스터(114') 및 P-MOS 트랜지스터(116')에 의해 형성된 피드백 회로가 고속 스위칭 동안 오실레이팅할 수 있는 가능성을 감소시킨다.
각각의 전류원(62)은 도 4에 도시된 타입 또는 도 5에 도시된 타입 중 하나의 타입의 출력단을 포함할 수 있으나, 그 대안으로서 기록 전류 회로(42)의 각각의 전류원(62)은 도 6A 및 6B에 형성된 회로도에 도시된 타입의 출력단을 포함할 수도 있다. 도 1-5의 도면과 공통인 도 6A 및 6B에 도시된 엘리먼트는 2중 따음표(""") 표시에 의해 구별된 동일한 참조번호를 가진다.
먼저 도 6B를 참조하면, 도 6A 및 6B에 도시된 출력단이 도 4 및 5에 도시된 모든 MOS 트랜지스터(112, 114, 116, 118, 122, 132, 134, 136, 138, 및 142)를 포함한다는 것을 알 수 있다. 또한, 모든 MOS 트랜지스터(112", 114", 116", 118", 122", 132", 134", 136", 138", 및 142")의 베이스, n-우물, 소스, 게이트, 및 드레인은 각각 아래의 내용을 제외하면 도 5에 도시된 바와 같이 연결된다:
1. 도 6A 및 6B에 도시된 출력단은 N-MOS 트랜지스터(112")의 소스가 VEE 파워 라인(104")에 직접 연결되도록 저항(212)을 생략하고; 그리고
2. P-MOS 트랜지스터(116", 132")의 각각의 n-우물은 VCC 파워 라인(102")에 연결되지 않고, 이들 트랜지스터의 각각의 소스에 연결된다.
도 6A 및 6B에 도시된 출력단은 또한 P-MOS 트랜지스터(142")의 베이스과 그것의 드레인 사이에 존재하는 기생 용량(302)을 특별히 도시한 점에서 도 5의 출력단과 상이하다. 도 6A 및 6B의 도면은 또한 아래의 물리적 특성으로 인해 고유하게 존재하는 인덕턴스(304), 및 레이저 다이오드(34")를 특별히 도시한 점에서 도 5의 도면과 상이하다:
1. 인쇄회로기판에 IC 리드의 결합;
2. IC의 리드를 레이저 다이오드(34")에, 그리고 레이저 다이오드(34")를 VEE 파워 라인(104")에 각각 연결하는 인쇄회로기판의 트레이스; 및
3. 레이저 다이오드(34") 그 자체.
결국, 도 5와 비교하여, 도 6A는 아래의 신호 라인을 통해 전류-레퍼런스 신호(VREFN 및 VREFP)를 공급하는 출력 회로에 대하여 상보성 전압 레퍼런스 회로를 도시한다:
1. N-MOS 트랜지스터(112")의 게이트로의 N-MOS 전류-레퍼런스 신호 라인(206"); 및
2. P-MOS 트랜지스터(118", 134")의 게이트로의 N-MOS 전류-레퍼런스 신호 라인(208").
바람직하게는, 기록 전류 회로(42)는 수개의 전류원(62) 사이에서 공유되는 하나의 상보성 전압 레퍼런스만을 포함한다.
도 6A에 도시된 상보성 전압 레퍼런스는 다음을 포함한다:
1. 전류-레퍼런스 신호(VREFN)를 발생시키는 입력 버퍼 증폭기(312);
2. 레이저 다이오드 시뮬레이터 회로; 및
3. 전류-레퍼런스 신호(VREFP)를 발생시키는 파지티브 바이어스 제너레이터(positive bias generator) 회로.
증폭기(312)의 비가역 입력(314)은 기록 전류 회로(42)에 컨트롤 프로세서(14)에 의해 공급된 데이터에 응답하여 임의의 도면에는 도시되지 않은 디지털-투-아날로그 컨버터(DAC)에 의해 발생된 설정 전압(Vset)을 수신한다.
증폭기의 출력(316)은 VREFN 신호를 N-MOS 전류-레퍼런스 신호 라인(206")을 통해 N-MOS 트랜지스터(112")의 게이트에, 그리고 또한 N-MOS 트랜지스터(322) 및 N-MOS 트랜지스터(324) 각각의 게이트에 공급한다. N-MOS 트랜지스터(322 및 324) 각각의 소스 및 베이스는 VEE 파워 라인(104")에 연결된다. N-MOS 트랜지스터(322)의 드레인은 P-MOS 트랜지스터(326)의 드레인에 연결된다. P-MOS 트랜지스터(326)의 소스 및 n-우물은 VCC 파워 라인(102")에 연결된다. N-MOS 트랜지스터(322) 및 P-MOS 트랜지스터(326)의 드레인은 모두 P-MOS 트랜지스터(328)의 게이트에 연결된다. P-MOS 트랜지스터(328)의 소스는 그 트랜지스터들의 n-우물, P-MOS 트랜지스터(332)의 드레인, P-MOS 트랜지스터(326)의 게이트, 및 P-MOS 트랜지스터(334)의 게이트에 연결된다. P-MOS 트랜지스터(332, 334)의 각각의 소스 및 n-우물은 VCC 파워 라인(102")에 연결된다. P-MOS 트랜지스터(328)의 드레인은 N-MOS 트랜지스터(336)의 드레인에 연결된다. N-MOS 트랜지스터(336)의 소스 및 베이스는 VEE 파워 라인(104")에 연결된다. N-MOS 트랜지스터(336)의 게이트는 VCC 파워 라인(102")에 연결된다.
N-MOS 트랜지스터(324)의 드레인은 P-MOS 전류-레퍼런스 신호 라인(208")을 통해 P-MOS 트랜지스터(342)의 드레인 및 게이트, P-MOS 트랜지스터(332)의 게이 트, 및 도 6B에 도시된 P-MOS 트랜지스터(118, 134)의 게이트에 연결된다. 200Ω 내지 500Ω 범위의 저항(344)은 VCC 파워 라인(102")과 P-MOS 트랜지스터(342)의 소스 사이에 연결되고, P-MOS 트랜지스터(342)의 n-우물은 VCC 파워 라인(102")에 직접 연결된다.
P-MOS 트랜지스터(334)의 드레인은 N-MOS 트랜지스터(352)의 드레인 및 게이트에 연결된다. 레이저 다이오드(34")의 저항을 시뮬레이팅하는 저항, R354=(I34"×R34")/I354을 가진 저항(354)은 VEE 파워 라인(104")과 N-MOS 트랜지스터(352)의 소스 사이에 연결되고, N-MOS 트랜지스터(352)의 소스는 증폭기(312)의 비가역 입력(356)에 연결된다.
도 6A에 도시된 바와 같이 연결된다면, N-MOS 트랜지스터(352)는 MOS 다이오드를 형성한다. 증폭기(312)의 출력(316)으로부터의 신호는 P-MOS 트랜지스터(334)의 게이트에서 VREFP 신호를 발생시키기 위해 (N-MOS 트랜지스터(322, 324, 및 336), 및 P-MOS 트랜지스터(326, 328, 332, 및 342), 및 저항(344)으로 구성된) 바이어스 제너레이션 회로에 공급된다. P-MOS 트랜지스터(142")가 레이저 다이오드(34")에 전류를 공급하는 동안, 출력 P-MOS 트랜지스터(142")의 게이트에 인가된 전압은 VERFP 신호의 전압과 동일하다. 그러므로, P-MOS 트랜지스터(142", 334)는 그 정밀도가 P-MOS 트랜지스터(142", 334)의 각각의 드레인에서의 전압의 유사도(similarity)에 의해 결정되는 전류 미러를 형성한다. (N-MOS 트랜지스터(352) 및 저항(354)으로 구성된) 레이저 다이오드 시뮬레이터는 레이저 다이오드(34")의 전기적 특성을 시뮬레이팅한다. 결과적으로, P-MOS 트랜지스터(142", 334)의 드레인에서의 전압은 대략적으로 동일하다. 컨트롤 전압(Vset)과 (저항(354)을 통해 흐르는 전류에 비례하는) 저항(354)에 걸친 전압 사이에 정밀한 전압 버퍼와 함께 레이저 다이오드(34")와 레이저 다이오드 시뮬레이터 사이에 정밀한 전류 미러를 형성하는 것은 컨트롤 전압(Vset)과 레이저 다이오드(34")를 통해 흐르는 전류 사이의 매우 우수한 선형성을 산출한다.
앞서 서술한 바와 같이, 너무 급격하게 증가하거나, 과도하게 오버슈팅하는 레이저 다이오드(34")에 공급된 전류는 CD 또는 DVD(16)를 손상시킬 수 있다. CD 또는 DVD(16)를 손상시킬 가능성을 줄이기 위해, 도 6A 및 6B에 도시된 출력단은 도 6B에 도시된 오버슈트 컨트롤 회로를 포함한다. 오버슈트 컨트롤 회로는 VEE 파워 라인(104")에 연결된 소스 및 베이스를 가진 N-MOS 트랜지스터(372)를 포함한다. N-MOS 트랜지스터(372)의 드레인은 P-MOS 트랜지스터(374)의 드레인에 연결된다. P-MOS 트랜지스터(374)의 소스는 그 트랜지스터의 n-우물, 및 P-MOS 트랜지스터(376, 378)의 각각의 드레인에 연결된다. P-MOS 트랜지스터(376, 378)의 각각의 소스 및 n-우물은 VCC 파워 라인(102")에 연결된다. DRV 신호의 논리적 인버스인
Figure 112011050926110-pct00001
신호는
Figure 112011050926110-pct00002
신호 라인(382)을 통해 N-MOS 트랜지스터(372), 및 P-MOS 트랜지스터(378)의 각각의 게이트에 인가된다. P-MOS 트랜지스터(376)의 게이트는 전류-레퍼런스 신호(VREFP)를 P-MOS 전류-레퍼런스 신호 라인(208")을 통해 수신한다. P-MOS 트랜지스터(374)의 게이트는 P-MOS 트랜지스터(116", 132")의 게이트, 및 N-MOS 트랜지스터(112") 및 P-MOS 트랜지스터(114")의 드레인에 연결된다.
상술된 바와 같이 연결되었다면, 하나의 기생 용량(384)이 P-MOS 트랜지스터(374)의 소스와 게이트 사이에 존재하고, 다른 기생 용량(386)이 P-MOS 트랜지스터(374)의 드레인과 게이트 사이에 존재한다. 이에 대응하여, 하나의 기생 용량(184)이 P-MOS 트랜지스터(132")의 소스와 게이트 사이에 존재하고, 다른 기생 용량(186)이 P-MOS 트랜지스터(132")의 드레인과 게이트 사이에 존재한다. 기생 용량(384, 386)은
Figure 112009047712813-pct00003
신호 내에서 발생하는 스위칭 변환을 P-MOS 트랜지스터(116", 132")의 게이트에 다시 연결하고, 그것을 통해서 P-MOS 트랜지스터(142")의 게이트에 인가되는 신호에 연결된다. 스위칭 변환을 다시 P-MOS 트랜지스터(116", 132")의 게이트에 연결하는 것은 레이저 다이오드(34")에 인가된 전류 내의 오버슈트를 일으키는 기생 용량(184, 186)의 커플링 효과를 보상한다. 기생 용량(384, 386)을 통해 레이저 다이오드(34")에 전류 출력 라인(48")을 통해 인가된 전압 내의 오버슈트를 컨트롤하기 위해, DRV 및
Figure 112009047712813-pct00004
신호가 변하는 상태의 시퀀스가 매우 중요함을 이해해야 한다. 더욱 상세하게는, DRV 신호는
Figure 112009047712813-pct00005
신호가 상태 변화하기 전에 상태 변화하여야 한다. 또한, P-MOS 트랜지스터(118, 134), 및 P-MOS 트랜지스터(376)에 P-MOS 전류 레퍼런스 신호라인(208")을 통해 출력 전류의존 전류 레퍼런스 신호(VREFP)를 인가하는 것은 또한 레이저 다이오드(34")를 통해 흐르는 전류의 넓은 범위에 걸처 오버슈트를 컨트롤하는데 도움을 준다. VCC 파워 라인(102")과 P-MOS 트랜지스터(142")의 n-우물 사이에 연결된 저항(214")의 존재는 또한 커패시턴스(302)및 인덕턴스(304)에 의해 형성된 시리즈 공진 회로의 Q를 낮춤으로써 오버슈트 컨트롤에 기여한다.
각각의 전류원(62)은 도 4 또는 5 또는 6A 및 6B에 도시된 타입의 출력단을 포함할 수 있으나, 각각의 전류원(62)은 도 7A 및 7B에 의해 형성된 회로도에 도시된 타입의 출력단을 포함하는 것이 바람직하다. 도 1-6의 도면과 공통인 도 7A 및 7B에 도시된 엘리먼트는 3중 따음표("'"")에 의해 구별된 동일한 참조번호를 가진다.
앞서 서술한 바와 같이, 전형적으로 P-MOS 트랜지스터(142'")와 직렬로 연결된 CD 또는 DVD를 레코딩하기 위해 사용되는 레이저 다이오드(34'")에 걸친 작동 전압은 1.7V 내지 3.7V이다. 그 결과, 도 7B에 도시된 P-MOS 트랜지스터(142'")에 걸친 5.0V 전위에 의해 에너자이징되는 IC의 정상 동작은 레이저 다이오드(34'")에 걸친 전압 강하로 인해 3.5V를 절대 초과하지 않을 것이므로, 채널로부터 P-MOS 트랜지스터(142'")의 게이트를 절연시키는 SiO2 절연층은 그 작동이 5.0V 전위에 의해 에너자이징되는 IC에 포함된 MOSFET에 대하여 통상적으로 요구되는 것 보다 더 얇아질 수 있다. 앞서 서술한 바와 같이, P-MOS 트랜지스터(142'")에 대하여 더 얇은 SiO2 절연층을 사용하는 것은 MOSFET의 이득 및 속도를 향상시킨다.
그러나, P-MOS 트랜지스터(142'")가 P-MOS 트랜지스터(142'")에 걸친 최대 전압에 의해 허용되는 더 얇은 SiO2 절연층과 함께 제조되었다면, 도 7A 및 7B에 도시된 전류원(62'")의 적절한 작동은 또한 P-MOS 트랜지스터(114'")를 필요로 하고, P-MOS 트랜지스터(326'") 및 P-MOS 트랜지스터(334'")는 또한 더 얇은 SiO2 절연층과 함께 제조되어야 한다. 그러나, P-MOS 트랜지스터(114'", 326'", 및 334'")는 레이저 다이오드(34)와 직렬로 연결되어 있지 않으므로, P-MOS 트랜지스터(114'", 326'", 및 334'")가 더 얇은 SiO2 절연층과 함께 제조된 것이라면 도 7A 및 7B에 도시된 전류원(62'")의 회로는 P-MOS 트랜지스터(114'", 326'", 및 334'")에 걸친 전압이 절대로 3.5V를 초과하지 않음을 보장해야 한다.
도 7A 및 7B에 도시된 전류원(62'")의 회로가 P-MOS 트랜지스터(114'", 326'", 및 334'")에 걸쳐 3.5V를 초과하는 전압을 인가할 수 없음을 보장하기 위해, 개별 P-MOS 트랜지스터(392, 394, 및 396)는 각각 그와 직렬로 연결된 P-MOS 트랜지스터(114'", 326'", 및 334'")의 드레인과 N-MOS 트랜지스터(112'"), N-MOS 트랜지스터(322'"), 및 N-MOS 트랜지스터(352'")의 드레인 사이에 삽입된다. P-MOS 트랜지스터(392, 394, 및 396)의 게이트는 각각 VEE 파워 라인(104'")에 연결되고, P-MOS 트랜지스터(392, 394, 및 396)의 n-우물은 VCC 파워 라인(102'")에 연결된다. 이러한 방식으로 연결되면, P-MOS 트랜지스터(392, 394, 및 396)는 P-MOS 트랜지스터(114'", 326'", 및 334'")에 걸친 전압이 3.5V를 절대 초과하지 않음을 보장한다. 전류원(62'")에 포함된 모든 다른 MOSFET는 그 각각의 게이트와 채널 사이에 5.0V 전위로 IC의 작동을 에너자이징하는 것을 허용할만큼 충분히 두께의 SiO2 절연층과 함께 제조된다.
도 6A 및 6B에 도시된 회로에 P-MOS 트랜지스터(392, 394, 및 396)를 추가함 과 동시에, 도 7A 및 7B에 도시된 회로는 또한 바람직하게 VCC 파워 라인(102'")과 VEE 파워 라인(104'") 사이에 직렬로 연결된 완충 저항(402 및 404)을 포함한다. 저항(402 및 404)이 연결된 시리즈 사이의 접점은 전류 출력 라인(48'")을 통해 P-MOS 트랜지스터(142'")의 드레인 및 레이저 다이오드(34'")에 연결된다. 저항(402 및 404)은 P-MOS 트랜지스터(142'")가 통전되지 않을 때, 즉 턴오프된 때, 전류 출력 라인(48'") 상에 대략 1.5V의 전압을 형성하다. 전류 출력 라인(48'")에 1.5V 전위를 형성하는 것은 P-MOS 트랜지스터(142'")에 걸친 전위가 3.5V를 절대 초과하지 않을 것임을 보장한다. 저항(402, 및 404)이 존재하지 않는다면, 전류 출력 라인(48'") 상의 전압은 P-MOS 트랜지스터(142'")가 턴오프된 때 0이될 것이고, P-MOS 트랜지스터(142'")에 걸친 전압은 3.5V를 초과할 것이다.
상기 서술된 바와 같이, 수개의 전류원(62) 사이에서 공유된 단일 상보성 전압 레퍼런스와 유사하게, 기록 전류 회로(42)는 수개의 전류원(62) 사이에서 공유된 단일 쌍의 완충 저항(402 및 404)만을 포함하는 것이 바람직하다.
도 6B에 도시된 회로 부분과 비교하여, 도 7B에 도시된 회로 부분은 N-MOS 트랜지스터(372), P-MOS 트랜지스터(374), P-MOS 트랜지스터(376), 및 P-MOS 트랜지스터(378)가 생략되었다. 도 6B에 도시된 회로의 대응부에 도시된 P-MOS 트랜지스터(374)의 도 7B에 도시된 회로로부터의 생략은 또한 필연적으로 도 7B에 도시된 회로로부터 기생 용량(384, 386)을 생략시킨다. 그러나, 도 7B가 기생 용량(184, 186)을 도시하지는 않았지만, 이들 기생 용량은 도 7A 및 7B에 도시된 회로의 CMOS IC 구현 내에 존재한다. 도 7A에 도시된 회로 부분은 또한 도 6A에 도시된 저 항(344)을 생략한다.
특정 레코딩 조건에 따라, 본 발명에 따른 기록 전류 회로(42)가 DVD에 16X으로 레코딩할 때 레이저 다이오드(34)에 공급하는 전류는 도 2에서 시간(t0)에서 대략 10미리암페어("ma")의 정상 값에서부터, 대략 0.5 나노초의 시간 인터벌로, 시간(t1)에서 수백 ma까지 증가한다. 16X으로 DVD에 레코딩할 때, 레이저 다이오드(34)에 인가되는 최대 전류(IP)는 600ma만큼 클 수 있다.
본 발명은 현재의 바람직한 실시예에 관하여 서술되었으나, 본 명세서는 순수하게 설명을 위한 것으로, 제한적으로 해석되지 않음을 이해해야 한다. 예를 들어, 본 발명에 따른 기록 전류 회로(42)는 6개 보다 많거나 적은 서모미터 코드 레지스터(52)를 포함할 수 있다. 이와 유사하게, 본 발명에 따른, 기록 전류 회로(42)는 64개 보다 많거나 적은 전류원(62)을 포함할 수 있다. 전류원(62)은 전류 출력 라인(48)을 통해 레이저 다이오드(34)에 전류를 공급하기 위해 P-MOS 트랜지스터(142)를 채용하는 것이 바람직하지만, 본 발명에 따른 전류원(62)은 그 대신 N-MOS 트랜지스터를 사용할 수도 있다. 결과적으로, 본 발명의 정신과 범위를 벗어나지 않고, 앞선 명세서를 읽은 후 당업자들은 본 발명의 다양한 변형, 수정, 및/또는 대안의 어플리케이션을 연상할 수 있을 것임이 틀림없다.
따라서, 아래의 청구항은 본 발명의 정신 및 범위에 속하는 모든 변형, 수정 및 대안의 어플리케이션을 포함하는 것으로 해석될 것으로 의도되었다.

Claims (12)

  1. 디지털 비디오 디스크("DVD")(16)를 신속하게 레코딩하도록 구성된 드라이브(10) 내에 포함된 레이저 다이오드(34)에 컨트롤된 전류를 공급하도록 구성된 기록 전류 회로(42)로서,
    상기 기록 전류 회로(42)는
    a. 상기 기록 전류 회로(42)의 동작을 컨트롤하기 위한, 상기 기록 전류 회로(42)가 상기 레이저 다이오드(34)에 컨트롤가능하게 공급하는 전류의 양을 특정하는 데이터를 포함하는 기록 컨트롤 디지털 데이터; 및
    b. 상기 레이저 다이오드(34)에의 상기 전류의 인가를 컨트롤하여, 상기 DVD(16) 상에 기록될 디지털 데이터를 특정하는 시리얼 디지털 데이터; 모두에 응답하여 동작하고,
    상기 기록 컨트롤 디지털 데이터 및 상기 시리얼 디지털 데이터는 모두 상기 드라이브(10)에 포함된 컨트롤 프로세서(14)로부터 수신되고, 상기 기록 전류 회로(42)의 동작은 상기 기록 전류 회로(42)에 인가된 전위에 의해 에너자이징되고,
    상기 기록 전류 회로(42)는 그 각각이 상기 기록 전류 회로(42) 내에 포함된 전류 컨트롤 레지스터(58)로부터 단일 출력 신호를 각각 수신하는 복수의 개별 전류원(62)을 포함하고, 상기 출력 신호는
    a. MOSFET 출력 트랜지스터(142)를 통해 특정 양의 전류를, 전류 출력 라인(48)을 통해 상기 MOSFET 출력 트랜지스터(142)와 직렬로 연결된 상기 레이저 다이오드(34)에 공급하기 위해 상기 수신하는 전류원(62)을 활성화시키는 제1상태인 때; 및
    b. 상기 전류 출력 라인(48)을 통해 상기 레이저 다이오드(34)에 상기 특정 양의 전류를 상기 MOSFET 출력 트랜지스터(142)를 통해 공급하기 위해 상기 수신하는 전류원(62)을 비활성화시키는 제2상태인 때, 상기 전류 컨트롤 레지스터(58)로부터 각각의 상기 전류원(62)에 의해 각각 수신되고,
    각각의 상기 전류원(62) 내에 포함된 상기 MOSFET 출력 트랜지스터(142)는 상기 기록 전류 회로(42)에 인가된 상기 전위에 의해 에너자이징되는 MOSFET 출력 트랜지스터(142)에 대하여 통상적으로 사용되는 게이트 절연층보다 더 얇은 게이트 절연층을 가지고,
    상기 전류원(62) 각각은 상기 MOSFET 출력 트랜지스터(142)와 전류 미러 관계를 가진 다른 MOSFET 트랜지스터(114)를 포함하고, 상기 MOSFET 트랜지스터(114)는 또한 상기 기록 전류 회로(42)에 인가된 전위에 의해 에너자이징되는 MOSFET 트랜지스터(114)에 대하여 통상적으로 사용되는 게이트 절연층 보다 더 얇은 게이트 절연층을 가지는 것을 특징으로 하는, 기록 전류 회로.
  2. 제 1 항에 있어서,
    각각의 전류원(62)은 상기 전류 컨트롤 레지스터(58)로부터 상기 단일 출력 신호를 수신하고, 상기 전류 컨트롤 레지스터(58)로부터 상기 전류원(62)에 의해 수신된 상기 단일 출력 신호가 상기 제1상태인 때, 각각의 상기 전류원(62)이 상기 레이저 다이오드(34)에 공급하는 전류의 양을 컨트롤하는 전류 레퍼런스 전압 신호를 수신하고;
    상기 기록 전류 회로(42)는 상기 컨트롤 프로세서(14)로부터의 기록 컨트롤 디지털 데이터에 응답하여, 상기 전류 레퍼런스 전압 신호를 컨트롤하는 전압 레퍼런스 회로를 더 포함하고, 상기 전압 레퍼런스 회로는 상기 전류 레퍼런스 전압 신호를 컨트롤함에 있어서, 상기 컨트롤 프로세서(14)로부터 수신된 상기 기록 컨트롤 디지털 데이터와 상기 레이저 다이오드(34)에 공급된 전류 사이의 선형성을 향상시키기 위해 상기 레이저 다이오드(34)의 전기적 특성을 시뮬레이팅하는 것을 특징으로 하는, 기록 전류 회로.
  3. 제 2 항에 있어서,
    상기 기록 전류 회로(42) 내에 포함된 모든 전류원(62)에 단일 전압 레퍼런스 회로가 상기 전류 레퍼런스 전압 신호를 공급하는 것을 특징으로 하는, 기록 전류 회로.
  4. 제 1 항에 있어서,
    상기 전류 출력 라인(48)에 연결된, 상기 기록 전류 회로(42) 내에 포함된 보호 회로는, 상기 출력 신호가 상기 제2상태인 때, 상기 MOSFET 출력 트랜지스터(142)에 걸친 전압이 상기 더 얇은 게이트 절연층에 대하여 허용된 전압을 초과할 수 없음을 보장하는 것을 특징으로 하는, 기록 전류 회로.
  5. 제 4 항에 있어서,
    상기 보호 회로 내에 포함된 한 쌍의 직렬연결된 저항(402, 404) 사이의 접점은 상기 전류 출력 라인(48)에 연결되는 것을 특징으로 하는, 기록 전류 회로.
  6. 삭제
  7. DVD(16)를 신속하게 레코딩하도록 조절된 드라이브(10) 내에 포함된 레이저 다이오드(34)에 컨트롤된 전류를 공급하도록 구성된 기록 전류 회로(42)를 작동시키는 방법으로서,
    상기 기록 전류 회로(42)는
    a. 상기 기록 전류 회로(42)의 동작을 컨트롤하기 위한, 상기 기록 전류 회로(42)가 상기 레이저 다이오드(34)에 컨트롤가능하게 공급하는 전류의 양을 특정하는 데이터를 포함하는 기록 컨트롤 디지털 데이터; 및
    b. 상기 레이저 다이오드(34)에의 상기 전류의 인가를 컨트롤하여 상기 DVD(16) 상에 기록될 디지털 데이터를 특정하는 시리얼 디지털 데이터; 모두에 응답하여 동작하고,
    상기 기록 컨트롤 디지털 데이터 및 상기 시리얼 디지털 데이터는 모두 상기 드라이브(10)에 포함된 컨트롤 프로세서(14)로부터 수신되고, 상기 기록 전류 회로(42)의 동작은 기록 전류 회로에 인가된 전위에 의해 에너자이징되고,
    상기 방법은 복수의 개별 전류원(62)을 제공하는 단계를 포함하고,
    각각의 상기 전류원(62)은 상기 기록 전류 회로(42)에 포함된 전류 컨트롤 레지스터(58)로부터 단일 출력 신호를 수신하고, 상기 출력 신호는
    a. MOSFET 출력 트랜지스터(142)를 통해 특정 양의 전류를, 전류 출력 라인(48)을 통해 상기 MOSFET 출력 트랜지스터(142)와 직렬로 연결된 상기 레이저 다이오드(34)에 공급하기 위해 상기 수신하는 전류원(62)을 활성화시키는 제1상태인 때; 및
    b. 상기 전류 출력 라인(48)을 통해 상기 레이저 다이오드(34)에 상기 특정 양의 전류를 상기 MOSFET 출력 트랜지스터(142)를 통해 공급하기 위해 상기 수신하는 전류원(62)을 비활성화시키는 제2상태인 때, 상기 전류 컨트롤 레지스터(58)로부터 각각의 상기 전류원(62)에 의해 각각 수신되고,
    각각의 상기 전류원(62) 내에 포함된 상기 MOSFET 출력 트랜지스터(142)는 상기 기록 전류 회로(42)에 인가된 전위에 의해 에너자이징되는 MOSFET 출력 트랜지스터(142)에 대하여 통상적으로 사용되는 게이트 절연층보다 더 얇은 게이트 절연층을 가지고,
    상기 전류원(62) 각각에 상기 MOSFET 출력 트랜지스터(114)와 전류 미러 관계를 가진 다른 MOSFET 출력 트랜지스터(114)를 제공하는 단계를 더 포함하고, 상기 MOSFET 출력 트랜지스터(114)는 또한 상기 기록 전류 회로(42)에 인가된 상기 전위에 의해 에너자이징되는 MOSFET 트랜지스터(114)에 대하여 통상적으로 사용되는 게이트 절연층 보다 더 얇은 게이트 절연층을 가지는 것을 특징으로 하는, 기록 전류 회로 작동방법.
  8. 제 7 항에 있어서,
    각각의 전류원(62)은 상기 전류 컨트롤 레지스터(58)로부터 상기 단일 출력 신호를 수신함은 물론, 또한 상기 전류 컨트롤 레지스터(58)로부터 상기 전류원(62)에 의해 수신된 상기 단일 출력 신호가 상기 제1상태인 때, 각각의 상기 전류원(62)이 상기 레이저 다이오드(34)에 공급하는 전류의 양을 컨트롤하는 전류 레퍼런스 전압 신호를 수신하고,
    상기 방법은 상기 컨트롤 프로세서(14)로부터 기록 컨트롤 디지털 데이터에 응답하여, 상기 전류 레퍼런스 전압 신호를 컨트롤하는 전압 레퍼런스 회로를 제공하는 단계를 더 포함하고, 상기 전압 레퍼런스 회로는 상기 전류 레퍼런스 전압 신호를 컨트롤함에 있어서, 상기 컨트롤 프로세서(14)로부터 수신된 상기 기록 컨트롤 디지털 데이터와 상기 레이저 다이오드(34)에 공급된 전류 사이의 선형성을 향상시키기 위해 상기 레이저 다이오드(34)의 전기적 특성을 시뮬레이팅하는 것을 특징으로 하는, 기록 전류 회로 작동방법.
  9. 제 8 항에 있어서,
    상기 기록 전류 회로(42) 내에 포함된 모든 전류원(62)에 상기 전류 레퍼런스 전압 신호를 공급하기 위해 단일 전압 레퍼런스 회로만이 제공되어 있는 것을 특징으로 하는, 기록 전류 회로 작동방법.
  10. 제 7 항에 있어서,
    전류 출력 라인(48)에 연결된 상기 기록 전류 회로(42) 내의 보호 회로를 제공하는 단계를 더 포함하고, 상기 보호 회로는 상기 출력 신호가 상기 제2상태에 있을 때, 상기 MOSFET 출력 트랜지스터(142)에 걸친 전압이 상기 더 얇은 게이트 절연층에 대하여 허용된 전압을 초과할 수 없음을 보장하는 것을 특징으로 하는, 기록 전류 회로 작동방법.
  11. 제 10 항에 있어서,
    상기 기록 전류 회로(42)에 제공된 상기 보호 회로는 한 쌍의 직렬연결된 저항(402, 404) 사이에 접점을 포함하고, 상기 접점은 상기 전류 출력 라인(48)에 연결되어 있는 것을 특징으로 하는, 기록 전류 회로 작동방법.
  12. 삭제
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