JP2007234136A - 磁気ヘッド駆動回路および磁気記録再生装置 - Google Patents

Abstract

【課題】オーバーシュート量を所望の値に制御する。
【解決手段】記録ヘッド駆動回路１６ｂは、磁気記録媒体に情報を記録する磁気ヘッド１２を駆動する。スイッチング回路２０は、複数のトランジスタを含み、各トランジスタの導通状態に応じて磁気ヘッド１２に流れる書込電流Ｉｗの方向を切り換える。書込電流制御部は、電圧Ｖｂｉａｓにより磁気ヘッド１２に流れる書込電流Ｉｗを制御する。オーバーシュート制御回路３０ａ、３０ｂは、磁気ヘッド１２に流れる書込電流Ｉｗの向きが変化する所定のオーバーシュート期間中、磁気ヘッド１２に流れる書込電流Ｉｗに、書込電流に応じたオーバーシュート電流を加算する。プルアップ回路７０は、オーバーシュート期間中、磁気ヘッド１２の両端の電圧Ｖｘ、Ｖｙを、独立に所定のプルアップレベルにプルアップする。
【選択図】図９

Description

本発明は、磁気記録媒体にデータを記録、再生する磁気記録再生装置に関し、特にその記録時の書込電流に付加するオーバーシュート電流の制御技術に関する。

近年の電子機器の内部に使用される記録媒体としてハードディスクに代表される磁気記録再生装置が多く用いられている。このような磁気記録再生装置においては、磁気記録されたデータを記録するために、書込用磁気ヘッド（記録ヘッド）のコイルに流れる電流（以下、書込電流ともいう）を制御する。磁気ヘッドを駆動するためには、Ｈブリッジ回路などのスイッチング回路を含む磁気ヘッド駆動回路が用いられる。

磁気ヘッド駆動回路は、磁気ヘッドのコイルに流れる書込電流の向きを制御するとともに、その振幅を制御する。たとえば、特許文献１には、かかる磁気ヘッド駆動回路が開示される。

特許文献１に記載されるように、磁気ヘッド駆動回路においては、記録ヘッドに流れる書込電流の方向が変化するときに、書込電流をオーバーシュートさせ、書込性能の改善を図るのが一般的である。

特開平６−１７６５５８号公報

ここで、書込能力は、オーバーシュート量が大きいほど向上する傾向にあるが、大きくしすぎると、周辺のトラックの情報を消去するサイドイレースの問題が発生する。したがって、磁気記録再生装置においては、書込電流の制御、すなわちオーバーシュート量の制御は、書込性能を向上させる上で非常に重要な技術となる。

本発明はかかる課題に鑑みてなされたものであり、その目的は、オーバーシュート量を所望の値に制御可能な磁気ヘッド駆動回路の提供にある。

本発明のある態様は、磁気記録媒体に情報を記録する磁気ヘッドを駆動する磁気ヘッド駆動回路に関する。この磁気ヘッド駆動回路は、複数のトランジスタを含み、各トランジスタの導通状態に応じて磁気ヘッドに流れる書込電流の方向を切り換えるスイッチング回路と、磁気ヘッドに流れる書込電流を制御する書込電流制御部と、磁気ヘッドに流れる書込電流の向きが変化する所定のオーバーシュート期間中、磁気ヘッドに流れる書込電流に、当該書込電流に応じたオーバーシュート電流を加算するオーバーシュート制御回路と、オーバーシュート期間中、磁気ヘッドの両端の電圧を独立に所定のプルアップレベルにプルアップするプルアップ回路と、を備える。

この態様によると、オーバーシュート期間中に、スイッチング回路とは別の、電源電圧端子につながる電流経路を導通させて磁気ヘッドの両端の電圧をプルアップすることにより、書込電流を所望の値に近づけることができる。

磁気ヘッドの両端を第１、第２端子とし、磁気ヘッドに流れる書込電流が、第１端子から第２端子に流れる向きを第１方向、第２端子から第１端子に流れる向きを第２方向とするとき、プルアップ回路は、書込電流が第１方向から第２方向に切り替わるとき、第１端子の電圧をプルアップし、第２方向から第１方向に切り替わるとき、第２端子の電圧をプルアップしてもよい。

プルアップ回路は、所定のプルアップレベルを、書込電流のオーバーシュート量に応じて変化させてもよい。

プルアップ回路は、電源電圧端子から磁気ヘッドの第１端子に至る経路上に直列に設けられた第１の抵抗成分および第１スイッチを含み、第１端子の電圧をプルアップする第１プルアップ回路と、電源電圧端子から磁気ヘッドの第２端子に至る経路上に直列に設けられた第２の抵抗成分および第２スイッチを含む第２プルアップ回路と、を含み、第１スイッチまたは第２スイッチのいずれかを、オーバーシュート期間中オンしてもよい。
抵抗成分は、必ずしも抵抗素子として形成されるものを意味するものではなく、所望の抵抗値を有すればトランジスタなどであってもよい。

第１抵抗成分および第１スイッチにおける電圧降下は、スイッチング回路を構成する複数のトランジスタのうち、磁気ヘッドの第１端子に電流を供給する経路上に設けられたトランジスタが完全にオフしない値に設定され、第２抵抗成分および第２スイッチにおける電圧降下は、スイッチング回路を構成する複数のトランジスタのうち、磁気ヘッドの第２端子に電流を供給する経路上に設けられたトランジスタが完全にオフしない値に設定されてもよい。

第１、第２プルアップ回路はそれぞれ、スイッチとして機能する制御トランジスタと、制御トランジスタと直列に接続され、かつそれぞれが並列に接続された複数の調節トランジスタと、を含んでもよい。第１、第２プルアップ回路は、複数の調節トランジスタのいずれをオンするかによってプルアップレベルを変化させてもよい。

制御トランジスタおよび複数の調節トランジスタは、電界効果トランジスタであってもよい。

上述の磁気ヘッド駆動回路は、ひとつの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。磁気ヘッド駆動回路を１つのＬＳＩとして集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

本発明の別の態様は、磁気記録再生装置である。この装置は、上述の磁気ヘッド駆動回路を備える。この態様によると、書込電流のオーバーシュート量を適切に設定することができるため、書込性能を向上することができる。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係るヘッド駆動回路および磁気記録再生装置によれば、書込電流のオーバーシュート量を所望の値に制御することができる。

（第１の実施の形態）
図１は、第１の実施の形態に係る磁気記録再生装置１００の構成を示す回路図である。この磁気記録再生装置１００は、図示されない磁気ディスクに情報を書き込み、あるいは読み出すハードディスク装置であって、再生ヘッド１０、記録ヘッド１２、磁気ヘッド駆動回路２００を含む。

この磁気記録再生装置１００において、記録ヘッド１２にはコイルが装着されており、高速回転する磁気ディスクに近接して配置されている。この記録ヘッド１２のコイルに、記録すべき情報に対応した信号電流を流すと、誘導磁界が発生し、磁気ギャップから漏れ出る磁束によって磁気ディスクが磁化されて情報が書き込まれる。

再生ヘッド１０は、磁束に応じて抵抗値が変化するＭＲ素子を含んでおり、書き込まれた情報に対応して磁化された磁気ディスクから発生する磁束によってその抵抗値が変化するため、磁気信号を電気信号に変換して読み出すことができる。

磁気ヘッド駆動回路２００は、磁気ヘッド、すなわち再生ヘッド１０および記録ヘッド１２を駆動制御するための回路であって、再生ヘッド駆動回路１４、記録ヘッド駆動回路１６が一体集積化されている。この磁気ヘッド駆動回路２００は、再生動作時にはリードモードに、記録動作時にはライトモードに時分割的に切り替えられる。

記録ヘッド駆動回路１６の第１端子１０２、第２端子１０４は、書き込み配線Ｗｘ、Ｗｙを介して記録ヘッド１２と接続されている。記録ヘッド駆動回路１６は、ライトモード時にアクティブとなり、磁気ディスクに書き込む情報に応じて記録ヘッド１２に流す書込電流Ｉｗの大きさおよび向きを制御する。

再生ヘッド駆動回路１４は、読み込み配線Ｒｘ、Ｒｙを介して再生ヘッド１０と接続されている。再生ヘッド駆動回路１４は、リードモード時にアクティブとなり、再生ヘッド１０に対して一定のバイアス電流Ｉｂｉａｓを供給する。再生ヘッドのＭＲ素子の抵抗値は磁気ディスクの磁束に依存して変化し、その抵抗値をＲｍｒと書けば、再生ヘッド１０の両端の電圧降下Ｖｍｒは、Ｖｍｒ＝Ｒｍｒ×Ｉｂｉａｓで与えられる。通常、ＭＲ素子の抵抗値は数十Ω程度であり、数ｍＡのバイアス電流を流すことによって０．１Ｖから１Ｖ程度の電圧降下を得ることができる。再生ヘッド駆動回路１４は、再生ヘッド１０の電圧降下を差動増幅することによって磁気ディスクに書き込まれた情報を電気信号として取り出す。

読み込み配線Ｒｘ、Ｒｙおよび書き込み配線Ｗｘ、Ｗｙは、磁気ヘッド駆動回路２００から再生ヘッド１０および記録ヘッド１２までの間をＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）上に平行に敷設されている。したがって、各配線間には図示しない寄生容量が存在し、また配線抵抗が存在することになる。

以下で説明する実施の形態は、磁気記録再生装置１００の記録ヘッド駆動回路１６に関し、特に書込特性を改善するための技術に関する。

図２は、第１の実施の形態に係る記録ヘッド駆動回路１６の構成を示す回路図である。記録ヘッド駆動回路１６は、スイッチング回路２０、オーバーシュート制御回路３０、書込電流制御部４０を含み、ひとつの半導体基板上に機能ＩＣとして一体集積化される。

スイッチング回路２０は、複数のトランジスタを含み、各トランジスタの導通状態に応じて、記録ヘッド１２に流れる電流の方向を切り換える。本実施の形態において、スイッチング回路２０はＨブリッジ回路として構成される。

本実施の形態において、スイッチング回路２０は、第１ハイサイドスイッチングトランジスタＳＷＨ１、第２ハイサイドスイッチングトランジスタＳＷＨ２、第１書込電流制御トランジスタ２２、第２書込電流制御トランジスタ２４、第１ローサイドスイッチングトランジスタＳＷＬ１、第２ローサイドスイッチングトランジスタＳＷＬ２を含む。

第１ハイサイドスイッチングトランジスタＳＷＨ１は、電源電圧Ｖｄｄが印加される電源端子１１０から記録ヘッド１２の一端１０２に電流を供給する経路上に設けられる。また、第１書込電流制御トランジスタ２２および第１ローサイドスイッチングトランジスタＳＷＬ１は、記録ヘッド１２の一端１０２から電流を引き抜く経路上に直列に設けられる。

同様に、第２ハイサイドスイッチングトランジスタＳＷＨ２は、電源端子１１０から記録ヘッド１２の他端１０４に電流を供給する経路上に設けられる。また、第２書込電流制御トランジスタ２４および第２ローサイドスイッチングトランジスタＳＷＬ２は、記録ヘッド１２の他端から電流を引き抜く経路上に直列に設けられる。

本実施の形態において、第１ハイサイドスイッチングトランジスタＳＷＨ１、第２ハイサイドスイッチングトランジスタＳＷＨ２、第１書込電流制御トランジスタ２２、第２書込電流制御トランジスタ２４は、ＮＰＮ型バイポーラトランジスタで構成される。また、第１ローサイドスイッチングトランジスタＳＷＬ１、第２ローサイドスイッチングトランジスタＳＷＬ２は、ＮチャンネルＭＯＳＦＥＴとして構成される。もっとも、これらのトランジスタについて、バイポーラトランジスタあるいはＦＥＴのいずれを用いるかは設計事項であり、またＮＰＮ型、ＰＮＰ型あるいはＮチャンネル、Ｐチャンネルのいずれを用いるかも適宜変更してもよい。

スイッチング回路２０は、第１ハイサイドスイッチングトランジスタＳＷＨ１、第２ハイサイドスイッチングトランジスタＳＷＨ２、第１ローサイドスイッチングトランジスタＳＷＬ１、第２ローサイドスイッチングトランジスタＳＷＬ２のオンオフに応じて、書込電流Ｉｗの方向を切り替える。すなわち、第１ハイサイドスイッチングトランジスタＳＷＨ１、第２ローサイドスイッチングトランジスタＳＷＬ２をオンすると、記録ヘッド１２には端子１０２から端子１０４の向きに書込電流Ｉｗが流れる。逆に、第２ハイサイドスイッチングトランジスタＳＷＨ２、第１ローサイドスイッチングトランジスタＳＷＬ１をオンすると、記録ヘッド１２には、端子１０４から端子１０２の向きに書込電流Ｉｗが流れる。

書込電流制御部４０は、記録ヘッド１２に流れる書込電流Ｉｗの電流値を制御する。書込電流制御部４０は、定電流源４２、第１トランジスタ４４、第２トランジスタ４６、スイッチ制御部５０を含む。

スイッチ制御部５０は、オンオフが制御可能に構成されたスイッチングトランジスタ（図において、符号がＳＷで始まるトランジスタ）のオンオフを制御し、書込電流Ｉｗの方向を制御する。さらに、オーバーシュート期間において、スイッチ制御部５０は、スイッチングトランジスタ（ＳＷＯＳ１、ＳＷＯＳ２）をオンし、第１オーバーシュート制御回路３０ａ、第２オーバーシュート制御回路３０ｂをアクティブとする。スイッチ制御部５０と、各スイッチングトランジスタの制御端子（ベースまたはゲート）は、図示しない信号線で接続されている。

定電流源４２は、所望の書込電流Ｉｗに比例したバイアス電流Ｉｂｉａｓを生成する。このバイアス電流Ｉｂｉａｓは、周囲温度などをパラメータとして、良好な書込特性が得られるように適時調節される。第１トランジスタ４４、第２トランジスタ４６は、バイアス電流Ｉｂｉａｓの経路上に、すなわち、定電流源４２と接地（または負の電源電圧）間に直列に設けられる。第１トランジスタ４４は、第１書込電流制御トランジスタ２２、第２書込電流制御トランジスタ２４と同じタイプのトランジスタ、すなわちＮＰＮ型バイポーラトランジスタで構成し、第２トランジスタ４６は、第１ローサイドスイッチングトランジスタＳＷＬ１、第２ローサイドスイッチングトランジスタＳＷＬ２と同じタイプのトランジスタ、すなわちＮチャンネルＭＯＳＦＥＴで構成する。

第１書込電流制御トランジスタ２２、第２書込電流制御トランジスタ２４、第１トランジスタ４４の制御端子であるベースは共通に接続されており、カレントミラー回路を構成する。第１書込電流制御トランジスタ２２、第２書込電流制御トランジスタ２４のベース電圧Ｖｂｉａｓは、書込電流制御部４０によって制御され、第１書込電流制御トランジスタ２２、第２書込電流制御トランジスタ２４には、サイズ比に応じてバイアス電流Ｉｂｉａｓに比例した電流が流れる。すなわち、第１書込電流制御トランジスタ２２、第２書込電流制御トランジスタ２４は、書込電流Ｉｗの電流量を調節するために設けられる。

第２トランジスタ４６は、そのゲート電圧を固定することにより、書込動作中、常時オンとしておく。

オーバーシュート制御回路３０は、第１オーバーシュート制御回路３０ａ、第２オーバーシュート制御回路３０ｂを含む。オーバーシュート制御回路３０は、所定のオーバーシュート期間、記録ヘッド１２に流れる書込電流Ｉｗに、当該書込電流Ｉｗに応じたオーバーシュート電流Ｉｏｓを加算する。本実施の形態において、オーバーシュート制御回路３０は、書込電流Ｉｗに比例したオーバーシュート電流Ｉｏｓを加算する。

第１オーバーシュート制御回路３０ａは、第１オーバーシュート電流制御トランジスタ３１、第１オーバーシュートスイッチングトランジスタＳＷＯＳ１を含む。第１オーバーシュート電流制御トランジスタ３１、第１オーバーシュートスイッチングトランジスタＳＷＯＳ１は、第１書込電流制御トランジスタ２２および第１ローサイドスイッチングトランジスタＳＷＬ１が設けられる経路と並列な経路上に直列に設けられる。同様に、第２オーバーシュート制御回路３０ｂは、第２オーバーシュート電流制御トランジスタ３２、第２オーバーシュートスイッチングトランジスタＳＷＯＳ２を含む。第２オーバーシュート電流制御トランジスタ３２、第２オーバーシュートスイッチングトランジスタＳＷＯＳ２は、第２書込電流制御トランジスタ２４および第２ローサイドスイッチングトランジスタＳＷＬ２が設けられる経路と並列な経路上に直列に設けられる。

第１オーバーシュート電流制御トランジスタ３１、第２オーバーシュート電流制御トランジスタ３２は、いずれも第１書込電流制御トランジスタ２２、第２書込電流制御トランジスタ２４、第１トランジスタ４４と同じタイプのトランジスタ、すなわちＮＰＮ型バイポーラトランジスタで構成される。

第１オーバーシュート電流制御トランジスタ３１、第２オーバーシュート電流制御トランジスタ３２の制御端子、すなわちベースは、第１書込電流制御トランジスタ２２、第２書込電流制御トランジスタ２４のベースと共通に接続され、第１トランジスタ４４とカレントミラー回路を構成する。したがって、第１オーバーシュート電流制御トランジスタ３１、第２オーバーシュート電流制御トランジスタ３２には、定電流源４２により生成されるバイアス電流Ｉｂｉａｓに比例したオーバーシュート電流Ｉｏｓが流れる。

第１オーバーシュートスイッチングトランジスタＳＷＯＳ１、第２オーバーシュートスイッチングトランジスタＳＷＯＳ２は、第１ローサイドスイッチングトランジスタＳＷＬ１、第２ローサイドスイッチングトランジスタＳＷＬ２、第２トランジスタ４６と同じタイプのトランジスタ、すなわちＮチャンネルＭＯＳＦＥＴで構成される。第１オーバーシュートスイッチングトランジスタＳＷＯＳ１がオンすると、第１オーバーシュート制御回路３０ａがアクティブとなり、記録ヘッド１２を左向きに流れる書込電流Ｉｗに、オーバーシュート電流Ｉｏｓが加算される。逆に、第２オーバーシュートスイッチングトランジスタＳＷＯＳ２がオンすると、第２オーバーシュート制御回路３０ｂがアクティブとなり、記録ヘッド１２を右向きに流れる書込電流Ｉｗに、オーバーシュート電流Ｉｏｓが加算される。オーバーシュート制御回路３０は、所定のオーバーシュート期間、第１オーバーシュートスイッチングトランジスタＳＷＯＳ１、第２オーバーシュートスイッチングトランジスタＳＷＯＳ２のいずれかをオンする。

以上の様に構成された記録ヘッド駆動回路１６の動作について説明する。図３、図４は、図２の記録ヘッド駆動回路１６の動作波形図である。図３、図４および後出の図において、縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化して示している。

図３は、オーバーシュート制御を行わないときの、動作波形図である。このとき、第１オーバーシュートスイッチングトランジスタＳＷＯＳ１、第２オーバーシュートスイッチングトランジスタＳＷＯＳ２はいずれもオフした状態である。

スイッチングトランジスタの波形（ＳＷＨ１、ＳＷＨ２、ＳＷＬ１、ＳＷＬ２）は、ハイレベルがオン状態を、ローレベルがオフ状態を示している。また、第１電圧Ｖｘは、記録ヘッド１２の一端１０２の電圧を、第２電圧Ｖｙは、記録ヘッド１２の他端１０４の電圧を示す。最下段のＩｗは、書込電流を示しており、右向きの電流を正の電流として示している。

期間φ１では、第１ハイサイドスイッチングトランジスタＳＷＨ１、第２ローサイドスイッチングトランジスタＳＷＬ２がオンとなる。この間、書込電流Ｉｗは正であり、記録ヘッド１２を右向きに流れている。また、期間φ１では、第１ハイサイドスイッチングトランジスタＳＷＨ１がオンするため、第１電圧Ｖｘは、電源電圧Ｖｄｄよりも、第１ハイサイドスイッチングトランジスタＳＷＨ１のドレインソース間電圧Ｖｄｓ１だけ低い電位に固定される。一方、第２電圧Ｖｙは、第２ローサイドスイッチングトランジスタＳＷＬ２および第２書込電流制御トランジスタ２４がオンするため、接地電圧よりも、第２ローサイドスイッチングトランジスタＳＷＬ２および第２書込電流制御トランジスタ２４のドレインソース間電圧の和に近い電位に固定される。

期間φ２では、第２ハイサイドスイッチングトランジスタＳＷＨ２、第１ローサイドスイッチングトランジスタＳＷＬ１がオンであり、書込電流Ｉｗは負となり、記録ヘッド１２を左向きに流れる。この間の、第１電圧Ｖｘ、第２電圧Ｖｙは、期間φ１と逆となる。

スイッチングトランジスタのオンオフが切り替わり、書込電流Ｉｗの向きが変わると、記録ヘッド１２のコイルには逆起電力が発生するため、電圧Ｖｘ、あるいは電圧Ｖｙはオーバーシュートし、また、書込電流Ｉｗもわずかながら上昇する。

本実施の形態に係る記録ヘッド駆動回路１６では、スイッチング回路２０のＨブリッジ回路に、電流値を制御するためのトランジスタ（２２、２４）と、電流の向きを制御するためのトランジスタ（ＳＷＨ１、ＳＷＨ２、ＳＷＬ１、ＳＷＬ２）を別々に設けている。その結果、４つのトランジスタのみでＨブリッジ回路を構成し、スイッチングと電流制御を行う場合に比べて、精度よく書込電流を制御することができる。

図４は、記録ヘッド１２に流れる書込電流Ｉｗの向きが反転する際に、書込電流Ｉｗを強制的に増加させるオーバーシュート時の動作波形図である。図３では、簡略化のため、ハイサイドスイッチングトランジスタの波形は省略している。

第１オーバーシュートスイッチングトランジスタＳＷＯＳ１は、書込電流Ｉｗが、左向きから右向きに反転するときに、所定のオーバーシュート期間Ｔｏｓ１の間オンする。第１オーバーシュートスイッチングトランジスタＳＷＯＳ１は、第１ローサイドスイッチングトランジスタＳＷＬ１と並列に設けられているため、２つのトランジスタが同時にオンすることにより、書込電流Ｉｗは、第１書込電流制御トランジスタ２２により設定される通常時の電流に、第１オーバーシュート電流制御トランジスタ３１により設定されるオーバーシュート電流Ｉｏｓが加算された電流となる。その結果、オーバーシュート期間の書込電流Ｉｗを、図４に破線で示すように大きくスイングさせることができる。

また、第２オーバーシュートスイッチングトランジスタＳＷＯＳ２についても同様であり、書込電流Ｉｗが、右向きから左向きに反転するときに、所定のオーバーシュート期間Ｔｏｓ２の間、オンし、書込電流Ｉｗをオーバーシュートさせることができる。

ここで、上述のように、オーバーシュート電流Ｉｏｓは、第１オーバーシュート電流制御トランジスタ３１、第２オーバーシュート電流制御トランジスタ３２により電流値が制御される。これらのトランジスタは、第１トランジスタ４４とカレントミラー接続されており、バイアス電流Ｉｂｉａｓに比例した電流となる。すなわち、本実施の形態に係る磁気記録再生装置１００によれば、書込電流Ｉｗの大小に応じて、オーバーシュート電流Ｉｏｓを制御することができる。

さらに、本実施の形態では、第１書込電流制御トランジスタ２２と第１ローサイドスイッチングトランジスタＳＷＬ１、第２書込電流制御トランジスタ２４と第２ローサイドスイッチングトランジスタＳＷＬ２、第１オーバーシュート電流制御トランジスタ３１と第１オーバーシュートスイッチングトランジスタＳＷＯＳ１、第２オーバーシュート電流制御トランジスタ３２と第２オーバーシュートスイッチングトランジスタＳＷＯＳ２の各ペアが同様の回路構成をとる。その結果、各トランジスタのドレインソース間電圧、あるいはコレクタエミッタ間電圧が均一となり、書込電流Ｉｗに比例したオーバーシュート電流Ｉｏｓを正確に生成することができる。

図５は、図２の記録ヘッド駆動回路１６のスイッチング回路２０の変形例を示す回路図である。以降の図において、既出の構成要素と同一または同等の構成要素には同一の符号を付すものとし、適宜説明を省略する。

図５のスイッチング回路２０は、第１ハイサイドスイッチングトランジスタＳＷＨ１のエミッタから、記録ヘッド１２の一端１０２に至る経路上に、直列に設けられた第１ダイオードＤ１、第１抵抗Ｒ１を含む。また、第２ハイサイドスイッチングトランジスタＳＷＨ２のエミッタから、記録ヘッド１２の他端１０４に至る経路上に、直列に設けられた第２ダイオードＤ２および第２抵抗Ｒ２を含む。

図５の変形例によれば、図２の記録ヘッド駆動回路１６により得られた効果に加えて、以下の効果を得ることができる。
まず、第１ダイオードＤ１、第２ダイオードＤ２を設けたことにより、記録ヘッド１２の両端１０２、１０４の電位は、それぞれ第１ハイサイドスイッチングトランジスタＳＷＨ１、第２ハイサイドスイッチングトランジスタＳＷＨ２のエミッタ電圧よりも、ダイオードの順方向電圧Ｖｆだけ低い電圧となる。その結果、記録ヘッド１２の両端の電圧が必要以上に上昇しすぎるのを防止することができ、回路保護を図ることができる。

また、第１抵抗Ｒ１、第２抵抗Ｒ２を設けたことにより、インピーダンス整合を図ることができる。すなわち、上述したように、端子１０２および端子１０４と、記録ヘッド１２は、フレキシブル基板上の配線を介して接続される。この配線には、寄生容量や配線抵抗が存在するが、フレキシブル基板の長さは、各セットに応じて異なる場合も想定される。そこで、第１抵抗Ｒ１、第２抵抗Ｒ２を設け、その抵抗値を調節することにより、インピーダンスの不整合を改善し、信号の反射を低減し、書込性能を向上させることができる。

（第２の実施の形態）
一般にオーバーシュート期間Ｔｏｓは、通常、数百ｐｓと非常に短いため、各トランジスタ２２、２４、３１、３２、４４に流れる電流は、カレントミラー回路のミラー比で定まる電流値から逸脱する。その結果、ある状況下においては、書込電流Ｉｗのオーバーシュート量が、第１の実施の形態に係る回路では十分に制御できない場合も想定される。以下で説明する第２の実施の形態は、第１の実施の形態で説明した技術と組み合わせて、あるいは単独で利用し、書込電流Ｉｗのオーバーシュートを正確に制御するための技術に関する。

図６は、第２の実施の形態に係る記録ヘッド駆動回路１６ａの構成の一部を示す回路図である。第２の実施の形態に係る記録ヘッド駆動回路１６ａは、クランプ回路６０を備えることを特徴とする。

クランプ回路６０は、記録ヘッド１２の両端１０２、１０４の電圧、すなわち第１電圧Ｖｘ、第２電圧Ｖｙを、所定のクランプ電圧ＶＣＬ以下に下がらないようにクランプする。

図７は、クランプ回路６０の構成例を示す回路図である。クランプ回路６０は、第１クランプトランジスタ６２、第２クランプトランジスタ６４、クランプレベル制御部６６を含む。第１クランプトランジスタ６２、第２クランプトランジスタ６４は、いずれもＮＰＮ型バイポーラトランジスタであり、ベースには、クランプレベル制御部６６によって生成される制御電圧Ｖｃｎｔが印加される。

図７のクランプ回路６０により設定されるクランプ電圧ＶＣＬは、ＶＣＬ＝Ｖｃｎｔ−Ｖｂｅで与えられる。ここで、Ｖｂｅは、第１クランプトランジスタ６２、第２クランプトランジスタ６４のベースエミッタ間電圧であり、典型的には０．７Ｖ程度となる。

図７のクランプ回路６０によって、記録ヘッド１２の両端の電圧Ｖｘ、Ｖｙは、クランプ電圧ＶＣＬより低くならないようにクランプされる。さらに、クランプ回路６０は、クランプ電圧ＶＣＬを、書込電流Ｉｗに応じて変化させることが望ましい。より好ましくは、クランプ回路６０は、書込電流Ｉｗが増加するに従い、クランプ電圧ＶＣＬを低く設定することが望ましい。そのために、クランプレベル制御部６６は、書込電流制御部４０と連動して動作し、バイアス電流Ｉｂｉａｓに応じて制御電圧Ｖｃｎｔを変化させる。

以上のように構成された第２の実施の形態に係る記録ヘッド駆動回路１６の動作について説明する。図８は、図６の記録ヘッド駆動回路１６の動作波形図である。図８には、比較ために、クランプを行わない場合の波形を破線で示す。

オーバーシュート期間が短い状況下では、書込電流Ｉｗが小さいほどオーバーシュート量を大きく確保することができ、書込電流Ｉｗが大きくなるにしたがい、必要なオーバーシュート量の確保が難しくなる。したがって、書込電流Ｉｗが大きい場合に、十分なオーバーシュート量が得られるように回路設計を行うと、書込電流Ｉｗが小さい場合のオーバーシュート量が大きくなりすぎる場合がある。

図６に示すように、第１電圧Ｖｘ、第２電圧Ｖｙをクランプすると、書込電流Ｉｗのオーバーシュート量が、クランプしない場合と比べて小さくなり、オーバーシュート量が大きくなりすぎるのを抑制することができる。言い換えれば、クランプ電圧ＶＣＬを適切に設定することにより、書込電流Ｉｗのオーバーシュート量を所望の値に調節することができる。

さらに、クランプ電圧ＶＣＬを、書込電流Ｉｗに応じて変化させることにより、書込電流Ｉｗに応じてオーバーシュート量を最適な値に設定することが可能となる。なお、クランプ回路６０は、図７の構成に限定されることはなく、第１電圧Ｖｘ、第２電圧Ｖｙをクランプ可能であれば、いかなる構成であってもよい。

（第３の実施の形態）
第２の実施の形態では、記録ヘッド１２の両端の電圧Ｖｘ、Ｖｙが、接地（ないし負の電源電圧）方向にスイングするときの挙動に着目して、オーバーシュート量を制御する技術について説明した。これに対して、以下で説明する第３の実施の形態は、記録ヘッド１２の両端の電圧Ｖｘ、Ｖｙが、電源電圧Ｖｄｄ方向にスイングするときの挙動に着目し、オーバーシュート量を制御するものである。

図９は、第３の実施の形態に係る記録ヘッド駆動回路１６ｂの構成を示す回路図である。プルアップ回路７０は、オーバーシュート期間Ｔｏｓ中、記録ヘッド１２の両端の電圧Ｖｘ、Ｖｙを独立に、所定のプルアップレベルにプルアップする。以下、記録ヘッド１２に流れる書込電流Ｉｗが、第１端子１０２から第２端子１０４に流れる向きを第１方向、第２端子１０４から第１端子１０２に流れる向きを第２方向とする。プルアップ回路７０は、書込電流Ｉｗが第１方向から第２方向に切り替わるとき、第１端子１０２の電圧Ｖｘをプルアップし、第２方向から第１方向に切り替わるとき、第２端子１０４の電圧Ｖｙをプルアップする。

プルアップ回路７０は、プルアップレベルを、書込電流Ｉｗのオーバーシュート量に応じて段階的に変化させることが望ましい。

図１０は、プルアップ回路７０の構成例を示す回路図である。プルアップ回路７０は、第１プルアップ回路７２と、第２プルアップ回路７４を含む。第１プルアップ回路７２および第２プルアップ回路７４は同一の構成とされる。

第１プルアップ回路７２は、電源端子１１０から記録ヘッド１２の第１端子１０２に至る経路上に直列に設けられた、第１の抵抗成分Ｒｐ１ａ〜Ｒｐ１ｃおよび第１スイッチＳＷＰ１を含む。同様に第２プルアップ回路７４は、第２の抵抗成分Ｒｐ２ａ〜Ｒｐ２ｃ、第２スイッチＳＷＰ２を含む。抵抗成分Ｒｐ１ａ〜Ｒｐ１ｃ、Ｒｐ２ａ〜Ｒｐ２ｃの抵抗値は、異なる値に設定される。

プルアップ回路７０は、第１プルアップ回路７２の第１スイッチＳＷＰ１または、第２プルアップ回路７４の第２スイッチＳＷＰ２のいずれかを、オーバーシュート期間中に必要に応じてオンする。

第１プルアップ回路７２が記録ヘッド１２の第１端子１０２の第１電圧Ｖｘをプルアップする場合、第１端子１０２が、第１スイッチＳＷＰ１を介して抵抗Ｒｐ１ａ〜Ｒｐ１ｃのいずれかと接続され、電源電圧Ｖｄｄにプルアップされる。抵抗Ｒｐ１ａ〜Ｒｐ１ｃの抵抗値は異なるため、第１電圧Ｖｘは、異なるプルアップレベルにプルアップされることになる。

第１抵抗成分Ｒｐ１および第１スイッチＳＷＰ１における電圧降下は、スイッチング回路２０を構成する複数のトランジスタのうち、記録ヘッド１２の第１端子１０２に電流を供給する経路上に設けられたトランジスタＳＷＨ１が完全にオフしない値に設定することが望ましい。第２プルアップ回路７４は、第１プルアップ回路７２と同様であるため説明を省略する。

図１１は、第１プルアップ回路７２（あるいは第２プルアップ回路７４）の別の構成例を示す回路図である。図１１の第１プルアップ回路７２は、ＭＯＳＦＥＴである制御トランジスタＭ１、複数の調節トランジスタＭ２〜Ｍ４を含む。
制御トランジスタＭ１は、図１０の第１スイッチＳＷＰ１に相当し、オーバーシュート期間中のみ、必要に応じてオンするスイッチとして機能する。複数の調節トランジスタＭ２〜Ｍ４は、制御トランジスタＭ１と直列に接続され、かつそれぞれが並列に接続される。複数の調節トランジスタＭ２〜Ｍ４は、図１０の第１抵抗成分Ｒｐ１に相当し、いずれがオンするかによってプルアップレベルを変化させる。

以上のように構成された第３の実施の形態に係る記録ヘッド駆動回路１６の動作について説明する。図１２は、図９の記録ヘッド駆動回路１６ｂの動作波形図である。上述したように、書込電流Ｉｗが大きくなるにしたがい、必要なオーバーシュート量の確保が難しくなる場合がある。そこで、本実施の形態に係る記録ヘッド駆動回路１６ｂにおいては、プルアップ回路７０によって、オーバーシュート期間Ｔｏｓの間、第１端子１０２、第２端子１０４の電圧Ｖｘ、Ｖｙを、それぞれ所定のプルアップレベルＶＰＵまでプルアップする。記録ヘッド１２の両端の電圧Ｖｘ、Ｖｙがプルアップされることにより、書込電流Ｉｗに所望のオーバーシュートを付加することが可能となる。さらに、プルアップレベルＶＰＵを段階的に変化させることにより、オーバーシュート量を所望の値に変化させることができる。

（第４の実施の形態）
第４の実施の形態は、第２、第３の実施の形態の組み合わせたものである。図１３は、第４の実施の形態に係る記録ヘッド駆動回路１６ｃの構成を示す回路図である。第４の実施の形態に係る記録ヘッド駆動回路１６ｃによれば、第２、第３の実施の形態で得られる効果の両方が得られるため、オーバーシュート量が大きすぎる場合には、クランプ回路６０によってオーバーシュート量を抑制することができ、不足する場合には、プルアップ回路７０によってオーバーシュート量を増加することができ、いずれにおいても、所望のオーバーシュート電流を設定することができる。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施の形態では、磁気ディスクを用いた磁気記録再生装置１００について説明したが、本発明に係る技術はこれには限定されず、その他の磁気記録媒体として同じく円盤型のフレキシブルディスク記憶装置や、ヘリカルスキャン型の画像記録装置（ＶＴＲ）、あるいはカード型の磁気カードなどにも適用することができる。

第１の実施の形態に係る磁気記録再生装置の構成を示す回路図である。 第１の実施の形態に係る記録ヘッド駆動回路の構成を示す回路図である。 オーバーシュート制御を行わないときの、図２の記録ヘッド駆動回路の動作波形図である。 オーバーシュート制御を行ったときの、図２の記録ヘッド駆動回路の動作波形図である。 図２の記録ヘッド駆動回路のスイッチング回路の変形例を示す回路図である。 第２の実施の形態に係る記録ヘッド駆動回路の構成の一部を示す回路図である。 クランプ回路の構成例を示す回路図である。 図６の記録ヘッド駆動回路の動作波形図である。 第３の実施の形態に係る記録ヘッド駆動回路の構成を示す回路図である。 プルアップ回路の構成例を示す回路図である。 第１プルアップ回路（あるいは第２プルアップ回路）の別の構成例を示す回路図である。 図９の記録ヘッド駆動回路の動作波形図である。 第４の実施の形態に係る記録ヘッド駆動回路の構成を示す回路図である。

符号の説明

１０ 再生ヘッド、 １２ 記録ヘッド、 １４ 再生ヘッド駆動回路、 １６ 記録ヘッド駆動回路、 ２０ スイッチング回路、 ２２ 第１書込電流制御トランジスタ、 ２４ 第２書込電流制御トランジスタ、 ３０ オーバーシュート制御回路、 ３０ａ 第１オーバーシュート制御回路、 ３０ｂ 第２オーバーシュート制御回路、 ３１ 第１オーバーシュート電流制御トランジスタ、 ３２ 第２オーバーシュート電流制御トランジスタ、 ４０ 書込電流制御部、 ４２ 定電流源、 ４４ 第１トランジスタ、 ４６ 第２トランジスタ、 ５０ スイッチ制御部、 ６０ クランプ回路、 ６２ 第１クランプトランジスタ、 ６４ 第２クランプトランジスタ、 ６６ クランプレベル制御部、 ７０ プルアップ回路、 ７２ 第１プルアップ回路、 ７４ 第２プルアップ回路、 １００ 磁気記録再生装置、 ２００ 磁気ヘッド駆動回路、 ＳＷＨ１ 第１ハイサイドスイッチングトランジスタ、 ＳＷＨ２ 第２ハイサイドスイッチングトランジスタ、 ＳＷＬ１ 第１ローサイドスイッチングトランジスタ、 ＳＷＬ２ 第２ローサイドスイッチングトランジスタ、 ＳＷＯＳ１ 第１オーバーシュートスイッチングトランジスタ、 ＳＷＯＳ２ 第２オーバーシュートスイッチングトランジスタ、 Ｄ１ 第１ダイオード、 Ｄ２ 第２ダイオード、 Ｒ１ 第１抵抗、 Ｒ２ 第２抵抗。

Claims (9)

1. 磁気記録媒体に情報を記録する磁気ヘッドを駆動する磁気ヘッド駆動回路であって、
   複数のトランジスタを含み、各トランジスタの導通状態に応じて前記磁気ヘッドに流れる書込電流の方向を切り換えるスイッチング回路と、
   前記磁気ヘッドに流れる書込電流を制御する書込電流制御部と、
   前記磁気ヘッドに流れる書込電流の向きが変化する所定のオーバーシュート期間中、前記磁気ヘッドに流れる書込電流に、当該書込電流に応じたオーバーシュート電流を加算するオーバーシュート制御回路と、
   前記オーバーシュート期間中、前記磁気ヘッドの両端の電圧を独立に所定のプルアップレベルにプルアップするプルアップ回路と、
   を備えることを特徴とする磁気ヘッド駆動回路。
2. 前記磁気ヘッドの両端を第１、第２端子とし、前記磁気ヘッドに流れる書込電流が、第１端子から第２端子に流れる向きを第１方向、第２端子から第１端子に流れる向きを第２方向とするとき、
   前記プルアップ回路は、前記書込電流が第１方向から第２方向に切り替わるとき、前記第１端子の電圧をプルアップし、第２方向から第１方向に切り替わるとき、前記第２端子の電圧をプルアップすることを特徴とする請求項１に記載の磁気ヘッド駆動回路。
3. 前記プルアップ回路は、前記所定のプルアップレベルを、前記書込電流のオーバーシュート量に応じて変化せしめることを特徴とする請求項１または２に記載の磁気ヘッド駆動回路。
4. 前記プルアップ回路は、
   電源電圧端子から前記磁気ヘッドの第１端子に至る経路上に直列に設けられた第１の抵抗成分および第１スイッチを含み、前記第１端子の電圧をプルアップする第１プルアップ回路と、
   前記電源電圧端子から前記磁気ヘッドの第２端子に至る経路上に直列に設けられた第２の抵抗成分および第２スイッチを含む第２プルアップ回路と、
   を含み、前記第１スイッチまたは前記第２スイッチのいずれかを、前記オーバーシュート期間中オンすることを特徴とする請求項２に記載の磁気ヘッド駆動回路。
5. 前記第１抵抗成分および前記第１スイッチにおける電圧降下は、前記スイッチング回路を構成する複数のトランジスタのうち、前記磁気ヘッドの第１端子に電流を供給する経路上に設けられたトランジスタが完全にオフしない値に設定され、
   前記第２抵抗成分および前記第２スイッチにおける電圧降下は、前記スイッチング回路を構成する複数のトランジスタのうち、前記磁気ヘッドの第２端子に電流を供給する経路上に設けられたトランジスタが完全にオフしない値に設定されることを特徴とする請求項４に記載の磁気ヘッド駆動回路。
6. 前記第１、第２プルアップ回路はそれぞれ、
   前記スイッチとして機能する制御トランジスタと、
   前記制御トランジスタと直列に接続され、かつそれぞれが並列に接続された複数の調節トランジスタと、を含み、
   前記複数の調節トランジスタのいずれをオンするかによって前記プルアップレベルを変化せしめることを特徴とする請求項４に記載の磁気ヘッド駆動回路。
7. 前記制御トランジスタおよび前記複数の調節トランジスタは、電界効果トランジスタであることを特徴とする請求項６に記載の磁気ヘッド駆動回路。
8. ひとつの半導体基板上に一体集積化されたことを特徴とする請求項１から７のいずれかに記載の磁気ヘッド駆動回路。
9. 請求項１から７のいずれかに記載の磁気ヘッド駆動回路を備えることを特徴とする磁気記録再生装置。

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