KR101135715B1 - Ｓｏｎｏｓ 메모리 셀의 상보 비트 교란 개선 및 충전개선을 위한 포킷 주입 - Google Patents
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Abstract
듀얼 비트 메모리 코어의 어레이의 일부분을 형성하기 위한 기법이 나타난다. 처음에, 전하 트래핑 유전층(608)의 부분이 기판(602) 위에 형성되고 레지스트(614)는 상기 전하 트래핑 유전층(608)의 부분 위에 형성된다. 상기 레지스트(614)는 패터닝되고 포킷 주입(630)이 임의의 각도로 수행되어 상기 기판(602) 내에 포킷 주입부들(620)을 형성한다. 이후 비트라인 주입(634)이 수행되어 상기 기판(602) 내에 매립 비트라인들(640)을 형성한다. 이후 패터닝된 레지스트는 제거되어 상기 전하 트래핑 유전층(608)의 나머지가 형성된다. 워드라인 물질(660)이 상기 전하 트래핑 유전층의 나머지 위에 형성되고 패터닝되어 비트라인들(640) 위에 놓여 워드라인들(662)을 형성한다. 포킷 주입부들(620)은, 특히, 반도체 비례 축소로부터 발생할 수 있는 상보 비트 교란(CBD)을 완화시키는데 기여한다. 따라서, 반도체 디바이스들은 보다 작게 제작될 수 있으며 증가된 집적 밀도들은 여기에서 설명된 발명의 사상들에 의해 달성될 수 있다.
포킷 주입, 비트 라인 주입, SONOS 듀얼 비트 메모리, ONO 유전층
Description
본 발명은 일반적으로 컴퓨터 시스템 등을 위한 메모리에 관한 것이며, 특히 SONOS 메모리 디바이스를 제조하는 경우에 있어서 상보 비트 교란(disturb)(CBD) 및 짧은 채널 길이 문제점들을 완화시키기 위하여 하나 이상의 포킷주입(pocket implants)을 이용하는 것에 관한 것이다.
컴퓨터와 관련된 메모리 분야에서 비교적 현대 기법은 듀얼(dual) 비트 메모리이며, 이러한 듀얼 비트 메모리는 복수의 비트가 하나의 셀에 저장되는 것을 가능하게 한다. 이 기법에서는, 하나의 메모리 셀이 근본적으로 두개의 동일한(mirrored) 부분으로 분할되며, 각 부분은 두개의 독립한 비트 중 하나를 저장하기 위해 마련된다. 각 듀얼 비트 메모리 셀은, 통상적인 셀과 같이, 소스 및 드레인을 구비한 게이트를 가진다. 그러나, 상기 소스는 항상 전기적인 소스에 연결되어 있으며 상기 드레인은 항상 전기적인 드레인에 연결되어 있는 통상적인 스택(stacked) 게이트 셀과는 달리, 각 듀얼 비트 메모리 셀들은 동작시 상기 소스 및 드레인에 대한 연결을 역전시켜 두 개의 비트의 저장을 가능하게 한다.
듀얼 비트 기법을 용이하게 하는 하나의 구성은 SONOS 타입 구조이며, 이 구조에서는 전형적으로 실리콘으로 만들어진 기판 위에 일반적으로 실리콘 산화물층, 실리콘 질화물층, 실리콘 산화물층 및 최종적으로 전도성 물질층(예를 들어, 폴리 실리콘)이 형성된다. 질화물층의 전기적인 성질을 감안하면, 듀얼 비트 메모리 셀내에서 트랩된(trap) 전하들은 쉽게 다른 위치로 옮겨가지 않으며, 따라서 하나 이상의 비트가 각 메모리 셀내에 저장될 수 있다. 따라서 산화물-질화물-산화물(ONO)층은 함께 일반적으로 전하 트래핑 유전층으로서 일컬어진다.
비트라인들은 상기 전하 트래핑 유전층 아래에 있는 상기 기판내에 주입되고, 워드라인들은 실질적으로 상기 비트라인들과 직각을 이루며 전하 트래핑 유전층 위에 형성된다. 특히, 상기 워드라인들은 상기 전하 트래핑 유전 ONO층 위에 형성된 전도성 물질층으로부터 형성될 수 있다. 신호를 제어 게이트로서 역할을 하는 워드라인에 인가 및 비트라인 연결들을 변경함으로써 프로그래밍 회로는 셀당 두 비트를 제어하며 그 결과 하나의 비트가 하나의 배열내에 연결되어 있는 소스 및 드레인에 의해 저장되고 상보비트가 다른 배열내에서 교환된 소스 및 드레인에 의해 저장된다.
그럼에도 불구하고, 반도체 디바이스들의 크기를 작게하여 보다 뛰어난 성능들을 갖는 많은 디바이스들을 더욱 작은 영역들에 집적(packing)해야 할 필요성이 대두되고 있다. 그러나, 디바이스 사이즈 및 피쳐(feature)들이 축소됨에 따라 일부 문제점들이 발생할 수 있다. 예로서, 비트라인들을 서로 가깝게 형성하는 것은 그 라인들사이에 정의되는 각 채널들의 길이를 감소시키며 이것은, 특히, 상보 비트 교란(CBD)을 초래할 수 있다. 예를 들어, 상기 채널 길이가 감소하여 비트들이 서로 가깝게 됨에 따라 상기 전하 트래핑층에 저장된 두 비트사이의 전하 (또는 비트)의 분리(isolation)가 더욱 더 어려워진다. 이 방식에서는, 상기 비트들이 서로를 오염(contaminate)시킬 수 있고 한 쪽의 비트에서 수행된 동작들이 다른 한 쪽의 비트에 악영향을 미칠 수 있다. 예를 들면, 한 쪽의 비트가 프로그래밍되었을 경우(예를 들어, 1 단위의 전하)에 다른 한 쪽(상보)의 비트 또한 (부지불식간에)(약간의) 전하(예를 들어, 0.5 단위의 전하)를 받을 수 있다. 예를 들어, 충전 비트에 대한 판독 동작을 수행하는 경우에 프로그래밍 되지 않은 비트에 관한 전하는 두 비트 사이를 분리하거나 구분하는 것을 어렵게 만든다. 따라서, 프로그래밍 된 셀을 판독하기 위한 윈도우가 축소된다기 보다는 판독 여유도(read margin)에 있어서 감소가 있다고 얘기할 수 있다. 또한, 스케일링 및 단축된 채널 길이로 인해, 단채널 효과 및 누설 전류 그리고 기타 바람직하지 못한 기능상 문제가 발생할 수 있다.
유사하게, 채널 길이가 감소함에 따라 원하지 않는 소스/드레인 누설 전도 또는 펀치스루(punchthrough) 전류가 발생할 수 있다. 펀치스루 전류가 드레인과 소스 사이에 존재하는 기생 전류 통로로서 보여 질 수 있으며, 상기 전류 통로가 게이트로부터 멀리 떨어져 벌크(기판)에 깊이 위치하기 때문에 상기 게이트는 펀치스루 전류를 제어하는데 어려움을 갖는다. 펀치스루 전류의 실제적인 양은 주로 채널아래에서의 전위 분포 및 소스/드레인 결합 깊이에 따른다. 유효 채널 길이가 더욱 감소함에 따라, 소스/드레인 소거 영역들이 서로 가깝게 되어 이러한 누설 전류 성분을 증가시킨다. 따라서, 집적 밀도를 증가시키면서도 이에 의해 초래될 수 있는 악 영향들을 완화시키도록 피쳐 사이즈들을 축소하는 것이 요망된다.
하기 내용은 본 발명의 몇 가지 양상에 대한 기본적인 이해를 제공하기 위하여 본 발명을 간략화한 개요를 나타낸다. 이러한 개요는 본 발명의 광범위한 개관은 아니며, 본 발명의 중요한 요소들을 제시하는 것도 본 발명의 범위를 서술하는 것도 아니다. 오히려, 이러한 개요의 주요한 목적은 이후에 나타나는 상세한 설명에 대한 서두로서 본 발명의 하나 이상의 개념을 간략화한 형태로 단순히 나타내는 것이다.
본 발명은 듀얼 비트 메모리 디바이스를 형성하는데 있어서 포킷 주입들을 이용하는 것에 관한 것이다. 상기 포킷 주입들은, 특히, 상보 비트 교란(CBD)을 완화시키는데 유용하고 이에 의하여 디바이스 비례 축소(scaling)및 증가된 집적(packing) 밀도를 제공한다. 이러한 방식으로, 비트 분리가 유지되어 좁은 채널들로 인해 발생할 수 있는 누설 전류들, 누화(cross talk) 및 기타 악영향 들이 완화되어, 메모리 디바이스가 요망되는 바와 같이 동작할 수 있게 된다.
본 발명의 하나 이상의 양상에 따르면, 반도체 기판 위에 SONOS 듀얼 비트 메모리 코어 어레이의 적어도 일부를 형성하는 방법이 개시된다. 이 방법은 상기 기판 위에 전하 트래핑 유전층의 일부를 형성하는 것 및 상기 전하 트래핑 유전층의 부분 위에 레지스트(resist)를 형성하는 것을 포함한다. 이후 상기 레지스트는 패터닝되어 복수의 레지스트 피쳐들을 형성하며 상기 피쳐들은 각자 그들사이에 제1간격들을 갖는다. 이후, 상기 제1간격들 및 상기 전하 트래핑 유전층의 일부를 통하여 포킷주입이 수행된다. 상기 기판내에서 부분적으로 적어도 상기 레지스트 피쳐들 아래 까지 포킷 주입들이 확장될 수 있도록 상기 포킷 주입은 상기 반도체 기판에 대하여 임의의 각도로 수행된다. 이후, 상기 제1간격들 및 상기 전하 트래핑 유전층의 일부를 통하여 비트라인 주입이 수행되는 바, 이 비트라인주입은 상기 기판내에서 일반적으로 제1간격에 대응하는 폭을 갖는 매립(buried) 비트라인들을 확립하되, 상기 레지스트 피쳐들 아래까지 확장되는 상기 포킷 주입들의 일부를 덮지 않도록 수행된다. 이후 상기 패터닝된 레지스트는 제거되어 상기 전하 트래핑 유전층의 나머지가 전하 트래핑 유전층의 부분 위에 형성된다. 이후 워드라인 물질이 상기 전하 트래핑 유전층의 나머지 위에 형성되고 패터닝 되어 상기 비트라인들을 덮고 있는 워드라인들을 형성한다. 이 방식은 상기 전하 트래핑 유전층 위에서 어떠한 패터닝도 수행하지 않는다는 점에서 실질적으로 평탄화 공정(planer process)이다.
본 발명의 하나 이상의 다른 양상에 따르면, 반도체 기판 위에 SONOS 듀얼 비트 메모리 코어 어레이의 적어도 부분을 형성하는 방법이 개시된다. 이 방법은 상기 기판 위에 놓이는 제1절연층 또는 상기 제1절연층 위에 놓이는 전하 트래핑층을 패터닝함이 없이, 상기 기판내에서 포킷 주입들을 형성하는 것을 포함한다. 상기 포킷 주입들은 상기 전하 트래핑층을 덮고 있는 레지스트 물질로부터 형성된 피쳐들 아래에 일부분이 부분적으로 주입된다. 상기 포킷 주입들은 상기 제1절연층, 상기 전하 트래핑층 및 상기 레지스트 피쳐들 사이에 형성된 상기 제1간격들을 통하여 주입된다. 또한 이 방법은 제1간격들을 통하여 비트라인 주입들을 형성하여, 상기 기판내에서 제1간격들에 실질적으로 대응하는 각각의 폭을 갖는 매립 비트라인들이 형성되게 하는 것을 포함하는 바, 여기에서 상기 비트라인들은 상기 레지스트 피쳐들 아래에 까지 확장되는 상기 포킷 주입들의 부분들을 덮지는 않는다. 또한 이 방법은 상기 레지스트 피쳐들을 제거하는 단계, 상기 전하 트래핑층 위에 제2절연층을 형성하는 단계, 상기 제2절연층 위에 워드라인 물질을 형성하는 단계 및 상기 워드라인 물질을 패터닝하여 상기 비트라인들 위에 놓이는 워드라인들을 형성하는 단계를 포함한다.
본 발명의 하나 이상의 다른 양상에 따르면, 반도체 기판 위에 SONOS 듀얼 비트 메모리 코어 어레이의 적어도 부분이 형성된다. 상기 메모리는 상기 기판 위에 형성되지만 패터닝되지는 않는 제1절연층, 상기 제1절연층 위에 형성되지만 패터닝되지는 않는 전하 트래핑층 및 상기 전하 트래핑층 위에 형성되지만 패터닝되지는 않는 제2절연층을 포함한다. 또한 상기 메모리는 상기 기판내에 매립되는 한 쌍의 비트라인을 포함하고, 상기 매립 비트라인들 사이에 채널이 정의된다. 또한 포킷 주입들이 상기 기판내에 주입된다. 상기 비트라인들은 상기 포킷 주입들의 일부를 덮는데 반면, 상기 포킷 주입들의 다른 일부는 상기 채널내로 확장된다. 상기 채널내로 확장되는 상기 포킷 주입들의 부분들은 상기 채널의 선택된 부분들내에서의 도핑을 변경시킨다.
상기 및 관련 목적들을 달성하기 위해, 하기의 상세한 설명 및 첨부된 도면들은 본 발명에 대한 일부 예시적인 양상들 및 구현들을 자세하게 설명한다. 이러한 양상들 및 구현들은 본 발명의 하나 이상의 양상들을 이용하는 다양한 방식들 중 단지 일부분만을 나타낸다. 본 발명의 다른 양상들, 장점들 및 새로운 특징들은 첨부된 도면들을 참조로 한 본 발명에 대한 하기의 상세한 설명으로부터 명백해질 것이다.
도 1은 SONOS 기법을 채택하는 듀얼 비트 플래쉬 메모리 디바이스의 평면도이다.
도 2는 가상 접지 타입 구조에 있어서 도 1에서 도시된 코어들 중 하나의 적어도 일부를 포함하는 메모리 코어의 부분에 대한 개략도이다.
도 3은 도 1에서 도시된 코어들 중 하나의 적어도 일부를 포함하는 메모리 코어의 적어도 일부분에 대한 평면도이다.
도 4는 도 3의 라인 4--4를 따라 절취한 듀얼 비트 플래쉬 메모리의 부분에 대한 등단면도이다.
도 5는 본 발명의 하나 이상의 양상에 따른 듀얼 비트 메모리 디바이스를 형성하기 위한 방법의 예를 나타내는 흐름도이며, 여기에서 포킷 주입들이, 특히, 상보 비트 교란(CBD) 및 단채널 효과들을 완화시키기 위하여 이용된다.
도 6 내지 15는 본 발명의 하나 이상의 양상에 따라 형성되는 듀얼 비트 메모리 디바이스의 단면도이다.
본 발명의 하나 이상의 양상들이 도면들을 참조로 하여 설명되는데, 여기에서 동일한 참조 번호들은 전체에 걸쳐 일반적으로 동일한 요소를 지칭하는 데에 이용되며 여기에서 여러가지 구조들은 반드시 비례 축소로 그려진 것은 아니다. 하기의 설명에서, 설명의 목적을 위해, 본 발명의 하나 이상의 양상들에 대한 완전한 이해를 도모하기 위해 다수의 특정 세부사항들이 제시된다. 그러나, 당업자에게는 본 발명의 하나 이상의 양상들이 이러한 특정 세부사항들 보다 낮은 수준으로도 실행될 수 있음이 분명하다. 다른 경우들에 있어서, 공지된 구조들 및/또는 디바이스들은 본 발명의 하나 이상의 양상들을 설명하는 것을 용이하게 하기 위하여 블록 다이어그램 형태로 나타난다.
본 발명은 컴퓨터들 및 동일한 디바이스들을 위한 데이터를 저장하는데 사용이 적합한 SONOS 타입 듀얼 비트 메모리 셀들의 형성에 있어서 포킷 주입들을 이용하는 것과 관련된다. 포킷 주입들은 특히 비례 축소로 인해 발생하는 상보 비트 교란(CBD)을 완화시키는데 유용하다. 따라서, 디바이스들은 더 작게(예를 들어, 비트라인들은 서로 밀접하게 형성될 수 있음) 만들어질 수 있으며 증가된 집적 밀도들이 달성될 수 있다. 두 개의 비트라인들 사이에서 정의된 채널 위에 있는 전하 트래핑 층 내에 저장된 두 개의 비트들은 서로 간섭하지 않도록 분리되어 서로 떨어져 있게 된다. 따라서 하나의 비트가 다른 비트에 실질적으로 악영향을 미치지 않고 동작(예를 들어, 프로그래밍, 또는 소거 또는 판독) 될 수 있다. 부가적으로, 단채널 효과(short channel effect)들, 누설 전류들, 누화, 문턱 전압(Vt) 롤오프(rolloff)들 뿐만 아니라 좁은 채널들로 인해 발생하는 다른 악영향들이 완화되어 상기 메모리 디바이스가 요구된 바대로 작동 가능하게 된다. 더욱이, 메모리 셀들은 평탄화 공정으로 형성되며, 여기에서 전하 트래핑 유전층(들)은 패터닝 또는 식각되지 않으며 따라서 보다 적은 처리, 보다 짧은 시간, 보다 적은 비용 및 보다 큰 신뢰도로 만들어 진다.
먼저 도 1를 참조하면, SONOS 기법을 포함하는 예시적인 듀얼 비트 플래쉬 EEPROM(100)의 평면도가 도시된다. 메모리(100)는 일반적으로 반도체 기판(102)을 포함하며 상기 기판에는 하나 이상의 고밀도 코어 영역(104) 및 하나 이상의 저밀도 주변 부분이 형성된다. 전형적으로 고밀도 코어 영역들은 개별적으로 어드레싱 가능하고 실질적으로 동일한 듀얼 비트 플래쉬 메모리 셀들의 M×N 어레이(104)를 하나 이상 포함한다. 반면에 저밀도 주변 부분들은 전형적으로 개별적인 메모리 셀들을 선택적으로 어드레싱 하기 위한 프로그래밍 회로 및 입력/출력(I/O) 회로(106)를 포함한다. 프로그래밍 회로는 부분적으로 나타나며, 하나 이상의 x-디코더(108) 및 하나 이상의 y-디코더(110)를 포함한다. 상기 디코더들은 I/O 회로(106)와 협동하여 선택을 통해 어드레싱된 메모리 셀들의 소스, 게이트, 및/또는 드레인을 소정 전압들 또는 임피던스들에 선택적으로 연결함으로써 각각의 메모리 셀들에서 지정된 동작들(예를 들어, 프로그래밍동작, 판독동작, 소거동작, 및 이와 같은 동작들이 이루어지도록 하는데 필요한 전압들을 유도하는 동작)이 이루어지게 한다.
도 2를 참조하면, 도 1에서 도시된 M×N 어레이 코어들(104) 중 하나의 적어도 일부를 포함하는 메모리 코어의 부분(200)에 대한 개략도가 도시된다. 상기 회로의 개략도는 메모리 셀들의 라인을 보여 주며, 상기 라인은 예를 들어, 가상 접지 타입 구현에서의 메모리 셀들(201 내지 204)을 포함한다. 상기 각 메모리 셀들(201 내지 204)은 워드라인(206)과 연결되고, 상기 워드라인(206)은 제어 게이트로서 역할을 하며, 메모리 셀들의 쌍들(pairs)은 공통 비트라인을 공유한다. 예를 들면, 도시된 예에서, 메모리 셀(201)은 비트라인(208) 및 (209)과 관계하고, 메모리 셀(202)은 비트라인 (209) 및 (210)과 관계하고, 메모리 셀(203)은 비트라 인(210) 및 (211)과 관계하고, 메모리 셀(204)은 비트라인(211) 및 (212)과 관계한다. 따라서, 셀 (201) 및 (202)는 비트라인(209)을 공유하고, 셀 (202) 및 (203)은 비트라인(210)을 공유하며 셀 (203) 및 (204)는 비트라인(211)을 공유한다.
워드라인상의 신호와, 그리고 및 메모리 셀에서의 비트라인들의 전기적 소스 또는 드레인으로의 연결에 따라, 메모리 셀(201 내지 204)은 위치(215 내지 222)에서 쓰기, 판독 및 비트들의 소거를 행할 수 있다. 예를 들어, 위치(215)에서 비트의 제어는 워드라인(206)으로 부터의 신호와 그리고 드레인과 비트라인(208) 및 소스와 비트라인(209)으로의 연결을 통해 달성된다. 유사하게, 위치(216)에서 비트의 제어는 워드라인(206) 및 드레인과 비트라인(209) 및 소스와 비트라인(208)의 연결로부터의 신호에 의해 달성된다. 인접한 메모리 셀들은 공통 비트라인들을 공유하지만 서로 간섭하지 않는 바, 이는 메모리 셀들은 전형적으로 한번에 하나씩 프로그래밍되며, 이와 같은 경우 프로그래밍 되는 동안 한 번에 단지 하나의 메모리 셀이 활성화되기 때문이라는 것을 알 수 있다.
이제 도 3을 참조하면, 메모리 코어의 적어도 부분(300)에 대한 평면도가 나타나며, 이 부분은 적어도 도 1에 도시된 M×N 어레이 코어들(104) 중 하나의 일부분을 포함한다. 메모리(300)는 반도체 기판(102)위에 형성되고, 실질적으로 서로 평행하게 확장되는 복수의 주입된 비트라인들(304)을 가지며, 또한 실질적으로 서로 평행하게 그리고 상기 복수의 주입된 비트라인들(304)과 실질적으로 직각을 이루도록 확장되는 복수의 형성된 워드라인들(302)을 또한 포함한다. 도 1에서 도시된 X-디코더들(108) 및 Y-디코더들(110)에 의해 적어도 일부분이 나타나는 바와 같 이 워드라인들(302) 및 비트라인들(304)은 프로그래밍 회로와의 접점들 및 상호접속들(도시되지 않음)을 갖는다.
도 4는 듀얼 비트 플래쉬 메모리의 부분(400)에 대한 등단면도이며, 이는 도 3의 라인 4--4를 절취하여 얻어진다. 반도체 기판(102)위에 메모리가 형성되며, 상기 반도체 기판(102)은 예를 들어, 붕소와 같은 p-타입 불순물로 도핑되어 옵션(option)에 따른 문턱 조정 주입(Vtadjust) 영역(402)을 반도체 기판(102)내에 확립한다. 상기 문턱 조정 주입은 상기 반도체 기판(102) 보다 더 많이 도핑되는 영역(402)을 제공한다. 상기 기판은 예를 들어 실리콘으로 형성될 수 있으며 붕소와 같은 p-타입 불순물로 그 자체가 도핑될 수 있다. 상기 문턱 조종 주입(402)은 메모리(400)내에 있는 여러가지 셀들의 문턱 전압을 제어하는데 조력한다.
전하 트래핑 유전층(404)은 상기 반도체 기판(102)위에 증착된다. 상기 전하 트래핑 유전층(404)은 일반적으로 세 개의 분리된 층에 의해 구성될 수 있는 바, 이는 제1절연층(408), 전하 트래핑층(408), 및 제2절연층(410)이다. 제1 및 제2 절연층(406) 및 (410)은 전형적으로 이산화규소(SiO2)와 같은 산화물 유전체로 형성되며 전하 트래핑층(408)은 일반적으로 질화규소(SixNy)와 같은 질화물 유전체로 형성된다. 상기 산화물-질화물-산화물 구조는 편의를 위해 일반적으로 ONO층으로 언급된다. 대안적으로, 다른 유형의 전하 트래핑층들은 본 발명의 범위내에서 이용되고 고려될 수 있다.
상기 전하 트래핑 유전층(404) 아래에 놓여 있는 제1 및 제2 전도성 비트라인들(412) 및 (414)는 도4에서 도시된다. 이러한 비트라인들이 얼마든지 반도체 기판(102)내에 주입될 수 있다는 것 및 이러한 비트라인들은 도3에서 도시된 비트라인들(304)에 대응한다는 것을 알 수 있다. 상기 비트라인들은 전형적으로 비소와 같은 주입된 n-타입 물질에 의해 형성되고, 일부 예에서는 산화물 부분(도시되지 않음)을 포함한다. 제1 및 제2전도성 비트라인들(412 및 414)은 공간적으로 떨어져 있고 그들사이에서 채널 영역(416)을 정의한다.
제1 및 제2전도성 워드라인들(418,420)은 전하 트래핑 유전층(404) 위에 유사하게 도시된다. 이러한 워드라인들은 유전층(404) 위에 얼마든지 형성될 수 있다는 것 및 이러한 워드라인들은 도3에서 도시된 워드라인들(302)에 대응한다는 것을 알 수 있다. 상기 워드라인들은 폴리-실리콘 물질에 의해 형성될 수 있으며, 예를 들어, 여기에서 폴리-실리콘 물질은 상기 유전층(404) 위에 증착되어 이후 패터닝되고 식각된다. 기판의 전체 스택(stack), ONO층들 및 상기 상부의 폴리-실리콘층은 SONOS 타입 듀얼 비트 셀로서 참조될 수 있다.
위치들(420 및 422)은 일반적으로 이곳에서 데이터의 각 비트들이 상기 메모리(400)의 셀들 중 하나에 저장될 수 있다는 것을 나타낸다. 상기 채널(416)은 유효 길이(Leff)를 갖는 것 및 상기 비트들(420,422)은 유효 길이가 감소함(예를 들어, 비례 축소의 결과로서)에 따라 서로 가깝게 될 것이라는 것을 알 수 있다. 따라서, 상보 비트 교란(CBD)이 발생한다. 특히, 만일 서로 밀접하게 되는 경우, 상기 비트들은 그들 자신이 서로 간섭 및/또는 오염시키며 한 쪽의 비트에서 수행된 동작들이 다른 쪽의 비트에 악영향을 미칠 수 있다. 따라서, 디바이스 비례 축소와 관련되는 임의의 양상들은 바람직하지 않으며, 그러한 불이익들을 극복하기 위한 기법이 요구된다.
도5를 참조하면, 본 발명의 하나 이상의 양상들에 따르면 메모리 디바이스를 형성하는 것에 대한 방법(500)이 도시된다. 특히, 상기 메모리는 특히 단채널 효과들 및 상보 비트 교란(CBD)을 완화시키는 포킷 주입들을 이용하여 형성된다. 이렇게 형성된 메모리 디바이스는, 예를 들어, 도1에서 도시된 M×N 어레이 코어들(104) 중 하나의 적어도 일부분을 포함하는 SONOS 기법을 이용한 메모리 코어의 부분과 대응한다.
방법(500)은 이후에 일련의 동작 단계로서 도시되고 기술되지만, 본 발명은 그러한 단계의 도시된 순서에 의해 제한되지 않는다는 것을 알 수 있다. 예를 들어, 일부 단계는 다른 순서로, 및/또는 여기에서 도시 및/또는 기술된 것들 이외의 다른 단계와 동시에, 발생할 수 있다. 게다가, 본 발명의 하나 이상의 양상들에 따르면 방법을 구현하는 경우에 모든 도시된 단계들이 필요한 것은 아니다. 또한, 하나 이상의 동작은 하나 이상의 개별 동작 혹은 단계로 수행될 수 있다.
여기에서 도시 및 기술되지 않은 다른 구조들과 관련 및 여기에서 도시되고 기술된 구조들의 형성 및/또는 처리와 관련하여 본 발명의 하나 이상의 양상들에 따라 수행된 방법이 구현될 수 있다는 것을 알 수 있을 것이다. 예시로서, 상기 방법 또는 그것의 변형들이 도6 내지 도15에 관하여 이하에서 도시 및 기술된 바와 같은 듀얼 비트 메모리 뿐만 아니라 여기에서 도시 및 기술되지 않은 디바이스들 을 제작하는데 사용된다.
단계(502)에서 상기 메모리는 반도체 기판위에 형성되고 옵션에 따른 문턱 조정 주입 Vtadjust이 수행되어 상기 반도체 기판의 나머지 보다 더 많이 도핑된 기판의 영역을 확립한다. 상기 기판은 ,예를 들어, 실리콘으로 형성될 수 있고 상기 기판 그 자체가 ,예를 들어, 붕소와 같은 p-타입 불순물에 의해 도핑될 수 있다. 옵션에 따른 문턱 조정 주입은, 예를 들어, 메모리 디바이스의 문턱 전압을 제어하는 것을 돕기 위하여 상기 기판의 나머지에서 이용된 동일 또는 상이한 p-타입 도펀트(dopant)의 더 큰 농도를 포함한다.
단계(504)에서 전하 트래핑 유전층의 부분은 상기 반도체 기판 위에 형성된다. 이 부분은 제1절연층 및 전하 트래핑층을 포함한다. 상기 제1절연층은, 예를 들어, 이산화 규소(SiO2)와 같은 산화물 유전체에 의해 형성되고, 상기 전하 트래핑층은, 예를 들어, 질화 규소(SixNy)와 같은 질화물 유전체에 의해 형성된다. 상기 제1 절연층은, 예를 들어, 약 70Å 또는 더 얇은 두께로 형성될 수 있는 반면에, 상기 전하 트래핑층은, 예를 들어, 약 60 내지 80Å 사이의 두께로 형성될 수 있다.
이후 레지스트 물질 층은 상기 전하 트래핑 유전층(506) 위에 형성된다. 상기 레지스트는 방사 감응(radiation-sensitive) 필름 물질이며, 이 물질은, 예를 들어, 약 400 내지 800Å 사이의 두께로 도포될 수 있으며, 상기 전하 트래핑 유전층 위에 고정될 수 있다(예를 들어, 베이킹을 통하여). 이후, 단계(508)에서 상기 레지스트는 패터닝된다. 특히, 노광원(exposing source)(예를 들어, 광, X-선들, 전자 빔)이 간섭 마스터 템플릿(intervening master template)(예를 들어, 마스크 또는 레티클)을 통하여 필름 표면에서 선택된 영역들을 조사(illuminate)하기 위하여 이용되어, 템플릿(template) 내에 형성된 패턴이 레지스트 상에 전사될 수 있다.
더욱 특정하게는, 상기 레지스트층 위에 투사된 광은 포토리쏘그래피(photolithography) 동안에 물질층의 성질(예를 들어, 용해도)들을 변화시키며, 물질층의 다른 부분들(예를 들어, 조사된 부분 또는 비조사된 부분, 이용된 레지스트의 유형에 따라 다름)은 이후 처리 단계에서 처리될 수 있다. 예를 들어, 네거티브 레지스트(negative resist)의 영역들이 노광원에 의하여 조사된 경우에 이 영역들은 불용해성이 되어, 이후 현상 단계 동안 상기 레지스트에 대한 용매의 적용은 단지 상기 레지스트의 비조사된 영역들을 제거한다. 따라서 네거티브 레지스트층에서 형성된 패턴은 템플릿의 불투명한 영역들에 의하여 정의된 패턴의 음화(negative image)이다. 대조적으로, 포지티브 레지스트(positive resist)에서는, 상기 레지스트의 조사된 영역들이 용해성이 되며 현상 단계 동안 용매의 적용을 통하여 제거된다. 따라서, 상기 파저티브 레지스트에서 형성된 패턴은 템플릿에서 불투명한 영역들의 포지티브 이미지(positive image)이다.
따라서 리쏘그래픽(lithographic) 코팅은 주제 패턴의 조사된 이미지를 받는데 적합한 방사 감응 코팅이다. 일단 간섭 마스터 템플릿으로부터의 이미지가 상기 레지스트 위에 투사되면, 그 이미지는 거기에서 지울 수 없게 형성된다. 또한 (예를 들어, 질화 실리콘 또는 옥시니트라이드 실리콘과 같은 유기 물질의) 옵션에 따른 반사 방지 코팅(ARC)은 레지스트와 함께 형성되어 노출시간 동안 반사를 완화시킬 수 있다. 이에 의해 패턴 전사의 충실도가 개선된다. 상기 레지스트로부터 형성되는 피쳐들은, 및 더욱 특정하게는 그러한 피쳐들 사이의 틈새들, 상기 기판내에서 형성될 비트라인들과 대응한다.
단계(510)에서 포킷 주입들은 상기 기판내에 형성된다. 더욱 특정하게는, 각 포킷 영역들은 상기 기판 표면에 대해 임의의 각도로 하나 이상의 도펀트들의 주입을 통하여 형성된다. 상기 도펀트들은 상기 레지스트 피쳐들 사이에 형성된 상기 틈새들을 통과하여 주입각도에 따라서 상기 레지스트 피쳐들에 인접하게 및 일정 정도 아래에 주입된다. 예를 들어, 상기 도펀트들은 상기 기판 표면에 대하여 약 5 내지 40도 사이의 각도로 주입될 수 있으며, 예를 들어, 붕소와 같은 p-타입 도펀트를 하나 이상 포함할 수 있다. 또한 그러한 도펀트들은, 예를 들어, 약 10 내지 100 keV 사이의 에너지 레벨(energy level) 및 약 1×1012 내지 5×1014 atoms/㎠ 사이의 주입량(dose)으로 주입될 수 있다.
이후, 단계(512)에서 비트라인 주입들은 수행되어 상기 반도체 기판내에서 매립 비트라인들을 확립한다. 상기 비트라인 주입은 하나 이상의 n-타입 도펀트들(예를 들어, 비소, 인 및/또는 안티몬)을 포함할 수 있으며, 예를 들어, 약 0.75×1015 내지 4×1015 atoms/㎠ 사이의 주입량 및 약 40 내지 100 keV 사이의 에너지 레벨로 형성될 수 있다. 그러나, 어떤 적합한 주입 조성 및 농도도 본 발명의 범위내에 포함되는 것으로 고려된다는 것을 알 수 있다. 또한, n-타입 비트라인 주입들에 부가하여, 어떤 적합한 p-타입 도펀트들이라도 역시 본 발명의 범위내에 포함되는 것으로 고려된다. 상기 매립 비트라인들은 대응되는 메모리 셀들에 대하여 각각 소스 및 드레인으로서 역할을 한다. 따라서, 각 채널들은 대응되는 매립 비트라인들의 쌍 사이에 정의된다.
포킷 주입들(또는 헬로[halo] 주입들)은 소스/드레인(S/D) 영역들 근처에 주입된 비트라인들에 의해 정의된 국부적인 도펀트 분포들을 생성한다. 도펀트들은 임의의 각도로 주입되기 때문에, 그러한 분포들은 적어도 부분적으로 각 채널들까지 확장된다. 따라서, 포킷 주입들은 원하지 않는 소스/드레인 누설 전도 전류 또는 표면 펀치스루 전류를 완화시킨다. 또한 포킷 주입들은, 특히, 단채널 효과들 및 상보 비트 교란(CBD)을 완화시키는데 기여한다. 더욱 특정하게는, 한 쪽의 비트가 다른 쪽(mirror)의 비트에 거의 영향을 미치지 않도록 적은 양으로 동작(예를 들어, 프로그래밍, 소거 또는 판독)될 수 있다. 추가적으로, 누설 전류들, 누화, 문턱 전압(VT) 롤오프 뿐만 아니라 좁은 채널들로 인해 발생하는 다른 악영향들이 이에 의하여 또한 완화된다. 비트라인 주입들은 포킷 주입들의 수행전에 앞서 수행될 수 있다.
이후, 단계(514)에서 패터닝된 레지스트는 제거되며(예를 들어, 스트립), 단계(516)에서 전하 트래핑 유전층의 나머지가 형성된다(예를 들어, 약 100Å 또는 더 얇은 두께로). 제1절연층과 마찬가지로, 제2절연층은 이산화 규소(SiO2)와 같은 산화 유전체에 의해 형성될 수 있다. 일반적으로 산화물-질화물-산화물 구조는 편의를 위해 ONO 층으로서 참조된다는 것을 알 수 있다. 또한 고(high)유전상수(고-k 물질들)를 갖는 물질들은 하나 이상의 ONO 층들, 및 특히 제1절연층 및/또는 제2절연층으로서 사용될 수 있다는 것을 알 수 있다. 산화 알루미늄이 사용될 수 있고, 예를 들어, 제2절연층을 위해서 사용될 수 있다.
이후, 단계(518)에서 워드라인물질층은 ONO 층 위에 형성된다. 워드라인 물질은, 예를 들어, 폴리-실리콘을 포함할 수 있다. 마지막으로, 단계(520)에서 워드라인 물질은 패터닝되어 매립 비트라인들(예를 들어, 도3 및 도4에서 도시된 바와 같이) 위에 워드라인들을 확립한다. 이후 방법은 뒤따르는 백-엔드(back-end) 처리를 위하여 지속될 수 있다. 본 발명은 단계(510) 및 단계(512)에서 각각 포킷 및 비트라인 주입들을 수행하기 전에 전체 ONO층을 형성하는 것을 고려하고 있다는 것을 알 수 있다. 이러한 방식으로, 단순하게 제1절연층 및 전하 트래핑층을 통하기 보다는 전체 ONO층을 통하여 포킷 및 비트라인 주입들이 수행될 수 있다.
이제 도6 내지 도15를 참조하면, 본 발명의 하나 이상의 양상들에 따라 메모리 디바이스(600)를 형성하기 위한 예시적인 기법이 나타난다(도6). 특히, 메모리(600)는 포킷 주입들을 이용하여 형성되고, 포킷 주입들은 특히 단채널 효과들 및 상보 비트 교란(CBD)을 완화시킨다. 예를 들어, 그와 같이 형성된 메모리(600)는 도1에서 도시된 M×N 어레이 코어들(104) 중 하나의 적어도 일부를 포함하는 SONOS 기법을 이용한 메모리 코어의 부분과 대응한다. 포킷 주입들의 사용을 통해 비례 축소 및 결과로서 생기는 향상된 집적 밀도가 이에 의해 용이하게 된다.
처음에, 메모리(600)가 위에 형성되는 반도체 기판(602)에 옵션에 따른 문턱 조정 주입(604)이 적용되어 기판(602)의 코어에서 영역(606)이 확립되며 이 영역은 상기 반도체 기판의 나머지 보다 더 많이 도핑된다(도6). 상기 기판도, 예를 들어, 붕소와 같은 p-타입 도펀트에 의해 그 자신이 도핑될 수 있으며 , 상기 옵션에 따른 문턱 조정 주입(Vtadjust)은, 예를 들어, 동일 또는 상이한 p-타입 도펀트의 큰 농도를 포함할 수 있다. 상기 문턱 조정 주입(606)는 메모리 디바이스(600)의 문턱 전압을 제어하는데 기여한다. 그러나, 상기 문턱 조정 주입은 선택적이어서 본 발명에 따라 생략될 수 있다.
여기에서 사용되는 기판 또는 반도체 기판에 대한 참조는 베이스 반도체 웨이퍼(예를 들어, 실리콘, SiGe, 또는 SOI 웨이퍼) 및 그 위에 형성되거나 그와 관련된 임의의 에피텍셜 층들 또는 다른 유형의 반도체 층들을 포함할 수 있는 것을 알 수 있다. 또한 간략화 및 용이한 이해를 위하여 여기에서 도시된 소자들이 상호(예를 들어, 층 대 층, 치수 및/또는 방향들) 관련된 특정 치수로 설명되며, 소자들의 실제 치수는 여기에서 설명된 것과는 실질적으로 다르다는 것을 알 수 있다.
이후 전하 트래핑 유전층(608)의 부분은 상기 반도체 기판 위에 형성된다(도7). 상기 전하 트래핑 유전층(608)의 부분은 제1절연층(610) 및 전하 트래핑층(612)을 포함한다. 이후 레지스트 물질의 층(614)은 상기 전하 트래핑층(612)위에 형성된다(도8). 상기 레지스트(614)는, 예를 들어, 약 400 내지 800Å 사이의 두께로 도포되고 상기 전하 트래핑층(612)에 (예를 들어, 베이킹을 통해) 고정될 수 있는 방사 감응 막이다.
이후, 방사원(예를 들어, 광, x-선들, 전자빔)에 대한 선택적 노출과 같은 것에 의해 레지스트(614)가 패터닝되고, 이러한 방사원은 간섭 마스터 템플릿(예를 들어, 마스크 또는 레티클)을 통해 필름(614)의 특정 영역을 조사하여 템플릿내에 형성된 패턴이 레지스트(614) 상에 전사되도록 하는데 사용될 수 있다(도 9). 일단 간섭 마스터 템플릿(도시되지 않음)으로부터의 이미지가 레지스트(614)에 투사되면 그 이미지는 레지스트내에서 지울 수 없도록 형성된다. 도시되지는 않았지만, 또한 (예를 들어, 질화 실리콘 또는 옥시니트라이드 실리콘과 같은 유기 물질의) 옵션에 따른 반사 방지 코팅(ARC)은 노출동안 반사를 완하시키며 상기 레지스트와 함께 형성되어 이에 의하여 패턴 전사의 충실도를 개선시킨다. 상기 레지스트(614)로 부터 형성되는 피쳐들(616) 및 더욱 특정하게는 그러한 피쳐들 사이의 틈새들(618)은 이후 상기 기판(602)내에 형성될 비트라인들과 대응한다.
이후 포킷 주입부들(620)은 상기 기판(602)내에 형성된다(도10). 더욱 특정하게는, 각 포킷 영역들이 상기 기판(602)의 표면에 대하여 임의의 각도로 하나 이상의 도펀트들을 주입(630)을 통해 형성된다. 상기 도펀트들은 상기 레지스트 피쳐들(616) 사이에 존재하는 상기 틈새들(618)을 통과하여 주입각도에 따라 상기 피쳐들(616)의 부분들에 인접하게 및 아래에 일정 정도로 주입된다. 예를 들어, 상기 도펀트들은 상기 기판(602)의 표면에 대하여 약 5 내지 40도 사이의 각도로 주입되며, 예를 들어, 붕소와 같은 하나 이상의 p-타입 도펀트들을 포함할 수 있다. 그러한 도펀트들은, 예를 들어, 약 10 내지 100 keV 사이의 에너지 레벨 및 약 1×1012 내지 5×1014 atoms/㎠ 사이의 주입량으로 또한 주입될 수 있다.
이후 비트라인 주입(634)은 상기 유전체(610,612)의 부분을 통하여 수행되어 상기 반도체 기판(602)내에 매립 비트라인들(640)을 확립한다(도11). 상기 비트라인 주입(634)은 하나 이상의 n-타입 도펀트들(예를 들어, 비소, 인, 안티몬)을 포함할 수 있으며, 예를 들어, 약 0.75×1015 내지 4×1015 atoms/㎠ 사이의 주입량 및 약 40 내지 100 keV 사이의 에너지 레벨로 수행될 수 있다. 그러나, 비트라인들 및 포킷 주입들 뿐만 아니라 본원과 관련된 다른 어떤 도핑들에 대한 어떤 적절한 주입 조성 및 농도는 본 발명의 범위내에 있는 것으로 고려되는 것을 알 수 있다. 또한, n-타입 비트라인 주입들에 더하여, 어떠한 적절한 p-타입 도펀트들은 역시 본 발명의 범위내에 있는 것으로 고려된다. 상기 매립 비트라인들(640)은 대응되는 메모리 셀들에 대한 각 소스들 및 드레인들로서 역할을 한다. 따라서, 각 채널들(644)은 대응되는 매립 비트라인들(640)의 쌍들 사이에 정의된다.
이후 상기 패터닝된 레지스트는 제거되고(예를 들어, 스트립)(도12), 상기 전하 트래핑 유전층(608)의 나머지는 전하 트래핑층(612)(도13) 위에 형성된다. 상기 전하 트래핑 유전층의 나머지는, 예를 들어, 제2절연층(650)을 포함할 수 있다. 상기 전하 트래핑 유전층(608)의 제1절연층(610) 및 제2절연층(650)은 하나 이상의 산화물 기저 물질을 포함할 수 있으며, 반면에 상기 전하 트래핑 유전층(608)의 상기 전하 트래핑층(612)은 하나 이상의 질화물 기저 물질을 포함할 수 있다는 것을 알 수 있다. 따라서 상기 전하 트래핑 유전층은 ONO층으로서 참조된다.
그러나, 상기 전하 트래핑 유전층(608)은 전자 트래핑을 할 수 있거나 전자 트래핑을 용이하게 하는 어떤 유전층(들)이 될 수 있는 것을 알 수 있다. 바꿔 말하면, 전자 트래핑을 용이하게 하기 위해, 상기 전하 트래핑 유전체는 전하 트래핑 유전체를 사이에 끼우고 있는 층들 보다 낮은 장벽 높이를 가진 층을 가지고 있다(예를 들어, 비교적 낮은 장벽 높이를 가진 층을 사이에 끼우고 있는 비교적 높은 장벽 높이를 가진 두개의 층). 3중 ONO 유전층의 경우에 있어서, 예를 들어 산화물층들(610, 650)은 예를 들어, 약 3.1eV의 장벽 높이를 가질 수 있는 반면에 질화물층(612)은 예를 들어, 약 2.1eV의 장벽 높이를 가질 수 있다. 이러한 배열에서는, 전하 트래핑 웰(well)이 중간층(612)에서 생성된다.
예로서, 전하 트래핑 유전층들은 3중 ONO 유전층, 2중 산화물/질화물 유전층, 2중 질화물/산화물 유전층, 2중 산화물/탄탈 산화물 유전층(Si02/Ta2O5), 3중 산화물/탄탈 산화물/산화물 유전층(Si02/Ta2O5/Si02), 2중 산화물/스트론튬 티탄산염 유전층(SiO2/SrTiO3), 2중 산화물/바륨 스트론튬 티탄산염 유전층(SiO2/BaSrTiO2), 3중 산화물/스트론튬 티탄산염/산화물 유전층(SiO2/SrTiO3/SiO2), 3중 산화물/스트론튬 티탄산염/바륨 스트론튬 티탄산염 유전층(SiO2/SrTiO3/BaSrTiO2) 등을 포함할 수 있다. 비록 용어 SONOS는 ONO층을 암시하지만, 여기에서 사용되는 것과 같이 이 용어는 비휘발성 메모리 디바이스들을 포함하는 것을 의미하며 이러한 비휘발성 메모리 디바이스들은 상기에서 기술된 전하 트래핑 유전층을 포함하여 임의의 적합한 전하 트래핑 유전층들을 포함한다. 바꿔 말하면, 여기에서 기술된 바에 따라서 SONOS 유형의 비휘발성 메모리 디바이스는 전자 트래핑을 할 수 있거나 전자 트래핑을 용이하게 하는 어떤 전하 트래핑 유전층(들)을 포함할 수 있다.
상기 전하 트래핑 유전층(608)이 ONO 층들을 포함하는 경우에는, 예를 들어, 제1절연층(610) 및 제2절연층(650) 중 하나 또는 모두가 예를 들어, 하나 이상의 실리콘 풍부 실리콘 이산화물층들, 산소 풍부 실리콘 이산화물층들, 열에 의해 성장되거나 증착되는 산화물 층들 및/또는 질화 산화물층을 포함할 수 있다. 유사하게 상기 전하 트래핑층(612)은 예를 들면, 형성된 하나 이상의 실리콘 풍부 실리콘 질화물층들 또는 니트로겐 풍부 실리콘 질화물층들을 포함할 수 있다. 또한 고유전율(고-k 물질들)을 갖는 물질들은 하나 이상의 상기 ONO 층들, 및 특히 상기 제1절연층 및/또는 상기 제2절연층으로서 사용될 수 있다. 산화 알루미늄이 사용될 수 있고, 예를 들면, 제2절연층(650)을 위해 사용될 수 있다.
또 다른 예들에 따르면, 상기 제1절연층(610) 및 상기 제2절연층(650)은 각각 약 50 내지 약 150Å, 약 60내지 약140Å 또는 약 70내지 약130Å 사이의 두께를 가질 수 있는 반면에 상기 전하 트래핑 질화물층(612)은 약 20 내지 약 80Å, 약 25내지 약75Å 또는 약 30내지 약70Å 사이의 두께를 가질 수 있다.
본 발명은 상기 포킷 주입들(630) 및 상기 비트라인 주입들(634)을 수행하기 전에 전체 ONO층(608)의 형성을 고려한다는 것을 알 수 있다. 이러한 방식에서는, 상기 포킷 주입(630) 및 비트라인 주입(634)이 상기 전하 트래핑층(612) 및 상기 제1 절연층(610) 뿐만 아니라 상기 제2절연층(650)을 통하여 수행된다.
이후 워드라인 물질(660)층이 상기 제2절연층(650) 위에 형성된다(도14). 상기 워드라인 물질(660)은 예를 들어, 폴리-실리콘 또는 다른 유형의 전도성 물질을 포함할 수 있다. 마지막으로, 상기 워드라인 물질(660)은 패터닝(예를 들어, 식각되어)되어 매립 비트라인들(도15) 위에 워드라인들(662)을 형성하며 워드라인물질의 패터닝 후에 형성되는 복수의 워드라인들을 나타낸다. 도15가 도3에서 라인 15--15을 따라 절취한 디바이스에 대응될 수 있다는 것을 알 수 있다. 따라서, 도15에서 도시된 도해는 도6 내지 14에서 도시된 이미지와 관련하여 90도 회전되었다. 따라서, 측면도 또는 매립 비트라인(640)의 길이 전망도가 도15에서 도시된다. 또한, 상기 매립 비트라인들(640) 및 상기 워드라인들(662)은 상호간에 실질적으로 직각을 이루도록 배향됨을 알 수 있다.
포킷 주입부들(또는 할로[halo] 주입부들)(620)은 소스/드레인(S/D) 영역들 근처에 상기 주입된 비트라인들(640)에 의해 정의되는 국부(localized) 도펀트 분포들을 생성하는 것을 알 수 있다. 상기 도펀트들은 임의의 각도로 주입되므로, 적어도 일부분이, 비트라인들(640) 사이에 정의되는 각 채널들(644)까지 상기 분포들이 확장된다(도11 내지 14). 따라서, 상기 포킷 주입부들(620)은 원하지 않는 소스/드레인 누설 전도, 또는 표면 펀치스루 전류를 완화시킨다.
또한 상기 포킷 주입부들(620)은, 특히, 단채널 효과들 및 상보 비트 교란(CBD)을 완화시키는데 기여한다. 더욱 특정하게는, 복수의 비트(670, 672)가 채널(644) 위에 있는 상기 전하 트래핑층(612)내에 저장되는 경우에는 한 쪽의 비트가 다른 한 쪽(mirror)의 비트에 거의 영향을 미치지 않도록 동작(예를 들어, 프로그래밍, 소거 또는 판독) 될 수 있다(도14). 부가하여, 이에 의하여 누설 전류, 누화, 문턱 전압(VT) 롤오프 뿐만 아니라 좁은 채널들로부터 발생할 수 있는 다른 악 영향들 역시 완화된다. 따라서, 본 발명의 하나 이상의 양상들은 상기 채널(644)의 유효 길이(Leff)가 감소되는 것을 가능하게 하며, 여기서 상기 채널의 유효 길이는 비트들(670, 672)과 같은, 저장된 비트들이 서로 충분하게 떨어져 있어서 상기 비트들이 서로 방해하지 않고, 한 쪽의 비트가 동작(예를 들어, 판독, 쓰기 또는 소거 동작)되었을 때 다른 한 쪽의 비트가 실질적으로 영향을 받지 않은 채로 남아 있는 그러한 길이이다(도14). 이것은 정보를 가지는 보다 많은 비트들이 메모리의 보다 작은 부분에 저장되는 것을 가능하게 한다. 따라서, 디바이스 성능이 유지되면서 집적 밀도가 향상될 수 있다.
스핀-온 기법들, 스퍼터링 기법들(예를 들어, 마그네트론 또는 이온빔 스퍼터링), 화학 기상 증착(CVD) 및/또는 저압 화학 기상 증착(LPCVD)과 같은 성장 및/또는 증착 기법들을 단독 또는 조합하는 임의의 하나 이상의 적합한 방식에 의해 여기에서 기술된 층들 중 어느 것이라도 형성될 수 있다는 것을 알 수 있다. 또한 여기에서 설명된 단계들의 순서는 절대적이지 않다는 것을 알 수 있다. 예를 들어, 상기 비트라인들(640)이 상기 포킷 주입부들(620)의 형성 전에 형성될 수 있다.
비록 본 발명이 하나 이상의 구현에 관하여 개시 및 설명되었지만, 균등한 변경들 및 변형들이 명세서 및 첨부된 도면들에 대한 판독 및 이해에 근거하여 당업자에게 떠오를 것이다. 본 발명은 그러한 모든 변형들 및 변경들을 포함하며 단지 하기의 청구항들의 범위에 의해서만 제한된다. 특히 상기에서 기술된 요소들(어셈블리들, 디바이스들, 회로들 등)에 의해 수행되는 여러 가지 기능들과 관련하여, 그러한 요소들을 기술하는데 사용되는 용어들(용어 "수단"을 비롯한)은, 비록 임의의 요소가 여기에서 설명된 본 발명의 예시적인 구현들에서의 기능을 수행하는 개시된 구조와 구조적으로 동등하지 않더라도, 달리 지정되지 않는 한, 기술된 요소(예를 들어, 기능적으로 동등한 것)의 상술한 기능을 수행하는 임의의 요소에 대응하는 것을 의미한다. 그에 더하여, 본 발명의 특별한 특징이 여러 가지 구현들 중 단지 하나에 대해 개시되어 있는 반면에, 이러한 특징은 소정의 또는 특정한 응용을 위해 요구되며 유익한 다른 구현들에 대한 하나 이상의 다른 특징들과 관계되어 있다. 더욱이, 상세한 설명 또는 청구항들에서 사용되는 용어들 "포함한다(include)", "갖는(having)", "가진다(has)", "구비한(with)" 또는 이러한 것들의 변형들까지 포함하여, 이러한 용어들은 용어 "포함한다(comprising)"와 유사한 의미를 갖는다.
여기에서 나타나는 듀얼 비트 메모리를 형성하는 방법은 반도체 제조 분야에서 특히 디바이스의 비례 축소를 용이하게 함은 물론 상보 비트 교란(CBD)을 완화시키는 것을 용이하게 하는 데에 이용될 수 있다.
Claims (10)
- 반도체 기판(602) 상에 SONOS 듀얼 비트 메모리 코어 어레이의 일부분을 형성하는 방법(500)으로서,상기 반도체 기판(602) 위에 전하 트래핑 유전체 층(608)의 일부분을 구성하는 제1 절연층 및 전하 트래핑 층(612)을 순서대로 형성하는 단계(504)와;상기 전하 트래핑 유전체 층의 일부분 위에 레지스트(614)를 형성하는 단계(506)와;제1 간격(618)으로 이격되는 복수의 레지스트 피쳐들(616)을 형성하기 위하여, 상기 레지스트(614)를 패터닝하는 단계(508)와;상기 반도체 기판(602) 내의, 상기 레지스트 피쳐들(616)의 바로 아래에서 부분적으로 확장되는 포킷 주입부(620)를 형성하기 위하여, 상기 제1 간격(618) 및 상기 전하 트래핑 유전체 층(608)의 일부분을 통해 상기 반도체 기판(602)에 대해 경사 각도로 포킷 주입(630)을 수행하는 단계(510)와;상기 반도체 기판(602) 내에, 상기 제1 간격(618)에 대응하는 폭을 가지는 매립 비트라인들(640)을 형성하기 위하여, 상기 제1 간격(618) 및 상기 전하 트래핑 유전체 층(608)의 일부분을 통해, 상기 레지스트 피쳐들(616)의 바로 아래에서 확장되는 상기 포킷 주입부(620)를 포함하지 않는, 상기 제1 간격(618)의 바로 아래의 영역에, 비트라인 주입(634)을 수행하는 단계와;상기 패터닝된 레지스트를 제거하는 단계(514)와;레지스트가 제거된 후의 상기 전하 트래핑 층(612) 위에 상기 전하 트래핑 유전체 층(608)의 나머지 부분을 구성하는 제2 절연층(650)을 형성하는 단계(516)와;상기 제2 절연층(650) 위에 워드라인 물질(660)을 형성하는 단계(518)와;상기 매립 비트라인들(640) 위에 워드라인들(662)을 형성하기 위하여, 상기 워드라인 물질(660)을 패터닝하는 단계(520)를 포함하는 것을 특징으로 하는 방법.
- 삭제
- 삭제
- 삭제
- 제1항에 있어서,상기 포킷 주입(630)은 상기 반도체 기판(602)에 대해 5도 내지 40도 사이의 각도에서 수행되는 것을 특징으로 하는 방법.
- 제5항에 있어서,상기 포킷 주입(630)은 붕소를 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서,상기 비트라인 주입(634)은 0.75×1015 내지 4×1015 atoms/㎠ 사이의 주입량에서 수행되는 것을 특징으로 하는 방법.
- 제1항에 있어서,상기 비트라인 주입(634)은 40 내지 100 keV 사이의 에너지 레벨에서 수행되는 것을 특징으로 하는 방법.
- 제1항에 있어서,상기 포킷 주입(630)은 10 내지 100 keV 사이의 에너지 레벨에서 수행되는 것을 특징으로 하는 방법.
- 제1항에 있어서,상기 포킷 주입(630)은 1×1012 내지 5×1014 atoms/㎠ 사이의 주입량에서 수행되는 것을 특징으로 하는 방법.
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