KR101134282B1 - 비휘발성 저항 스위칭 메모리 제조 방법 - Google Patents
비휘발성 저항 스위칭 메모리 제조 방법 Download PDFInfo
- Publication number
- KR101134282B1 KR101134282B1 KR1020090109600A KR20090109600A KR101134282B1 KR 101134282 B1 KR101134282 B1 KR 101134282B1 KR 1020090109600 A KR1020090109600 A KR 1020090109600A KR 20090109600 A KR20090109600 A KR 20090109600A KR 101134282 B1 KR101134282 B1 KR 101134282B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal oxide
- lower electrode
- electrode
- oxide film
- insulating film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 113
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 102
- 239000003792 electrolyte Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000000151 deposition Methods 0.000 claims abstract description 19
- 229910021645 metal ion Inorganic materials 0.000 claims abstract description 19
- 238000006243 chemical reaction Methods 0.000 claims abstract description 16
- 238000000059 patterning Methods 0.000 claims abstract description 12
- 238000006056 electrooxidation reaction Methods 0.000 claims abstract description 8
- 238000000926 separation method Methods 0.000 claims abstract description 4
- -1 metal oxide ions Chemical class 0.000 claims description 20
- 229910052697 platinum Inorganic materials 0.000 claims description 16
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 claims description 11
- 229910052782 aluminium Inorganic materials 0.000 claims description 9
- 229910052802 copper Inorganic materials 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 9
- 229910052721 tungsten Inorganic materials 0.000 claims description 9
- 229910003087 TiOx Inorganic materials 0.000 claims description 8
- 238000003475 lamination Methods 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- 229910019044 CoSix Inorganic materials 0.000 claims description 6
- 229910004166 TaN Inorganic materials 0.000 claims description 6
- 229910008486 TiSix Inorganic materials 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 6
- 238000003487 electrochemical reaction Methods 0.000 claims description 6
- 229910000000 metal hydroxide Inorganic materials 0.000 claims description 6
- 150000004692 metal hydroxides Chemical class 0.000 claims description 6
- 229910052715 tantalum Inorganic materials 0.000 claims description 6
- 229910052718 tin Inorganic materials 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 229910017107 AlOx Inorganic materials 0.000 claims description 3
- 229910002451 CoOx Inorganic materials 0.000 claims description 3
- 229910016553 CuOx Inorganic materials 0.000 claims description 3
- 229910015189 FeOx Inorganic materials 0.000 claims description 3
- 229910017947 MgOx Inorganic materials 0.000 claims description 3
- 229910016978 MnOx Inorganic materials 0.000 claims description 3
- 229910005855 NiOx Inorganic materials 0.000 claims description 3
- 229910005889 NiSix Inorganic materials 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910003070 TaOx Inorganic materials 0.000 claims description 3
- 229910007667 ZnOx Inorganic materials 0.000 claims description 3
- 229910003134 ZrOx Inorganic materials 0.000 claims description 3
- 229910052735 hafnium Inorganic materials 0.000 claims description 3
- 229910052742 iron Inorganic materials 0.000 claims description 3
- 229910052749 magnesium Inorganic materials 0.000 claims description 3
- 229910052748 manganese Inorganic materials 0.000 claims description 3
- 229910052758 niobium Inorganic materials 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- HLLICFJUWSZHRJ-UHFFFAOYSA-N tioxidazole Chemical group CCCOC1=CC=C2N=C(NC(=O)OC)SC2=C1 HLLICFJUWSZHRJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052720 vanadium Inorganic materials 0.000 claims description 3
- 229910052725 zinc Inorganic materials 0.000 claims description 3
- 229910052726 zirconium Inorganic materials 0.000 claims description 3
- 238000002048 anodisation reaction Methods 0.000 claims description 2
- 229910052759 nickel Inorganic materials 0.000 claims description 2
- 230000005611 electricity Effects 0.000 claims 1
- 239000010408 film Substances 0.000 description 77
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 15
- 238000002848 electrochemical method Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 229910021607 Silver chloride Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- HKZLPVFGJNLROG-UHFFFAOYSA-M silver monochloride Chemical compound [Cl-].[Ag+] HKZLPVFGJNLROG-UHFFFAOYSA-M 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical class [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000007743 anodising Methods 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- ZOMNIUBKTOKEHS-UHFFFAOYSA-L dimercury dichloride Chemical class Cl[Hg][Hg]Cl ZOMNIUBKTOKEHS-UHFFFAOYSA-L 0.000 description 2
- 239000008151 electrolyte solution Substances 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000004549 pulsed laser deposition Methods 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 238000003756 stirring Methods 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 229910010280 TiOH Inorganic materials 0.000 description 1
- 238000002441 X-ray diffraction Methods 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000002207 thermal evaporation Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명에 따라서 비휘발성 저항 스위칭 메모리 제조 방법이 제공되는데, 상기 방법은 (a) 기판을 제공하는 단계와; (b) 상기 기판 상에 하부 전극을 증착하는 단계와; (c) 상기 하부 전극 상에 전극 분리를 위한 제1 절연막을 증착하는 단계와; (d) 상기 하부 전극 및 제1 절연막 두께 전체에 걸쳐 원하는 패턴을 얻기 위한 패터닝 과정을 수행하는 단계와; (e) 상기 패턴화된 부분에 제2 절연막을 증착하는 단계와; (f) 상기 제1 절연막에 복수의 컨택트 홀을 패터닝하여, 상기 하부 전극을 노출시키는 단계와; (g) 금속 산화막의 금속 이온이 포함된 전해질과 상기 하부 전극 사이의 전기화학적 산화 반응을 이용하여, 상기 컨택트 홀 내부를 금속 산화막으로 적층하는 단계와; (h) 상기 금속 산화막 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 저항 스위칭(resistance switching) 특성을 갖는 금속 산화막을 포함하는 비휘발성 저항 스위칭 메모리(Resistance Switching Random Access Memory; ReRAM) 제조 방법에 관한 것으로서, 보다 구체적으로는 기존의 bottom-up 방식의 via filling 기술의 문제점을 극복할 수 있는 비휘발성 저항 스위칭 메모리 제조 방법에 관한 것이다.
지금까지 반도체 관련 산업은 1980년대의 소형화 및 집적화, 1990년대의 초소형화 및 고집적화를 기반으로 성공적으로 발전하여 왔다. 이러한 성공은 소자 크기가 작아지더라도 소자 작동 원리가 그대로 유지될 수 있다는 것을 기반으로 한다. 따라서, 기존의 기술 방식의 연장선상에서 그 기술을 보다 향상시키는 방향으로 모든 연구 개발이 이루어졌으며, 지금까지 매우 성공적이었다.
그러나, 정보화와 통신화가 가속됨에 따라 더 많은 정보를 더욱 빠르게 처리할 수 있는 능력을 가진 반도체 소자와 시스템의 성능 향상의 필요성이 대두되었으 며, 이를 위해 핵심 부품인 메모리 소자의 초고속화, 초고집적화 및 초절전화가 필수적으로 요구되고 있다. 따라서, 고용량 정보 저장에 필요한 초고집적화가 가능한 비휘발성 메모리 소자 개발의 필요성이 그 어느 때보다도 커지고 있는 실정이다.
최근 ITRS(International Technology Roadmap for Semiconductors)에 따르면, 차세대 비휘발성 메모리로 유력하게 대두되고 있는 소자로서 PRAM(Phase Change RAM), NFGM(Nano Floating Gate Memory), ReRAM, PoRAM(Polymer RAM), MRAM(Magnetic RAM), Molecular RAM 등이 있으며, 이러한 차세대 메모리 개발은 DRAM의 고집적성과 낮은 소비 전력, 플래시 메모리의 비휘발성, SRAM의 고속 동작을 모두 구현하기 위한 방향으로 이루어지고 있다. 특히 ReRAM 소자는 상기 메모리 소자의 장점을 모두 가지고 있어서, 유력한 차세대 메모리로 거론되고 있다.
ReRAM의 경우 저항 스위칭 특성을 가지는 금속 산화막을 이용하는데, 이러한 금속 산화막을 제조하는 방법으로 물리적 기상 증착법(PVD), 화학적 기상 증착법(CVD), 스퍼터링, 펄스 레이저 증착법(pulsed laser deposition; PLD), 증발법(thermal evaporation), 전자빔 증발법(electron beam evaporation), 원자층 증착법(atomic layer deposition; ALD), 분자선 에피탁시 증착법(molecular beam epitaxy; MBE)과 같은 증착 공정 방법을 이용하고 있다.
그러나, 이러한 증착 방법은 여러 가지 문제점을 가지고 있다. 구체적으로, via hole과 같은 컨택트 홀 내부를 저항 스위칭 특성을 갖는 금속 산화막으로 채워야 하는데, 종래 기술은 모두 bottom-up 방식을 채용하고 있다. 그러나, bottom-up 방식의 증착은 완전하지 않기 때문에, 홀 내부의 바닥면에서부터 완벽하게 채워지면서 증착되지 않을 수가 있어, 금속 산화막 내부에 공극(void)이 형성될 수 있다는 문제점이 있다.
또한, 증착 방법으로 원하는 곳, 즉 via hole 내부 만을 금속 산화막으로 채우는 것이 아니라, 절연막 표면 등 불필요한 부분까지 금속 산화막이 증착되어, 이들 불필요한 금속 산화막을 제거해야 하는 문제점이 있으며(도 4 참조), 또한 형성할 수 있는 홀의 크기도 제한되는 등의 문제점이 있다.
본 발명은 상기한 종래 기술에서 나타나는 문제점을 해결하기 위한 것으로서, 그 한 가지 목적은 절연막에 형성하는 컨택트 홀의 크기에 제한받는 일이 없이, 그 홀 내부에 저항 스위칭 특성을 갖는 금속 산화막을 형성하는 방법을 포함하는 비휘발성 저항 스위칭 메모리 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 컨택트 홀과 같이 원하는 특정 사이트에만 저항 스위칭 특성을 갖는 금속 산화막을 형성하는 방법을 포함하는 비휘발성 저항 스위칭 메모리 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 절연막에 형성된 컨탠트 홀을 그 바닥에서부터 차곡차곡 공극 없이 저항 스위칭 특성을 갖는 금속 산화막을 형성하는 방법을 포함하는 비휘발성 저항 스위칭 메모리 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여,본 발명에 따라서 비휘발성 저항 스위칭 메모리 제조 방법이 제공되는데, 상기 방법은 (a) 기판을 제공하는 단계와; (b) 상기 기판 상에 하부 전극을 증착하는 단계와; (c) 상기 하부 전극 상에 전극 분리를 위한 제1 절연막을 증착하는 단계와; (d) 상기 하부 전극 및 제1 절연막 두께 전체에 걸쳐 원하는 패턴을 얻기 위한 패터닝 과정을 수행하는 단계와; (e) 상기 패턴화된 부분에 제2 절연막을 증착하는 단계와; (f) 상기 제1 절연막에 복수의 컨택트 홀을 패터닝하여, 상기 하부 전극을 노출시키는 단계와; (g) 금속 산화막의 금속 이온이 포함된 전해질과 상기 하부 전극 사이의 전기화학적 산화 반응을 이용하여, 상기 컨택트 홀 내부를 금속 산화막으로 적층하는 단계와; (h) 상기 금속 산화막 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 상기 (g) 단계에서, 상기 금속 산화막은 상기 전기화학적 산화에 따른 금속 산화물층에 대해 산소 분위기하에서 열처리를 수행하여 얻어질 수 있다.
한 가지 실시예에 있어서, 상기 (g) 단계에서, 상기 전기화학적 산화 반응은 작업 전극 역할을 하는 상기 기판과 연결된 전원을 통해 화학 반응에 필요한 전기 에너지를 인가하여, 상기 하부 전극과 상기 금속 이온 사이에 산화 반응을 일으키는 방식으로 이루어질 수 있다.
한 가지 실시예에 있어서, 상기 (g) 단계에서의 전기화학전 산화 반응은, 상기 금속 산화막의 금속 이온이 포함되고 상기 컨택트 홀을 통해 상기 하부 전극과 접촉하며 OH- 이온을 포함하는 전해질로 채워지고, 상기 하부 전극, 제1 절연막 및 제2 절연막이 형성된 표면과 반대쪽 면이 외부로 향한 상태에서 상기 기판이 결합되어 있는 용기와, 상기 전해질 속에 일정한 간격을 유지하며 잠긴 상태로 배치되는 기준 전극 및 상대 전극과, 상기 외부로 향한 기판 표면과 연결되어, 상기 기판 에 전압 혹은 전류를 인가하기 위한 전원을 포함하는 전기화학적 적층 장치를 이용하여 이루어질 수 있다.
한 가지 실시예에 있어서, 상기 전기화학적 적층 장치는 상기 금속 산화막 형성의 균일성을 향상시키기 위해 상기 전해질을 교반할 수 있는 교반기를 더 포함하고, 상기 전해질 중에는 상기 전기화학적 산화 반응 중 발생하는 수소 기체가 상기 산화 반응을 방해하는 것을 억제하기 위한 비활성 기체가 첨가될 수 있다.
한 가지 실시예에 있어서, 상기 상대전극으로 백금 전극을 사용하고, 상기 기준 전극으로 표준 수소 전극, 포화 칼로멜 전극 및 은/염화은 전극 중 하나를 사용할 수 있다.
한 가지 실시예에 있어서, 상기 금속 산화막의 금속 이온(Mn +)들이 상기 전해질 중의 OH- 이온과 결합하여 금속 수산화물(MOH(n-1)+) 상태로 존재하는 상태에서, 상기 전원을 통해 상기 기판에 전압 또는 전류를 인가하면, 상기 (g) 단계에서, 인가된 전기 에너지에 의해 상기 하부 전극 표면에서 상기 금속 수산화물이 전자를 전극에 내주게 되어, 상기 컨택트 홀에 노출된 하부 전극 표면에 양극 산화에 의해 금속 산화물이 적층되고, 상기 적층된 금속 산화물에 대해 산소 분위기 하에서 열처리를 하여 상기 -OH 기를 제거함으로써 상기 금속 산화막을 얻을 수 있다.
한 가지 실시예에 있어서, 상기 금속 산화막의 금속 이온들이 금속 산화물 이온(MOn -) 형태로 상기 전해질 중에 존재하는 상태에서, 상기 전원을 통해 상기 기판에 전압 또는 전류를 인가하면, 상기 (g) 단계에서, 상기 인가된 전기 에너지에 의해 상기 금속 산화물 이온이 상기 하부 전극으로부터 전자를 받아, OH- 이온과 결합하여 상기 컨택트 홀에 노출된 상기 하부 전극 표면에 음극 산화에 의해 금속 산화물이 적층되고, 상기 적층된 금속 산화물에 대해 산소 분위기 하에서 열처리를 하여 상기 -OH 기를 제거함으로써 상기 금속 산화막을 얻을 수 있다.
한 가지 실시예에 있어서, 상기 전해질 농도 혹은 pH를 조절하여, 상기 금속 산화막의 적층 속도를 조절할 수 있다.
한 가지 실시예에 있어서, 상기 전기 에너지의 인가 시간을 조절하여 상기 금속 산화막의 적층 두께를 조절할 수 있다.
본 발명에 있어서, 상기 금속 산화막의 적층시 상기 제1 절연막에 형성된 컨택트 홀에 노출된 하부 전극 표면에만 상기 금속 산화막이 적층된다.
한 가지 실시예에 있어서, 상기 하부 전극은 Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt, Si, WSix, NiSix, CoSix, TiSix 중 하나일 수 있고, 상기 금속 산화막은 TiOx, NiOx, SiOx, NbOx, HfOx, MgOx ZnOx, ZrOx, AlOx, VOx, WOx CoOx, EuOx, TaOx, CuOx, MnOx, FeOx 중 어느 하나, 또는 Ti, Ni, Nb, Hf, Mg, Zn, Zr, Al, V, W, Co, Eu, Ta, Cu, Mn, Fe 중 어느 하나를 도핑한 도핑 금속 산화물일 수 있으며, 상기 상부 전극은 Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt, Si, WSix, CoSix, TiSix 중 하나일 수 있다.
한 가지 실시예에 있어서, 상기 열처리는 250℃ 이상의 온도에서 수행될 수 있다.
본 발명에 따르면, 비휘발성 저항 스위칭 메모리 제조 공정 중 저항 스위칭 특성을 갖는 금속 산화막을 종래의 증착 공정이 아닌 전기화학적 방법을 통해 컨택트 홀 내부에 형성한다. 이러한 방법에 따르면, 기존의 via-filling 능력의 한계를 극복할 수 있으며, bottom-up 방식의 선택적 증착이 가능하므로, 기존 공정과 비교하여 공정의 단순화를 이룰 수 있다. 또한, 본 발명에 따른 금속 산화막의 합성은 화학 반응간의 특정 전위차를 이용하여 선택적인 화학 반응을 제어할 수 있기 때문에, 저항 스위칭 특성 향상에 필수적인 금속 산화막 구성 성분의 조절이 가능하여, ReRAM 소자의 성능을 향상시킬 수 있다.
이하에서는 첨부 도면을 참조하여, 본 발명을 더욱 구체적으로 설명한다. 이하의 설명에 있어서, 비휘발성 저항 스위칭 메모리(ReRAM)의 제조와 관련하여 이미 당업계에서 널리 알려진 기술적 구성에 대한 설명은 생략한다. 이러한 설명을 생략하더라도 당업자라면 이하의 설명을 통해 본 발명의 특징적 구성을 쉽게 이해할 수 있을 것이다.
먼저 도 1을 참조하면, 기판(10) 위에 하부 전극(11)을 증착한 다음 전극 패턴끼리의 분리를 위한 제1 절연막(12)을 하부 전극 위에 증착한다(도 1의 (a)). 이어서, 하부 전극 패터닝을 위해, 상기 하부 전극 및 제1 절연막 두께 전체에 걸쳐 원하는 패턴을 얻기 위한 패터닝 과정을 수행한 후, 그 패턴화된 부분에 금속 산화막끼리의 분리와 하부 전극과 후속 과정에서 형성할 상부 전극끼리의 분리를 위한 제2 절연막(13)을 증착한다(도 1의 (b)). 이어서, 하부 전극과 상부 전극을 저항 스위칭 특성을 갖는 금속 산화막으로 연결하기 위한 컨택트 홀(14)을 제1 절연막에 패터닝한다(도 1의 (c)). 도시한 바와 같이, 컨택트 홀(14)의 내부에서는 제1 절연막이 완전히 제거되어, 하부 전극(11)은 컨택트 홀에 노출된다. 도 1에 도시한 과정은 비휘발성 저항 스위칭 메모리 소자를 제조하는 데에 통상적으로 이용되는 과정이다.
한편, 하부 전극(11)은 일반적으로 반도체 소자 제조시 금속 배선에 사용되는 금속 물질과, Pt, Si, Si 금속 화합물이면 적용될 수 있으며, 그 대표적인 예로는 Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt 등과 같은 금속 물질과, Si 및 WSix, NiSix, CoSix, TiSix 등과 같은 실리콘 금속 화합물 등이 있다.
도 1의 과정에 후속하여, 종래 기술에 따르면, 컨택트 홀(14) 내부를 저항 스위칭 특성을 갖는 금속 산화막으로 충진하기 위하여, 증착 공정을 이용하지만, 이는 상기한 바와 같이 여러 가지 문제점을 야기한다. 이와 관련하여, 본 발명은 종래 기술에서는 전혀 이용하지 않은 방법, 즉 컨택트 홀(14) 내부를 금속 산화막으로 충진하기 위하여 전기화학적 방법을 이용한다.
도 2 내지 도 6을 참조하여, 본 발명에 따라 전기화학적 방법을 이용하여 컨택트 홀(14) 내부를 금속 산화막으로 적층하는 방법을 구체적으로 설명한다.
먼저, 도 2를 참조하면 컨택트 홀(14) 내부를 금속 산화막으로 적층하기 위한 전기화학적 적층 장치(20)의 모식도가 개략적으로 도시되어 있다.
도시된 바와 같이, 전기화학적 적층 장치(20)는 용기(21)를 포함하는데, 한 가지 실시예에 있어서, 상기 용기는 바닥이 제거되어 있으며, 그 바닥에 도 1에 도시한 과정에 따라 형성한 기판이 배치되고, 그 기판과 용기의 측벽이 밀봉 처리된다. 이어서, 금속 이온, 즉 컨택트 홀(14) 내부를 채우기 위한 금속 산화막의 금속 이온이 포함된 전해질로 상기 용기를 채우게 되며, 또한 상기 전해질 속에 일정한 간격을 유지하며 잠긴 상태로 기준 전극(22) 및 상대 전극(23)을 배치한다. 이 러한 기준 전극 및 상대 전극의 역할을 간단히 설명하면, 기준 전극(22)과 상대 전극(23)은 일반적인 전기화학적 방법을 이용한 합성시 사용되는 전극인데, 기준 전극(22)은 작업 전극(기판)의 potential을 측정하기 위해 기준점을 가지는 전극이다. 기준 전극(22)은 항상 일정한 potential을 갖도록 제작되며, 표준 전극화되어 있다. 따라서, 기준 전극(22)과 작업 전극 간의 potential의 차이가 작업 전극의 potential이 된다. 그리고, 상대 전극(23)은 전해질 내의 전류 흐름을 측정하기 위한 것으로서, 전해질 내의 전자의 이동량을 측정함으로써 작업 전극에서 발생하는 전기화학 반응의 반응 정도를 전류량으로 표현하도록 하는 보조 전극의 역할을 한다. 이러한 전극들은 전기화학 반응의 기초 데이터를 마련하는데 필요한 전극이다.
한편, 상기 하부 전극이 형성된 기판(10)에는 전압을 인가하기 위한 전원(도시 생략)이 연결되며, 상기 기판은 작업 전극 역할을 한다. 이때, 도 3를 보면 명확히 알 수 있는 바와 같이, 상기 기판은 그 하부 전극 및 제1 절연막 전체가 상기 용기 내의 전해질과 접촉하게 되는데, 후술하는 바와 같이 하부 전극만이 전해질 내의 금속 이온과 화학 반응을 하게 되며, 제1 절연막은 화학반응을 하지 않게 되어, 컨택트 홀에 금속 산화막이 형성된다. 이에 대해서는 이하에서 상세히 설명한다. 또한, 도시하지는 않았지만, 상기 장치는 금속 산화막 형성의 균일성을 돕기 위하여 전해질을 교반할 수 있는 교반기를 포함하며, 전기화학 반응 중 발생하는 수소 기체가 화학 반응을 방해하는 것을 억제하기 위하여 상기 전해질 속에는 비활 성 기체가 첨가되어 있다(예컨대, 도 7과 관련된 실시예에서, TiCl3가 물에서 해리되면, Ti3 +가 되고 이 Ti3 + 이온은 물에서 TiOH2 +와 H+ 상태로 존재한다. 이때 발생하는 H+가 potential에 의해 수소 기체를 형성하기도 한다).
한 가지 실시예에 있어서, 상기 상대 전극(23)으로 백금 전극을 사용하고, 기준 전극(22)으로는 표준 수소 전극(Standard Hydrogen Electrode; SHE), 포화 칼로멜 전극(Saturated Calomel Electrode; SCE), 은/염화은(Ag/AgCl) 전극 중 하나를 사용할 수 있다. 그러나, 본 발명이 상기 전극에 제한되는 것은 아니다.
본 발명에서는 전해질 중에 포함되는 금속 이온의 성질에 따라, 양극 산화 반응 및 음극 산화 반응을 이용하여 금속 산화막을 형성할 수 있는데, 이를 도 3을 참조하여 구체적으로 설명한다.
먼저 용액 상태의 전해질 속에 형성하고자 하는 금속 산화막의 금속 이온(Mn +)들이 전해질 용액 속의 OH- 이온과 결합하여 금속 수산화물(MOH(n-1)+) 상태로 존재하는 경우, 양극 산화를 통해 컨택트 홀(14) 내부에 금속 산화막을 형성한다. 구체적으로, 작업 전극, 즉 기판(10)을 통해 일정 전압 또는 전류를 인가하게 되면, 전해질 내의 금속 이온들의 화학 반응에 필요한 에너지가 제공된다. 즉 인가 된 전기 에너지에 의해 하부 전극(11) 표면에서 금속 수산화물이 전자를 전극에 내주게 되어, 전극 표면에 양극 산화에 의해 금속 산화물이 적층된다. 이때, 전압 또는 전류 인가 시간으로 금속 산화물의 적층 두께를 조절할 수 있는데(즉 인가 시간이 길면 길수록 두께 증가), 본 발명에서 형성되는 금속 산화막의 두께는 대략 2~100 nm 수준이다.. 한 가지 실시예에 있어서, 일정 전압을 인가하는 경우 0.1~0.5V의 전압을 인가하며, 일정 전류를 인가하는 경우 그 전류 밀도는 0.01~5 mA/cm2이다(상기 전압 및 전류 범위는 산화반응을 조절하기에 적당한 범위로서, 본 발명을 수행하기 위한 한 가지 예에 불과하다). 한편, 상기 과정에 따라 적층된 금속 산화물들은 -OH 기를 포함하고 있으므로, 이를 제거해야 하는데, 본 발명에서는 열처리를 통해 -OH기를 제거한다. 즉 상기 과정에 따라 금속 산화물 층을 컨택트 홀(14) 내부에 적층한 후, O2 분위기 하에서 약 250℃ 보다 높은 온도에서 열처리를 수행한다. 즉 본 발명에서 상기 250℃의 온도는 -OH 기를 제거하기 위한 최소한의 온도이며, 대략 250℃~600℃의 온도 범위에서 열처리를 수행한다. 이를 통해 금속 산화물층 내의 수산화기(-OH 기)가 제거되어, 결국 하부 전극(11) 표면에 수산화기가 없는 금속 산화막(15)을 형성할 수 있게 된다.
한편, 전해질 용액 속에 금속 이온들이 금속 산화물 이온(MOn -) 형태로 존재하는 경우, 음극 산화 과정에 따라 금속 산화막을 형성한다. 구체적으로, 작업 전극, 즉 기판을 통해 전압을 인가하게 되면, 금속 산화물 이온은 인가된 전기 에너 지에 의해 하부 전극(11)으로부터 전자를 받게 되어, OH- 이온과 결합하는 형태의 음극 산화가 진행되어 전극 표면에 적층된다. 이와 같이 적층된 금속 산화물 역시 -OH 기를 포함하고 있으므로, 열처리를 통해 -OH 기를 제거하면, 하부 전극(11) 표면에 적층된 금속 산화막(15)을 얻을 수 있게 된다. 기타 과정은 양극 산화법의 경우와 동일하다.
한편, 본 발명에서 용액 상태의 전해질의 농도를 조절하여 금속 산화막(15)의 적층 속도를 조절하고, 혹은 전해질 농도가 일정한 경우 pH를 조절하여 금속 산화막의 적층 속도를 조절한다. 이때, 본 발명의 한 가지 실시예에서, 전해질의 농도는 0.01~0.1 몰이고, 전해질의 pH는 2~9이다.
상기 전기화학적 방법을 이용한 금속 산화막 제조 공정은 하부 전극(11)과 같은 전도체 표면에서만 전기화학적 반응이 일어나므로, 상기 패터닝된 컨택트 홀(14) 내부에 노출된 하부 전극 표면에서만 금속 산화막이 선택적으로 적층된다. 이러한 기법은 다마신 공정 기법과 같은 기존의 반도체 소자 제조 공정의 bottom-up 방식의 공정에 적용하는 것이 용이하면서도, 종래 기술에서와 같이 금속 산화막(15)이 제1 절연막(12) 상에는 형성되지 않으므로(도 4 및 도 5 참조), 불필요한 전극과의 접촉을 제거하기 위한 화학적 물리적 연마(Chemical Mechanical Polishing) 공정과 같은 공정이 필요 없게 되어, 제조 공정을 단순화할 수 있다. 더욱이, 용액 상태의 전해질을 사용하므로 기존 증착 공정 능력의 한계인 컨택트 홀 직경이 30 nm 이하인 경우에도 금속 산화막을 컨택트 홀(14) 내부에 적층시킬 수가 있다.
한편, 상기 금속 산화막 재료는 ReRAM 소자에 사용되는 금속 산화물이면 적용될 수 있다. 대표적인 예로는 TiOx, NiOx, SiOx, NbOx, HfOx, MgOx ZnOx, ZrOx, AlOx, VOx, WOx CoOx, EuOx, TaOx, CuOx, MnOx, FeOx 등과 같은 이원계 금속 산화물 및 각각의 이원계 금속 산화물에 Ti, Ni, Nb, Hf, Mg, Zn, Zr, Al, V, W, Co, Eu, Ta, Cu, Mn, Fe 등과 같은 금속 원소를 도핑한 도핑 금속 산화물 등이 있다.
상기 금속 산화막을 형성한 후에, 도 6에 도시한 바와 같이, 전극 물질로 사용될 제2 도전막을 금속 산화막(15) 및 제1 절연막 전체에 걸쳐 증착하고 패터닝하여 상부 전극(16)을 형성한다. 상부 전극(16)의 물질로서는 일반적으로 반도체 소자 제조 시에 금속 배선에 사용되는 금속 물질과, Pt, Si 및 Si 금속 산화물이면 적용될 수 있다. 대표적인 예로는 Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt 등과 같은 금속 물질과 Si, WSix, CoSix, TiSix 등과 같은 실리콘 금속 화합물 등이 있다. 이때 하부 전극과 상부 전극을 구성하는 물질로 반드시 동일한 물질을 사용할 필요는 없다.
<실시예>
- TiOx 금속 산화막의 양극 산화법에 의한 적층예
0.05 몰 농도의 TiCl3 수용액 전해질을 사용하고, 1.5V의 일정 전압을 1시간 동안 작업 전극을 통해 하부 전극(Pt)에 인가하여, TiO(OH) 박막을 적층한 후, -OH기를 제거하기 위하여 O2 분위기 하에서 400℃의 온도로 열처리하여 TiOx 금속 산화막을 형성하였다. 이와 같이 형성된 TiOx 금속 산화막의 단면 구조가 도 7에 도시되어 있는데, X-선 회절 분석을 통하여 결정성임을 확인하였으며(도 8 참조)(즉 도 8에서 검은 사각형으로 나타낸 부분의 피크는 TiO2의 결정에서 나타나는 피크이다), 바이폴라 특성의 저항 스위칭 특성도 확인하였다(도 9 참조).
이상 본 발명을 바람직한 실시예를 참조하여 설명하였지만, 본 발명은 상기 실시예에 제한되지 않는다는 것을 이해하여야 한다. 즉 본 발명은 후술하는 특허청구범위 내에서 다양하게 변형 및 수정할 수 있으며, 이들은 모두 본 발명의 범위 내에 속하는 것이다. 따라서, 본 발명은 특허청구범위 및 그 균등물에 의해서만 제한된다.
도 1은 ReRAM 제조 공정 중 종래 기술에 따라 제1 절연막에 컨택트 홀을 형성하기까지의 과정을 보여주는 도면이다.
도 2는 본 발명에 따라, 컨택트 홀 내부를 금속 산화막으로 충진하기 위한 전기화학적 적층 장치의 전체적인 구성을 개략적으로 보여주는 도면이다.
도 3은 본 발명에서 전기화학적 방법으로 컨택트 홀 내부를 금속 산화막으로 충진하는 원리(양극 산화, 음극 산화)를 보여주는 도면이다.
도 4는 종래 기술에 따라 컨택트 홀 내부를 금속 산화막으로 증착한 경우를 보여주는 도면이다.
도 5는 본 발명에 따라 컨택트 홀 내부를 금속 산화막으로 충진한 상태를 보여주는 도면이다.
도 6은 본 발명에 따라 형성한 금속 산화막 상에 상부 전극이 형성된 상태를 보여주는 도면이다.
도 7은 본 발명의 한 가지 실시예에 따라 TiOx 금속 산화막을 양극 산화법에 의해 컨택트 홀 내부에 적층한 상태의 단면 구조를 보여주는 도면이다.
도 8은 도 7에 도시한 TiOx 금속 산화막이 결정성임을 보여주는 도면이다.
도 9는 도 7에 도시한 ReRAM이 바이폴라 특성의 저항 스위칭 특성을 갖고 있음을 보여주는 도면이다.
Claims (15)
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- (a) 기판을 제공하는 단계와; (b) 상기 기판 상에 하부 전극을 증착하는 단계와; (c) 상기 하부 전극 상에 전극 분리를 위한 제1 절연막을 증착하는 단계와; (d) 상기 하부 전극 및 제1 절연막 두께 전체에 걸쳐 패터닝 과정을 수행하는 단계와; (e) 상기 패터닝 과정에 의해 형성된 패턴화된 부분에 제2 절연막을 증착하는 단계와; (f) 상기 제1 절연막에 복수의 컨택트 홀을 패터닝하여, 상기 하부 전극을 노출시키는 단계와; (g) 금속 산화막의 금속 이온이 포함된 전해질과 상기 하부 전극 사이의 전기화학적 산화 반응을 이용하여, 상기 컨택트 홀 내부를 금속 산화막으로 적층하는 단계와; (h) 상기 금속 산화막 상에 상부 전극을 형성하는 단계를 포함하고,상기 (g) 단계에서의 전기화학전 산화 반응은, 상기 금속 산화막의 금속 이온이 포함되고 상기 컨택트 홀을 통해 상기 하부 전극과 접촉하며 OH- 이온을 포함하는 전해질로 채워지고, 상기 하부 전극, 제1 절연막 및 제2 절연막이 형성된 표면과 반대쪽 면이 외부로 향한 상태에서 상기 기판이 결합되어 있는 용기와, 상기 전해질 속에 일정한 간격을 유지하며 잠긴 상태로 배치되는 기준 전극 및 상대 전극과, 상기 외부로 향한 기판 표면과 연결되어, 상기 기판에 전압 혹은 전류를 인가하기 위한 전원을 포함하는 전기화학적 적층 장치를 이용하여 이루어지고,상기 금속 산화막의 금속 이온(Mn+)들이 상기 전해질 중의 OH- 이온과 결합하여 금속 수산화물(MOH(n-1)+) 상태로 존재하는 상태에서, 상기 전원을 통해 상기 기판에 전압 또는 전류를 인가하면, 상기 (g) 단계에서, 인가된 전기 에너지에 의해 상기 하부 전극 표면에서 상기 금속 수산화물이 전자를 전극에 내주게 되어, 상기 컨택트 홀에 노출된 하부 전극 표면에 양극 산화에 의해 금속 산화물이 적층되고, 상기 적층된 금속 산화물에 대해 산소 분위기 하에서 열처리를 하여 -OH 기를 제거함으로써 상기 금속 산화막을 얻는 것을 특징으로 하는 비휘발성 저항 스위칭 메모리 제조 방법.
- (a) 기판을 제공하는 단계와; (b) 상기 기판 상에 하부 전극을 증착하는 단계와; (c) 상기 하부 전극 상에 전극 분리를 위한 제1 절연막을 증착하는 단계와; (d) 상기 하부 전극 및 제1 절연막 두께 전체에 걸쳐 패터닝 과정을 수행하는 단계와; (e) 상기 패터닝 과정에 의해 형성된 패턴화된 부분에 제2 절연막을 증착하는 단계와; (f) 상기 제1 절연막에 복수의 컨택트 홀을 패터닝하여, 상기 하부 전극을 노출시키는 단계와; (g) 금속 산화막의 금속 이온이 포함된 전해질과 상기 하부 전극 사이의 전기화학적 산화 반응을 이용하여, 상기 컨택트 홀 내부를 금속 산화막으로 적층하는 단계와; (h) 상기 금속 산화막 상에 상부 전극을 형성하는 단계를 포함하고,상기 (g) 단계에서의 전기화학전 산화 반응은, 상기 금속 산화막의 금속 이온이 포함되고 상기 컨택트 홀을 통해 상기 하부 전극과 접촉하며 OH- 이온을 포함하는 전해질로 채워지고, 상기 하부 전극, 제1 절연막 및 제2 절연막이 형성된 표면과 반대쪽 면이 외부로 향한 상태에서 상기 기판이 결합되어 있는 용기와, 상기 전해질 속에 일정한 간격을 유지하며 잠긴 상태로 배치되는 기준 전극 및 상대 전극과, 상기 외부로 향한 기판 표면과 연결되어, 상기 기판에 전압 혹은 전류를 인가하기 위한 전원을 포함하는 전기화학적 적층 장치를 이용하여 이루어지고,상기 금속 산화막의 금속 이온들이 금속 산화물 이온(MOn-) 형태로 상기 전해질 중에 존재하는 상태에서, 상기 전원을 통해 상기 기판에 전압 또는 전류를 인가하면, 상기 (g) 단계에서, 상기 인가된 전기 에너지에 의해 상기 금속 산화물 이온이 상기 하부 전극으로부터 전자를 받아, OH- 이온과 결합하여 상기 컨택트 홀에 노출된 상기 하부 전극 표면에 음극 산화에 의해 금속 산화물이 적층되고, 상기 적층된 금속 산화물에 대해 산소 분위기 하에서 열처리를 하여 -OH 기를 제거함으로써 상기 금속 산화막을 얻는 것을 특징으로 하는 비휘발성 저항 스위칭 메모리 제조 방법.
- 청구항 7 또는 청구항 8에 있어서, 상기 전해질의 농도 혹은 pH를 조절하여, 상기 금속 산화막의 적층 속도를 조절하는 것을 특징으로 하는 비휘발성 저항 스위칭 메모리 제조 방법.
- 청구항 7 또는 청구항 8에 있어서, 상기 전기 에너지의 인가 시간을 조절하여 상기 금속 산화막의 적층 두께를 조절하는 것을 특징으로 하는 비휘발성 저항 스위칭 메모리 제조 방법.
- 청구항 7 또는 청구항 8에 있어서, 상기 금속 산화막의 적층시 상기 제1 절연막에 형성된 컨택트 홀에 노출된 하부 전극 표면에만 상기 금속 산화막이 적층되는 것을 특징으로 하는 비휘발성 저항 스위칭 메모리 제조 방법.
- 청구항 7 또는 청구항 8에 있어서, 상기 하부 전극은 Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt, Si, WSix, NiSix, CoSix, TiSix 중 하나인 것을 특징으로 하는 비휘발성 저항 스위칭 메모리 제조 방법.
- 청구항 7 또는 청구항 8에 있어서, 상기 금속 산화막은 TiOx, NiOx, SiOx, NbOx, HfOx, MgOx ZnOx, ZrOx, AlOx, VOx, WOx CoOx, EuOx, TaOx, CuOx, MnOx, FeOx 중 어느 하나, 또는 Ti, Ni, Nb, Hf, Mg, Zn, Zr, Al, V, W, Co, Eu, Ta, Cu, Mn, Fe 중 어느 하나를 도핑한 도핑 금속 산화물인 것을 특징으로 하는 비휘발성 저항 스위칭 메모리 제조 방법.
- 청구항 7 또는 청구항 8에 있어서, 상기 상부 전극은 Al, W, Cu, Pt, TiN, TaN, Ti, Ta, Pt, Si, WSix, CoSix, TiSix 중 하나인 것을 특징으로 하는 비휘발성 저항 스위칭 메모리 제조 방법.
- 청구항 7 또는 청구항 8에 있어서, 상기 열처리는 250℃ 이상의 온도에서 수행되는 것을 특징으로 하는 비휘발성 저항 스위칭 메모리 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090109600A KR101134282B1 (ko) | 2009-11-13 | 2009-11-13 | 비휘발성 저항 스위칭 메모리 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090109600A KR101134282B1 (ko) | 2009-11-13 | 2009-11-13 | 비휘발성 저항 스위칭 메모리 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110052887A KR20110052887A (ko) | 2011-05-19 |
| KR101134282B1 true KR101134282B1 (ko) | 2012-04-13 |
Family
ID=44362700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090109600A KR101134282B1 (ko) | 2009-11-13 | 2009-11-13 | 비휘발성 저항 스위칭 메모리 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101134282B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101445568B1 (ko) * | 2013-05-14 | 2014-09-30 | 연세대학교 산학협력단 | 비선형 특성을 향상시킨 저항 스위칭 메모리 소자 및 그 제조 방법 |
| KR101469711B1 (ko) * | 2013-05-14 | 2014-12-05 | 연세대학교 산학협력단 | 저항 스위칭 메모리 소자 및 그 제조 방법 |
| KR102582684B1 (ko) * | 2021-09-08 | 2023-09-26 | 한국재료연구원 | 저항변화소자 및 이의 제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080063652A (ko) * | 2007-01-02 | 2008-07-07 | 삼성전자주식회사 | 상변화 물질층 형성방법 및 이를 이용한 상변화 메모리소자 제조방법 |
| KR20090113321A (ko) * | 2007-02-05 | 2009-10-29 | 인터몰레큘러 인코퍼레이티드 | 저항 스위칭 메모리 소자를 형성하는 방법 |
-
2009
- 2009-11-13 KR KR1020090109600A patent/KR101134282B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080063652A (ko) * | 2007-01-02 | 2008-07-07 | 삼성전자주식회사 | 상변화 물질층 형성방법 및 이를 이용한 상변화 메모리소자 제조방법 |
| KR20090113321A (ko) * | 2007-02-05 | 2009-10-29 | 인터몰레큘러 인코퍼레이티드 | 저항 스위칭 메모리 소자를 형성하는 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20110052887A (ko) | 2011-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6686263B1 (en) | Selective formation of top memory electrode by electroless formation of conductive materials | |
| KR102015135B1 (ko) | 기억 소자 및 그 제조 방법 및 기억 장치 | |
| JP5404588B2 (ja) | 溶液プロセスによる電解質をベースにした電解デバイス | |
| JP5390715B2 (ja) | 不揮発性記憶素子およびその製造方法 | |
| US9997705B2 (en) | Porous SiOx materials for improvement in SiOx switching device performances | |
| US10181560B2 (en) | Conductive-bridging random access memory and method for fabricating the same | |
| JP2012023374A (ja) | 二端子抵抗性スイッチングデバイス構造及びその製造方法 | |
| US11462683B2 (en) | CMOS-compatible protonic resistive devices | |
| TW200952228A (en) | Phase change material with filament electrode | |
| US20210273158A1 (en) | Memory device and manufacturing method therefor | |
| WO2011150750A1 (zh) | 包含电阻器的存储单元的制造方法 | |
| KR20190020056A (ko) | 전기 스위칭을 위한 장치 및 방법들 | |
| KR101134282B1 (ko) | 비휘발성 저항 스위칭 메모리 제조 방법 | |
| CN102623631A (zh) | 阻变型随机存储单元、存储器及制备方法 | |
| US20170155044A1 (en) | Nonvolatile resistance random access memory device with low and reliable operating voltage and long-term stability and fabrication method thereof | |
| US10229736B2 (en) | Memristive device based on reversible intercalated ion transfer between two meta-stable phases | |
| KR101094658B1 (ko) | 비휘발성 저항 스위칭 메모리 제조 방법 및 비휘발성 저항 스위칭 메모리 소자 | |
| Han et al. | Integration scheme of nanoscale resistive switching memory using bottom-up processes at room temperature for high-density memory applications | |
| Waser et al. | Recent progress in redox-based resistive switching | |
| JP4978988B2 (ja) | 金属酸化物素子 | |
| KR20100034331A (ko) | 카바이드계 고체 전해질막을 구비하는 저항 변화 메모리 소자 및 이의 제조방법 | |
| US9966134B1 (en) | Non-volatile resistive random-access memory device with reliable operation indicator, device-to-device uniformity, and multilevel cell storage, and method of manufacturing the same | |
| CN102034927B (zh) | 阻抗存储器制作方法以及阻抗存储器 | |
| Chabungbam et al. | Enhanced memory window and efficient resistive switching in stabilized BaTiO3-based RRAM through incorporation of Al2O3 interlayer | |
| Du et al. | The effects of oxygen plasma implantation on bipolar resistive-switching properties of copper nitride thin films |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20150306 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20160426 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20170327 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |