KR101128720B1 - Method for manufacturing a semiconductor device - Google Patents
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Abstract
본 발명은 트렌치형 파워 모스펫의 컨택 공정을 단순화하고 공정 시간을 감소시킬 수 있을 뿐만 아니라, 넓은 스페이스 마진을 확보하지 않고도 셀 트랜지스터의 소오스/드레인과 컨택 플러그 간의 미스얼라인을 방지할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 셀 트랜지스터가 형성될 셀 영역과 데이터 버스라인이 형성될 버스 영역으로 정의된 반도체 기판을 제공하는 단계와, 상기 기판 상에 패드 산화막 및 질화막을 증착하는 단계와, 상기 질화막, 상기 패드 산화막 및 상기 기판을 식각하여 상기 셀 영역 및 상기 버스 영역에 제1 및 제2 트렌치를 각각 형성하는 단계와, 상기 제1 트렌치의 일부가 매립되는 셀 게이트 전극을 형성하고, 상기 질화막 상부로 돌출되도록 상기 제2 트렌치가 매립되는 상기 버스라인을 형성하는 단계와, 노출된 상기 셀 게이트 전극 및 돌출된 상기 버스라인의 표면에 열산화막을 형성하는 단계와, 상기 질화막을 제거하는 단계와, 상기 열산화막을 통해 상기 셀 게이트 전극과는 절연되면서 노출된 상기 버스라인과는 직접 연결되도록 상기 열산화막을 포함한 전체 구조 상에 금속배선을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.The present invention not only simplifies the contact process of the trench-type power MOSFET and reduces the process time, but also prevents misalignment between the source / drain of the cell transistor and the contact plug without securing a wide space margin. The present invention provides a method of manufacturing a semiconductor substrate, comprising the steps of providing a semiconductor substrate defined by a cell region in which a cell transistor is to be formed and a bus region in which a data bus line is to be formed, and forming a pad oxide film and a nitride film on the substrate. Depositing, etching the nitride film, the pad oxide film, and the substrate to form first and second trenches in the cell region and the bus region, respectively, and a cell gate electrode in which a portion of the first trench is embedded And a bus in which the second trench is buried so as to protrude above the nitride film. Forming a phosphorus, forming a thermal oxide film on the exposed surface of the cell gate electrode and the protruding bus line, removing the nitride film, and insulating the cell gate electrode through the thermal oxide film. It provides a method of manufacturing a semiconductor device comprising the step of forming a metal wiring on the entire structure including the thermal oxide film so as to be directly connected to the exposed bus line.
트렌치, 모스펫, 컨택, 열산화막. Trench, MOSFET, Contact, Thermal Oxidation.
Description
도 1은 종래 기술에 따른 트렌치형 DMOS를 도시한 평면도.1 is a plan view showing a trench type DMOS according to the prior art.
도 2는 도 1에 도시된 I1-I1' 절취선을 따라 도시된 단면도.FIG. 2 is a cross-sectional view taken along the line I 1 -I 1 ′ shown in FIG. 1 ; FIG.
도 3은 도 1에 도시된 I2-I2' 절취선을 따라 도시된 단면도.3 is a cross-sectional view taken along the line I 2 -I 2 ′ shown in FIG. 1;
도 4 내지 도 10은 본 발명의 바람직한 실시예에 따른 트렌치형 모스펫의 제조방법을 도시한 공정단면도.4 to 10 is a process cross-sectional view showing a method of manufacturing a trench MOSFET according to a preferred embodiment of the present invention.
〈도면의 주요 부분에 대한 부호의 설명〉Description of the Related Art
110 : 반도체 기판 111 : 패드 산화막110
112 : 질화막 113a, 113b : 제1 및 제2 트렌치112:
114 : 게이트 산화막 115 : 폴리실리콘막114
116a : 셀 게이트 전극 116b : 데이터 버스라인116a:
118 : 열산화막 119 : 베리어 금속118: thermal oxide film 119: barrier metal
120 : 금속배선120: metal wiring
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 트렌치형 파워(Power) 모스펫(MOSFET; Metal Oxide Semiconductor Field Effect Transistor)의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a trench type power MOSFET (MOSFET).
파워 모스펫(power MOSFET)은 MOS 구조를 가진 유니폴라(unipolar) 소자이다. 이는, 바이폴라 트랜지스터에 비해서 스위칭 속도가 빠르고 그 외에 열적 안정성이 높으며, 고입력 임피던스에서 전력이득이 크고 사용하기 편리하다는 점 등 많은 특징을 가지고 있어, 가전제품에서 OA 기기, 전장품, 일반 산업기기 등 폭넓은 분야에 채용되고 있다.Power MOSFETs are unipolar devices with MOS structures. Compared to bipolar transistors, it has faster switching speeds, higher thermal stability, higher power gain at high input impedance, and ease of use. It is adopted in a wide field.
파워 모스펫의 칩 구조에는 횡형 구조(LMOS; Lateral MOS)와 트렌치(trench) 구조가 있으며, 트렌치 구조에는 VMOS(V Grooved MOS), UMOS, DMOS(Double Diffused MOS) 등이 있다. The chip structure of the power MOSFET includes a lateral structure (LMOS) and a trench structure, and the trench structure includes a V Grooved MOS (VMOS), a UMOS, and a double diffused MOS (DMOS).
이하, 도 1은 종래 기술에 따른 트렌치형 DMOS를 도시한 평면도이다. 도 1을 참조하면, 종래 기술에 따른 트렌치형 DMOS는 셀 트랜지스터의 미세한 선폭(W)을 갖는 셀 게이트 전극(12)과, 셀 게이트 전극(12)보다 넓은 폭으로 형성되어 셀 게이트 전극(12)과 연결된 데이터 버스라인(13) 및 소오스/드레인 영역(14a, 14b)을 포함한다. 여기서, 데이터 버스라인(13)은 셀 게이트 전극(12)에 바이어스(bias) 전압을 인가하기 위해 형성되는 금속배선(미도시)과 연결된다. 도 1에 있어서, 미 설명된 '10'은 반도체 기판이고, '15'는 컨택 플러그이다.1 is a plan view illustrating a trench type DMOS according to the prior art. Referring to FIG. 1, the trench type DMOS according to the related art is formed of a
도 2는 도 1에 도시된 I1-I1' 절취선을 따라 도시된 단면도이고, 도 3은 도 1에 도시된 I2-I2' 절취선을 따라 도시된 단면도이다. 도 2 및 도 3에 있어서, 미설명된 '11'은 게이트 산화막이다.FIG. 2 is a cross-sectional view taken along the line I 1 -I 1 ′ shown in FIG. 1, and FIG. 3 is a cross-sectional view taken along the line I 2 -I 2 ′ shown in FIG. 1. 2 and 3, '11' which is not described is a gate oxide film.
이하에서는, 도 1에 도시된 종래의 트렌치형 DMOS를 금속배선과 연결하는 컨택 공정에 대해 간략하게 설명하기로 한다. Hereinafter, a contact process for connecting the conventional trench type DMOS shown in FIG. 1 to the metal wiring will be briefly described.
먼저, 셀 게이트 전극 및 버스라인이 형성된 기판 상에 층간 절연막(IMD; Inter Metal Dielectric)을 증착한 후, 마스크 공정 및 식각공정을 실시하여 셀 트랜지스터의 소오스/드레인 영역 및 버스라인을 노출시키는 비아홀을 형성한다. 그런 다음, 비아홀이 매립되도록 금속물질을 증착 및 식각하여 컨택 플러그 및 컨택 플러그를 통해 소오스/드레인 영역 및 버스라인과 각각 연결되는 금속배선을 형성한다.First, an interlayer dielectric (IMD) is deposited on a substrate on which a cell gate electrode and a bus line are formed, and then a mask hole and an etching process are performed to expose a via hole exposing a source / drain region and a bus line of the cell transistor. Form. Then, the metal material is deposited and etched so that the via holes are filled to form metal wires connected to the source / drain regions and the bus lines through the contact plugs and the contact plugs, respectively.
그러나, 트렌치형 DMOS를 금속배선과 연결하려면 별도로 층간 절연막을 증착하여야 하므로 컨택 공정시 사용되는 막(layer)의 수가 증가하게 된다. 따라서, 전체적으로 반도체 소자의 제조공정이 복잡해지며 공정시간이 증가하는 문제점이 있다.However, in order to connect the trench type DMOS with the metallization, an interlayer insulating film must be deposited separately, thereby increasing the number of layers used in the contact process. Therefore, the overall manufacturing process of the semiconductor device is complicated and there is a problem that the process time increases.
또한, 반도체 소자의 집적화에 따라 셀 게이트 전극 간의 간격이 좁아지는 상황에서 종래 기술에 따라 DMOS의 컨택 공정을 진행할 경우에는, 셀 트랜지스터의 소오스/드레인과 컨택 플러그 간의 미스얼라인(mis aligned)이 발생될 수 있다. 이 러한 미스얼라인은 누설전류(leakage current)를 발생시키는 원인이 된다. 결국, 미스얼라인을 해결하기 위해서는 셀 게이트 전극 간의 넓은 스페이스 마진(space margin)을 확보해야 하는데, 이와 같이 스페이스 마진을 확보하려면 전체적인 반도체 소자의 형성면적이 넓어져 집적도가 감소하는 문제가 발생한다.Also, when the DMOS contact process is performed according to the prior art in a situation where the gap between the cell gate electrodes is narrowed due to the integration of semiconductor devices, misalignment occurs between the source / drain of the cell transistor and the contact plug. Can be. This misalignment causes leakage current. As a result, in order to solve the misalignment, a wide space margin between the cell gate electrodes must be secured. In order to secure the space margin, a problem arises in that the overall area of the semiconductor device is formed and the degree of integration decreases.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 트렌치형 파워 모스펫의 컨택 공정시 사용되는 막(layer)의 수를 감소시켜 컨택 공정을 단순화하고 공정 시간을 감소시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다. Accordingly, the present invention has been proposed to solve the above-mentioned problems of the prior art, which can simplify the contact process and reduce the process time by reducing the number of layers used in the contact process of the trench type power MOSFET. Its purpose is to provide a method for manufacturing a semiconductor device.
또한, 본 발명의 다른 목적은 넓은 스페이스 마진을 확보하지 않고도 셀 트랜지스터의 소오스/드레인과 컨택 플러그 간의 미스얼라인을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device capable of preventing misalignment between a source / drain and a contact plug of a cell transistor without securing a wide space margin.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 셀 트랜지스터가 형성될 셀 영역과 데이터 버스라인이 형성될 버스 영역으로 정의된 반도체 기판을 제공하는 단계와, 상기 기판 상에 패드 산화막 및 질화막을 증착하는 단계와, 상기 질화막, 상기 패드 산화막 및 상기 기판을 식각하여 상기 셀 영역 및 상기 버스 영역에 제1 및 제2 트렌치를 각각 형성하는 단계와, 상기 제1 트렌치의 일 부가 매립되는 셀 게이트 전극을 형성하고, 상기 질화막 상부로 돌출되도록 상기 제2 트렌치가 매립되는 상기 버스라인을 형성하는 단계와, 노출된 상기 셀 게이트 전극 및 돌출된 상기 버스라인의 표면에 열산화막을 형성하는 단계와, 상기 질화막을 제거하는 단계와, 상기 열산화막을 통해 상기 셀 게이트 전극과는 절연되면서 노출된 상기 버스라인과는 직접 연결되도록 상기 열산화막을 포함한 전체 구조 상에 금속배선을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.According to an aspect of the present invention, there is provided a semiconductor substrate including a cell region in which a cell transistor is to be formed and a bus region in which a data bus line is to be formed; Depositing a nitride film, etching the nitride film, the pad oxide film, and the substrate to form first and second trenches in the cell region and the bus region, respectively, and a cell in which a portion of the first trench is embedded Forming a gate electrode, forming the bus line in which the second trench is buried so as to protrude above the nitride film, and forming a thermal oxide film on the exposed surface of the cell gate electrode and the protruding bus line; Removing the nitride layer, the bus line exposed while being insulated from the cell gate electrode through the thermal oxide layer; The method provides a method of manufacturing a semiconductor device including forming a metal wiring on the entire structure including the thermal oxide film to be directly connected.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
실시예Example
도 4 내지 도 10은 본 발명의 바람직한 실시예에 따른 트렌치형 모스펫의 제조방법을 도시한 공정단면도이다. 여기서, 도 4 내지 도 10에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 구성요소이다. 4 to 10 are process cross-sectional views showing a method of manufacturing a trench MOSFET according to a preferred embodiment of the present invention. Here, the same reference numerals among the reference numerals shown in FIGS. 4 to 10 are the same components that perform the same function.
먼저, 도 4에 도시된 바와 같이, 셀 트랜지스터가 형성될 셀 영역(A)과 데이터 버스라인이 형성될 버스 영역(B)으로 정의된 반도체 기판(110) 상에 패드 산화막(111)을 형성한다. 이때, 패드 산화막(111)은 산화공정 또는 증착공정을 통해 형성하는데, 산화공정은 수증기와 같은 산화기체 내에서 기판을 대략 900 내지 1000℃의 온도에서 가열하는 습식산화방식으로 실시하거나, 순수한 산소를 산화기체로 사용하여 약 1200℃의 온도에서 가열하는 건식산화방식으로 실시한다. 또한, 증착 공정은 플라즈마 화학기상증착(PECVD; Plasma Enhanced Chemical Mechanical Deposition) 또는 저압화학기상증착(LPCVD; Low Pressure CVD) 방식으로 실시한다.First, as shown in FIG. 4, a
이어서, 패드 산화막(111) 상에 질화막(112)을 증착한다. 여기서, 질화막(112) 또한 PECVD 또는 LPCVD 방식으로 증착한다.Next, the
이어서, 도시되진 않았지만, 질화막(112) 상에 포토레지스트를 도포한 후 포토마스크를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴을 형성한다. Subsequently, although not shown, after the photoresist is applied on the
이어서, 도 5에 도시된 바와 같이, 포토레지스트 패턴(미도시)을 식각 마스크로 이용한 식각공정을 실시하여 질화막(112), 패드 산화막(111) 및 기판(110)을 순차적으로 식각한다. 이로써, 셀 영역(A) 및 버스 영역(B)에 제1 트렌치(113a) 및 제2 트렌치(113b)가 각각 형성된다.Subsequently, as illustrated in FIG. 5, an etching process using a photoresist pattern (not shown) as an etching mask is performed to sequentially etch the
이어서, 도 6에 도시된 바와 같이, 스트립(strip)공정을 실시하여 포토레지스트 패턴(미도시)을 제거한다. 그런 다음, 산화공정을 실시하여 제1 및 제2 트렌치(113a, 113b; 도 5 참조)의 내벽을 따라 게이트 산화막(114)을 각각 형성한다. 이때, 산화공정은 상술한 바와 같이 습식산화 또는 건식산화 방식으로 실시할 수 있다.Subsequently, as shown in FIG. 6, a strip process is performed to remove the photoresist pattern (not shown). Then, an oxidation process is performed to form
이어서, 제1 및 제2 트렌치(113a, 113b)가 매립되도록 게이트 산화막(114) 상에 폴리실리콘막(115)을 증착한다. 이때, 폴리실리콘막(115)은 도프트(doped) 또는 언도프트(undoped) 실리콘막으로 형성한다. 예컨대, 언도프트 실리콘막의 경우에는 SiH4를 이용하여 LPCVD 방식으로 증착한다. 한편, 도프트 실리콘막의 경우에는 SiH4에 PH3, PCl5, BCl3 또는 B2H6를 혼합시킨 기체를 이용하여 LPCVD 방식으로 증착한다. Next, a
이어서, 도 7에 도시된 바와 같이, 폴리실리콘막(115, 도 6 참조) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 버스 영역(B)을 덮는 포토레지스트 패턴(미도시)을 형성한다. Subsequently, as shown in FIG. 7, after the photoresist (not shown) is applied onto the polysilicon film 115 (see FIG. 6), an exposure and development process using a photomask (not shown) is performed to perform a bus area. A photoresist pattern (not shown) covering (B) is formed.
이어서, 포토레지스트 패턴을 마스크로 이용한 식각공정을 실시하여 제1 트렌치(113a, 도 5 참조)의 일정 깊이까지 폴리실리콘막(115) 및 게이트 산화막(114)을 식각한다. 이로써, 셀 영역(A)에 제1 트렌치(113a)의 일부가 매립되는 셀 게이트 전극(116a)이 형성된다.Next, an etching process using the photoresist pattern as a mask is performed to etch the
이어서, 스트립 공정을 실시하여 포토레지스트 패턴을 제거한 다음 상기와 동일한 방식으로 셀 영역(A)을 덮는 포토레지스트 패턴(미도시)을 형성한다. 그런 다음, 포토레지스트 패턴을 마스크로 이용한 식각공정을 실시하여 버스 영역(B)의 폴리실리콘막(115)을 식각한다. 이로써, 질화막(112) 상부로 돌출되고 제2 트렌치(113b, 도 5 참조)가 매립되는 버스라인(116b)이 형성된다.Subsequently, a strip process is performed to remove the photoresist pattern, and then a photoresist pattern (not shown) covering the cell region A is formed in the same manner as above. Thereafter, an etching process using the photoresist pattern as a mask is performed to etch the
이어서, 도 8에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(미도시)을 제거한 후, 열산화공정을 실시하여 셀 영역(A)의 노출된 셀 게이트 전극(116a) 및 버스 영역(B)의 돌출된 버스라인(116b)의 표면에 열산화막(118)을 각각 형성한다.Subsequently, as shown in FIG. 8, a strip process is performed to remove the photoresist pattern (not shown), and then a thermal oxidation process is performed to expose the exposed
이어서, 도 9에 도시된 바와 같이, 습식식각공정을 실시하여 잔류하는 질화 막(112) 및 패드 산화막(111)을 제거한다. 이로써, 기판(110) 상의 버스라인(116b)이 노출된다.Subsequently, as shown in FIG. 9, a wet etching process is performed to remove the remaining
이어서, 도 10에 도시된 바와 같이, 열산화막(118)을 포함한 전체 구조 상에 베리어(barrier) 금속(119)을 증착한다. 그런 다음, 열산화막(118)을 포함한 베리어 금속(119) 상에 열산화막(118) 전체를 덮는 금속배선(120)을 증착한다. 이로써, 버스라인(116b)이 기판(110) 상으로 노출된 부분을 통해 금속배선(120)과 직접 연결된다.Next, as shown in FIG. 10, a
즉, 본 발명의 바람직한 실시예에 따르면, 층간 절연막을 대신하여 열산화막을 형성함으로써 셀 게이트 전극을 금속배선과 절연시킨다. 따라서, 트렌치형 모스펫의 컨택 공정시 사용되는 막의 수를 감소시켜 컨택 공정을 단순화할 수 있다.That is, according to the preferred embodiment of the present invention, the cell gate electrode is insulated from the metal wiring by forming a thermal oxide film instead of the interlayer insulating film. Therefore, it is possible to simplify the contact process by reducing the number of films used in the contact process of the trench MOSFET.
또한, 본 발명의 바람직한 실시예에 따르면, 열산화막을 포함한 기판 전면에 금속배선을 증착하여 소오스/드레인과 금속배선이 바로 연결되도록 하고, 기판 상으로 노출된 부분의 버스라인이 금속배선과 직접 연결되도록 한다. 이를 통해, 컨택 플러그를 형성하기 위한 공정을 건너뛸 수 있다. 따라서, 소오스/드레인과 컨택 플러그 간의 미스얼라인을 방지하고, 공정 시간을 감소시킬 수 있다.In addition, according to a preferred embodiment of the present invention, by depositing a metal wiring on the front surface of the substrate including the thermal oxide film so that the source / drain and the metal wiring is directly connected, the bus line of the exposed portion on the substrate is directly connected to the metal wiring Be sure to Through this, the process for forming the contact plug can be skipped. Therefore, it is possible to prevent misalignment between the source / drain and the contact plug and to reduce the process time.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, it will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.
이상에서 설명한 바와 같이, 본 발명에 의하면 층간 절연막을 대신하여 열산화막을 형성함으로써 셀 게이트 전극을 금속배선과 절연시킨다. 따라서, 트렌치형 모스펫의 컨택 공정시 증착되는 막의 수를 감소시켜 컨택 공정을 단순화할 수 있다.As described above, according to the present invention, the cell gate electrode is insulated from the metal wiring by forming a thermal oxide film instead of the interlayer insulating film. Therefore, it is possible to simplify the contact process by reducing the number of films deposited during the contact process of the trench MOSFET.
또한, 본 발명에 의하면, 열산화막을 포함한 기판 전면에 금속배선을 증착하여 소오스/드레인과 금속배선이 바로 연결되도록 하고, 기판 상으로 노출된 부분의 버스라인이 금속배선과 직접 연결되도록 한다. In addition, according to the present invention, a metal wiring is deposited on the entire surface of the substrate including the thermal oxide film so that the source / drain and the metal wiring are directly connected, and the bus lines of the exposed portions on the substrate are directly connected to the metal wiring.
이를 통해, 컨택 플러그를 형성하기 위한 공정을 건너뛸 수 있다. 따라서, 소오스/드레인과 컨택 플러그 간의 미스얼라인을 방지하고, 공정 시간을 감소시킬 수 있다.Through this, the process for forming the contact plug can be skipped. Therefore, it is possible to prevent misalignment between the source / drain and the contact plug and to reduce the process time.
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