KR101118421B1 - 관련성 값 결정 방법, 결함 확률 결정 방법, 이들 방법을 수행하기 위한 장치 및 컴퓨터 판독가능한 저장 매체 - Google Patents
관련성 값 결정 방법, 결함 확률 결정 방법, 이들 방법을 수행하기 위한 장치 및 컴퓨터 판독가능한 저장 매체 Download PDFInfo
- Publication number
- KR101118421B1 KR101118421B1 KR1020107002167A KR20107002167A KR101118421B1 KR 101118421 B1 KR101118421 B1 KR 101118421B1 KR 1020107002167 A KR1020107002167 A KR 1020107002167A KR 20107002167 A KR20107002167 A KR 20107002167A KR 101118421 B1 KR101118421 B1 KR 101118421B1
- Authority
- KR
- South Korea
- Prior art keywords
- measurement
- node
- input
- test
- value
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
- G01R31/2836—Fault-finding or characterising
- G01R31/2846—Fault-finding or characterising using hard- or software simulation or using knowledge-based systems, e.g. expert systems, artificial intelligence or interactive algorithms
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
- G01R31/2834—Automated test systems [ATE]; using microprocessors or computers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Health & Medical Sciences (AREA)
- Artificial Intelligence (AREA)
- Evolutionary Computation (AREA)
- Medical Informatics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
본 명세서에는 칩 상의 결함 검출을 위해 각각이 제 1 개수 I의 입력 노드의 입력 노드 i와 제 2 개수 M의 측정 노드의 측정 노드 m의 조합 (i,m)의 관련성(relevance)을 나타내는 관련성 값(relevance value) R(i,m)을 결정하는 방법이 기술되었으며, 이 방법은, 제 1 개수 I의 입력 노드에서 제 3 개수 K의 테스트를 적용하는 단계로서, 제 3 개수 K의 각 테스트 k는 각 입력 노드 i에 대해 테스트 입력 선택 U(k,i)을 정의하는 적용 단계와, 제 2 개수 M의 측정 노드의 각 측정 노드 m에 대한 제 3 개수 K의 측정값들을 획득하기 위해, 제 2 개수 M의 측정 노드의 각 측정 노드에서 제 3 개수 K의 테스트의 각 테스트 k에 대해 신호를 측정하는 단계로서, 각 측정값 Y(k,m)은 자신이 측정된 테스트 k 및 자신이 측정된 측정 노드 m과 연관되는 측정 단계와, 관련성 값 R(i,m)을 결정하는 단계로서, 각 관련성 값은 각각의 조합 (i,m)의 입력 노드 i에 대해 정의된 제 3 개수 K의 테스트 입력 선택 U(k,i)과 각각의 조합 (i,m)의 측정 노드m와 연관된 제 3 개수 K의 측정값 Y(k,m) 사이의 상관관계(correlation)에 기초하여 계산되는 관련성 값 결정 단계를 포함한다.
Description
본 발명은 칩 또는 그외의 디바이스의 테스트 및 이들 칩 또는 디바이스, 예컨대 아날로그 또는 무선 주파수(RF) 회로 내의 칩 또는 디바이스 상의 결함(fault) 진단에 관한 것이다.
알려진 방법에서, 회로 동작 양상은 프로세스 파라미터의 적절한 조합 하에서 각각의 가능한 결함에 대해 시뮬레이션되고, 결함 사전(fault dictionary)에 저장된다. 진단된 회로 또는 DUT(device under test)의 측정값은 결함 사전 내의 모든 엔트리와 비교되며, 결함 사전의 가장 유사한 엔트리가 진단된 결함을 식별한다. 이러한 방법은 간단하지만, 다수의 긴 시뮬레이션을 필요로 한다. 또한, 이것은 테스트 조건의 모델링을 필요로 한다. 일 예시는 F. Liu, S. O. Ozev에 의한 "Efficient Simulation of Parametric Faults for Multi-Stage Analog Circuits," ITC 2007이다.
결함을 진단하는 능력은 합격품률 학습(yield learning), 예컨대 생산 중의 합격품률 증대를 위해 필수적이지만, 교정 작업은 결함의 물리적 성질이 알려졌을 때에만 가능하다. 디지털 시스템에 대한 결함 진단과는 반대로, 예컨대 아날로그 또는 무선 주파수(RF) 회로에서는 자신을 파라메트릭 변화(parametric variation)로서 노출하는 결함에 있어서 실질적인 방법이 알려져 있지 않다.
본 발명의 실시예의 목적은 고-볼륨 제조 중에 파라메트릭 결함의 유용한 결함 진단을 가능하게 하는 것이다.
본 발명의 실시예는 칩 상의 결함 검출을 위해 각각이 제 1 개수 I의 입력 노드의 입력 노드 i와 제 2 개수 M의 측정 노드의 측정 노드 m의 조합 (i,m)의 관련성(relevance)을 나타내는 관련성 값(relevance value) R(i,m)을 결정하는 방법을 제공하며, 이 방법은, 제 1 개수 I의 입력 노드에서 제 3 개수 K의 테스트를 적용하는 단계로서, 제 3 개수 K의 각 테스트 k는 각 입력 노드 i에 대해 테스트 입력 선택 U(k,i)을 정의하는 적용 단계와, 제 2 개수 M의 측정 노드의 각 측정 노드 m에 대한 제 3 개수 K의 측정값들을 획득하기 위해, 제 2 개수 M의 측정 노드의 각 측정 노드에서 제 3 개수 K의 테스트의 각 테스트 k에 대해 신호를 측정하는 단계로서, 각 측정값 Y(k,m)은 자신이 측정된 테스트 k 및 자신이 측정된 측정 노드 m과 연관되는 측정 단계와, 관련성 값 R(i,m)을 결정하는 단계로서, 각 관련성 값은 각각의 조합 (i,m)의 입력 노드 i에 대해 정의된 제 3 개수 K의 테스트 입력 선택 U(k,i)과 각각의 조합 (i,m)의 측정 노드m와 연관된 제 3 개수 K의 측정값 Y(k,m) 사이의 상관관계(correlation)에 기초하여 계산되는 관련성 값 결정 단계를 포함한다.
본 발명의 다른 실시예는 칩 상의 위치 (x,y,z)의 결함 확률(fault probability) F(x,y,z)을 결정하는 방법을 제공하며, 이 방법은, 관련성 값 R(i,m)을 결정하는 단계로서, 각 관련성 값은 칩 상의 결함의 검출을 위해 제 1 개수 I의 입력 노드의 입력 노드 i와 제 2 개수 M의 측정 노드의 측정 노드 m의 조합 (i,m)의 관련성을 나타내는, 관련성 값 R(i,m) 결정 단계와, 칩의 제 4 개수 P의 신호 경로의 각 신호 경로 p에 대해서 위치 (x,y,z)로부터 칩의 제 4 개수 P의 신호 경로의 각 신호 경로까지의 거리 L((x,y,z),i,m,p)를 결정하는 단계로서, 각 신호 경로(p)는 제 1 개수 I의 입력 노드의 입력 노드 i로부터 제 2 개수(M)의 측정 노드의 측정 노드(m)까지 연장하는, 거리 L((x,y,z),i,m,p) 결정 단계와, 각 신호 경로 p가 연장하기 시작하는 입력 노드 i와 각 신호 경로 p가 연장하여 도달하는 측정 노드 m의 조합의 관련성 값 R(i,m)에 의해 가중된(weighted) 제 4 개수 P의 경로 각각에 거리 L((x,y,z),i,m,p)를 더하는 것에 기초하여 결함 확률 F(x,y,z)을 결정하는 단계를 포함한다.
본 발명은 측정 m의 편차가 테스트 스위트(suite)에 걸친 입력 i와 관련될 때, 진단된 결함 위치가 입력 i가 인가된 위치 A(i)와 측정 m이 행해진 위치 B(m) 사이에 있다는 사실을 발견한 것에 기초한다. 이것은 입력 i가 결함을 민감하게 만든다는 것을 가정한다.
입력 i가 오직 결함 검출가능성에만 영향을 미치고 신호 그래프가 알려져 있다면, 진단된 결함 위치는 A(i)를 통과하는 B(m)로의 신호 경로 상에 있다.
측정 m의 전체 편차로 가중된, 측정 m과 입력 i의 모든 상관관계 C(i,m)의 중첩(superposition)은, 위치 불확실성을 감소시킨다.
본 발명의 실시예는 결함 모델, 디바이스에 대한 상세한 인식, 테스트의 모델링 및 시뮬레이션을 전혀 필요로 하지 않는다.
몇몇 실시예에 있어서, 입력 i가 인가된 입력 노드의 위치, 측정 m이 행해진 측정 노드 m의 위치만을 알면 된다.
다른 실시예에 있어서, 소정의 입력 노드 i를 소정의 측정 노드 m로 접속시키는 신호 경로 p의 위치가 추가로 알려진다. 이러한 실시예는 칩의 결함 회로 소자의 정확한 자동 위치 추정(localization)을 가능케 한다.
본 발명의 실시예가 첨부된 도면을 참조로 하여 아래에서 기술되었다.
도 1은 무선 주파수 트랜시버의 회로도.
도 2는 제 1 디지털-아날로그 변환기 DAC-Ⅰ 및 제 1 저역 통과 필터 LP-TI의 입력 선택에 따른 제 1 믹서 Mx-TI에서의 측정값들을 나타낸 예시적인 테이블을 도시한 도면.
도 3은 패키지 설계 상의 시스템 내의 도 1에 따른 회로의 투영도.
도 4는 예시적인 입력 선택 U(k,i) 및 본 발명의 실시예에 의해 생성된 상응하는 측정값인 Yd(k,m)을 도시한 도면.
도 5는 입력 선택 U(k,i)의 가능한 모든 조합을 포함하는 예시적인 입력 테이블 및 본 발명의 실시예에 의해 생성된 임의의 입력 선택 U(k,i)을 포함하는 제 2 입력 테이블을 도시한 도면.
도 6은 본 발명의 실시예에 의해 생성된, 도 4의 입력 선택 테이블의 열거된 버전 내의 도 4의 예시적인 입력 테이블 및 D개의 디바이스에 걸친 도 4에 도시된 바와 같은 상응하는 측정의 편차 μY(k,m)을 도시한 도면.
도 7은 결함이 있는 디바이스에 대한 추가의 예시적인 측정값을 포함하는 도 2의 테이블을 도시한 도면.
도 8은 본 발명의 실시예에 의해 생성된 도 4의 예시적인 입력 선택 U(k,i) 및 결함이 있는 디바이스의 측정값 Y(k,m)을 도시한 도면.
도 9는 도 8의 입력 선택 U(k,i)로부터 파생된 정규화된 입력 선택 V(k,i) 및 도 8의 측정값 Y(k,m)로부터 파생된 정규화된 측정값 Z(k,m)을 도시한 도면.
도 10은 본 발명의 실시예에 의해 생성된 예시적인 관련성 매트릭스 R(i,m)를 도시한 도면.
도 11은 도 3의 투영도와, 제 1 자극 노드 DAC-Ⅰ로부터 제 3 측정 노드 PA까지의 신호 경로에 대한 위치(450,500,0)의 거리 L을 도시한 도면.
도 12는 본 발명의 실시예에 의해 생성된, 신호 경로에 대해 인지하고 있는 예시적인 결함 위치 확률 표현을 나타낸 도면.
도 13은 신호 그래프 내의 경로를 찾기 위한 실시예의 알고리즘의 의사 코드(pseudo code)를 도시한 도면.
도 14는 위치 x 신호 경로의 라인 세그먼트에 대한 및 그의 거리 d를 도시한 도면.
도 15는 위치로부터 폴리곤(polygon)까지의 가장 가까운 거리를 계산하고 라인 세그먼트에 대한 위치의 거리를 계산하기 위한 본 발명의 실시예의 알고리즘을 위한 의사 코드를 도시한 도면.
도 16은 본 발명의 실시예에 의해 생성된, 신호 경로에 대해 인지하고 있지 않은 예시적인 결함 위치 확률을 도시한 도면.
도 17은 칩 상의 결함 검출을 위해 관련성 값 R(i,m)을 결정하기 위한 방법의 실시예의 순서도.
도 18은 칩 상의 위치의 결함 확률을 결정하는 방법의 실시예의 순서도.
도 2는 제 1 디지털-아날로그 변환기 DAC-Ⅰ 및 제 1 저역 통과 필터 LP-TI의 입력 선택에 따른 제 1 믹서 Mx-TI에서의 측정값들을 나타낸 예시적인 테이블을 도시한 도면.
도 3은 패키지 설계 상의 시스템 내의 도 1에 따른 회로의 투영도.
도 4는 예시적인 입력 선택 U(k,i) 및 본 발명의 실시예에 의해 생성된 상응하는 측정값인 Yd(k,m)을 도시한 도면.
도 5는 입력 선택 U(k,i)의 가능한 모든 조합을 포함하는 예시적인 입력 테이블 및 본 발명의 실시예에 의해 생성된 임의의 입력 선택 U(k,i)을 포함하는 제 2 입력 테이블을 도시한 도면.
도 6은 본 발명의 실시예에 의해 생성된, 도 4의 입력 선택 테이블의 열거된 버전 내의 도 4의 예시적인 입력 테이블 및 D개의 디바이스에 걸친 도 4에 도시된 바와 같은 상응하는 측정의 편차 μY(k,m)을 도시한 도면.
도 7은 결함이 있는 디바이스에 대한 추가의 예시적인 측정값을 포함하는 도 2의 테이블을 도시한 도면.
도 8은 본 발명의 실시예에 의해 생성된 도 4의 예시적인 입력 선택 U(k,i) 및 결함이 있는 디바이스의 측정값 Y(k,m)을 도시한 도면.
도 9는 도 8의 입력 선택 U(k,i)로부터 파생된 정규화된 입력 선택 V(k,i) 및 도 8의 측정값 Y(k,m)로부터 파생된 정규화된 측정값 Z(k,m)을 도시한 도면.
도 10은 본 발명의 실시예에 의해 생성된 예시적인 관련성 매트릭스 R(i,m)를 도시한 도면.
도 11은 도 3의 투영도와, 제 1 자극 노드 DAC-Ⅰ로부터 제 3 측정 노드 PA까지의 신호 경로에 대한 위치(450,500,0)의 거리 L을 도시한 도면.
도 12는 본 발명의 실시예에 의해 생성된, 신호 경로에 대해 인지하고 있는 예시적인 결함 위치 확률 표현을 나타낸 도면.
도 13은 신호 그래프 내의 경로를 찾기 위한 실시예의 알고리즘의 의사 코드(pseudo code)를 도시한 도면.
도 14는 위치 x 신호 경로의 라인 세그먼트에 대한 및 그의 거리 d를 도시한 도면.
도 15는 위치로부터 폴리곤(polygon)까지의 가장 가까운 거리를 계산하고 라인 세그먼트에 대한 위치의 거리를 계산하기 위한 본 발명의 실시예의 알고리즘을 위한 의사 코드를 도시한 도면.
도 16은 본 발명의 실시예에 의해 생성된, 신호 경로에 대해 인지하고 있지 않은 예시적인 결함 위치 확률을 도시한 도면.
도 17은 칩 상의 결함 검출을 위해 관련성 값 R(i,m)을 결정하기 위한 방법의 실시예의 순서도.
도 18은 칩 상의 위치의 결함 확률을 결정하는 방법의 실시예의 순서도.
아래에서, 서로 다른 도면에서 동일한 특징부 또는 유사한 기능을 갖는 특징부를 지칭하는 데에 동일한 참조번호들이 사용될 것이다.
본 명세서의 문맥에서, 두 가지 유형의 입력 또는 테스트 입력, 즉 "자극(stimuli)" 및 "조건(condition)"이 구별된다. 자극은 전형적으로 잠재적인 결함(fault)을 민감하기 만들도록 "자극하거나" 또는 신호를 발생시킨다.
자극은 예컨대, 아래와 같을 수 있다.
- 공급 전압, 예로서 Vdd
- 외부 파형 생성기
- 내부 디지털-아날로그 변환기(DAC).
내부 또는 외부로부터 자극이 공급되는 위치는 자극 노드라고 지칭된다.
입력의 두 번째 유형인 조건(condition)은, 자극 노드로부터 측정 노드까지의 신호 경로 상의 신호에 영향을 미침으로써 결함 검출가능성에 영향을 미친다.
조건은 예컨대, 아래와 같을 수 있다:
- 이득 또는 필터 설정
- 디지털 튜닝 언어
- 바이패스 모드
- 신호 경로 선택, 스위치
- 보정 DAC, 예컨대, 오프셋 보정
- 온도.
이러한 조건 입력이 인가되는 위치는 조건 노드 또는 일반적으로 입력 노드로 지칭된다. 자극 노드와 조건 노드 모두가 입력 노드로 지칭된다. 또한, 자극은 자극 입력, 자극 입력 선택 또는 신호로 지칭되기도 하고, 조건은 조건 입력, 입력 선택 또는 파라미터로 지칭되기도 하며, 이때 일반적으로 자극 및 조건 모두가 입력, 테스트 입력 또는 테스트 입력 선택으로 지칭된다. "선택(choice)"이라는 용어는 전형적으로 이들 입력이 복수의 가능한 입력들로부터 선택(choice) 또는 선정(select)되었다는 것만을 나타낸다.
자극 및 조건은 예컨대 아래에 기술된 것 중 하나와 같이 모델링될 수 있다:
- 부동 소수점 수, 예컨대, 공급 전압,
- 정수, 예컨대 DAC 코드 워드(code word),
- 불 방식(Boolean),
- 열거식 유형(enumerate type), 예컨대, 패스트 사인(fast sine), 슬로우 사인(slow sine) 또는 램프 함수(ramp function)인 자극, 이때 열거식 유형은 동일한 위치에서 복수의 불 방식 입력으로서 모델링됨.
파형은 전형적으로 예컨대 열거식 유형에 대해 설명된 바와 같이 이용가능한 파형으로부터의 선택으로서 모델링되며, 어레이로서 모델링되지 않음을 인지해야 한다.
측정이 수행되는 위치, 또는 다시 말하면 신호의 값이 측정되는 위치는 측정 노드로 지칭된다.
각 측정은 스칼라 부동 소수점 수로서 모델링된다. 각각이 동일한 측정 노드에서의 열거식 입력 유형과 관련하여 전술된 바와 같이 하나의 캡쳐된 파형으로부터 추출된 복수의 특징, 예컨대 THD 및 SINAD는 동일한 위치 또는 동일한 측정 노드에서의 복수의 측정값으로 간주한다.
그 예시는 아래와 같다:
- 외부 공급 전류 측정, 예컨대 Iddq
- 빌트-인 전류 또는 파워 또는 속도 센서
- 캡쳐된 파형으로부터의 THD 값
- 오버-레인지(over-range) 검출됨: "yes" = +1 또는 "no" = -1.
도 1은 4개의 입력단 또는 입력 노드 및 8개의 측정단 또는 측정 노드를 구비하는 무선 주파수(RF) 트랜시버 회로의 예시적인 도면을 나타낸다. 트랜시버(100)의 전송기 또는 전송부(110)는 디지털 I-신호를 아날로그 I-신호로 변환하기 위한 제 1 디지털-아날로그 변환기 DAC_I(112), 디지털 Q-신호를 아날로그 Q-신호로 변환하기 위한 제 2 디지털-아날로그 변환기 DAC_Q(114), 위상 고정 루프(phase locked loop) PLL(116), 아날로그 I-신호의 저역 통과 필터링을 위한 제 1 저역 통과 필터 LP_TI(118), 아날로그 Q-신호의 저역 통과 필터링을 위한 제 2 저역 통과 필터 LP_TQ(120), 위상 시프터(shifter)(122), 제 1 믹서 Mx-TI(124), 제 2 믹서 Mx-TQ(126), 합산기 S(128) 및 전력 증폭기 PA(130)를 포함한다.
수신기 또는 수신부(140)는 저 잡음 증폭기 LNA(142), 제 2 위상 고정 루프(144), 제 2 위상 시프터(146), 제 3 믹서 Mx-RI(148), 제4 믹서 Mx-RQ(150), 아날로그 I-신호를 디지털 I-신호로 변환하기 위한 제 1 아날로그-디지털 변환기 ADC-I(152) 및 아날로그 Q-신호를 디지털 Q-신호로 변환하기 위한 제 2 아날로그-디지털 변환기 ADC-Q(154)를 포함한다.
또한, 트랜시버 회로(100)는 감쇠기 소자 Att(160)를 포함한다.
도 1의 화살표는 트랜시버 회로(100)의 서로 다른 소자들로부터의 신호 경로 및 각각의 신호 흐름의 방향을 도시한다.
도 1로부터 알 수 있는 바와 같이, 제 1 디지털-아날로그 컨버터 DAC_I(112)의 출력 포트는 제 1 저역 통과 필터 LP_TI(118)의 입력 포트로 접속되고, 제 2 디지털-아날로그 변환기 DAC_Q(114)의 출력 포트는 제 2 저역 통과 필터 LP_TQ(120)의 입력 포트로 접속되고, 위상 고정 루프(116)의 출력 포트는 위상 시프터(122)의 입력 포트로 접속되며, 제 1 저역 통과 필터 LP_TI(118)의 출력 포트 및 위상 시프터(122)의 0° 출력 포트는 제 1 믹서 Mx-TI(124)의 입력 포트에 접속되고, 제 2 저역 통과 필터 LP_TQ(120)의 출력 포트 및 위상 시프터(122)의 90° 출력 포트는 제 2 믹서 Mx-TQ(126)의 입력 포트에 접속되며, 제 1 믹서 Mx-TI(124)의 출력 포트 및 제 2 믹서 Mx-TQ(126)의 출력 포트는 합산기 S(128)의 입력 포트로 접속되고, 합산기(128)의 출력 포트는 전력 증폭기(130)의 입력 포트로 접속되며, 전송 신호 TX를 제공하는 전력 증폭기(130)의 출력 포트는 감쇠기 소자(160)로 접속된다.
도 1로부터 알 수 있는 바와 같이, 수신 신호 RX를 제공하는 감쇠기 소자(160)는 저 잡음 증폭기(142)의 입력 포트로 접속되고, 저 잡음 증폭기(142)의 출력 포트는 제 3 믹서 Mx-RI(148)의 입력 포트 및 제 4 믹서 MX-RQ(150)의 입력 포트로 접속되고, 제 2 위상 고정 루프 PLL(144)의 출력 포트는 제 2 위상 시프터(146)의 입력 포트에 접속되고, 제 2 위상 시프터(146)의 위상의 0° 출력 포트는 제 3 믹서(148)의 다른 입력 포트로 접속되고, 제 2 위상 시프터(146)의 90° 출력 포트는 제 4 믹서(150)의 다른 입력 포트로 접속되고, 제 3 믹서(148)의 출력 포트는 제 3 저역 통과 필터(152)의 입력 포트로 접속되고, 제 4 믹서(150)의 출력 포트는 제 4 저역 통과 필터 LP_RQ(154)의 입력 포트로 접속되고, 제 3 저역 통과 필터(152)의 출력 포트는 제 1 아날로그-디지털 변환기 ADC_I(156)로 접속되며 제 4 저역 통과 필터 LP_RQ(154)의 출력 포트는 제 2 아날로그-디지털 변환기 ADC_Q(158)의 입력 포트로 접속된다.
또한, 도 1에서, 점으로 도시된 원 내의 숫자(1 내지 4)로 표시된 바와 같이 네 개의 예시적인 입력 노드가 도시되었으며, 본 명세서에서 이들은 제 1 입력 노드 내지 제 4 입력 노드, 또는 1″ 내지 4″로도 지칭될 것이다. 도 1에서 점으로 도시된 정사각형 내의 숫자(1 내지 8)로 표시된 바와 같이 8개의 측정 노드가 도시되었으며, 아래의 설명에서 이들은 제 1 내지 제 8 측정 노드 또는 1′ 내지 8′로도 지칭될 것이다.
입력 노드 1″ 및 2″는 자극 노드이고, 입력 노드 1″의 위치는 제 1 디지털-아날로그 변환기 DAC_I(112)의 출력 포트의 위치에 해당하거나, 또는 보다 일반적으로 제 1 디지털-아날로그 변환기 DAC_I(112) 자신의 위치에 해당할 수 있으며, 제 2 입력 노드 2″의 위치는 제 2 디지털-아날로그 변환기 DAC_Q(114)의 출력 포트의 위치에 해당하거나, 또는 보다 일반적으로 제 2 디지털-아날로그 변환기 DAC_Q(114) 자신의 위치에 해당할 수 있다. 입력 노드 3″ 및 4″는 조건(condition) 노드이고, 입력 노드 3″의 위치는 제 1 저역 통과 필터(118)의 위치에 해당하며, 입력 노드 4″의 위치는 제 2 저역 통과 필터(120)의 위치에 해당한다.
측정 노드 1′의 위치는 제 1 믹서(124)의 출력 포트의 위치 또는 제 1 믹서(124) 자신의 위치에 해당하고, 제 2 측정 노드 2′의 위치는 제 2 믹서의 출력 포트의 위치 또는 제 2 믹서(126) 자신의 위치에 해당하고, 제 3 측정 노드 3′의 위치는 전력 증폭기(130)의 출력 포트의 위치 또는 전력 증폭기(130) 자신의 위치에 해당한다. 제 4 측정 노드 4′의 위치는 저 잡음 증폭기(142)의 출력 노드의 위치 또는 저 잡음 증폭기(142) 자신의 위치에 해당하고, 제 5 측정 노드 5′의 위치는 제 3 믹서(148)의 출력 포트의 위치 또는 제 3 믹서(148) 자신의 위치에 해당하고, 제 6 측정 노드 6′의 위치는 제 4 믹서(150)의 출력 포트의 위치 또는 제 4 믹서(150) 자신의 위치에 해당하고, 제 7 측정 노드 7′의 위치는 제 1 아날로그-디지털 변환기 ADC_I(156)의 입력 노드의 위치 또는 제 1 아날로그-디지털 변환기(156) 자신의 위치에 해당하며, 제 8 측정 노드 8′의 위치는 제 2 아날로그-디지털 변환기 ADC_Q(158)의 입력 포트의 위치 또는 제 2 아날로그-디지털 변환기(158) 자신의 위치에 해당한다.
다시 말하면, 입력 노드 및 측정 노드의 각각은 트랜시버 회로의 특정 회로 소자에 연관되며, 예컨대, 제 1 입력 노드는 제 1 디지털-아날로그 변환기(112)에 연관된다. 따라서, 아래에 기술되는 바와 같이, 결함이 있는 회로 소자의 위치 추정(localization)이 용이해진다.
아래에서는, 본 발명의 실시예가 도 1에 도시된 바와 같은 트랜시버 회로 및 간소화한 가정, 즉 디지털-아날로그 변환기(DAC)(112, 114)가 진폭 값 "1"을 갖는 1㎒ 또는 10㎒ 톤(tone)을 생성하고, 저역 통과 필터(LP)가 항상 1㎒ 톤을 통과시키고 20㎒ 모드에서만 10㎒ 톤을 통과시키며, 제 1 믹서 Mx-TI(124) 및 제 2 믹서 Mx-TQ(126)가 통과한 톤들의 진폭을 합산한다는 것에 기초하여 더욱 자세하게 설명될 것이다. 다시 말하면, 도 2로부터 알 수 있는 바와 같이, 제 1 및 제 2 믹서(124, 126)에서, 진폭 값 0 또는 1을 갖는 통과한 톤들의 합산이 측정된다. 전력 증폭기 PA(130)에서, 제 1 및 제 2 믹서(124, 126)에 의한 톤들의 진폭 출력의 합이 2로 나누어진 값이 측정된다. 간략화를 위해서 다른 모든 측정 노드들에서, 전력 증폭기(130)에서와 같이 측정된 동일한 측정값들이 반환된다.
도 2는 전술된 간략화된 디바이스 기능성에 따라 제 1 믹서 Mx-TI(124)의 출력 포트에서 측정되는 신호 값에 대한 표를 도시하며, 이것은 제 1 디지털-아날로그 변환기(112)에 의해 생성된 1㎒ 또는 10㎒ 톤을 인가하는 자극 노드인 제 1 입력 노드 1″에서 인가된 테스트 입력에 의존하고, 2㎒ 또는 20㎒ 모드를 인가하는 제 1 저역 통과 필터 LP-TI(118)의 두 노드에 대한 것이다. 도 2로부터 알 수 있는 바와 같이, 제 1 디지털-아날로그 변환기(112)로부터 제 1 입력 노드 1″에서 인가된 1㎒ 톤이 감쇠 없이 통과되는 반면, 제 1 믹서 Mx-TI(124)에서 측정된 값 "1"을 참조하면, 10㎒ 톤은 제 1 저역 통과 필터 LP-TI(118)가 20㎒ 톤을 가질 때 감쇠 없이 통과하며, 제 1 믹서 Mx-TI(124)에서 측정된 값 "0"을 참조하면, 10㎒ 톤은 제 1 저역 통과 필터 LP-TI(118)가 2㎒ 모드에 있을 때 완전히 차단된다.
도 3은 도 1에 따른 트랜시버 회로를 50㎛ 두께의 제 1 또는 하단(lower) 칩 또는 다이와, 상기 제 1 칩 또는 다이의 상단에 장착된 제 2 칩 또는 다이를 포함하는 "시스템 인 패키지(SIP)" 구현물로서 구현된 것을 도시한다. 도 3으로부터 알 수 있는 바와 같이, 전력 증폭기(130), 저 잡음 증폭기(142) 및 감쇠기 소자(160)를 제외한 모든 회로 소자들은 제 1 또는 하단 다이 내에 배치되는 반면, 전술된 소자들은 제 2 또는 상단 칩 내에 배치된다.
도 3과 관련하여, 29개의 노드 n=1...29가 회로 소자들의 위치 및 회로 소자들을 접속시키는 신호 경로를 기술하기 위해 정의되었다. 따라서, 예를 들어 각 신호 경로가 각각이 n=1...29 중 두 개의 노드에 의해 정의되는 하나 또는 복수의 접속된 직선 신호 경로 구간(segment)으로서 기술될 수 있다. 다시 말하면, 신호 경로 구간(302)은 노드(16,17)에 의해 기술될 수 있고, 신호 경로 구간(304)은 노드(17,18)에 의해 기술될 수 있다. 따라서, 회로의 그래프는 회로의 신호 경로 구간 또는 노드 접속부에 의해서, 예컨대 {..., (16,17), (17,18)...}와 같이 기술될 수 있다.
도 3으로부터 더 알 수 있는 바와 같이, 제 1 입력 노드 1″은 노드 1에 해당하고, 제 2 입력 노드 2″은 노드 2에 해당하고, 제 3 입력 노드 3″은 노드 3에 해당하고, 제 4 입력 노드 4″은 노드 4에 해당하고, 제 1 측정 노드 1′은 노드 5에 해당하고, 제 2 측정 노드 2′은 노드 6에 해당하고, 제 1 위상 고정 루프 PLL은 노드 7에 해당하고, 제 1 위상 시프터(122)는 노드 8에 해당하고, 제 3 측정 노드 3′은 노드 13에 해당하고, 제 4 측정 노드 4′은 노드 17에 해당하고, 제 5 측정 노드 5′은 노드 22에 해당하고, 제 6 측정 노드 6′은 노드 23에 해당하고, 제 7 측정 노드 7′은 노드 26에 해당하며, 제 8 측정 노드 8′은 노드 27에 해당한다. 상단 다이 상에 구현된 트랜시버 회로(100)의 회로부는 노드(11,12)에 의해 정의되는 업링크 및 노드(18,19)에 의해 정의되는 다운링크에 의해 하단 다이 상에 구현된 트랜시버 회로의 회로부로 접속된다.
본 발명의 소정의 실시예는 진단 또는 진단 알고리즘을 수행하기 위해 아래와 같은 정보를 제공하는 것을 포함한다:
a) 노드의 명칭 및 위치와 같은 노드에 대한 정보, 예컨대 노드 n=9에 있어서, 명칭: DAC-I, 위치: (600,400,0),
b) 노드 넘버 및 자극 또는 조건 선택과 같은 입력단(i=1...4)에 대한 정보, 예컨대 입력단 i=3에 있어서, Node: n=3, 선택 {2㎒, 20㎒},
c) 측정 인덱스 및 노드 넘버 또는 노드 인덱스와 같은 측정단(m=1...8)에 대한 정보, 예컨대 m=8에 있어서, Node: 27,
d) 그래프 및 노드 접속부에 대한 정보, 예컨대 {...,(16,17), (17,18), ...}.
본 발명의 실시예와 관련하여, 두 가지 단계, 즉 "디바이스 특징화(device characterization)" 및 "진단(diagnosis)"이 구별된다. 아래에서는 "디바이스 특징화" 단계가 기술될 것이다.
디바이스 특징화 동안에, 우수한 디바이스, 또는 다시 말하면 결함이 없거나 또는 무시할 수 있는 정도의 결함을 가진 디바이스가 K번의 테스트에 의해 평가되고, 각 테스트는 m개의 측정값 Y(k,m)을 반환하며, 이때 i=1...I인 I 입력 선택 U(k,i)의 알려진 조합에서 k=1...K, m=1...M이다.
아래에서는, 예컨대 테스트 입력 선택, 측정값, 측정 편차, 상관값(correlation value) 또는 관련성 값(relevance value)에 대한 다양한 매트릭스 형태의 표들이 도시 및 기술될 것이다. 이러한 맥락에서, U(k,i)와 같은 용어는 매트릭스 또는 표의 단일 소자를 지칭하도록 사용될 것이고, 이때 단일 소자 및 단일 소자의 각각의 위치는 자신의 행 또는 라인 인덱스 k 및 자신의 열 인덱스 i에 의해 정의되며, U 또는 UK ×I는 표 또는 매트릭스 자체를 지칭하도록 사용될 것이고, 이때 K는 행 또는 라인의 수를 명시하고 I는 매트릭스의 열의 수를 명시한다.
도 4는, 도 1에 따른 트랜시버 회로 및 도 1 및 2에 기초하여 기술된 추가로 간략화한 가정에 있어서의 예시적인 테스트 입력 매트릭스 U를 좌측에 나타낸다. 테스트 입력 매트릭스 U 또는 UK ×I(410)는 K가 테스트의 횟수이고 I가 서로 다른 입력 노드의 개수인 K×I-매트릭스이다. 테스트 입력 시나리오 또는 계획(410)으로도 지칭될 수 있는 테스트 입력 매트릭스 U(410)는, 네 개의 (I=4) 입력 노드의 각각과 16번의 (K=16) 테스트의 각각에 대해, 도 2에 기초하여 기술된 바와 같은 하나의 선택(choice) 또는 가능한 선택들의 셀렉션(selection)을 정의한다. 테스트 입력 매트릭스 U(410)의 각 열 i는 K=16의 테스트 동안 특정한 입력 노드에 인가된 입력 선택을 명시한다. 테스트 입력 매트릭스 U(410)의 각 행 또는 라인 k는 각각의 테스트 동안에 I=4의 입력 노드에 인가된 입력 선택을 명시한다.
도 4의 우측에는, K=16의 테스트 각각에 대해서 M=8의 측정 노드의 각각에서 측정된 신호 값을 포함하는 측정 매트릭스 Yd(460)가 도시되었다. 측정 매트릭스 Yd(460)의 각 열 m은 각각의 측정 노드 m에서 K=16의 테스트 각각에 대해 측정된 신호 값을 포함한다. 측정 매트릭스(460)의 각 행 k는 K=16의 테스트의 특정 테스트 k에 대해 M=8의 서로 다른 측정 노드에서 측정된 신호 값을 포함한다.
다시 말하면, 테스트 입력 시나리오, 또는 쇼트 입력 시나리오인 UK ×I(410)은 매트릭스의 행이 나타내는 K회의 테스트를 포함하며, 이때 K회의 테스트의 각 테스트 k는 I개의 입력 노드의 각 입력 노드 i에 대해서 J개의 가능한 입력 선택의 입력 선택 j을 명시하며, 이때 입력 선택 j는 테스트 인덱스 및 입력 인덱스 i에 의해 명시된 매트릭스 소자에 포함된 내용이다.
도 4의 우측을 다시 참조하면, 측정 또는 측정값 Yd(k,m)은, 매트릭스의 행으로 나타낸 K회의 테스트의 각 테스트 k에 대해 매트릭스의 열로 나타낸 M개의 측정 노드의 각 측정 노드 m에서 측정된 신호 값을 포함하는 측정 테이블 또는 매트릭스 YK ×M, Yd (460)의 형태로도 표현될 수 있다. 다시 말하면 측정 매트릭스 Yd는, 테스트 인덱스 k(매트릭스의 행)에 의해 표현되는 각 테스트와 측정 인덱스 m(매트릭스의 열)에 의해 표현되는 각 측정 노드에 대해, 테스트 k 동안 각각의 측정 노드 m에서 측정된 각각의 신호 값을 포함한다.
보다 쉬운 이해를 위해, 도 4에서 1 내지 16의 테스트 인덱스 k가 도시된 한편, 입력 인덱스 i와 측정 인덱스 m 대신, 도 1에 따른 각각의 회로 소자가 도시되었다.
예를 들어, 테스트 k=1에 있어서, 디지털-아날로그 변환기 DAC-I 및 DAC-Q는 모두 1㎒ 톤을 입력 선택으로서 인가하고, 저역 통과 필터 LP-TI 및 LP-TQ는 모두 2㎒ 모드에 있거나 또는 2㎒ 모드를 입력 선택으로서 인가하여, 1㎒ 신호가 두 저역 통과 필터들을 감쇠없이 통과하도록 한다. 테스트된 디바이스가 결함이 없는 "우수한 디바이스"이기 때문에, Mx-TI인 측정 노드 1′ 및 Mx-TQ인 측정 노드 2′에서, 신호 값 "1"이 측정된다. 전력 증폭기 PA는 두 믹서 Mx-TI와 Mx-TQ에 의해 제공된 값들의 합산을 2로 나눈 값을 측정하여, 측정 노드 3′에서 값 "1"이 측정되도록 한다. 간략화를 위해, 측정 매트릭스(460)의 첫번째 행의 테스트 k=1에 대해 측정된 값에서 알 수 있는 바와 같이, 전술된 것처럼 다른 측정 노드에서의 다른 모든 측정들이 전력 증폭기 PA에서와 같은 값을 반환한다.
테스트 k=2에 있어서, 제 1 디지털-아날로그 변환기 DAC-I는 10㎒ 톤을 인가하고, 제 2 디지털-아날로그 변환기 DAC-Q는 1㎒ 톤을 인가하며, 테스트 k=1에 있어서와 같이, 저역 통과 필터 LP-TI 및 LP-TQ는 입력 선택으로서 2㎒ 모드를 인가한다. 도 2에 기초하여 기술된 바와 같이, 제 1 믹서 Mx-TI는 10㎒ 신호를 필터링하고, 제 2 믹서 Mx-TQ만이 신호 값 "1"을 갖는 신호를 합산기 S(128) 및 전력 증폭기 PA(130)로 통과시킨다. 전력 증폭기 PA는 2로 나눈 필터링된 신호의 합을 측정하여, 제 3 측정 노드 PA에서 값 0.5가 측정되도록 한다. 다음의 측정 노드도 전력 증폭기 PA에서와 같은, 즉 0.5의 값을 반환한다.
테스트 k=16에 있어서, 디지털-아날로그 변환기 DAC-I 및 DAC-Q는 모두 10㎒ 톤을 입력 선택으로서 인가하고, 저역 통과 필터 LP-TI 및 LP-TQ는 모두 20㎒ 모드를 입력 선택으로서 인가하여, 두 10㎒ 신호가 두 개의 믹서 Mx-TI 및 Mx-TQ로 통과되도록 하고, 이때 각 믹서에서 신호 값 "1"이 측정되며, 따라서 전력 증폭기 PA에서도 값 "1"이 측정된다(도 4를 참조하면, 20㎒ LP 필터가 10㎒ 톤을 통과시킨다).
테스트 입력 선택 U(k,i) 또는 입력 시나리오 U는 예컨대 전형적인 중요 경로 또는 회로 소자에 대한 경험, 지식에 기초하여 테스트 엔지니어에 의해 정의될 수 있거나, 또는 자동 테스트 프로그램 생성(ATPG)을 통해 자동으로 생성될 수 있다. 이러한 자동으로 생성되거나 선정된 입력 선택들은 예컨대 도 5의 우측의 테스트 입력 선택 U(k,i)에서와 같이 랜덤 선택에 기초할 수 있거나, 또는 도 5의 좌측의 U(k,i)에서와 같이 테스트 입력 선택의 가능한 모든 조합들을 포함할 수도 있다. 테스트 입력 선택의 자동 생성에서, 불법적이거나, 무의미하거나 또는 중복적인 조합이 제거될 수 있다.
다른 실시예에서, 효율적인 방식으로 완전한 테스트 시나리오를 생성하기 위해, 테스트의 제 1 세트가 테스트 엔지니어에 의해 생성된 다음 자동으로 생성된 입력 선택의 제 2 세트에 의해 개선될 수 있다.
다음 단계에서의 특징화 동안에, 통계적으로 충분한 많은 수의 디바이스 D로부터의 모든 K×M 측정에 대한 평균값 μY(k,m)과 표준편차 σY(k,m)가 수집되거나 결정되며, 특징화를 위한 각 개별적인 디바이스는 d=1...D로 인덱스된다.
도 6의 우측에는, 도 4에 기초하여 기술된 것과 같은 개별적인 측정 매트릭스 YK ×M와 같이, 평균 측정 매트릭스 μY, K×M의 형태로 표현될 수 있는 예시적인 평균 측정 μY(k,m)이 도시되었다. 특징화 동안의 통계적 평가를 위해서, 디바이스들 d의 이러한 개별적인 측정 매트릭스는 Yd(k,m)로도 지칭될 것이다.
다시 말하면 평균 측정 매트릭스 μY는, 매트릭스의 행으로 나타내어진 K회의 테스트 각각에 대해서, D개의 우수한 디바이스들에 대해 동일한 입력 시나리오 U(k,i)를 인가함으로써 획득된 M개의 측정 노드의 각 측정 노드 m에 대한 평균 신호 값을 포함한다. 단순성을 위해서, 모든 K×M 표준편차는 σY(k,m)=0.1인 것으로 가정된다.
도 6의 좌측에는, 도 4의 테스트 입력 시나리오 U(410)의 다른 표현이 도시되었으며, 서로 다른 입력 선택들의 텍스트 또는 숫자 표현 대신 인덱스식 또는 열거식 유형의 표현이 사용되었다. 두 개의 자극 노드 DAC-I 및 DAC-Q에 있어서, 인덱스 j=1는 1㎒ 톤을 나타내고, 인덱스 j=2는 10㎒ 톤을 나타낸다. 조건 노드 LP-TI 및 LP-TQ에 있어서, 인덱스 j=1은 2㎒ 모드를 나타내고 인덱스 j=2는 20㎒ 모드를 나타낸다.
입력 시나리오의 열거식 또는 인덱스식 표현의 장점은, 개별적인 신호 값이 사용될 수 있을 뿐 아니라, 패스트 사인(fast sine), 슬로우 사인(slow sine), 또는 램프 함수(ramp function)와 같은 파형이 사용될 수도 있다는 것이다.
다음 단계에서, 일련의 또는 다량의 생산 동안 잠재적으로 결함이 있는 디바이스의 "진단" 또는 테스트(DUT(device under test)로도 지칭됨)가 설명되었다.
아래에서는, 실례를 보이기 위해, 제 1 저역 통과 필터 LP-TI가 20㎒ 모드에서 10㎒ 톤의 진폭의 1/2만을 통과시키는 결함을 DUT가 갖는 것이 가정된다. 다른 모든 측정은 특징화된 평균과 동일하거나, 다시 말하면 특징화 동안 획득된 평균값에 일치하며, 이 예시에서 임의 편차(random deviation)는 가정되지 않았다.
도 7에서, "결함이 없는(no fault)" 디바이스에 대해 제 1 측정 노드 Mx-TI에서 측정된 값이 콤마의 왼편에 표시되었고, 전술된 "결함이 있는(fault)" 하자(defective) 디바이스에 대해 측정된 값이 콤마의 우측에 표시되었다. "결함이 없는" 경우에 대해 측정된 값은 도 2에 도시된 값에 해당한다. 도 7로부터 알 수 있는 바와 같이, 결함은 제 1 자극 노드 DAC-I가 10㎒ 톤을 인가하고 제 1 조건 노드 LP-TI가 20㎒ 모드를 인가하는 경우에만 나타난다. 다시 말하면, 결함은 제 2 입력 선택을 인가하는 제 1 입력 노드 DAC-I에 의해서 민감해지고(sensitized), 제2 조건 노드 LP-TI가 제 2 입력 선택을 인가하는 경우에만 검출가능하다. 이러한 10㎒에서의 -6dB의 결함은 도 1에도 도시되었다(도 1의 참조번호(710)의 별모양을 참조하라).
결함이 있는 디바이스의 진단 테스트를 위해서, 동일한 K*M 측정 Y(k,m)이 결함이 있는 것으로 진단된 회로 또는 DUT로부터 획득된다.
도 8의 좌측에는, 특징화 동안에 이미 사용된 입력 시나리오 U가 도시되었다. 도 8의 우측에는, 결함이 있는 디바이스의 측정 Y(k,m)이 도시되었다. 측정 매트릭스로부터 알 수 있는 바와 같이, 결함은 테스트 k=6, 8, 14 및 16에 대해 나타난다. 예를 들어, 테스트 k=16에 있어서, 제 1 자극 노드 DAC-I는 10㎒ 톤을 인가하고 제 2 조건 노드 LP-TI는 20㎒ 모드를 인가하며, 이때 정상적으로는 10㎒ 톤이 감쇠 없이 통과해야만 한다. 그러나, 결함이 있는 20㎒ LP 필터 LP-TI는, 16번째 테스트에서의 제 1 측정 노드 Mx-TI에서 측정된 값으로부터 알 수 있는 바와 같이 10㎒ 톤의 1/2만을 통과시키며, 즉 Y(16,1)=0.5이다. 제 2 측정 노드 Mx-TQ까지는 제 1 자극 노드와 제 2 자극 노드가 서로 다른 독립적인 신호 경로 상에 있기 때문에, 제 2 측정 노드 Mx-TQ에서의 측정은 결함에 의해 영향을 받지 않는다. 그러나 제 3 측정 노드인 전력 증폭기 PA부터는 변조된 I-신호와 Q-신호가 합산되며, 따라서 결함이 있는 제 1 저역 통과 필터 LP-TI가 측정된 신호 값의 편차를 발생시키지만, 올바른 값인 "1"로부터의 측정값 Y(16,3)=0.75의 편차는 더 작다.
몇몇 실시예에서, 그들의 표준편차로부터의 편차를 정규화함으로써, 상관(correlation) 이전에 측정과 입력이 비교가능해진다. 입력 시나리오의 입력 U(k,i)은 전체 테스트 k(1...K)에 대한 그들의 표준편차로부터의 편차에 대해 정규화된다. 이러한 정규화된 입력 시나리오 VK ×I는 특징화의 일부로서 사전-컴퓨팅될 수 있다. V(k,i)는 정규화된 입력 선택이다.
진단된 디바이스의 YK ×M의 Y(k,m)는 특징화에 사용된 모든 디바이스 d=1...D에 대한 그들의 표준편차로부터의 편차에 대해 정규화된다. 모든 D개의 디바이스에 걸친 각 테스트 k 하의 각 측정 노드 m에 대한 기대값 또는 평균 측정값 μY(k,m) 및 그에 상응하는 표준편차 σY(k,m)가, μU, σu(i) 및 V(k,i)와 같이 특징화의 일부로서 사전-컴퓨팅될 수도 있다.
다시 말하면, 자신의 정규화된 측정값 Z(k,m)을 갖는 정규화된 측정값 매트릭스 ZK ×M은, 특징화 중에 획득된 각각의 평균 또는 기대값으로부터의 자신의 측정값들의 진단 디바이스 편차를 포함하며, 이 편차는 특징화 중에 획득된 표준편차에 의해 추가로 정규화된다.
도 9는 좌측에 정규화된 입력 선택 V(k,i)을 갖는 정규화된 입력 시나리오 V를 도시하고, 우측에는 상기의 수식 및 가정에 따른 정규화된 측정 Z(k,m)을 도시한다. 정규화된 편차 매트릭스 Z로부터 명백하게 알 수 있는 바와 같이, 매트릭스 Z는 네 개의 테스트 k=6, 8, 14 및 16에 대해서만 0이 아닌 편차 값을 포함한다.
본 발명에 따르면, 입력 i는 정규화된 입력 V(k,i)이 측정 편차 Z(k,m)와 강한 연관이 있는 경우와 측정 편차 Z(k,m)가 큰 경우에 측정단 m에서의 결함 검출과 관련성을 갖는다.
도 10에 도시된 바와 같은 관련성 측정 또는 관련성 값 R(i,m)을 결정하는 데에 있어서, 본 발명의 몇몇 실시예가 아래의 수식에 따라 진단 테스트 k=1...K에걸쳐 입력 i와 측정 m 사이의 상관값 C(i,m)을 먼저 컴퓨팅하도록 구성된다:
측정 m에 대한 입력 i의 결함 관련성 R(i,m)은, 측정 편차 m의 절대 합에 대해 정규화된 C의 열 합산을 갖는 상관값 C(i,m)에 비례한다. 몇몇 실시예는 각각의 관련성 매트릭스 R(i,m)를 아래와 같이 계산한다:
도 10에서, 측정 매트릭스 Y 또는 도 9의 정규화된 측정 편차 매트릭스 Z에 대한 관련성 매트릭스 R이 도시되었다. 관련성 매트릭스는 측정 m에 대한 입력 i의 결함 관련성을 정의하는 정규화된 상관관계의 계산을 위해 전술된 두 수식에 기초하여 계산된다. 도 10으로부터 알 수 있는 바와 같이, R(1,1) 및 R(3,1)은 가장 큰 관련성 값이다. 따라서, 두 쌍 (DAC-I, Mx-TI) 및 (LP-TI, Mx-TI)가 가장 관련성이 높다. 전력 증폭기 PA 및 후속하는 노드에서의 효과는 두 가지 전술된 입력 및 측정 조합에 대한 효과의 50%이다.
높은 결함 관련성 R(i,m)은 결함이 입력 i로부터 측정 m으로의 신호 경로, 또는 입력 i를 통과하는 측정 m으로의 신호 경로에 근접할 확률이 높음을 나타낸다.
결함 위치 확률 F(x,y,z)으로도 지칭되는 다이 위치 (x,y,z)에서 진단된 결함 확률 F(x,y,z)는 입력 i로부터 측정 m으로의 신호 경로 p에 대해 가중된(weighted) 거리 L의 합에 비례하며, 각각은 관련성 R(i,m)으로 가중되어 경로 P(i,m)의 개수로 나누어진다.
L((x,y,z),i,m,p)은 위치 (x,y,z)로부터의 입력 i에서 측정 m으로의 p번째 경로까지의 거리이다. 반감(half-decay) 길이 L0는 원하는 위치 레졸루션이다.
도 11에서, 경로 p와 이 경로로부터 하나의 점까지의 거리에 대한 예시가 도시되었다. 신호 경로는 입력 노드 i=1로부터 시작하여 측정 노드 m=3까지이며, 경로 인덱스 p=1로 기술된다. 경로 p=1은 노드 {1,3,5,9,11,12,13}을 통과하며, 도 11에 도시된 바와 같이 위치 (x,y,z)=(450,500,0)로부터의 거리 L은 L((450,500,0),1,3,1) =100이다.
결함 확률 F(x,y,z)은 모두에 대해 계산되거나, 또는 적어도 모든 관련 위치 (x,y,z)에 대해 계산되며, 예를 들어 서로 다른 결함 위치 확률에 대해 서로 다른 컬러가 할당된 컬러 코딩된 결함 위치 확률 분포로 표현될 수 있다.
도 12에서, 컬러 코딩된 확률 표시 대신, 네 가지 서로 다른 유형의 빗금을 사용함으로써 네 개의 서로 다른 결함 위치 확률 범위가 도시되었다. 도 12로부터 알 수 있는 바와 같이, 결함 위치 확률은 결함이 있는 제 3 입력 노드 LP-TI와 제 1 측정 노드 Mx-TI 사이의 신호 경로를 따르는 영역에서 가장 크며, 제 3 측정 노드 PA까지 여전히 매우 높다.
본 발명의 실시예는 신뢰가 가지 않는 설계 구조의 진단을 용이하게 한다. 본 발명의 몇몇 실시예는 알려진 설계 구조의 테스트뿐 아니라, 예컨대 지적 재산권(IP) 블록, 증폭기 설계 등과 같이 장애가 발생하기 쉬운 제 3 자 설계 구조의 테스트도 허용한다.
또한, 결함의 위치를 보다 빠르고 쉽게 찾아낼 수 있도록, 도 12에 도시된 바와 같은 결함 확률 뷰(view)와 조합하여 레이아웃에 기초한 퓨즈 설계 뷰가 인간 "상관관계"를 지원할 수 있다.
이와 달리, 특정한 설계 구조, 예컨대 결함 위치 확률 F(x,y,z)을 갖는 도 1의 트랜시버 회로의 회소 소자의 위치 (x,y,z)를 상관시킴으로써, 신뢰가 가지 않는 설계 구조의 위치 추정이 알고리즘으로 수행될 수 있다. 설계 구조를 갖지 않는 영역은 값 "0"을 포함하고, 설계 구조를 갖는 위치는 값 "1"과 연관된다. 따라서, 도 12에 도시된 바와 같은 결함 위치 확률 분포는 실제 회로 소자의 위치, 결과적으로는 신호 경로에 초점이 맞추어진다. 가장 높은 상관관계가 가장 신뢰하기 어려운(suspicious) 설계 구조를 나타낸다.
본 발명의 실시예는 눈으로 볼 수 없는 하자(defect)의 진단을 지원하며, 물리적인 결함 분석을 필요로 하지 않는다.
도 13은 그래프 내의 경로를 찾기 위해 노드 n1로부터 노드 n2까지의 모든 경로들에 대해 디렉트된 그래프를 통한 반복적(recursive) 검색 알고리즘의 실시예를 도시한다.
기본적으로, 반복적 검색 알고리즘은 아래의 구조를 갖는다:
1. n=n1에서 시작.
2. n으로 접속된 모든 노드를 획득.
3. n으로 접속된 노드가 없는 경우 중지.
4. 오직 하나의 노드가 접속되어 있는 경우, 접속된 노드에 대해 2.를 계속함.
5. 복수의 노드가 접속되어 있는 경우, 모든 접속된 서브-경로를 반복적으로 수집.
경로까지의 거리는 경로 시작 노드로부터 경로 종료 노드까지의 부분열(subsequence) 노드들 사이의 임의의 라인 구간까지의 가장 가까운 거리 d와 같다.
도 14는 노드 x1 및 x2에 의한 라인 구간 포인트까지의 거리 d를 도시한다.
도 15는 포인트 x 및 n-차원 공간으로부터 폴리곤(polygon) 또는 폴리곤의 라인 구간까지의 가장 근접한 거리를 결정하는 검색 알고리즘을 도시한다.
본 발명의 몇몇 실시예는 신호 경로가 알려지지 않았을 때 입력 i로부터 측정 m까지의 직선(straight) 신호 경로를 사용하도록 구현된다. 입력 i로부터 측정 m으로의 직선 신호 경로를 사용한다는 가정은 다수의 무선 주파수 회로에 적합하다.
도 16은 신호 경로가 알려지지 않았고 신호 경로까지의 거리를 결정하는 데에 사용될 수 없는 경우, 도 1 및 3에 따른 결함이 있는 무선 주파수 트랜시버의 진단을 위한 결함 위치 확률 분포 F(x,y,z)를 도시한다. 전술된 바와 같이, 이러한 경우에 입력 i와 측정 m 사이에 직선 신호 경로가 가정될 수 있다. 이러한 직선 신호 경로에 기초하여, 거리 L((x,y,z),i,m,p) 및 결함 위치 확률 F(x,y,z)이 계산된다. 도 16에서 알 수 있는 바와 같이, 결함 위치 확률 F(x,y,z)은 결함이 있는 제 3 입력 노드 LP-TI에 있어서 가장 높다. 이것은 신호 경로에 대한 지식이 없이도, 본 발명의 실시예에 의해서 결함 위치에 대한 유용한 표시가 획득될 수 있음을 증명한다.
도 17은 관련성 값 R(i,m)을 결정하는 방법의 실시예의 순서도를 도시한 것으로, 각 관련성 값은 칩 상의 결함을 검출하기 위해 제 1 개수 I개의 입력 노드의 입력 노드 i와 제 2 개수 M개의 측정 노드의 측정 노드 m의 조합 (i,m)의 관련성을 나타낸다. 이 방법은 아래의 단계들을 포함한다:
제 1 개수 I의 입력 노드에서 제 3 개수 K의 테스트를 적용(1710)하며, 이때 제 3 개수 K의 테스트의 각 테스트 k는 각 입력 노드 i에 대해 테스트 입력 선택 U(k,i)을 정의함.
제 2 개수 M의 측정 노드의 각 측정 노드 m에 대한 제 3 개수 K의 측정값들을 획득하기 위해서, 제 2 개수 M의 측정 노드의 각 측정 노드에서 제 3 개수 K의 테스트의 각 테스트 k에 대해 신호를 측정(1720)하며, 이때 K×M 측정값의 각 측정값 Y(k,m)은 자신이 측정된 테스트 k 및 자신이 측정된 측정 노드 m과 연관됨.
관련성 값 R(i,m)을 결정(1730)하며, 이때 각 관련성 값은 각각의 조합의 입력 노드 i에 대해 정의된 제 3 개수 K의 테스트 입력 선택 U(k,i)과 각각의 조합 (i,m)의 측정 노드 m와 연관된 제 3 개수 K의 측정값 Y(k,m) 사이의 상관관계에 기초하여 계산됨.
본 발명의 실시예는, 상관관계의 계산에 있어서 각 측정값 Y(k,m)이 측정값 Y(k,m)과 동일한 테스트 k 및 동일한 측정 노드 m과 연관된 평균값 μY(k,m)와 관련하여 정규화되도록 관련성 값을 결정하는 단계(1730)를 구현할 수 있다.
본 발명의 실시예는, 상관관계의 계산에 있어서 각 측정값 Y(k,m)이 측정값 Y(k,m)과 동일한 테스트 k 및 동일한 측정 노드 m과 연관된 표준편차 σY(k,m)와 관련하여 정규화되도록 관련성 값을 결정하는 단계(1730)를 더 구현할 수 있다.
본 발명의 실시예는, 정규화된 측정값 Z(k,m)이 아래와 같이 계산되도록 관련성 값을 결정하는 단계(1730)를 구현할 수 있으며,
이때 Y(k,m)는 테스트 k 및 측정 노드 m과 연관된 측정값이고, μY(k,m)이 특징화 동안 획득된 모든 D개의 디바이스들에 걸친 테스트 k 및 측정 노드 m에 대한 기대값 또는 평균 측정값이며, σY(k,m)는 특징화 동안 획득된 모든 D개의 디바이스들에 걸친 테스트 k 및 측정 노드 m에 대한 측정값의 표준편차이다.
전술된 예시와 달리, 실시예는 정규화 Z(k,m)를 다른 방식으로 수행하도록 구현될 수 있으며, 예컨대 측정값들의 정규화는 상관관계 결과를 개선하기 위해 측정값 Y(k,m)과 그들 각각의 평균값 μY(k,m) 사이의 차의 계산 및/또는 측정값 또는 전술된 차를 각각 표준편차 σY(k,m)로 나누는 계산을 포함할 수 있다. 또는 측정값들의 정규화는 유사한 결과를 획득하기 위해 표준편차에 대해서 평균값 또는 균등값을 계산하기 위한 다른 알고리즘을 사용할 수 있다.
본 발명의 실시예는, 상관관계의 계산에 있어서 각 테스트 입력 선택 U(k,i)이 테스트 입력 선택 U(k,i)과 동일한 입력 노드 i와 연관된 평균값 μU(i)와 관련하여 정규화되도록 관련성 값을 결정하는 단계(1730)를 더 구현할 수 있으며, 이때 평균값 μU(i)는 입력 노드 i와 연관된 제 3 개수 K의 테스트 입력 선택의 평균값이다.
본 발명의 실시예는, 상관관계의 계산에 있어서 각 테스트 입력 선택 U(k,i)이 테스트 입력 선택 U(k,i)과 동일한 입력 노드 i와 연관된 표준편차 σU(i)와 관련하여 정규화되도록 관련성 값을 결정하는 단계(1730)를 더 구현할 수 있으며, 이때 표준편차 σU(i)는 입력 노드 i와 연관된 제 3 개수 K의 테스트 입력 선택의 표준편차이다.
본 발명의 실시예는, 정규화된 테스트 입력 선택 V(k,i)가 아래와 같이 계산되도록 관련성 값을 결정하는 단계(1730)를 구현할 수 있으며,
이때 U(k,i)는 입력 노드 i와 연관된 테스트 입력 선택이고, μU(i)는 계산된 입력 노드 I에 대한 모든 K개의 테스트 입력 선택에 걸친 평균값이며, σU(i)는 입력 노드 i에 대한 모든 K개의 입력 선택에 걸친 입력 노드 i에 대한 표준편차이다.
다른 실시예에서, 테스트 입력 선택의 정규화 V(k,i)는, 상관관계 값을 개선하기 위해 테스트 입력 매트릭스 U의 각각의 열 i에 걸쳐 계산된 각각의 평균값 μU(i)와 개별적인 입력 선택 U(k,i) 사이의 차의 계산 및/또는 테스트 입력 선택 U(k,i) 또는 전술된 차를 테스트 입력 매트릭스 U의 각각의 열 i에 걸쳐 계산된 각각의 표준편차 σU(i)로 나누는 계산을 포함할 수 있거나, 또는 유사한 결과를 획득하기 위해 표준편차에 대해서 평균값 또는 균등값을 계산하기 위한 다른 알고리즘을 사용할 수 있다.
전술된 바와 같이, 평균값 또는 표준편차는 특징화 단계 동안 사전결정되거나 사전-컴퓨팅될 수 있으며, 그에 따라 이후의 진단에 있어서 이러한 사전-컴퓨팅된 값들이 진단을 위한 프로세싱 전력 필요조건을 감소시키도록 제공될 수 있다.
본 발명의 실시예는, 상관관계에 의해 획득된 상관값 C(i,m)이 이미 추가의 계산을 필요로 하지 않고 추가 진단에 사용되는 관련성 값 R(i,m)이도록 관련성 값을 결정하는 단계(1730)를 구현할 수 있다.
본 발명의 실시예는, 상관값 C(i,m)이 아래와 같이 계산되도록 관련성 값을 결정하는 단계(1730)를 구현할 수 있으며,
이때 i는 입력 노드의 인덱스로서 i=1...I이고, m은 측정 노드에 대한 인덱스로서 m=1...M이고, k는 테스트에 대한 인덱스로서 k=1...K이며, V(k,i)는 각각의 입력 노드 i에 대해 모든 K개의 입력 선택에 걸쳐 계산된 동일한 입력 노드 i와 연관된 평균값 μU(i) 및 표준편차 σU(i)에 대해 정규화된 테스트 입력 선택 U(k,i)이며, Z(k,m)는 특징화 동안에 D개의 테스트에 걸쳐 획득된 동일한 테스트 k 및 동일한 측정 노드 m와 연관된 평균값 μY(k,m) 및 표준편차 σY(k,m)에 대해 정규화된 측정값 Y(k,m)이다.
본 발명의 실시예는, 결함 관련성 값 R(i,m)이 아래와 같이 계산되도록 관련성 값을 결정하는 단계(1730)를 구현할 수 있으며,
이때 i는 상기 입력 노드의 인덱스로서 i=1...I이고, m은 상기 측정 노드에 대한 인덱스로서 m=1...M이고, k는 상기 테스트에 대한 인덱스로서 k=1...K이며, Z(k,m)는 모든 K개의 테스트 입력 선택들에 걸친 자신의 표준편차로부터의 편차에 대해 정규화된 측정값 Y(k,m)이며, C(i,m)는 DUT의 입력 노드 i와 측정 노드 m 사이의 상관값이다.
다시 말하면, 실시예들은 상관값 C(i,m)에 비례하는 각 측정 m에 대한 각 입력 노드 i의 결함 관련성 R(i,m)을 계산하도록 적용될 수 있으며, 이때 상관관계 매트릭스 C의 열 합산은 측정 편차 m의 절대 합에 대해 정규화된다.
다른 실시예는 일반적으로 말하면 상관값 C(i,m) 및 가중 계수(weighting factor)에 기초한 관련성 값을 계산하도록 적용될 수 있으며, 이때 가중 계수는 이것이 동일한 측정 노드 m과 연관된 K 측정 편차 Z(k,m)의 합에 의존하고/하거나 동일한 측정 노드 m과 연관된 측정 편차 Z(k,m)가 높을수록 높도록 계산되고, 또한/또는 가중 계수는 동일한 측정 노드 m과 연관된 상관값 C(i,m)의 합에 의존하고/하거나 동일한 측정 노드 m과 연관된 상관값 C(i,m)이 높을수록 더 낮다.
도 10으로부터 알 수 있는 바와 같이, 관련성 매트릭스 R 또는 개별적인 관련성 값들 R(i,m)조차도 이미 충분한 적어도 결함의 위치 추정을 더욱 좁히기 위한 정보를 제공할 수 있다.
도 18은 칩 상의 위치의 결함 확률을 결정하는 방법의 실시예의 순서도를 도시한다. 이 방법은 아래의 단계들을 포함한다.
청구항 제 1 항 내지 제 11 항 중 하나에 따라 관련성 값 R(i,m)을 결정(1810)하며, 이때 각 관련성 값은 칩 상의 결함의 검출을 위해 제 1 개수 I의 입력 노드의 입력 노드 i와 제 2 개수 M의 측정 노드의 측정 노드 m의 조합 (i,m)의 관련성을 나타냄.
칩의 제 4 개수 P의 신호 경로의 각 신호 경로 p에 대해서, 위치 (x,y,z)로부터 칩의 제 4 개수 P의 신호 경로의 각 신호 경로까지의 거리 L((x,y,z),i,m,p)를 결정(1820)하며, 이때 각 신호 경로 p는 제 1 개수 I의 입력 노드의 입력 노드 i로부터 제 2 개수 M의 측정 노드의 측정 노드 m으로 연장함.
각 신호 경로 p가 연장하기 시작하는 입력 노드 i와 각 신호 경로 p가 연장하여 도달하는 측정 노드 m의 조합의 관련성 값 R(i,m)에 의해 가중된(weighted) 제 4 개수 P의 경로 각각에 거리 L((x,y,z),i,m,p)를 더하는 것에 기초하여 결함 확률 F(x,y,z)을 결정(1830)함.
본 발명의 실시예는 아래의 알고리즘에 기초하여 결함 확률 F(x,y,z)을 결정하는 단계(1830)를 구현할 수 있으며,
이때 (x,y,z)는 위치이고,i는 상기 입력 노드의 인덱스로서 i=1...I이고, m은 상기 측정 노드에 대한 인덱스로서 m=1...M이며, P(i,m)는 입력 노드 i로부터 측정 노드 m으로의 경로의 개수이고, R(i,m)은 입력 노드 i와 측정 노드 m의 조합(i,m)의 관련성 값이고, L((x,y,z),i,m,p)은 위치(x,y,z)로부터 입력 노드 i에서 측정 노드 m으로의 p번째 경로까지의 거리이며, L0은 위치 레졸루션(location resolution)을 정의하는 반감 길이(half-decaying length)이다.
본 발명의 다른 실시예는 전술된 또는 수정된 알고리즘과는 다른 알고리즘을 사용하도록 구현될 수 있으며, 예를 들어 반감 길이 L0이 없고/없거나 입력 노드와 측정 노드의 동일한 조합 사이의 경로 P(i,m)가 없는 알고리즘을 사용하도록 구현될 수 있다.
신호 경로의 위치가 알려져 있는 경우에, 본 발명의 실시예는 각 입력 노드 i에 대한 위치 정보를 제공하는 거리 L의 계산을 위해 이러한 정보를 사용하도록 구성될 수 있다. 신호 경로의 위치는, 입력 노드 i의 위치와 측정 노드 m의 위치 사이의 경로의 구간 또는 경로 p의 위치를 정의하기 위해, 예를 들어 제 4 개수의 경로의 각 경로 p에 대해 추가적인 복수의 노드를 제공함으로써 정의될 수 있다(도 3 및 11 참조).
회로 소자들 사이의 모든 또는 일부 신호 경로들의 위치가 알려져 있지 않은 경우에, 이러한 경로들 p는 신호 경로를 정의하는 입력 노드 i의 위치와 측정 노드 m의 위치 사이의 직선으로 가정될 수 있다.
본 발명의 실시예는 도 12 및 16에 도시된 바와 같은 결함 위치 분포를 획득하도록 전체 또는 적어도 칩 상의 모든 관련된 위치에 대한 결함 위치 확률을 계산하도록 구현될 수 있다. 이러한 컬러 코딩된 표현은, 예로서 회로 소자의 위치의 표현과 함께 결함 또는 적어도 칩 설계에서 오류가 발생하기 쉬운 영역의 위치 추정을 위한 유용한 수단을 제공한다.
본 발명의 실시예는 각 위치(x,y,z)의 결함 확률 F(x,y,z)을 위치 표시자와 추가적으로 상관시키도록 더 구현될 수 있고, 이 위치 표시자는 예로서 회로 소자가 없는 위치는 "0"으로 표시하고 회로 소자가 있는 위치는 "1"로 표시하는 것과 같은 방식으로 칩의 위치(x,y,z)에 대해 서로 다른 값을 가지며, 그에 따라 결함 위치 추정을 입력 노드, 측정 노드 또는 신호 경로가 존재하는 위치에 포커싱한다.
칩의 M개의 측정 노드에서의 결함 검출을 위한 I개의 입력 노드의 관련성을 기술하는 관련성 값을 결정하는 장치의 실시예는, 측정값 Y(k,m)을 수신하고, 기대값 또는 평균값 μY(k,m), 표준편차 σY(k,m) 및 상응하는 입력 선택 U(k,i) 또는 정규화된 입력 선택 V(k,i)을 수신하는 적어도 하나의 입력 포트와, 적어도 상관값 C(i,m) 또는 관련성 값 R(i,m)을 제공하는 출력 포트를 포함한다. 다른 실시예는 DUT에게 테스트 선택 U(k,i)을 인가하는, 다시 말하면 특징화 및/또는 진단을 위해 DUT와 장치를 접속시키기 위한 적어도 하나의 추가적인 입력 포트를 포함할 수 있다. 장치의 다른 실시예는 입력 노드와 측정 노드의 알려진 위치에 기초하여 위치의 결함 확률을 결정하도록 추가로 구현된다. 본 발명의 또 다른 실시예는 입력 노드와 측정 노드를 접속시키는 신호 그래프의 위치에 대한 추가적인 인식에 기초하여 칩 상의 위치의 결함 확률을 결정하도록 구현된다.
결함 확률을 결정하도록 적용되는 장치의 실시예는 또한, 예컨대 도 12 또는 16에 도시된 바와 같이, 2차원 위치(x,y) 또는 3차원 위치(x,y,z)의 일부 또는 전부에 대한 결함 확률을 제공하기 위한 출력 포트를 포함할 수 있다.
장치의 다른 실시예는 또한 기대값 μY(k,m) 및 표준편차 σY(k,m)를 계산하고, 정규화된 입력 선택 V(k,i)에 대한 입력 선택 U(k,i)을 출력하도록 D개의 우수한, 또는 본질적으로 우수한 디바이스에 대해 테스트를 수행함으로써 특징화를 수행하도록 구현될 수도 있다.
특징화를 수행하도록 적용된 장치의 실시예는 입력 노드, 측정 노드 및/또는 입력 선택을 정의하거나, 또는 입력 노드, 측정 노드 및/또는 입력 선택의 이용가능한 세트로부터 소정의 입력 노드, 측정 노드 및/또는 입력 선택을 선정하기 위한 사용자 인터페이스를 포함할 수 있다. 본 발명의 다른 실시예는 주어진 노드 또는 범위의 세트, 또는 입력 선택의 세트로부터 자동으로 입력 노드, 측정 노드 및/또는 입력 선택을 선정 또는 선택하도록 구성될 수도 있다.
"특징화(characterization)"는 예컨대 프리-시리즈(pre-series) 생산에서 (시뮬레이션 없이) 실제 디바이스를 테스트한 것에 기초하여 제품이 설계될 때, 예컨대 개발 또는 테스트 엔지니어에 의해 수행될 수 있다. 디바이스의 "진단"은 대량 생산 부지에서 대량 생산의 품질 및 이득을 제어하도록, 또는 대량 생산에서의 편차 또는 특이성을 제어하거나 복수의 결함 디바이스를 테스트함으로써 설계 약점을 검출하도록 수행될 수 있다.
본 발명의 실시예는 예컨대 칩 또는 그것의 회로 소자의 설계 약점의 검출을 용이하게 하도록 복수의 결함 디바이스의 각 위치에 대한 결함 확률 F(x,y,z)을 추가하도록 구성될 수 있다. 또한, 그에 따라 오류가 발생하기 쉬운 라이브러리 소자가 검출될 수 있다. 예를 들어, 만약 결함 위치 확률이 특정한 저역 통과 필터 LP_TI에 대해 높을뿐 아니라 모두 동일한 라이브러리 소자에 의해 정의되는 다른 저역 통과 필터 LP_TQ, LP-RI 및 LP_RQ에 대해서도 높다면, 테스트 엔지니어는 이러한 소자 또는 모듈이 일반적으로 오류가 발생하기 쉽다는 결론을 도출할 수 있다.
본 발명의 실시예의 장점은, 시뮬레이션을 필요로 하지 않고, 칩 시뮬레이션 모델로의 액세스를 필요로 하지 않고, 테스트 상호작용의 모델링을 필요로 하지 않으며, 너무 긴 (결함) 시뮬레이션이 요구되지 않는다는 간편함에 있다.
또한, 결함 모델을 가정할 필요가 없으며, DUT 및 테스트에 대한 세부사항을 알 필요가 없다. 더욱이 테스트 조합은 자동으로 생성될 수 있다.
본 발명의 접근법은 DUT가 입력 선택 U(k,i)의 세트 및 출력 측정 Y(k,i)의 세트를 갖는 블랙 박스로서 모델링된다는 점에서 일반적이다.
본 발명의 실시예는, 비-무선 주파수 장비에 대한 대량의 멀티-사이트 웨이퍼 테스트를 가능케 함으로써 및/또는 무선 주파수 테스트의 수행 테스트를 최종 테스트까지 연기하는 것을 허용함으로써 PGD 플로우에 대한 웨이퍼 테스트에서 무선 주파수 커버리지를 증가시키는 수단을 제공한다.
또한, 고-볼륨 제조 동안의 무선 주파수 회로에서의 설계 약점 진단 및/또는 눈으로 볼 수 없는 하자 또는 약점의 진단을 가능케 한다.
각각이 입력 노드인 I개의 입력단과 각각이 측정 노드인 M개의 측정단의 관련성이 결정된 본 발명의 실시예가 기술되었지만, 다른 실시예는 단일 측정단에 대한 단일 입력단의 관련성, 단일 측정단에 대한 I개의 입력단의 관련성 또는 M개의 측정단에 대한 단일 입력단의 관련성을 결정하도록 구현될 수 있다.
본 발명의 방법의 구현 필요조건에 따라서, 본 발명의 방법은 하드웨어 또는 소프트웨어에서 구현될 수 있다. 구현은, 자신에 저장된 전자적으로 판독가능한 제어 신호를 가지며, 본 발명의 방법의 실시예가 수행되도록 프로그램가능한 컴퓨터 시스템과 결합하는 디지털 저장 매체, 특히 디스크, CD 또는 DVD를 사용하여 수행될 수 있다. 따라서, 일반적으로 본 발명의 실시예는 기계-판독가능한 캐리어 상에 저장된 프로그램 코드를 갖는 컴퓨터 프로그램 제품이며, 이 프로그램 코드는 컴퓨터 프로그램 제품이 컴퓨터 상에서 실행될 때 본 발명의 방법을 수행하도록 동작할 수 있다. 따라서 다시 말하면, 본 발명의 방법의 실시예는 컴퓨터를 구동시켜 본 발명의 방법의 적어도 하나를 수행하기 위한 프로그램 코드를 구비하는 컴퓨터 프로그램이다.
Claims (20)
- 칩 상의 결함(fault) 검출을 위해, 각각이 제 1 개수(I)의 입력 노드의 입력 노드(i)와 제 2 개수(M)의 측정 노드의 측정 노드(m)의 조합((i,m))의 관련성(relevance)을 나타내는 관련성 값(relevance value)(R(i,m))을 결정하는 방법으로서,
상기 제 1 개수(I)의 입력 노드에서 제 3 개수(K)의 테스트를 적용하는 단계(1710)- 상기 제 3 개수(K)의 테스트의 각 테스트(k)에 대해, 각 입력 노드(i)에 대한 테스트 입력 선택(U(k,i))이 정의됨 -와,
상기 제 2 개수(M)의 측정 노드의 각 측정 노드(m)에 대한 제 3 개수(K)의 측정값들을 획득하기 위해, 상기 제 3 개수(K)의 테스트의 각 테스트(k)에 대해 상기 제 2 개수(M)의 측정 노드의 각 측정 노드에서 신호를 측정하는 단계(1720)- 각 측정값(Y(k,m))은 자신이 측정된 테스트(k) 및 자신이 측정된 측정 노드(m)와 연관됨 -와,
상기 관련성 값(R(i,m))을 결정하는 단계(1730)- 각 관련성 값은 상기 각각의 조합((i,m))의 상기 입력 노드(i)에 대해 정의된 상기 제 3 개수(K)의 테스트 입력 선택(U(k,i))과 상기 각각의 조합((i,m))의 상기 측정 노드(m)와 연관된 상기 제 3 개수(K)의 측정값(Y(k,m)) 사이의 상관값(correlation value)(C(i,m))에 기초하여 계산됨 -를 포함하는
관련성 값 결정 방법. - 제 1 항에 있어서,
상기 상관값(C(i,m))의 계산을 위해, 각 측정값(Y(k,m))은 자신과 동일한 테스트(k) 및 동일한 측정 노드(m)와 연관된 평균값(μY(k,m))에 대해 정규화되는
관련성 값 결정 방법.
- 제 1 항에 있어서,
상기 상관값(C(i,m))의 계산을 위해, 각 측정값(Y(k,m))은 자신과 동일한 테스트(k) 및 동일한 측정 노드(m)와 연관된 표준편차(σY(k,m))에 대해 정규화되는
관련성 값 결정 방법.
- 제 1 항에 있어서,
상기 상관값(C(i,m))의 계산을 위해, 각 테스트 입력 선택(U(k,i))은 자신과 동일한 입력 노드(i)와 연관된 평균값(μU(i))에 대해 정규화되고,
상기 평균값(μU(i))은 상기 입력 노드(i)와 연관된 상기 제 3 개수(K)의 테스트 입력 선택의 평균값인
관련성 값 결정 방법. - 제 1 항에 있어서,
상기 상관값(C(i,m))의 계산을 위해, 각 테스트 입력 선택(U(k,i))은 자신과 동일한 입력 노드(i)와 연관된 표준편차(σU(i))에 대해 정규화되고,
상기 표준편차(σU(i))는 상기 입력 노드(i)와 연관된 상기 제 3 개수(K)의 테스트 입력 선택의 표준편차인
관련성 값 결정 방법.
- 제 1 항에 있어서,
상기 관련성 값(R(i,m))은 상기 상관값(C(i,m))인
관련성 값 결정 방법.
- 제 1 항에 있어서,
상기 상관값(C(i,m))은 아래와 같이 계산되고:
,
이때 i는 상기 입력 노드의 인덱스로서 i=1...I이고, m은 상기 측정 노드에 대한 인덱스로서 m=1...M이고, k는 상기 테스트에 대한 인덱스로서 k=1...K이며,
V(k,i)는 동일한 입력 노드(i)와 연관된 평균값(μU(i)) 및/또는 표준편차(σU(i))에 대해 정규화된 상기 테스트 입력 선택(U(k,i))이고,
Z(k,m)은 동일한 테스트(k) 및 동일한 측정 노드(m)와 연관된 평균값(μY(k,m)) 및/또는 표준편차(σY(k,m))에 대해 정규화된 상기 측정값(Y(k,m))인
관련성 값 결정 방법.
- 제 7 항에 있어서,
상기 정규화된 테스트 입력 선택 V(k,i)는 아래와 같이 계산되고:
,
이때 U(k,i)는 입력 노드(i)와 연관된 상기 테스트 입력 선택이고, μU(i)는 입력 노드(i)에 대한 모든 K개의 테스트 입력 선택들의 상기 평균값이며, σU(i)는 입력 노드(I)에 대한 모든 K개의 입력 선택들의 입력 노드(i)(입력 선택)에 대한 상기 표준편차인
관련성 값 결정 방법. - 제 7 항에 있어서,
상기 정규화된 측정값 Z(k,m)은 아래와 같이 계산되고:
,
이때 Y(k,m)는 테스트(k) 및 측정 노드(m)와 연관된 측정값이고, μY(k,m)는 테스트(k) 및 측정 노드(m)에 대한 평균 측정값이며, σY(k,m)는 테스트(k) 및 측정 노드(m)에 대해 획득된 상기 측정값의 표준편차인
관련성 값 결정 방법.
- 제 1 항에 있어서,
상기 관련성 값은 상기 상관값(C(i,m)) 및 가중 계수(weighting factor)에 기초하여 계산되며,
상기 가중 계수는 상기 동일한 측정 노드(m)와 연관된 모든 K개의 측정에 대한 측정 편차(Z(k,m))가 높을수록 더 높고, 상기 측정 편차는 측정값(Y(k,m))과 동일한 테스트(k) 및 동일한 측정 노드(m)와 연관된 평균값(μY(k,m))으로부터 상기 테스트(k) 및 상기 측정 노드(m)와 연관된 상기 측정값(Y(k,m))의 편차이며, 또한/또는,
상기 가중 계수는 상기 동일한 측정 노드(m)와 연관된 모든 I개의 입력에 대한 상기 상관값(C(i,m))이 높을수록 더 낮은
관련성 값 결정 방법.
- 제 10 항에 있어서,
상기 결함 관련성 값(R(i,m))은 아래와 같이 결정되고,
,
이때 i는 상기 입력 노드의 인덱스로서 i=1...I이고, m은 상기 측정 노드에 대한 인덱스로서 m=1...M이고, k는 상기 테스트에 대한 인덱스로서 k=1...K이며,
Z(k,m)는 모든 K개의 테스트 입력 선택들에 대한 자신의 표준편차로부터의 편차에 대해 정규화된 측정값(Y(k,m))이고,
C(i,m)는 입력 노드(i)와 측정 노드(m) 사이의 상기 상관값인
관련성 값 결정 방법.
- 칩 상의 위치((x,y,z))의 결함 확률(fault probability)(F(x,y,z))을 결정하는 방법으로서,
제 1 항에 따라 관련성 값(R(i,m))을 결정하는 단계(1810)- 각 관련성 값은 칩 상의 결함의 검출을 위해 제 1 개수(I)의 입력 노드의 입력 노드(i)와 제 2 개수(M)의 측정 노드의 측정 노드(m)의 조합((i,m))의 관련성을 나타냄 -와,
상기 칩의 제 4 개수(P)의 신호 경로의 각 신호 경로(p)에 대해서 상기 위치((x,y,z))로부터 상기 칩의 상기 제 4 개수(P)의 신호 경로의 각 신호 경로까지의 거리(L((x,y,z),i,m,p))를 결정하는 단계(1820)- 상기 각 신호 경로(p)는 상기 제 1 개수(I)의 입력 노드의 입력 노드(i)로부터 상기 제 2 개수(M)의 측정 노드의 측정 노드(m)까지 연장함 -와,
상기 각 신호 경로(p)가 연장하기 시작하는 상기 입력 노드(i)와 상기 각 신호 경로(p)가 연장하여 도달하는 상기 측정 노드(m)의 상기 조합의 상기 관련성 값(R(i,m))에 의해 가중된(weighted) 상기 제 4 개수(P)의 경로 각각에 상기 거리(L((x,y,z),i,m,p))를 더하는 것에 기초하여 상기 결함 확률(F(x,y,z))을 결정하는 단계(1830)를 포함하는
결함 확률 결정 방법.
- 제 12 항에 있어서,
상기 결함 확률(F(x,y,z))은 아래와 같이 결정되고:
,
이때 (x,y,z)는 상기 위치이고,i는 상기 입력 노드의 인덱스로서 i=1...I이고, m은 상기 측정 노드에 대한 인덱스로서 m=1...M이며,
P(i,m)는 입력 노드(i)로부터 측정 노드(m)로의 경로의 개수이고,
R(i,m)은 입력 노드(i)와 측정 노드(m)의 상기 조합(i,m)의 상기 관련성 값이며,
L((x,y,z),i,m,p)은 위치((x,y,z))로부터 입력 노드(i)에서 측정 노드(m)로의 p번째 경로까지의 거리이고,
L0은 상기 위치의 레졸루션(resolution)을 정의하는 반감 길이(half-decaying length)인
결함 확률 결정 방법.
- 제 12 항에 있어서,
각 입력 노드(i) 및 각 측정 노드(m)에 대한 위치 정보를 제공하는 단계 및 상기 제 4 개수의 경로의 경로(p)를 상기 입력 노드(i)의 위치와 상기 측정 노드(m)의 위치 사이의 직선으로서 정의하는 단계를 더 포함하는
결함 확률 결정 방법.
- 제 12 항에 있어서,
각 입력 노드(i) 및 각 측정 노드(m)에 대한 위치 정보를 제공하는 단계 및 상기 입력 노드(i)의 위치와 상기 측정 노드(m)의 위치 사이의 상기 경로(p)의 위치를 정의하기 위해 상기 제 4 개수의 경로의 경로(p)에 복수의 추가 노드를 제공하는 단계를 더 포함하는
결함 확률 결정 방법.
- 제 12 항에 있어서,
상기 결함 확률(F(x,y,z))을 위치 표시자와 상관시키는 단계를 더 포함하되,
상기 위치 표시자는 상기 칩의 위치들((x,y,z))에 대해 서로 다른 값들을 가지고,
입력 노드, 측정 노드 또는 신호 경로는 이들 중 어떤 것도 배치되어 있지 않은 위치((x,y,z))와 비교하여 위치되는
결함 확률 결정 방법.
- 제 12 항에 있어서,
복수의 결함 확률에 대한 결함 확률 분포를 획득하기 위해 칩 상의 복수의 위치((x,y,z))의 상기 결함 확률(F(x,y,z))을 결정하는 단계를 더 포함하는
결함 확률 결정 방법.
- 제 1 항에 있어서,
상기 제 1 개수(I)의 입력 노드에서 제 5 개수(D)의 칩들의 각각의 칩(d)에 대해 상기 제 3 개수(K)의 테스트를 적용하는 단계- 상기 제 3 개수(K)의 테스트의 각 테스트(k)에 대해 각 입력 노드(i)에 대한 테스트 입력 선택(U(k,i))이 정의됨 -와,
상기 제 2 개수(M)의 측정 노드의 각 측정 노드(m)에 대해 제 3 개수(K)의 측정값을 획득하기 위해서 상기 제 3 개수(K)의 테스트의 각 테스트(k)에 대해 상기 제 2 개수(M)의 측정 노드의 각 측정 노드에서 신호를 측정하는 단계- 상기 제 3 개수(K)의 측정값의 각 측정값(Y(k,m))은 자신이 측정된 테스트(k) 및 자신이 측정된 측정 노드(m)와 연관됨 -와,
상기 제 5 개수(D)의 측정값에 걸쳐서 각 테스트(k) 및 테스트 입력 선택(i)과 연관된 평균값(μY(k,m)) 및 표준편차(σY(k,m))를 결정하는 단계를 더 포함하는
결함 확률 결정 방법.
- 삭제
- 컴퓨터 상에서 실행되었을 때 제 1 항 내지 제 18 항 중 어느 한 항에 따른 방법을 수행하는 컴퓨터 프로그램을 포함하는 컴퓨터 판독가능한 저장 매체.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/EP2008/010787 WO2010069344A1 (en) | 2008-12-17 | 2008-12-17 | Method and apparatus for determining relevance values for a detection of a fault on a chip and for determining a fault probability of a location on a chip |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100103449A KR20100103449A (ko) | 2010-09-27 |
| KR101118421B1 true KR101118421B1 (ko) | 2012-03-13 |
Family
ID=41011881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020107002167A KR101118421B1 (ko) | 2008-12-17 | 2008-12-17 | 관련성 값 결정 방법, 결함 확률 결정 방법, 이들 방법을 수행하기 위한 장치 및 컴퓨터 판독가능한 저장 매체 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US8745568B2 (ko) |
| JP (1) | JP2011505016A (ko) |
| KR (1) | KR101118421B1 (ko) |
| CN (1) | CN101821640B (ko) |
| DE (1) | DE112008001173B4 (ko) |
| TW (1) | TWI395959B (ko) |
| WO (1) | WO2010069344A1 (ko) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010069344A1 (en) | 2008-12-17 | 2010-06-24 | Verigy (Singapore) Pte. Ltd. | Method and apparatus for determining relevance values for a detection of a fault on a chip and for determining a fault probability of a location on a chip |
| US8402421B2 (en) * | 2010-10-12 | 2013-03-19 | Cadence Design Systems, Inc. | Method and system for subnet defect diagnostics through fault compositing |
| JP6320862B2 (ja) * | 2014-07-15 | 2018-05-09 | 日置電機株式会社 | 検査装置および検査方法 |
| US9569577B2 (en) * | 2014-10-15 | 2017-02-14 | Freescale Semiconductor, Inc. | Identifying noise couplings in integrated circuit |
| US9990248B2 (en) * | 2015-04-07 | 2018-06-05 | Samsung Electronics Co., Ltd. | Display driver integrated circuit and display device having the same |
| DE102016225081A1 (de) * | 2016-12-15 | 2018-06-21 | Robert Bosch Gmbh | Vorrichtung und Verfahren zum Bestimmen der Pinpoint-Fähigkeit möglicher Fehler einer oder mehrerer Komponenten |
| WO2018162049A1 (en) * | 2017-03-07 | 2018-09-13 | Advantest Corporation | Test apparatus for performing a test on a device under test and data set filter for filtering a data set to obtain a best setting of a device under test |
| WO2018162047A1 (en) | 2017-03-07 | 2018-09-13 | Advantest Corporation | Tester and method for testing a device under test and tester and method for determining a single decision function |
| WO2018162050A1 (en) * | 2017-03-07 | 2018-09-13 | Advantest Corporation | Tester and method for testing a device under test using relevance scores |
| CN107070703A (zh) * | 2017-03-20 | 2017-08-18 | 同济大学 | 一种基于路径分析的2d mesh片上网络交换机测试方法 |
| CN107966648B (zh) * | 2017-11-27 | 2019-10-01 | 中国航空综合技术研究所 | 一种基于相关性矩阵的嵌入式故障诊断方法 |
| CN111656715B (zh) * | 2018-06-04 | 2022-01-11 | Oppo广东移动通信有限公司 | 一种码本处理方法、系统、网络设备、用户设备及存储介质 |
| CN109030983B (zh) * | 2018-06-11 | 2020-07-03 | 北京航空航天大学 | 一种考虑激励测试的诊断关系矩阵生成方法 |
| US10536226B1 (en) * | 2018-07-16 | 2020-01-14 | Litepoint Corporation | System and method for over-the-air (OTA) testing to detect faulty elements in an active array antenna of an extremely high frequency (EHF) wireless communication device |
| CN112653577A (zh) * | 2020-12-14 | 2021-04-13 | 武汉绿色网络信息服务有限责任公司 | 网元管理方法、装置及存储介质 |
| US11614480B2 (en) * | 2021-06-08 | 2023-03-28 | Kla Corporation | System and method for Z-PAT defect-guided statistical outlier detection of semiconductor reliability failures |
| CN115128438A (zh) * | 2022-09-02 | 2022-09-30 | 中诚华隆计算机技术有限公司 | 一种芯片内部故障监测方法及其装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6842866B2 (en) | 2002-10-25 | 2005-01-11 | Xin Song | Method and system for analyzing bitmap test data |
| US6950771B1 (en) | 2003-12-09 | 2005-09-27 | Xilinx, Inc. | Correlation of electrical test data with physical defect data |
| US20070156379A1 (en) | 2005-11-18 | 2007-07-05 | Ashok Kulkarni | Methods and systems for utilizing design data in combination with inspection data |
| US20080301597A1 (en) | 2007-05-29 | 2008-12-04 | International Business Machines Corporation | Method to Determine the Root Causes of Failure Patterns by Using Spatial Correlation of Tester Data |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4044244A (en) * | 1976-08-06 | 1977-08-23 | International Business Machines Corporation | Automatic tester for complex semiconductor components including combinations of logic, memory and analog devices and processes of testing thereof |
| US5241652A (en) * | 1989-06-08 | 1993-08-31 | Digital Equipment Corporation | System for performing rule partitioning in a rete network |
| JPH0572281A (ja) * | 1991-09-13 | 1993-03-23 | Fujitsu Ltd | 測定装置 |
| US5655074A (en) * | 1995-07-06 | 1997-08-05 | Bell Communications Research, Inc. | Method and system for conducting statistical quality analysis of a complex system |
| US6054863A (en) * | 1996-09-11 | 2000-04-25 | International Business Machines Corporation | System for testing circuit board integrity |
| US6219809B1 (en) * | 1999-03-01 | 2001-04-17 | Verisity Ltd. | System and method for applying flexible constraints |
| WO2002046928A1 (en) * | 2000-12-04 | 2002-06-13 | Rensselaer Polytechnic Institute | Fault detection and prediction for management of computer networks |
| US20020143516A1 (en) * | 2001-02-16 | 2002-10-03 | Rao Guruprasad G. | Apparatus and methods for constraint characterization with degradation options |
| AUPR631601A0 (en) * | 2001-07-11 | 2001-08-02 | Commonwealth Scientific And Industrial Research Organisation | Biotechnology array analysis |
| WO2005033649A1 (de) * | 2003-10-09 | 2005-04-14 | Avl List Gmbh | Verfahren zur absicherung der zuverlässigkeit von technischen bauteilen |
| EP1771796B1 (en) * | 2004-05-10 | 2022-04-13 | QualiSystems Ltd | Testing suite for product functionality assurance and guided troubleshooting |
| TWI286216B (en) * | 2004-06-29 | 2007-09-01 | Pixart Imaging Inc | Single chip test method, component and its test system |
| US20060156316A1 (en) * | 2004-12-18 | 2006-07-13 | Gray Area Technologies | System and method for application specific array processing |
| JP4941304B2 (ja) * | 2005-09-01 | 2012-05-30 | 株式会社村田製作所 | 被検体の散乱係数の測定方法および測定装置 |
| US7990887B2 (en) * | 2006-02-22 | 2011-08-02 | Cisco Technology, Inc. | Sampling test of network performance |
| TWI298394B (en) * | 2006-03-15 | 2008-07-01 | Silicon Integrated Sys Corp | Method for detecting defects of a chip |
| US8051352B2 (en) * | 2006-04-27 | 2011-11-01 | Mentor Graphics Corporation | Timing-aware test generation and fault simulation |
| JP5072281B2 (ja) * | 2006-07-28 | 2012-11-14 | 株式会社キーエンス | レーザ加工装置、レーザ加工条件設定装置、レーザ加工方法、レーザ加工条件設定方法、レーザ加工条件設定プログラム |
| US7620856B2 (en) * | 2006-12-28 | 2009-11-17 | Sap Portals Israel Ltd. | Framework for automated testing of enterprise computer systems |
| WO2010069344A1 (en) | 2008-12-17 | 2010-06-24 | Verigy (Singapore) Pte. Ltd. | Method and apparatus for determining relevance values for a detection of a fault on a chip and for determining a fault probability of a location on a chip |
-
2008
- 2008-12-17 WO PCT/EP2008/010787 patent/WO2010069344A1/en active Application Filing
- 2008-12-17 KR KR1020107002167A patent/KR101118421B1/ko active IP Right Grant
- 2008-12-17 US US12/671,674 patent/US8745568B2/en active Active
- 2008-12-17 JP JP2010542530A patent/JP2011505016A/ja active Pending
- 2008-12-17 CN CN200880101430.5A patent/CN101821640B/zh active Active
- 2008-12-17 DE DE112008001173T patent/DE112008001173B4/de not_active Expired - Fee Related
-
2009
- 2009-12-08 TW TW098141872A patent/TWI395959B/zh active
-
2014
- 2014-06-03 US US14/295,293 patent/US9658282B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6842866B2 (en) | 2002-10-25 | 2005-01-11 | Xin Song | Method and system for analyzing bitmap test data |
| US6950771B1 (en) | 2003-12-09 | 2005-09-27 | Xilinx, Inc. | Correlation of electrical test data with physical defect data |
| US20070156379A1 (en) | 2005-11-18 | 2007-07-05 | Ashok Kulkarni | Methods and systems for utilizing design data in combination with inspection data |
| US20080301597A1 (en) | 2007-05-29 | 2008-12-04 | International Business Machines Corporation | Method to Determine the Root Causes of Failure Patterns by Using Spatial Correlation of Tester Data |
Also Published As
| Publication number | Publication date |
|---|---|
| DE112008001173B4 (de) | 2012-12-20 |
| CN101821640B (zh) | 2015-03-11 |
| TWI395959B (zh) | 2013-05-11 |
| JP2011505016A (ja) | 2011-02-17 |
| KR20100103449A (ko) | 2010-09-27 |
| US8745568B2 (en) | 2014-06-03 |
| TW201030357A (en) | 2010-08-16 |
| WO2010069344A1 (en) | 2010-06-24 |
| CN101821640A (zh) | 2010-09-01 |
| US9658282B2 (en) | 2017-05-23 |
| DE112008001173T5 (de) | 2010-09-30 |
| US20110032829A1 (en) | 2011-02-10 |
| US20140336958A1 (en) | 2014-11-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101118421B1 (ko) | 관련성 값 결정 방법, 결함 확률 결정 방법, 이들 방법을 수행하기 위한 장치 및 컴퓨터 판독가능한 저장 매체 | |
| US8103463B2 (en) | Systems and methods for predicting failure of electronic systems and assessing level of degradation and remaining useful life | |
| US8310265B2 (en) | IC testing methods and apparatus | |
| US7554335B2 (en) | Production test technique for RF circuits using embedded test sensors | |
| US7457729B2 (en) | Model based testing for electronic devices | |
| Han et al. | Low-cost parametric test and diagnosis of RF systems using multi-tone response envelope detection | |
| CN105075181A (zh) | 用于同时测试多个数据包信号收发器的系统和方法 | |
| Banerjee et al. | Analog/RF built-in-self-test subsystem for a mobile broadcast video receiver in 65-nm CMOS | |
| KR101018702B1 (ko) | 자기교정과 추적관리 기능을 갖는 부분방전량 교정기 | |
| US20060176048A1 (en) | Generation and use of calibration data for automated test equipment | |
| Soma | Automatic test generation algorithms for analogue circuits | |
| US20180313893A1 (en) | Health monitoring of a circuit | |
| US3102231A (en) | White noise fault detection system | |
| TWI781451B (zh) | 用以基於一或多個近場測量結果獲得受測裝置性能度量之設備、系統及方法，用以基於自動測試裝備中之具有一或多個天線的受測裝置之近場中之空中測試判定受測裝置之性能度量之方法，以及相關之電腦程式 | |
| US10761134B2 (en) | Method and measurement system for identifying the noise figure of a device under test | |
| Barragán et al. | Low-cost signature test of RF blocks based on envelope response analysis | |
| Van Spaandonk et al. | Selecting measurements to test the functional behavior of analog circuits | |
| Bhattacharya et al. | Optimized wafer-probe and assembled package test design for analog circuits | |
| US20170343600A1 (en) | System for fault determination for electronic circuits | |
| Han et al. | Low cost parametric failure diagnosis of RF transceivers | |
| Kabisatpathy et al. | Fault Diagnosis Methodology | |
| Bahukudumbi et al. | Wafer-Level Defect Screening for “Big-D/Small-A” Mixed-Signal SoCs | |
| Wegener et al. | Interweaving Functional and Parametric Tests for the example of a Digital to Analog Converter | |
| Akbay | Constraint-driven RF test stimulus generation and built-in test | |
| Horsky et al. | Calibration of multifunctional and multirange measuring instruments-the method of functional blocks for choosing optimal calibration points |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20150123 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20160129 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20170126 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20180124 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20190123 Year of fee payment: 8 |