KR101108481B1 - Socket for testing semiconductor chip package - Google Patents

Socket for testing semiconductor chip package Download PDF

Info

Publication number
KR101108481B1
KR101108481B1 KR1020110067514A KR20110067514A KR101108481B1 KR 101108481 B1 KR101108481 B1 KR 101108481B1 KR 1020110067514 A KR1020110067514 A KR 1020110067514A KR 20110067514 A KR20110067514 A KR 20110067514A KR 101108481 B1 KR101108481 B1 KR 101108481B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
chip package
circuit board
flexible circuit
socket
Prior art date
Application number
KR1020110067514A
Other languages
Korean (ko)
Inventor
조준수
박종현
Original Assignee
주식회사 프로이천
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 프로이천 filed Critical 주식회사 프로이천
Priority to KR1020110067514A priority Critical patent/KR101108481B1/en
Application granted granted Critical
Publication of KR101108481B1 publication Critical patent/KR101108481B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R33/00—Coupling devices specially adapted for supporting apparatus and having one part acting as a holder providing support and electrical connection via a counterpart which is structurally associated with the apparatus, e.g. lamp holders; Separate parts thereof
    • H01R33/74—Devices having four or more poles, e.g. holders for compact fluorescent lamps
    • H01R33/76—Holders with sockets, clips, or analogous contacts adapted for axially-sliding engagement with parallely-arranged pins, blades, or analogous contacts on counterpart, e.g. electronic tube socket

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Connecting Device With Holders (AREA)

Abstract

PURPOSE: A socket for testing a semiconductor chip package is provided to electrically connect an external terminal of a semiconductor chip package with an electrode line of the socket without direction contact. CONSTITUTION: A fixed guide hole is formed between a loading part and a surrounding part in a housing(110). An upper elastic part is mounted on the first mounting groove of the loading part. At least one lower elastic part is inserted into the second mounting groove of the bottom of the loading part. A flexible printed circuit board(130) is fixed to the bottom of the loading part by the guide hole. The flexible printed circuit board electrically connects a pin of a semiconductor chip package with a load board connected to a tester.

Description

반도체칩패키지 검사용 소켓{Socket for testing semiconductor chip package}Socket for testing semiconductor chip package

본 발명은 반도체칩패키지 검사용 소켓에 관한 것으로, 특히 연성회로기판을 이용하여 테스트를 수행하는 경우 상기 연성회로기판의 전극라인들의 변형 또는 균열(crack)을 방지할 수 있는 반도체칩패키지 검사용 소켓에 관한 것이다.The present invention relates to a socket for inspecting a semiconductor chip package, and in particular, a socket for inspecting a semiconductor chip package that can prevent deformation or cracking of electrode lines of the flexible circuit board when the test is performed using the flexible circuit board. It is about.

반도체 소자는 전공정 즉 패브리케이션(fabrication) 공정 및 후공정 즉 어셈블리(assembly) 공정을 거쳐 제조된다. 전공정을 거친 반도체 소자 집적 회로는 프로브(probe) 장비를 이용한 전기적 다이 분류 검사(electrical die sorting: EDS)를 받게 되며, 이 단계에서 양품으로 판정된 반도체 소자는 후공정에서 일련의 패키징 공정을 거쳐 반도체칩패키지로 재가공된다.The semiconductor device is manufactured through a preliminary process, that is, a fabrication process and a postprocess, that is, an assembly process. The preprocessed semiconductor device integrated circuit is subjected to electrical die sorting (EDS) using probe equipment, and semiconductor devices that are judged to be good at this stage are subjected to a series of packaging processes in a later process. It is reprocessed into a semiconductor chip package.

반도체칩패키지는 사용자에게 제공되기 전에 전기적 특성 검사 공정을 거친다. 전기적 특성 검사 공정에서는 소켓을 이용하여 반도체 칩 패키지의 전기적 특성을 검사한다.The semiconductor chip package undergoes an electrical property inspection process before being provided to the user. In the electrical property inspection process, a socket is used to inspect electrical characteristics of a semiconductor chip package.

반도체칩패키지 검사용 소켓은 테스트 장비에 설치된 테스트용 인쇄회로기판(로드보드)의 테스트 회로와 반도체칩패키지의 외부단자를 전기적으로 연결하기 위하여 사용된다. 즉, 반도체 소자의 테스트 시, 소켓은 테스트 장비의 인쇄회로와 반도체 소자를 전기적으로 연결하기 위한 인터페이스 역할을 한다.The semiconductor chip package inspection socket is used to electrically connect the test circuit of the test printed circuit board (load board) installed in the test equipment and the external terminal of the semiconductor chip package. That is, when testing a semiconductor device, the socket serves as an interface for electrically connecting the printed circuit of the test equipment and the semiconductor device.

반도체칩패키지의 외부단자와 상기 로드보드의 단자를 전기적으로 연결하기 위하여 본 출원인이 2009년 5월 27일에 출원한 특허출원공개공보 제10-2010-00127945호(2010년 12월 7일 공개)와 같이 반도체칩패키지 검사용 소켓에 연성회로기판을 장착하여 테스트에 이용할 수 있다. 그러나, 이 경우 테스트를 수행하기 위하여 상기 연성회로기판의 상부면에 형성된 전극라인들과 상기 반도체칩패키지의 외부단자들이 반복적으로 접촉하여야 하고, 이와 같은 반복적인 접촉으로 물리적인 충격을 받아 상기 연성회로기판의 상부면에 형성된 전극라인들에 변형 또는 균열(crack)이 발생하는 문제점이 있었다.Korean Patent Application Publication No. 10-2010-00127945 filed on May 27, 2009 to electrically connect an external terminal of a semiconductor chip package with a terminal of the load board (published Dec. 7, 2010) As shown in FIG. 1, a flexible circuit board may be mounted on a socket for inspecting a semiconductor chip package and used for testing. However, in this case, in order to perform the test, the electrode lines formed on the upper surface of the flexible circuit board and the external terminals of the semiconductor chip package must be repeatedly contacted, and the flexible circuit is subjected to physical shock through such repeated contact. There was a problem in that deformation or cracking occurred in the electrode lines formed on the upper surface of the substrate.

본 발명이 해결하고자 하는 과제는 반복적인 테스트를 수행하여도 연성인쇄회로기판의 전극라인들의 변형 또는 균열을 방지하면서 테스트를 수행할 수 있는 반도체칩패키지 검사용 소켓을 제공하는데 있다.The problem to be solved by the present invention is to provide a socket for semiconductor chip package inspection that can be carried out while preventing the deformation or cracking of the electrode lines of the flexible printed circuit board even after repeated tests.

상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체칩패키지를 테스터(tester)에 전기적으로 연결시켜 상기 반도체칩패키지를 테스트하는 반도체칩패키지 검사용 소켓은 상기 반도체칩패키지가 안착되는 로딩부와 상기 로딩부와 일체로 형성되며 상기 로딩부를 둘러싸는 주변부로 구성되는 하우징으로서, 상기 로딩부와 상기 주변부 사이에 소정의 가이드홀이 형성되는 상기 하우징, 상기 로딩부 상면의 제1안착홈에 안착되는 상부탄성부, 상기 로딩부 하면에 형성된 적어도 하나 이상의 제2안착홈에 삽입되는 적어도 하나 이상의 하부탄성부 및 상기 상부탄성부 상면을 둘러싸며 상기 가이드홀을 통해 상기 로딩부 하면에 고정되어 상기 반도체칩패키지의 핀과 상기 테스터에 연결되는 로드보드를 전기적으로 연결하는 연성회로기판을 구비할 수 있다. 상기 연성회로기판은 상기 로드보드의 패드들과 전기적으로 연결되어 신호 또는 접지전압을 전달하는 복수의 제 1 전극라인들, 상기 제 1 전극라인들과 다른 층에 형성되어 상기 신호 또는 접지전압을 전달하는 복수의 제 2 전극라인들, 상기 제 1 전극라인들과 상기 제 2 전극라인들을 전기적으로 연결하는 복수의 제 1 비아홀들 및 상기 반도체칩패키지의 패드들과 접촉하여 상기 반도체칩패키지의 패드들과 상기 제 2 전극라인들을 전기적으로 연결하는 복수의 제 2 비아홀들을 포함할 수 있다.The semiconductor chip package inspection socket for electrically testing the semiconductor chip package by electrically connecting the semiconductor chip package according to an embodiment of the present invention for achieving the above object is a loading unit on which the semiconductor chip package is seated And a housing formed integrally with the loading part and surrounding the loading part, the housing having a predetermined guide hole formed between the loading part and the peripheral part, and seated in a first seating groove on an upper surface of the loading part. The upper elastic part, at least one lower elastic part inserted into at least one second seating groove formed on the lower surface of the loading part, and an upper surface of the upper elastic part and surrounding the upper elastic part and fixed to the lower surface of the loading part through the guide hole. A flexible circuit board is electrically connected between the pin of the chip package and the load board connected to the tester. can do. The flexible circuit board is formed on a plurality of first electrode lines electrically connected to the pads of the load board to transmit a signal or a ground voltage, and formed on a different layer from the first electrode lines, to transfer the signal or ground voltage. A plurality of second electrode lines, a plurality of first via holes electrically connecting the first electrode lines and the second electrode lines, and pads of the semiconductor chip package to contact pads of the semiconductor chip package. And a plurality of second via holes electrically connecting the second electrode lines.

상기 연성회로기판은 상기 가이드홀을 통과하여 상기 로딩부의 중심 방향으로 접혀서 고정되며, 상기 가이드홀의 안쪽에 상기 제2안착홈이 형성될 수 있다.The flexible printed circuit board may be folded and fixed to the center of the loading part through the guide hole, and the second seating groove may be formed inside the guide hole.

상기 제 1 전극라인들은 상기 연성회로기판의 상부면에 형성되고, 상기 제 2 전극라인들은 상기 연성회로기판의 하부면에 형성될 수 있다.The first electrode lines may be formed on an upper surface of the flexible printed circuit board, and the second electrode lines may be formed on a lower surface of the flexible printed circuit board.

상기 연성회로기판은 상기 제 1 전극라인들 중 상기 로드보드의 패드들과 접촉하는 부분 및 상기 제 2 비아홀들이 형성된 부분을 제외한 상기 연성회로기판의 상부면과 하부면에 형성되어 상기 제 1 및 제 2 전극라인들을 외부와 절연시키는 필름을 더 구비할 수 있다.The flexible printed circuit board is formed on upper and lower surfaces of the flexible printed circuit board except for a portion of the first electrode lines contacting pads of the load board and a portion in which the second via holes are formed. It may further include a film for insulating the two electrode lines from the outside.

상기 제 2 비아홀들은 상기 반도체칩패키지의 패드들의 위치에 대응하는 위치에 형성될 수 있다.The second via holes may be formed at positions corresponding to positions of pads of the semiconductor chip package.

상기 연성회로기판은 멤스(micro electro mechanical system) 공정을 이용하여 제작될 수 있다.The flexible circuit board may be manufactured using a MEMS process.

상기 상부탄성부는 상기 반도체칩패키지의 패드들을 포함한 면적보다 큰 평판형상이고, 상기 하부탄성부는 상기 제2안착홈에 삽입되어도 상기 로딩부 하면보다 높이 돌출될 수 있다.The upper elastic part may have a flat plate shape larger than an area including pads of the semiconductor chip package, and the lower elastic part may protrude higher than a lower surface of the loading part even when inserted into the second seating groove.

상기 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따른 반도체칩패키지를 테스터(tester)에 전기적으로 연결시켜 상기 반도체칩패키지를 테스트하는 반도체칩패키지 검사용 소켓은 상기 반도체칩패키지가 안착되는 로딩부와 상기 로딩부와 일체로 형성되며 상기 로딩부를 둘러싸는 주변부로 구성되는 하우징으로서, 상기 로딩부와 상기 주변부 사이에 소정의 가이드홀이 형성되는 상기 하우징, 상기 로딩부 상면의 제1안착홈에 안착되는 상부탄성부, 상기 로딩부 하면에 형성된 적어도 하나 이상의 제2안착홈에 삽입되는 적어도 하나 이상의 하부탄성부 및 상기 상부탄성부 상면을 둘러싸며 상기 가이드홀을 통해 상기 로딩부 하면에 고정되어 상기 반도체칩패키지의 핀과 상기 테스터에 연결되는 로드보드를 전기적으로 연결하는 연성회로기판을 구비할 수 있다. 상기 연성회로기판은 상기 반도체칩패키지의 패드들과 접촉하는 복수의 비아홀(via-hole)들 및 상기 비아홀들과 상기 로드보드의 패드들을 전기적으로 연결하여 신호 또는 접지전압을 전달하는 전극라인들 포함할 수 있다.The semiconductor chip package inspection socket for electrically testing the semiconductor chip package by electrically connecting the semiconductor chip package to a tester according to another embodiment of the present invention for achieving the above object is loading the semiconductor chip package is seated And a housing formed integrally with the loading part and surrounding the loading part, the housing having a predetermined guide hole formed between the loading part and the peripheral part, in a first seating groove on an upper surface of the loading part. An upper elastic part to be seated, at least one lower elastic part inserted into at least one or more second seating grooves formed on a lower surface of the loading part, and an upper surface of the upper elastic part to be fixed to the lower surface of the loading part through the guide hole A flexible circuit board electrically connecting the pins of the semiconductor chip package and the load board connected to the tester. It can be provided. The flexible circuit board includes a plurality of via-holes in contact with pads of the semiconductor chip package and electrode lines electrically connecting the via holes and pads of the load board to transfer a signal or a ground voltage. can do.

상기 연성회로기판은 상기 가이드홀을 통과하여 상기 주변부 방향으로 접혀서 고정되며, 상기 가이드홀의 바깥쪽에 상기 제2안착홈이 형성되는 것을 특징으로 할 수 있다.The flexible circuit board may be fixed by being folded in the direction of the periphery by passing through the guide hole, and the second seating groove may be formed outside the guide hole.

상기 전극라인들은 상기 연성회로기판의 하부면에 형성될 수 있다.The electrode lines may be formed on a bottom surface of the flexible circuit board.

상기 연성회로기판은 상기 전극라인들 중 상기 로드보드의 패드들과 접촉하는 부분 및 상기 비아홀들이 형성된 부분을 제외한 상기 연성회로기판의 상부면과 하부면에 형성되어 상기 전극라인들을 외부와 절연시키는 필름을 더 구비할 수 있다.The flexible circuit board may be formed on the upper and lower surfaces of the flexible circuit board except for a portion of the electrode lines contacting pads of the load board and a portion in which the via holes are formed to insulate the electrode lines from the outside. It may be further provided.

상기 비아홀들은 상기 반도체칩패키지의 패드들의 위치에 대응하는 위치에 형성될 수 있다.The via holes may be formed at positions corresponding to positions of pads of the semiconductor chip package.

상기 연성회로기판은 멤스(micro electro mechanical system) 공정을 이용하여 제작될 수 있다.The flexible circuit board may be manufactured using a MEMS process.

상기 상부탄성부는 상기 반도체칩패키지의 패드들을 포함한 면적보다 큰 평판형상이고, 상기 하부탄성부는 상기 제2안착홈에 삽입되어도 상기 로딩부 하면보다 높이 돌출될 수 있다.The upper elastic part may have a flat plate shape larger than an area including pads of the semiconductor chip package, and the lower elastic part may protrude higher than a lower surface of the loading part even when inserted into the second seating groove.

본 발명에 기술적 사상에 의한 일 실시예에 따른 반도체칩패키지 검사용 소켓은 반도체칩패키지의 외부단자와 상기 반도체칩패키지 검사용 소켓에 장착된 연성회로기판의 전극라인이 직접 접촉하지는 않으면서 전기적으로 연결됨으로써, 테스트 시 상기 연성인쇄회로기판의 전극라인들에 가해지는 물리적 충격을 제거하여 상기 연성인쇄회로기판의 전극라인들의 변형 또는 균열을 방지할 수 있는 장점이 있다.According to an exemplary embodiment of the present invention, a socket for inspecting a semiconductor chip package may be electrically connected to an external terminal of a semiconductor chip package without directly contacting an electrode line of a flexible circuit board mounted on the socket for inspecting the semiconductor chip package. By being connected, the physical impact applied to the electrode lines of the flexible printed circuit board during the test may be removed to prevent deformation or cracking of the electrode lines of the flexible printed circuit board.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체칩패키지 검사용 소켓의 분리 사시도이다.
도 2는 도 1의 반도체칩패키지 검사용 소켓의 평면도이다.
도 3은 도 1의 반도체칩패키지 검사용 소켓의 저면도이다.
도 4는 도 1의 반도체칩패키지 검사용 소켓의 상부구조를 설명하는 절단 사시도이다.
도 5는 도 1의 반도체칩패키지 검사용 소켓의 연성회로기판이 로딩부의 중심방향으로 접혀진 하부구조를 설명하는 저면도이다.
도 6은 도 5의 하부구조를 설명하는 절단 사시도이다.
도 7(a)은 도 5의 반도체칩패키지 검사용 소켓에 이용되는 연성회로기판(의 일 실시예에 따른 평면도이다.
도 7(b)는 도 7(a)의 연성회로기판(130)의 저면도이다.
도 7(c)는 도 7(a)의 연성회로기판의 단면도이다.
도 8(a)은 도 5의 반도체칩패키지 검사용 소켓에 이용되는 연성회로기판의 다른 일 실시예에 따른 평면도이다.
도 8(b)는 도 8(a)의 연성회로기판의 저면도이다.
도 9는 도 1의 반도체칩패키지 검사용 소켓의 연성회로기판이 주변부 방향으로 접혀진 구조를 설명하는 저면도이다.
도 10은 도 9의 반도체칩패키지 검사용 소켓의 저면에 대한 절단 사시도이다.
도 11(a)는 도 9의 반도체칩패키지 검사용 소켓에 이용되는 연성회로기판의 일 실시예에 따른 평면도이다.
도 11(b)는 도 11(a)의 연성회로기판의 저면도이다.
도 11(c)는 도 11(a)의 연성회로기판의 단면도이다.
도 12는 도 1 내지 도 8(b)와 관련하여 설명한 반도체칩패키지 검사용 소켓을 이용하여 반도체칩패키지를 테스트하는 경우를 도시한 단면도이다.
도 13은 도 1 내지 도 4 및 도 9 내지 도 11(c)와 관련하여 설명한 반도체칩패키지 검사용 소켓을 이용하여 반도체칩패키지를 테스트하는 경우를 도시한 단면도이다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.
1 is an exploded perspective view of a socket for inspecting a semiconductor chip package according to an exemplary embodiment of the inventive concept.
FIG. 2 is a plan view of the socket for inspecting the semiconductor chip package of FIG. 1.
3 is a bottom view of the socket for inspecting the semiconductor chip package of FIG. 1.
4 is a cut perspective view illustrating an upper structure of the socket for inspecting the semiconductor chip package of FIG. 1.
5 is a bottom view illustrating a lower structure in which the flexible circuit board of the socket for inspecting the semiconductor chip package of FIG. 1 is folded toward the center of the loading unit.
FIG. 6 is a cutaway perspective view illustrating the substructure of FIG. 5. FIG.
FIG. 7A is a plan view according to an embodiment of a flexible circuit board used in the socket for inspecting the semiconductor chip package of FIG. 5.
FIG. 7B is a bottom view of the flexible circuit board 130 of FIG. 7A.
FIG. 7C is a cross-sectional view of the flexible circuit board of FIG. 7A.
8A is a plan view according to another exemplary embodiment of a flexible circuit board used in the socket for inspecting the semiconductor chip package of FIG. 5.
FIG. 8B is a bottom view of the flexible circuit board of FIG. 8A.
FIG. 9 is a bottom view illustrating a structure in which the flexible circuit board of the socket for inspecting the semiconductor chip package of FIG. 1 is folded in the peripheral direction.
FIG. 10 is a perspective view of the bottom of the socket for inspecting the semiconductor chip package of FIG. 9; FIG.
FIG. 11A is a plan view according to an embodiment of a flexible circuit board used in the semiconductor chip package inspection socket of FIG. 9.
FIG. 11B is a bottom view of the flexible circuit board of FIG. 11A.
FIG. 11C is a cross-sectional view of the flexible circuit board of FIG. 11A.
12 is a cross-sectional view illustrating a test case of a semiconductor chip package using the semiconductor chip package inspection socket described with reference to FIGS. 1 to 8B.
FIG. 13 is a cross-sectional view illustrating a test of a semiconductor chip package using the semiconductor chip package inspection socket described with reference to FIGS. 1 to 4 and 9 to 11 (c).

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다. DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체칩패키지 검사용 소켓(100)의 분리 사시도이다. 도 2는 도 1의 반도체칩패키지 검사용 소켓(100)의 평면도이고, 도 3은 도 1의 반도체칩패키지 검사용 소켓(100)의 저면도이다. 1 is an exploded perspective view of a socket for inspecting a semiconductor chip package according to an embodiment of the inventive concept. FIG. 2 is a plan view of the semiconductor chip package inspection socket 100 of FIG. 1, and FIG. 3 is a bottom view of the semiconductor chip package inspection socket 100 of FIG. 1.

도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체칩패키지 검사용 소켓(100)은 반도체칩패키지(미도시)를 테스터(미도시)에 전기적으로 연결시켜 상기 반도체칩패키지를 테스트한다. 반도체칩패키지 검사용 소켓(100)은 하우징(110), 상부탄성부(120), 하부탄성부(170) 및 연성회로기판(130)을 구비한다. 1 to 3, the semiconductor chip package inspection socket 100 according to an exemplary embodiment of the present invention electrically connects a semiconductor chip package (not shown) to a tester (not shown) to form the semiconductor chip package. Test it. The semiconductor chip package inspection socket 100 includes a housing 110, an upper elastic part 120, a lower elastic part 170, and a flexible circuit board 130.

하우징(110)은 상기 반도체칩패키지가 놓이는 로딩부(111)와, 로딩부(111)와 일체로 형성되며 로딩부(111)를 둘러싸는 주변부(113)로 구성된다. 로딩부(111)와 주변부(113) 사이에 소정의 가이드홀(GH)이 형성된다.The housing 110 includes a loading part 111 on which the semiconductor chip package is placed, and a peripheral part 113 formed integrally with the loading part 111 and surrounding the loading part 111. A predetermined guide hole GH is formed between the loading part 111 and the peripheral part 113.

상부탄성부(120)는 로딩부(111) 상면의 제1안착홈(미도시)에 안착된다. 적어도 하나 이상의 하부탄성부(미도시)는 로딩부(111) 하면에 형성된 적어도 하나 이상의 제2안착홈(미도시)에 삽입된다.The upper elastic part 120 is seated in a first seating groove (not shown) on the upper surface of the loading part 111. At least one lower elastic part (not shown) is inserted into at least one or more second seating grooves (not shown) formed on the lower surface of the loading part 111.

연성회로기판(130)은 상부탄성부(120) 상면을 둘러싸며 가이드홀(GH)을 통해 로딩부(111) 하면에 고정되어 상기 반도체칩패키지의 패드(미도시)와 테스터(미도시)에 연결되는 로드보드(미도시)를 전기적으로 연결한다. The flexible circuit board 130 surrounds the upper surface of the upper elastic portion 120 and is fixed to the lower surface of the loading portion 111 through the guide hole GH to pads (not shown) and testers (not shown) of the semiconductor chip package. Electrically connects a load board (not shown) to be connected.

연성회로기판(130)은 제 1 전극라인들(SL1), 제 2 전극라인들(SL2), 제 1 비아홀(via-hole)들(VH1) 및 제 2 비아홀들(VH2)을 포함할 수 있다. 제 1 전극라인들(SL1)은 상기 로드보드의 패드들과 전기적으로 접촉하여 신호 또는 접지전압을 전달할 수 있다. 제 2 전극라인들(SL2) 각각은 제 1 전극라인들(SL1)과 다른 층에 형성되어 상기 신호 또는 접지전압을 전달할 수 있다.The flexible circuit board 130 may include first electrode lines SL1, second electrode lines SL2, first via-holes VH1, and second via holes VH2. . The first electrode lines SL1 may be in electrical contact with pads of the load board to transmit a signal or a ground voltage. Each of the second electrode lines SL2 may be formed on a different layer from the first electrode lines SL1 to transmit the signal or the ground voltage.

제 1 비아홀들(VH1)은 제 1 전극라인들(SL1)과 제 2 전극라인들(SL2)을 전기적으로 연결할 수 있다. 즉, 제 1 비아홀들(VH1) 각각은 제 1 전극라인들(SL1) 중 대응하는 제 1 전극라인과 제 2 전극라인들(SL2) 중 대응하는 제 2 전극라인을 전기적으로 연결할 수 있다. 제 2 비아홀들(VH2)은 상기 반도체칩패키지의 패드들과 전기적으로 접촉하여 상기 반도체칩패키지의 패드들과 제 2 전극라인들(SL2)을 전기적으로 연결할 수 있다. 즉, 제 2 비아홀들(VH2) 각각은 상기 반도체칩패키지의 패드들 중 대응하는 패드와 제 2 전극라인들(SL2) 중 대응하는 전극라인을 전기적으로 연결할 수 있다. 제 2 비아홀들(VH2)은 상기 반도체칩패키지의 패드들에 대응하는 위치에 형성될 수 있다. 즉, 제 2 비아홀들(VH2)은 상기 반도체칩패키지의 패드들과 동일한 배열을 가질 수 있다.The first via holes VH1 may electrically connect the first electrode lines SL1 and the second electrode lines SL2. That is, each of the first via holes VH1 may electrically connect the corresponding first electrode line among the first electrode lines SL1 and the corresponding second electrode line among the second electrode lines SL2. The second via holes VH2 may be in electrical contact with pads of the semiconductor chip package to electrically connect the pads of the semiconductor chip package and the second electrode lines SL2. That is, each of the second via holes VH2 may electrically connect a corresponding pad of the pads of the semiconductor chip package and a corresponding electrode line of the second electrode lines SL2. Second via holes VH2 may be formed at positions corresponding to pads of the semiconductor chip package. That is, the second via holes VH2 may have the same arrangement as the pads of the semiconductor chip package.

본 발명의 일 실시예에 의할 경우, 연성회로기판(130)에서 상기 반도체칩패키지의 패드들과 전극라인들이 직접 접촉하지 않고 제 2 비아홀들(VH2)과 접촉하여 상기 전극라인들과 전기적으로 연결되므로, 반복적인 테스트를 수행하여도 물리적인 충격에 의하여 발생할 수 있는 상기 전극라인들의 균열을 방지할 수 있다. 연성회로기판(130)의 실시예들에 관하여는 도 7(a) 내지 도 8(b)를 참조하여 보다 상세하게 설명한다.According to the exemplary embodiment of the present invention, the pads and the electrode lines of the semiconductor chip package may contact the second via holes VH2 to electrically contact the electrode lines in the flexible circuit board 130. Since it is connected, even if repeated tests are performed, it is possible to prevent cracking of the electrode lines which may be caused by physical impact. Embodiments of the flexible circuit board 130 will be described in more detail with reference to FIGS. 7A to 8B.

도 1에 도시된 것처럼, 소켓(100)은 하우징(110)의 상부에 상부탄성부(120)가 안착되고 상부탄성부(120) 위를 연성회로기판(130)이 덮으며, 상부탄성부(120)의 상부로 칩가이드부(150)가 볼트(B)에 의하여 하우징(110)에 결합된다. 칩가이드부(150)의 중앙에는 중앙홀(151)이 형성되어 있어, 중앙홀을 통해 반도체칩패키지가 로딩부(111)의 상부로 안착된다. As shown in FIG. 1, the socket 100 includes an upper elastic part 120 mounted on an upper portion of the housing 110, a flexible circuit board 130 covered on the upper elastic part 120, and an upper elastic part ( The chip guide part 150 is coupled to the housing 110 by a bolt B to the upper portion of the 120. A central hole 151 is formed in the center of the chip guide part 150, and the semiconductor chip package is seated on the upper part of the loading part 111 through the central hole.

이러한 구조로 이루어지는 소켓(100)은 종래의 소켓에 필요한 포고핀이 없으며, 반도체칩패키지의 패드들과 직접 접촉하는 상기 제 2 비아홀들과 연결된 연성회로기판(130)의 전극라인들을 통하여 상기 로드보드와 전기적으로 연결하므로 반복적인 테스트를 수행하여도 연성회로기판(130)의 전극라인들에 손상이 발생하지 않는다. 그리고, 연성회로기판(130)의 하부에 탄성을 가지는 상부탄성부(120)와 하부탄성부(미도시)를 배치하여 로드보드(미도시)의 테스트패드들(미도시)에 충격을 완화시킨다.The socket 100 having such a structure does not have pogo pins required for a conventional socket, and the load board is formed through electrode lines of the flexible circuit board 130 connected to the second via holes in direct contact with pads of a semiconductor chip package. Since it is electrically connected to, the electrode lines of the flexible printed circuit board 130 are not damaged even after repeated tests. In addition, the upper elastic part 120 and the lower elastic part (not shown) having elasticity are disposed below the flexible circuit board 130 to alleviate the impact on the test pads (not shown) of the load board. .

도 4는 도 1의 반도체칩패키지 검사용 소켓의 상부구조를 설명하는 절단 사시도이다. 도 4에 하우징(110)의 로딩부(111) 상면의 제1안착홈(115)과, 제1안착홈(115)에 안착되는 상부탄성부(120)와, 하우징(110)에 볼트에 의해서 결합되며, 반도체칩패키지가 로딩부(111)에 안착되도록 중앙홀(151)이 형성되는 칩가이드부(150)가 도시된다. 4 is a cut perspective view illustrating an upper structure of the socket for inspecting the semiconductor chip package of FIG. 1. In FIG. 4, the first seating groove 115 on the upper surface of the loading part 111 of the housing 110, the upper elastic part 120 seated on the first seating groove 115, and the housing 110 are bolted to each other. The chip guide part 150 is shown to be coupled, and the central hole 151 is formed so that the semiconductor chip package is seated on the loading part 111.

칩가이드부(150)의 중앙홀(151)은 상부 개구부에서 하부 개구부로 갈수록 직경이 좁아지며, 반도체칩패키지가 중앙홀(151)에 의해 가이드되어 로딩부(111) 위의 연성회로기판(130)에 안착된다. The central hole 151 of the chip guide unit 150 is narrower in diameter from the upper opening to the lower opening, and the semiconductor chip package is guided by the central hole 151 to allow the flexible circuit board 130 on the loading unit 111. It is seated on).

도 4를 참조하면, 로딩부(111)의 상면과 하면에 연성회로기판(130)을 고정시키기 위한 가이드핀들(GP)이 삽입되는 삽입홈들(GPH)이 형성된다. 가이드핀들(GP)은 연성회로기판(130)에 형성된 홀(133)을 통해 로딩부(111)의 삽입홈(GPH)에 삽입됨으로써 연성회로기판(130)이 고정된다. Referring to FIG. 4, insertion grooves GPH into which guide pins GP for fixing the flexible circuit board 130 are inserted are formed on the upper and lower surfaces of the loading unit 111. The guide pins GP are inserted into the insertion groove GPH of the loading unit 111 through the holes 133 formed in the flexible circuit board 130 to fix the flexible circuit board 130.

상부탄성부(120)는 반도체칩패키지의 핀들을 포함한 면적보다 큰 평판형상이며, 제1안착홈(115)에 안착되고, 그 위를 연성회로기판(130)이 덮는다. 상부탄성부(120)는 고무로 만들어질 수 있다. 그러나, 고무에 한정되는 것은 아니며, 탄성을 가지는 물질이라면 실리콘 등의 다른 물질도 가능하다. The upper elastic part 120 has a flat plate shape larger than the area including the pins of the semiconductor chip package, and is seated in the first seating groove 115, and the flexible circuit board 130 covers the upper elastic part 120. The upper elastic portion 120 may be made of rubber. However, the material is not limited to rubber, and other materials such as silicon may be used as long as the material has elasticity.

연성회로기판(130)의 제 2 비아홀들(210)에 칩가이드부(150)의 중앙홀(151)에 의해 가이드되어 안착되는 반도체칩패키지의 패드들이 전기적으로 접촉하고, 제 2 비아홀들(210)은 연성회로기판(130)의 하부에 현성된 제 2 전극라인들(SL2)과 전기적으로 연결된다.Pads of the semiconductor chip package guided and seated by the central hole 151 of the chip guide unit 150 are electrically contacted with the second via holes 210 of the flexible printed circuit board 130, and the second via holes 210 are in contact with each other. ) Is electrically connected to the second electrode lines SL2 formed under the flexible circuit board 130.

이 때, 상부탄성부(120)가 연성회로기판(130) 아래에 있으므로 반도체칩패키지의 핀들이 연성회로기판(130)의 제 2 비아홀들(VH2)과 접촉할 때 상부탄성부(120)의 탄성에 의하여 연성회로기판(130)의 제 2 비아홀들(VH2)과 제 2 전극라인들(SL2)이 물리적인 충격을 받지 않을 수 있다. 도 4에서 연성회로기판(130)은 로딩부(111)와 주변부(113) 사이에 형성된 가이드홀(GH)을 통해서 로딩부(111)의 하면으로 연결됨을 알 수 있다. In this case, since the upper elastic part 120 is under the flexible circuit board 130, the pins of the semiconductor chip package may contact the second via holes VH2 of the flexible circuit board 130. Due to elasticity, the second via holes VH2 and the second electrode lines SL2 of the flexible printed circuit board 130 may not be physically impacted. In FIG. 4, the flexible circuit board 130 may be connected to the bottom surface of the loading unit 111 through a guide hole GH formed between the loading unit 111 and the peripheral portion 113.

도 5는 도 1의 반도체칩패키지 검사용 소켓(100)의 연성회로기판(130)이 로딩부(111)의 중심방향으로 접혀진 하부구조를 설명하는 저면도이고, 도 6은 도 5의 하부구조를 설명하는 절단 사시도이다.5 is a bottom view illustrating a lower structure in which the flexible circuit board 130 of the socket for inspecting the semiconductor chip package of FIG. 1 is folded in the center direction of the loading unit 111, and FIG. 6 is a lower structure of FIG. 5. It is a perspective view of cutting.

도 1 내지 도 6을 참조하면, 가이드홀(GH)을 통과한 연성회로기판(130)은 로딩부(111)의 중심 방향으로 접혀서 고정된다.(도 5참조) 그리고, 가이드홀(GH)의 안쪽에 하부탄성부(170)가 삽입되는 제2안착홈(160)이 형성된다. 1 to 6, the flexible circuit board 130 passing through the guide hole GH is folded and fixed in the direction of the center of the loading part 111 (see FIG. 5). A second seating groove 160 into which the lower elastic portion 170 is inserted is formed inside.

도 6에 도시된 것처럼, 하부탄성부(170)는 제2안착홈(160)에 삽입되어도 로딩부(111) 하면보다 높이 돌출된다. 하부탄성부(170)의 상부에 형성된 연성회로기판(130)의 제 1 전극라인들(SL1)이 상기 로드보드의 패드들과 접촉한다. 제 1 전극라인들(SL1)과 상기 로드보드의 패드들이 접촉할 경우, 하부탄성부(170)의 탄성에 의해서 상기 패드들과 제 1 전극라인들(SL1)에 물리적인 충격이 가해지지 않을 수 있다. 기존의 소켓의 경우 포고핀의 끝단이 테스트패드들에 충격을 가함으로써 테스트패드들이 손상되는 문제가 있었으나, 본 발명은 상기 로드보드의 패드들과 제 1 전극라인들(SL1)이 접촉하는 경우 하부탄성부(170)가 탄성을 제공하므로 상기 로드보드의 패드들과 제 1 전극라인들(SL1)에 충격이 가해지지 않는다.As shown in FIG. 6, the lower elastic portion 170 protrudes higher than the lower surface of the loading portion 111 even when inserted into the second seating groove 160. First electrode lines SL1 of the flexible circuit board 130 formed on the lower elastic part 170 contact the pads of the load board. When the first electrode lines SL1 and the pads of the load board are in contact with each other, physical impact may not be applied to the pads and the first electrode lines SL1 by the elasticity of the lower elastic part 170. have. Conventional sockets have a problem in that the test pads are damaged by impacting the test pads with the ends of the pogo pins. Since the elastic unit 170 provides elasticity, impact is not applied to the pads and the first electrode lines SL1 of the load board.

도 6에는 하부탄성부(170)의 모양이 원기둥 형상이지만, 로딩부(111)의 하면에 고정되면서 연성회로기판(130)의 하부에서 연성회로기판(130)에 탄성을 줄 수 있는 형태라면 다양하게 적용될 수 있다. 하부탄성부(170)는 고무로 만들어진다. 그러나, 고무에 한정되는 것은 아니며, 탄성을 가지는 물질이라면 실리콘 등의 다른 물질도 가능하다.Although the shape of the lower elastic part 170 is a cylindrical shape in FIG. 6, the shape of the lower elastic part 170 is fixed to the bottom surface of the loading part 111 and may give elasticity to the flexible circuit board 130 at the bottom of the flexible circuit board 130. Can be applied. The lower elastic portion 170 is made of rubber. However, the material is not limited to rubber, and other materials such as silicon may be used as long as the material has elasticity.

도 7(a)은 도 5의 반도체칩패키지 검사용 소켓(100)에 이용되는 연성회로기판(130)의 일 실시예에 따른 평면도이고, 도 7(b)는 도 7(a)의 연성회로기판(130)의 저면도이며, 도 7(c)는 도 7(a)의 연성회로기판의 단면도이다.FIG. 7A is a plan view according to an exemplary embodiment of the flexible circuit board 130 used in the semiconductor chip package inspection socket 100 of FIG. 5, and FIG. 7B is the flexible circuit of FIG. 7A. 7A is a bottom view of the substrate 130, and FIG. 7C is a cross-sectional view of the flexible circuit board of FIG.

도 1 내지 도 7(c)를 참조하면, 앞서 설명한 것과 같이 연성회로기판(130)은 제 1 전극라인들(SL1), 제 2 전극라인들(SL2), 제 1 비아홀들(VH1) 및 제 2 비아홀들(VH2)이 형성될 수 있다. 제 1 전극라인들(SL1)은 연성회로기판(130)의 상부면에 형성될 수 있으며, 제 2 전극라인들(SL2)은 연성회로기판(130)의 하부면에 형성될 수 있다. 그리고, 제 1 전극라인(SL1)과 제 2 전극라인(SL2)은 제 1 비아홀(VH1)을 통하여 전기적으로 연결될 수 있다. 또한, 제 2 비아홀(VH2)의 상단은 상기 반도체칩패키지의 패드들과 전기적으로 접촉될 수 있고, 제 2 비아홀(VH2)의 하단은 제 2 전극라인(SL2)과 전기적으로 연결될 수 있다. Referring to FIGS. 1 through 7C, as described above, the flexible printed circuit board 130 may include first electrode lines SL1, second electrode lines SL2, first via holes VH1, and a first electrode line SL1. Two via holes VH2 may be formed. The first electrode lines SL1 may be formed on the upper surface of the flexible circuit board 130, and the second electrode lines SL2 may be formed on the lower surface of the flexible circuit board 130. The first electrode line SL1 and the second electrode line SL2 may be electrically connected to each other through the first via hole VH1. In addition, an upper end of the second via hole VH2 may be in electrical contact with pads of the semiconductor chip package, and a lower end of the second via hole VH2 may be electrically connected to the second electrode line SL2.

연성회로기판(130)은 제 1 전극라인들(SL1) 중 상기 로드보드의 패드들과 접촉하는 부분 및 제 2 비아홀들(VH2)이 형성된 부분을 제외한 연성회로기판(130)의 상부면과 하부면에 필름(710)이 형성되어, 제 1 및 제 2 전극라인들(SL1, SL2)을 외부와 절연시키고 외부로부터 보호할 수 있다. 다만, 필름(710)이 반드시 도 7(c)와 같이 형성되어야 하는 것은 아니며, 제 1 전극라인들(SL1) 중 상기 로드보드의 패드들과 접촉하는 부분 및 제 2 비아홀들(VH2) 중 상기 반도체칩패키지의 패드들과 접촉하는 부분만 외부에 노출시킬 수 있다면 필름(710)은 다른 형상을 가질 수도 있다.The flexible printed circuit board 130 has an upper surface and a lower surface of the flexible printed circuit board 130 except for a portion of the first electrode lines SL1 contacting the pads of the load board and a portion in which the second via holes VH2 are formed. The film 710 may be formed on the surface to insulate the first and second electrode lines SL1 and SL2 from the outside and protect the outside. However, the film 710 is not necessarily formed as shown in FIG. 7C, and the part of the first electrode lines SL1 contacting the pads of the load board and the second via holes VH2. The film 710 may have another shape as long as only a portion of the semiconductor chip package that contacts the pads may be exposed to the outside.

도 7(a) 내지 도 7(c)와 같은 연성회로기판(130)은 상기 반도체칩패키지가 사각형상이고 네 변에 모두 패드들이 형성되어 있는 경우에 네 변의 패드들과 접촉하기 위한 형상이다. 만일 반도체칩패키지의 패드들이 반도체칩패키지의 양측면에만 형성되어 있다면, 연성회로기판(130)의 제 2 비아홀들(VH2)은 양측면에만 형성될 수 있다. 이처럼, 반도체칩패키지의 패드들의 위치에 따라 연성회로기판(130)의 형상은 다양하게 나타날 수 있다.The flexible printed circuit board 130 as shown in FIGS. 7A to 7C has a shape for contacting pads of four sides when the semiconductor chip package is quadrangular and pads are formed on four sides. If the pads of the semiconductor chip package are formed only on both sides of the semiconductor chip package, the second via holes VH2 of the flexible circuit board 130 may be formed only on both sides. As such, the shape of the flexible circuit board 130 may vary depending on the positions of the pads of the semiconductor chip package.

도 8(a)은 도 5의 반도체칩패키지 검사용 소켓(100)에 이용되는 연성회로기판(130)의 다른 일 실시예에 따른 평면도이고, 도 8(b)는 도 8(a)의 연성회로기판(130)의 저면도이다.FIG. 8A is a plan view according to another exemplary embodiment of the flexible circuit board 130 used in the semiconductor chip package inspection socket 100 of FIG. 5, and FIG. 8B is a flexible view of FIG. 8A. A bottom view of the circuit board 130 is shown.

도 8(a) 및 도 8(b)의 실시예는 상기 반도체칩패키지의 네 변과 중앙에 패드들이 형성된 경우 연성회로기판(130)에 제 1 및 제 2 비아홀들(VH1, VH2)과 제 1 및 제 2 전극라인들(SL1, SL2)이 형성되는 경우를 도시한 도면이다. 즉, 상기 반도체칩패키지의 네 변에 형성된 패드들과 접촉하는 제 2 비아홀들(VH2)은 도 7(a) 내지 도 7(c)와 동일하게 형성되어 있다. 다만, 상기 반도체칩 패키지의 중앙에 형성된 패드들과 접촉하기 위하여 제 2 비아홀들(VH2)이 연성회로기판(130)의 중앙에도 형성되는 것이 도 7(a) 내지 도 7(c)와 상이하다. 연성회로기판(130)의 중앙에 형성된 제 2 비아홀들(VH2)은 제 2 전극라인들(SL2)과 전기적으로 연결되고, 상기 중앙에 형성된 제 2 비아홀들(VH2)과 전기적으로 연결된 제 2 전극라인들(SL2)은 제 1 비아홀들(VH1)을 통하여 제 1 전극라인들(SL1)과 전기적으로 연결될 수 있다.8A and 8B illustrate the first and second via holes VH1 and VH2 and the first and second via holes in the flexible printed circuit board 130 when pads are formed at four sides and the center of the semiconductor chip package. 1 and 2 illustrate the case where the first and second electrode lines SL1 and SL2 are formed. That is, the second via holes VH2 contacting the pads formed at the four sides of the semiconductor chip package are formed in the same manner as in FIGS. 7A to 7C. However, the second via holes VH2 are also formed in the center of the flexible circuit board 130 in order to contact the pads formed in the center of the semiconductor chip package, different from FIGS. 7A to 7C. . Second via holes VH2 formed in the center of the flexible circuit board 130 are electrically connected to the second electrode lines SL2 and second electrodes electrically connected to the second via holes VH2 formed in the center. The lines SL2 may be electrically connected to the first electrode lines SL1 through the first via holes VH1.

다만, 본 발명의 연성회로기판(130)이 도 7(a) 내지 도 7(c)의 실시예 또는 도 8(a)와 도 8(b)의 실시예로 한정되는 것은 아니며, 상기 반도체칩패키지의 패드들의 형상에 따라 연성회로기판(130)에서 상기 반도체칩패키지의 패드들에 대응하는 위치에 제 2 비아홀들(VH2)이 형성될 수 있다.However, the flexible circuit board 130 of the present invention is not limited to the embodiment of FIGS. 7A to 7C or the embodiments of FIGS. 8A and 8B, and the semiconductor chip is not limited thereto. According to the shape of the pads of the package, the second via holes VH2 may be formed in the flexible circuit board 130 at positions corresponding to the pads of the semiconductor chip package.

이상에서 설명한 연성회로기판(130)은 멤스(MEMS : micro electro mechanical systems) 공정을 이용하여 제작할 수도 있다. 예를 들어, 상기 반도체칩패키지의 패드들이 협피치를 가지는 경우, 연성회로기판(130)의 제 2 비아홀들(VH2)은 상기 반도체칩패키지의 패드들과 동일하게 협피치를 가져야 하므로, 멤스 공정을 이용하여 연성회로기판(130)을 제작할 수 있다.The flexible circuit board 130 described above may be manufactured using a MEMS process. For example, when the pads of the semiconductor chip package have a narrow pitch, since the second via holes VH2 of the flexible circuit board 130 should have the same narrow pitch as the pads of the semiconductor chip package, the MEMS process By using the flexible circuit board 130 can be manufactured.

도 9는 도 1의 반도체칩패키지 검사용 소켓(100)의 연성회로기판(130)이 주변부(113) 방향으로 접혀진 구조를 설명하는 저면도이고, 도 10은 도 9의 반도체칩패키지 검사용 소켓(100)의 저면에 대한 절단 사시도이다. 도 11(a)는 도 9의 반도체칩패키지 검사용 소켓(100)에 이용되는 연성회로기판(130)의 일 실시예에 따른 평면도이고, 도 11(b)는 도 11(a)의 연성회로기판(130)의 저면도이며, 도 11(c)는 도 11(a)의 연성회로기판의 단면도이다.FIG. 9 is a bottom view illustrating a structure in which the flexible circuit board 130 of the semiconductor chip package inspecting socket 100 of FIG. 1 is folded toward the peripheral portion 113, and FIG. 10 is a socket for inspecting the semiconductor chip package of FIG. 9. It is a cutaway perspective view of the bottom face of 100. FIG. 11A is a plan view according to an exemplary embodiment of the flexible circuit board 130 used in the semiconductor chip package inspection socket 100 of FIG. 9, and FIG. 11B is the flexible circuit of FIG. 11A. 11 is a bottom view of the substrate 130, and FIG. 11C is a cross-sectional view of the flexible circuit board of FIG.

도 1 내지 도 4 및 도 9 내지 도 11(c)를 참조하면, 가이드홀(GH)을 통과한 연성회로기판(130)은, 주변부(113) 방향으로 접혀서 고정된다.(도 8참조) 가이드홀(GH)의 바깥쪽에 제2안착홈(160)이 형성된다. 연성회로기판(130)이 주변부(113) 방향으로 접히고, 주변부(113) 상부에서 상기 로드보드의 패드들과 연성회로기판(130)의 전극라인들(SL)이 접촉하게 되므로 가이드홀(GH)의 바깥쪽인 주변부(113)에 제2안착홈(160)이 형성되고, 하부탄성부(170)가 제2안착홈(160)에 삽입된다. 1 to 4 and 9 to 11 (c), the flexible circuit board 130 passing through the guide hole GH is folded and fixed in the direction of the peripheral portion 113. (See Fig. 8) The second seating groove 160 is formed outside the hole GH. The flexible printed circuit board 130 is folded in the direction of the peripheral portion 113, and the pads of the load board and the electrode lines SL of the flexible printed circuit board 130 contact with each other at the upper portion of the peripheral portion 113. A second seating groove 160 is formed in the periphery 113 of the outside, and the lower elastic part 170 is inserted into the second seating groove 160.

하부탄성부(170)는 도 10에 도시된 것처럼 로딩부(111) 하면보다 높이 돌출된다. 하부탄성부(170) 위에 형성된 연성회로기판(130)의 전극라인(SL)부분이 상기 로드보드의 패드들과 접촉한다. 연성회로기판(130)의 전극라인(SL)과 상기 로드보드의 패드들이 접촉할 경우, 하부탄성부(170)의 탄성에 의해서 상기 로드보드의 패드들과 전극라인들(SL)에 물리적인 충격이 가해지지 않을 수 있다. The lower elastic portion 170 protrudes higher than the lower surface of the loading portion 111 as shown in FIG. An electrode line SL portion of the flexible circuit board 130 formed on the lower elastic portion 170 contacts the pads of the load board. When the electrode line SL of the flexible circuit board 130 and the pads of the load board are in contact with each other, a physical impact on the pads of the load board and the electrode lines SL is caused by the elasticity of the lower elastic part 170. This may not be applied.

하부탄성부(170)는 고무로 만들어진다. 그러나, 고무에 한정되는 것은 아니며, 탄성을 가지는 물질이라면 실리콘 등의 다른 물질도 가능하다. The lower elastic portion 170 is made of rubber. However, the material is not limited to rubber, and other materials such as silicon may be used as long as the material has elasticity.

연성회로기판(130)을 로딩부(111)의 중심방향으로 접어서 고정할지 주변부(113) 방향으로 접어서 고정할지에 따라 연성회로기판(130)의 구조는 달라진다. The structure of the flexible printed circuit board 130 varies depending on whether the flexible printed circuit board 130 is folded and fixed in the center direction of the loading unit 111 or folded and fixed in the peripheral portion 113 direction.

도 11(a) 내지 도 11(c)를 참조하면, 연성회로기판(130)은 복수의 비아홀들(VH) 및 전극라인들(SL)을 포함할 수 있다. 비아홀들(VH)은 상기 반도체칩패키지의 패드들과 전기적으로 접촉할 수 있다. 그리고, 전극라인들(SL)은 비아홀들(VH)과 상기 로드보드의 패드들을 전기적으로 연결하여 신호 또는 접지전압을 전달할 수 있다. 전극라인들(SL)은 연성회로기판(130)의 하부면에 형성될 수 있다. 즉, 연성회로기판(130)의 전극라인들 중 상기 로드보드의 패드들과 접촉하는 위치가 연성회로기판(130)의 상부면인지 하부면인지에 따라 도 7(a) 내지 도 7(c) 또는 도 11(a) 내지 도 11(c)와 같이 연성회로기판(130)이 형성될 수 있다. 즉, 상기 반도체칩패키지의 패드들이 연성회로기판(130)의 상부면에서 상기 비아홀들과 접촉하고 상기 로드보드의 패드들이 연성회로기판(130)의 상부면에서 상기 전극라인들과 접촉하는 경우 연성회로기판(130)은 도 7(a) 내지 도 7(c)와 같이 형성될 수 있다. 그리고, 상기 반도체칩패키지의 패드들이 연성회로기판(130)의 상부면에서 상기 비아홀들과 접촉하고 상기 로드보드의 패드들이 연성회로기판(130)의 하부면에서 상기 전극라인들과 접촉하는 경우 연성회로기판(130)은 도 11(a) 내지 도 11(c)와 같이 형성될 수 있다.11 (a) to 11 (c), the flexible circuit board 130 may include a plurality of via holes VH and electrode lines SL. Via holes VH may be in electrical contact with pads of the semiconductor chip package. In addition, the electrode lines SL may electrically connect the via holes VH and pads of the load board to transmit a signal or a ground voltage. The electrode lines SL may be formed on the bottom surface of the flexible circuit board 130. That is, depending on whether the position of the electrode lines of the flexible circuit board 130 that contacts the pads of the load board is the upper surface or the lower surface of the flexible circuit board 130, FIGS. 7A to 7C. Alternatively, the flexible printed circuit board 130 may be formed as shown in FIGS. 11A to 11C. That is, when the pads of the semiconductor chip package contact the via holes on the upper surface of the flexible circuit board 130 and the pads of the load board contact the electrode lines on the upper surface of the flexible circuit board 130. The circuit board 130 may be formed as shown in FIGS. 7A to 7C. When the pads of the semiconductor chip package contact the via holes on the upper surface of the flexible circuit board 130, and the pads of the load board contact the electrode lines on the lower surface of the flexible circuit board 130. The circuit board 130 may be formed as shown in FIGS. 11A through 11C.

연성회로기판(130)은 전극라인들(SL) 중 상기 로드보드의 패드들과 접촉하는 부분 및 비아홀들(VH)이 형성된 부분을 제외한 연성회로기판(130)의 상부면과 하부면에 필름(1110, 1120)이 형성되어, 전극라인들(SL)을 외부와 절연시키고 외부로부터 보호할 수 있다. 다만, 필름(1110, 1120)이 반드시 도 11(c)와 같이 형성되어야 하는 것은 아니며, 전극라인들(SL) 중 상기 로드보드의 패드들과 접촉하는 부분 및 비아홀들(VH)이 형성된 부분만 외부에 노출된다면 필름(1110, 1120)은 다른 형상을 가질 수도 있다.The flexible printed circuit board 130 may include a film on the upper and lower surfaces of the flexible printed circuit board 130 except for a portion of the electrode lines SL that contacts the pads of the load board and a portion in which the via holes VH are formed. 1110 and 1120 may be formed to insulate the electrode lines SL from the outside and protect the outside from the outside. However, the films 1110 and 1120 are not necessarily formed as shown in FIG. 11C, and only portions in which the electrode lines SL are in contact with the pads of the load board and in which the via holes VH are formed. If exposed to the outside, the films 1110 and 1120 may have other shapes.

앞서 설명한 것과 같이 연성회로기판(130)의 비아홀들(VH)은 상기 반도체칩패키지의 패드들에 대응하는 위치에 형성될 수 있다. 즉, 비아홀들(VH)은 상기 반도체칩패키지의 패드들과 동일한 배열을 가질 수 있다.As described above, the via holes VH of the flexible circuit board 130 may be formed at positions corresponding to the pads of the semiconductor chip package. In other words, the via holes VH may have the same arrangement as the pads of the semiconductor chip package.

본 발명의 일 실시예에 의할 경우, 연성회로기판(130)에서 상기 반도체칩패키지의 패드들과 전극라인들이 직접 접촉하지 않고 비아홀들(VH)과 접촉하여 상기 전극라인들과 전기적으로 연결되므로, 반복적인 테스트를 수행하여도 물리적인 충격에 의하여 발생할 수 있는 상기 전극라인들의 균열을 방지할 수 있다. According to an embodiment of the present invention, since the pads and the electrode lines of the semiconductor chip package are in direct contact with the via holes VH and are electrically connected to the electrode lines in the flexible circuit board 130. In addition, even if repeated tests are performed, it is possible to prevent cracking of the electrode lines that may be caused by physical impact.

도 11(a) 내지 도 11(c)와 같은 연성회로기판(130)은 상기 반도체칩패키지가 사각형상이고 네 변에 모두 패드들이 형성되어 있는 경우에 네 변의 패드들과 접촉하기 위한 형상이다. 만일 반도체칩패키지의 패드들이 반도체칩패키지의 양측면에만 형성되어 있다면, 연성회로기판(130)의 비아홀들(VH)은 양측면에만 형성될 수 있다. 이처럼, 반도체칩패키지의 패드들의 위치에 따라 연성회로기판(130)의 형상은 다양하게 나타날 수 있으며, 본 발명의 연성회로기판(130)의 형상이 도 11(a) 내지 도 11(c)의 실시예로 한정되는 것은 아니다. 예를 들어, 상기 반도체칩패키지의 패드들의 형상에 따라 도 8(a) 및 도 8(b)와 같이 도 11(a) 내지 도 11(c)의 연성회로기판(130)의 중앙에 비아홀들(VH)이 형성될 수도 있다.The flexible printed circuit board 130 as shown in FIGS. 11A to 11C has a shape for contacting pads of four sides when the semiconductor chip package is quadrangular and pads are formed on four sides. If pads of the semiconductor chip package are formed only at both sides of the semiconductor chip package, the via holes VH of the flexible circuit board 130 may be formed only at both sides. As such, the shape of the flexible printed circuit board 130 may vary depending on the positions of the pads of the semiconductor chip package, and the shape of the flexible printed circuit board 130 of the present invention is illustrated in FIGS. 11A to 11C. It is not limited to an Example. For example, via holes may be formed in the center of the flexible circuit board 130 of FIGS. 11A to 11C as shown in FIGS. 8A and 8B according to shapes of pads of the semiconductor chip package. (VH) may be formed.

이상에서 설명한 연성회로기판(130)은 멤스(MEMS : micro electro mechanical systems) 공정을 이용하여 제작할 수도 있다. 예를 들어, 상기 반도체칩패키지의 패드들이 협피치를 가지는 경우, 연성회로기판(130)의 비아홀들(VH)은 상기 반도체칩패키지의 패드들과 동일하게 협피치를 가져야 하므로, 멤스 공정을 이용하여 연성회로기판(130)을 제작할 수 있다.The flexible circuit board 130 described above may be manufactured using a MEMS process. For example, when the pads of the semiconductor chip package have a narrow pitch, the via holes VH of the flexible circuit board 130 should have the same narrow pitch as the pads of the semiconductor chip package, so that the MEMS process is used. The flexible circuit board 130 can be manufactured.

도 12는 도 1 내지 도 8(b)와 관련하여 설명한 반도체칩패키지 검사용 소켓(100)을 이용하여 반도체칩패키지(1210)를 테스트하는 경우를 도시한 단면도이다.FIG. 12 is a cross-sectional view illustrating a test of a semiconductor chip package 1210 using the semiconductor chip package inspection socket 100 described with reference to FIGS. 1 to 8B.

도 1 내지 도 8(b) 및 도 12를 참조하면, 연성회로기판(130)은 상부탄성부(120)의 상면을 둘러싸며 로딩부(111)의 하면에 고정될 수 있다. 그리고, 연성회로기판(130)에서 상부탄성부(120)의 상면을 둘러싼 부분 중 제 2 비아홀들(VH2)은 반도체칩패키지(1110)의 패드들과 전기적으로 접촉할 수 있다. 그리고, 제 2 비아홀들(VH2)과 전기적으로 연결된 제 2 전극라인들(SL2), 제 2 전극라인들(SL2)과 전기적으로 연결된 제 1 비아홀들(VH1), 제 1 비아홀들(VH1)과 전기적으로 연결된 제 1 전극라인들(SL1)을 통하여 신호 또는 접지전압이 전달될 수 있다. 로딩부(111)의 하면에 위치하는 제 1 전극라인들(SL1) 중 필름(710)이 형성되어 있지 않은 부분은 테스터에 연결되는 로드보드(1250)의 패드들과 전기적으로 연결될 수 있다.1 to 8B and 12, the flexible circuit board 130 may be fixed to the lower surface of the loading unit 111 by surrounding the upper surface of the upper elastic portion 120. The second via holes VH2 of the flexible circuit board 130 surrounding the upper surface of the upper elastic part 120 may be in electrical contact with the pads of the semiconductor chip package 1110. Second electrode lines SL2 electrically connected to the second via holes VH2, first via holes VH1 and first via holes VH1 electrically connected to the second electrode lines SL2. The signal or ground voltage may be transmitted through the first electrode lines SL1 that are electrically connected to each other. A portion of the first electrode lines SL1 disposed on the lower surface of the loading unit 111, in which the film 710 is not formed, may be electrically connected to pads of the load board 1250 connected to the tester.

즉, 연성회로기판(130)의 제 2 비아홀들(VH2), 제 2 전극라인들(SL2), 제 1 비아홀들(VH1) 및 제 1 전극라인들(SL1)을 통하여 반도체칩패키지(1210)의 패드들과 로드보드(1250)의 패드들이 전기적으로 연결되어 테스트를 수행할 수 있다. 이상에서와 같은 테스트 동작에서 본 발명의 기술적 사상에 의한 일 실시예에 의할 경우 반도체칩패키지(1210)의 패드들이 연성회로기판(130)의 전극라인들과 직접 접촉하지 않고 제 2 비아홀(VH2)과 직접 접촉하므로 반복적인 테스트를 수행하여도 연성회로기판(130)의 전극라인들에는 변형 또는 균열이 발생하지 않을 수 있다.That is, the semiconductor chip package 1210 is formed through the second via holes VH2, the second electrode lines SL2, the first via holes VH1, and the first electrode lines SL1 of the flexible circuit board 130. The pads and the pads of the load board 1250 may be electrically connected to perform a test. According to the exemplary embodiment of the inventive concept in the test operation as described above, the pads of the semiconductor chip package 1210 do not directly contact the electrode lines of the flexible circuit board 130, but the second via hole VH2. Direct contact) may not cause deformation or cracking in the electrode lines of the flexible printed circuit board 130 even after repeated tests.

도 13은 도 1 내지 도 4 및 도 9 내지 도 11(c)와 관련하여 설명한 반도체칩패키지 검사용 소켓(100)을 이용하여 반도체칩패키지(1310)를 테스트하는 경우를 도시한 단면도이다.FIG. 13 is a cross-sectional view illustrating a case in which the semiconductor chip package 1310 is tested using the semiconductor chip package inspection socket 100 described with reference to FIGS. 1 to 4 and 9 to 11 (c).

도 1 내지 도 4 및 도 9 내지 도 11(c)를 참조하면, 연성회로기판(130)은 상부탄성부(120)의 상면을 둘러싸며 주변부(113) 방향으로 접혀서 고정될 수 있다. 그리고, 연성회로기판(130)에서 상부탄성부(120)의 상면을 둘러싼 부분 중 비아홀들(VH)은 반도체칩패키지(1110)의 패드들과 전기적으로 접촉할 수 있다. 그리고, 비아홀들(VH2)과 전기적으로 연결된 전극라인들(SL)을 통하여 신호 또는 접지전압이 전달될 수 있다. 주변부(113) 방향으로 접힌 부분의 전극라인들(SL) 중 필름(1120)이 형성되어 있지 않은 부분은 테스터에 연결되는 로드보드(1350)의 패드들과 전기적으로 연결될 수 있다.1 to 4 and 9 to 11 (c), the flexible circuit board 130 may be fixed by being folded in the direction of the peripheral portion 113 surrounding the upper surface of the upper elastic portion 120. In the flexible circuit board 130, the via holes VH may be in electrical contact with the pads of the semiconductor chip package 1110 in the portion surrounding the upper surface of the upper elastic part 120. In addition, a signal or a ground voltage may be transmitted through the electrode lines SL electrically connected to the via holes VH2. A portion of the electrode lines SL folded in the direction of the peripheral portion 113, in which the film 1120 is not formed, may be electrically connected to pads of the load board 1350 connected to the tester.

즉, 연성회로기판(130)의 비아홀(VH) 및 전극라인(SL)을 통하여 반도체칩패키지(1310)의 패드와 로드보드(1350)의 패드가 전기적으로 연결되어 테스트를 수행할 수 있다. 이상에서와 같은 테스트 동작에서 본 발명의 기술적 사상에 의한 일 실시예에 의할 경우 반도체칩패키지(1310)의 패드들이 연성회로기판(130)의 전극라인들과 직접 접촉하지 않고 비아홀(VH)과 직접 접촉하므로 반복적인 테스트를 수행하여도 연성회로기판(130)의 전극라인들에는 변형 또는 균열이 발생하지 않을 수 있다.That is, the pad of the semiconductor chip package 1310 and the pad of the load board 1350 may be electrically connected to each other through the via hole VH and the electrode line SL of the flexible circuit board 130. According to the exemplary embodiment of the inventive concept in the test operation as described above, the pads of the semiconductor chip package 1310 do not directly contact the electrode lines of the flexible circuit board 130 and are not directly connected to the via holes VH. Since the direct contact, even if repeated tests may not be deformed or cracks in the electrode lines of the flexible printed circuit board 130.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, optimal embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

Claims (18)

반도체칩패키지를 테스터(tester)에 전기적으로 연결시켜 상기 반도체칩패키지를 테스트하는 반도체칩패키지 검사용 소켓에 있어서,
상기 반도체칩패키지가 안착되는 로딩부와 상기 로딩부와 일체로 형성되며 상기 로딩부를 둘러싸는 주변부로 구성되는 하우징으로서, 상기 로딩부와 상기 주변부 사이에 소정의 가이드홀이 형성되는 상기 하우징;
상기 로딩부 상면의 제1안착홈에 안착되는 상부탄성부;
상기 로딩부 하면에 형성된 적어도 하나 이상의 제2안착홈에 삽입되는 적어도 하나 이상의 하부탄성부; 및
상기 상부탄성부 상면을 둘러싸며 상기 가이드홀을 통해 상기 로딩부 하면에 고정되어 상기 반도체칩패키지의 핀과 상기 테스터에 연결되는 로드보드를 전기적으로 연결하는 연성회로기판을 구비하고,
상기 연성회로기판은,
상기 로드보드의 패드들과 전기적으로 연결되어 신호 또는 접지전압을 전달하는 복수의 제 1 전극라인들;
상기 제 1 전극라인들과 다른 층에 형성되어 상기 신호 또는 접지전압을 전달하는 복수의 제 2 전극라인들;
상기 제 1 전극라인들과 상기 제 2 전극라인들을 전기적으로 연결하는 복수의 제 1 비아홀들; 및
상기 반도체칩패키지의 패드들과 접촉하여 상기 반도체칩패키지의 패드들과 상기 제 2 전극라인들을 전기적으로 연결하는 복수의 제 2 비아홀들을 포함하며,
상기 연성회로기판은,
상기 가이드홀을 통과하여 상기 로딩부의 중심 방향으로 접혀서 고정되며,
상기 가이드홀의 안쪽에 상기 제2안착홈이 형성되는 것을 특징으로 하는 반도체칩패키지 검사용 소켓. In the semiconductor chip package inspection socket for electrically connecting the semiconductor chip package to a tester, the semiconductor chip package is tested.
A housing including a loading part on which the semiconductor chip package is seated and a peripheral part integrally formed with the loading part and surrounding the loading part, the housing having a predetermined guide hole formed between the loading part and the peripheral part;
An upper elastic part seated in a first seating groove of an upper surface of the loading part;
At least one lower elastic part inserted into at least one second seating groove formed on a lower surface of the loading part; And
A flexible circuit board surrounding an upper surface of the upper elastic part and fixed to the lower surface of the loading part through the guide hole to electrically connect pins of the semiconductor chip package to a load board connected to the tester;
The flexible circuit board,
A plurality of first electrode lines electrically connected to pads of the load board to transfer a signal or a ground voltage;
A plurality of second electrode lines formed on a layer different from the first electrode lines to transfer the signal or ground voltage;
A plurality of first via holes electrically connecting the first electrode lines and the second electrode lines; And
A plurality of second via holes contacting pads of the semiconductor chip package to electrically connect the pads of the semiconductor chip package and the second electrode lines;
The flexible circuit board,
Passed through the guide hole and fixed in the direction of the center of the loading portion,
The semiconductor chip package inspection socket, characterized in that the second seating groove is formed in the guide hole. 삭제delete 제1항에 있어서, 상기 제 1 전극라인들은,
상기 연성회로기판의 상부면에 형성되고,
상기 제 2 전극라인들은,
상기 연성회로기판의 하부면에 형성되는 것을 특징으로 하는 반도체칩패키지 검사용 소켓.The method of claim 1, wherein the first electrode line,
Is formed on the upper surface of the flexible circuit board,
The second electrode lines,
The semiconductor chip package inspection socket, characterized in that formed on the lower surface of the flexible circuit board. 제1항에 있어서, 상기 연성회로기판은,
상기 제 1 전극라인들 중 상기 로드보드의 패드들과 접촉하는 부분 및 상기 제 2 비아홀들이 형성된 부분을 제외한 상기 연성회로기판의 상부면과 하부면에 형성되어 상기 제 1 및 제 2 전극라인들을 외부와 절연시키는 필름을 더 구비하는 것을 특징으로 하는 반도체칩패키지 검사용 소켓.The method of claim 1, wherein the flexible circuit board,
The first and second electrode lines may be formed on upper and lower surfaces of the flexible circuit board except for a portion of the first electrode lines contacting the pads of the load board and a portion of the second via hole. And a film for insulating the semiconductor chip package inspection socket. 제1항에 있어서, 상기 제 2 비아홀들은,
상기 반도체칩패키지의 패드들의 위치에 대응하는 위치에 형성되는 것을 특징으로 하는 반도체칩패키지 검사용 소켓.The method of claim 1, wherein the second via holes,
And a socket for inspecting the semiconductor chip package, wherein the socket is formed at a position corresponding to the position of the pads of the semiconductor chip package. 제1항에 있어서, 상기 연성회로기판은,
멤스(micro electro mechanical system) 공정을 이용하여 제작되는 것을 특징으로 하는 반도체칩패키지 검사용 소켓.The method of claim 1, wherein the flexible circuit board,
Socket for semiconductor chip package, characterized in that produced by using the MEMS (micro electro mechanical system) process. 제1항에 있어서,
상기 상부탄성부는 상기 반도체칩패키지의 패드들을 포함한 면적보다 큰 평판형상이고, 상기 하부탄성부는 상기 제2안착홈에 삽입되어도 상기 로딩부 하면보다 높이 돌출되는 것을 특징으로 하는 반도체칩패키지 검사용 소켓. The method of claim 1,
The upper elastic portion is a flat plate shape larger than the area including the pads of the semiconductor chip package, the lower elastic portion is a socket for semiconductor chip package inspection, characterized in that protrudes higher than the lower surface of the loading portion even when inserted into the second seating groove. 제1항에 있어서, 상기 로딩부는,
상면과 하면에 상기 연성회로기판을 고정시키기 위한 가이드핀들이 삽입되는 삽입홈들이 형성되는 것을 특징으로 하는 반도체칩패키지 검사용 소켓.The method of claim 1, wherein the loading unit,
A socket for testing a semiconductor chip package, characterized in that insertion grooves are formed in which upper and lower guide pins are inserted to fix the flexible circuit board. 제1항에 있어서,
상기 하우징에 볼트에 의해서 결합되며, 상기 반도체칩패키지가 상기 로딩부에 안착되도록 중앙홀이 형성되고, 상기 중앙홀은 상부 개구부에서 하부 개구부로 갈수록 직경이 좁아지는 것을 특징으로 하는 칩가이드부를 더 구비하는 것을 특징으로 하는 반도체칩패키지 검사용 소켓.The method of claim 1,
It is coupled to the housing by a bolt, the central hole is formed so that the semiconductor chip package is seated in the loading portion, the central hole is further provided with a chip guide, characterized in that the diameter is narrowed from the upper opening to the lower opening Inspection socket for semiconductor chip package, characterized in that. 반도체칩패키지를 테스터(tester)에 전기적으로 연결시켜 상기 반도체칩패키지를 테스트하는 반도체칩패키지 검사용 소켓에 있어서,
상기 반도체칩패키지가 안착되는 로딩부와 상기 로딩부와 일체로 형성되며 상기 로딩부를 둘러싸는 주변부로 구성되는 하우징으로서, 상기 로딩부와 상기 주변부 사이에 소정의 가이드홀이 형성되는 상기 하우징;
상기 로딩부 상면의 제1안착홈에 안착되는 상부탄성부;
상기 로딩부 하면에 형성된 적어도 하나 이상의 제2안착홈에 삽입되는 적어도 하나 이상의 하부탄성부; 및
상기 상부탄성부 상면을 둘러싸며 상기 가이드홀을 통해 상기 로딩부 하면에 고정되어 상기 반도체칩패키지의 핀과 상기 테스터에 연결되는 로드보드를 전기적으로 연결하는 연성회로기판을 구비하고,
상기 연성회로기판은,
상기 반도체칩패키지의 패드들과 접촉하는 복수의 비아홀(via-hole)들; 및
상기 비아홀들과 상기 로드보드의 패드들을 전기적으로 연결하여 신호 또는 접지전압을 전달하는 전극라인들 포함하며,
상기 연성회로기판은,
상기 가이드홀을 통과하여 상기 주변부 방향으로 접혀서 고정되며,
상기 가이드홀의 바깥쪽에 상기 제2안착홈이 형성되는 것을 특징으로 하는 반도체칩패키지 검사용 소켓. In the semiconductor chip package inspection socket for electrically connecting the semiconductor chip package to a tester, the semiconductor chip package is tested.
A housing including a loading part on which the semiconductor chip package is seated and a peripheral part integrally formed with the loading part and surrounding the loading part, the housing having a predetermined guide hole formed between the loading part and the peripheral part;
An upper elastic part seated in a first seating groove of an upper surface of the loading part;
At least one lower elastic part inserted into at least one second seating groove formed on a lower surface of the loading part; And
A flexible circuit board surrounding an upper surface of the upper elastic part and fixed to the lower surface of the loading part through the guide hole to electrically connect pins of the semiconductor chip package to a load board connected to the tester;
The flexible circuit board,
A plurality of via-holes in contact with pads of the semiconductor chip package; And
Electrode lines electrically connecting the via holes and pads of the load board to transmit a signal or a ground voltage,
The flexible circuit board,
It is folded and fixed in the direction of the periphery through the guide hole,
The semiconductor chip package inspection socket, characterized in that the second seating groove is formed on the outside of the guide hole. 삭제delete 제10항에 있어서, 상기 전극라인들은,
상기 연성회로기판의 하부면에 형성되는 것을 특징으로 하는 반도체칩패키지 검사용 소켓.The method of claim 10, wherein the electrode lines,
The semiconductor chip package inspection socket, characterized in that formed on the lower surface of the flexible circuit board. 제10항에 있어서, 상기 연성회로기판은,
상기 전극라인들 중 상기 로드보드의 패드들과 접촉하는 부분 및 상기 비아홀들이 형성된 부분을 제외한 상기 연성회로기판의 상부면과 하부면에 형성되어 상기 전극라인들을 외부와 절연시키는 필름을 더 구비하는 것을 특징으로 하는 반도체칩패키지 검사용 소켓.The method of claim 10, wherein the flexible circuit board,
And a film formed on the upper and lower surfaces of the flexible circuit board except for a portion of the electrode lines contacting pads of the load board and a portion in which the via holes are formed, to insulate the electrode lines from the outside. A socket for inspecting a semiconductor chip package. 제10항에 있어서, 상기 비아홀들은,
상기 반도체칩패키지의 패드들의 위치에 대응하는 위치에 형성되는 것을 특징으로 하는 반도체칩패키지 검사용 소켓.The method of claim 10, wherein the via holes,
And a socket for inspecting the semiconductor chip package, wherein the socket is formed at a position corresponding to the position of the pads of the semiconductor chip package. 제10항에 있어서, 상기 연성회로기판은,
멤스(micro electro mechanical system) 공정을 이용하여 제작되는 것을 특징으로 하는 반도체칩패키지 검사용 소켓.The method of claim 10, wherein the flexible circuit board,
Socket for semiconductor chip package, characterized in that produced by using the MEMS (micro electro mechanical system) process. 제10항에 있어서,
상기 상부탄성부는 상기 반도체칩패키지의 패드들을 포함한 면적보다 큰 평판형상이고, 상기 하부탄성부는 상기 제2안착홈에 삽입되어도 상기 로딩부 하면보다 높이 돌출되는 것을 특징으로 하는 반도체칩패키지 검사용 소켓. The method of claim 10,
The upper elastic portion is a flat plate shape larger than the area including the pads of the semiconductor chip package, the lower elastic portion is a socket for semiconductor chip package inspection, characterized in that protrudes higher than the lower surface of the loading portion even when inserted into the second seating groove. 제10항에 있어서, 상기 로딩부는,
상면과 하면에 상기 연성회로기판을 고정시키기 위한 가이드핀들이 삽입되는 삽입홈들이 형성되는 것을 특징으로 하는 반도체칩패키지 검사용 소켓.The method of claim 10, wherein the loading unit,
A socket for testing a semiconductor chip package, characterized in that insertion grooves are formed in which upper and lower guide pins are inserted to fix the flexible circuit board. 제10항에 있어서,
상기 하우징에 볼트에 의해서 결합되며, 상기 반도체칩패키지가 상기 로딩부에 안착되도록 중앙홀이 형성되고, 상기 중앙홀은 상부 개구부에서 하부 개구부로 갈수록 직경이 좁아지는 것을 특징으로 하는 칩가이드부를 더 구비하는 것을 특징으로 하는 반도체칩패키지 검사용 소켓.The method of claim 10,
It is coupled to the housing by a bolt, the central hole is formed so that the semiconductor chip package is seated in the loading portion, the central hole is further provided with a chip guide, characterized in that the diameter is narrowed from the upper opening to the lower opening Inspection socket for semiconductor chip package, characterized in that.
KR1020110067514A 2011-07-07 2011-07-07 Socket for testing semiconductor chip package KR101108481B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110067514A KR101108481B1 (en) 2011-07-07 2011-07-07 Socket for testing semiconductor chip package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110067514A KR101108481B1 (en) 2011-07-07 2011-07-07 Socket for testing semiconductor chip package

Publications (1)

Publication Number Publication Date
KR101108481B1 true KR101108481B1 (en) 2012-01-31

Family

ID=45614627

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110067514A KR101108481B1 (en) 2011-07-07 2011-07-07 Socket for testing semiconductor chip package

Country Status (1)

Country Link
KR (1) KR101108481B1 (en)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101410866B1 (en) 2013-04-16 2014-06-24 신종천 Semiconductor chip test socket and manufacturing method thereof
WO2018034500A1 (en) * 2016-08-18 2018-02-22 오재숙 Ground structure of semiconductor chip test socket, and semiconductor chip test socket having same
CN109103121A (en) * 2018-10-09 2018-12-28 深圳斯普瑞溙科技有限公司 Test bench for flat pin-free package chip
KR102075484B1 (en) 2019-12-30 2020-02-10 윤찬 Socket for testing semiconductor
KR102259559B1 (en) 2020-07-09 2021-06-03 (주) 엘림 Flexible printed circuit board for semiconductor and display test socket
KR20230079915A (en) * 2021-11-29 2023-06-07 임동현 Micro LED inspection device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08201466A (en) * 1995-01-30 1996-08-09 Nec Kyushu Ltd Inspection apparatus for ic socket
KR20100127945A (en) * 2009-05-27 2010-12-07 주식회사 프로이천 Probe card for testing film package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08201466A (en) * 1995-01-30 1996-08-09 Nec Kyushu Ltd Inspection apparatus for ic socket
KR20100127945A (en) * 2009-05-27 2010-12-07 주식회사 프로이천 Probe card for testing film package

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101410866B1 (en) 2013-04-16 2014-06-24 신종천 Semiconductor chip test socket and manufacturing method thereof
WO2014171621A1 (en) * 2013-04-16 2014-10-23 Shin Jong Cheon Semiconductor chip test socket and method for manufacturing same
US9823299B2 (en) 2013-04-16 2017-11-21 Jong Cheon SHIN Socket for semiconductor chip test and method of manufacturing the same
WO2018034500A1 (en) * 2016-08-18 2018-02-22 오재숙 Ground structure of semiconductor chip test socket, and semiconductor chip test socket having same
CN109103121A (en) * 2018-10-09 2018-12-28 深圳斯普瑞溙科技有限公司 Test bench for flat pin-free package chip
CN109103121B (en) * 2018-10-09 2024-05-28 深圳斯普瑞溙科技有限公司 Test seat for flat pin-free packaged chip
KR102075484B1 (en) 2019-12-30 2020-02-10 윤찬 Socket for testing semiconductor
KR102259559B1 (en) 2020-07-09 2021-06-03 (주) 엘림 Flexible printed circuit board for semiconductor and display test socket
KR20230079915A (en) * 2021-11-29 2023-06-07 임동현 Micro LED inspection device
KR102647468B1 (en) 2021-11-29 2024-03-13 임동현 Micro LED inspection device

Similar Documents

Publication Publication Date Title
KR101071371B1 (en) Probe card for testing film package
KR101108481B1 (en) Socket for testing semiconductor chip package
US7616015B2 (en) Wafer type probe card, method for fabricating the same, and semiconductor test apparatus having the same
CN115917331A (en) Vertical probe and probe card provided with same
JP5067280B2 (en) Semiconductor wafer measuring device
JP7198127B2 (en) Interposers, sockets, socket assemblies and wiring board assemblies
US20210102974A1 (en) Hybrid probe card for testing component mounted wafer
US11209458B2 (en) Integrated circuit contactor for testing ICs and method of construction
US20130187676A1 (en) Inspection apparatus
US7274196B2 (en) Apparatus and method for testing electrical characteristics of semiconductor workpiece
US9606143B1 (en) Electrically conductive pins for load boards lacking Kelvin capability for microcircuit testing
KR20170091984A (en) Apparatus for testing semiconductor package
TW201825920A (en) Vertical ultra-low leakage current probe card for dc parameter test
KR20100069300A (en) Probe card, and apparatus and method for testing semiconductor device
KR100748393B1 (en) Substrate structure and probe card having the same
KR102047665B1 (en) Probe card and test device including the same
KR100744152B1 (en) Socket for testing semiconductor chip package making easy multi-test
KR102287237B1 (en) Insert assembly for receiving semiconductor device and test tray including the same
KR101399542B1 (en) Probe card
KR20140020627A (en) Method of manufacturing for electric inspection jig
KR100679167B1 (en) The probe card using coaxial cable for semiconductor wafer
JPH0915289A (en) Inspection device for multilayer printed circuit board
KR102456348B1 (en) Interposer and test socket having the same
KR102484329B1 (en) Interposer
KR100865352B1 (en) The United Probe Card

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150210

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160108

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170210

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20181231

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20191231

Year of fee payment: 9