KR101106017B1 - 도전층을 갖는 기판의 제조 방법 및 반도체 디바이스의제조 방법 - Google Patents

도전층을 갖는 기판의 제조 방법 및 반도체 디바이스의제조 방법 Download PDF

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마사후미 모리수에
히로노부 소지
준야 마루야마
코지 다이리키
토모유키 아오키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

도전층을 갖는 기판의 제조 방법은: 기판 상에 무기 절연층을 형성하는 단계; 상기 무기 절연층 상에 소망된 형상의 유기 수지층을 형성하는 단계; 도전성 입자들을 함유하는 조성물에 대한 저습윤도 층(low wettability layer)을 상기 무기 절연층의 제1 노출부 상에 형성하는 단계; 상기 유기 수지층을 제거하는 단계; 상기 도전성 입자을 함유하는 조성물로 상기 무기 절연층의 제2 노출부 코팅하는 단계 및 베이킹(baking)하는 단계를 포함하고 이에 의해 도전층을 형성한다.
반도체 디바이스, 무기 절연층, 도전층, 저습윤도 층, 고습윤도 층, 유기 수지층

Description

도전층을 갖는 기판의 제조 방법 및 반도체 디바이스의 제조 방법{Manufacturing method of substrate having conductive layer and manufacturing method of semiconductor device}
도 1a, 도 1c 및 도 1e는 본 발명의 도전층을 갖는 기판의 제조 단계들을 도시하는 단면도이고, 도 1b, 도 1d 및 도 1f는 본 발명의 도전층을 갖는 기판의 제조 단계들을 도시하는 사시도.
도 2a 내지 도 2c는 본 발명의 도전층을 갖는 기판의 제조 단계들을 도시하는 단면도.
도 3a 내지 도 3d는 본 발명의 도전층을 갖는 기판의 제조 단계들을 도시하는 단면도.
도 4a 내지 도 4d는 본 발명의 도전층을 갖는 기판의 제조 단계들을 도시하는 단면도.
도 5a 내지 도 5c는 본 발명의 도전층을 갖는 기판의 제조 단계들을 도시하는 단면도.
도 6a 및 도 6b는 본 발명의 반도체 디바이스의 제조 단계들을 도시하는 단면도.
도 7a 내지 도 7c는 본 발명의 반도체 디바이스의 제조 단계들을 도시하는 단면도.
도 8a 내지 도 8d는 본 발명의 반도체 디바이스의 제조 단계들을 도시하는 단면도.
도 9a 내지 도 9d는 본 발명의 반도체 디바이스의 제조 단계들을 도시하는 단면도.
도 10a 내지 도 10e는 본 발명의 반도체 디바이스의 제조 단계들을 도시하는 단면도.
도 11a 내지 도 11c는 본 발명의 반도체 디바이스의 제조 단계들을 도시하는 단면도.
도 12a 및 도 12b는 본 발명의 반도체 디바이스의 제조 단계들을 도시하는 단면도.
도 13a 및 도 13b는 본 발명의 반도체 디바이스의 제조 단계들을 도시하는 단면도.
도 14는 본 발명의 반도체 디바이스의 구조를 도시하는 도면.
도 15a 내지 도 15f는 본 발명의 반도체 디바이스의 응용들을 도시하는 도면.
도 16a 및 도 16b는 각각 종래의 도전층의 구조를 각각 도시하는 단면도 및 평면도.
도 17a 및 도 17b는 본 발명의 반도체 디바이스의 구조를 각각 도시하는 도면.
기술 분야
본 발명은, 무선 칩, 무선 태그, 무선 IC, RFID 및 IC 태그와 같은 반도체 디바이스에 제공되고 양방향성 및 무선 방식으로 데이터를 전달하는데 사용되는, 와이어 및 안테나와 같은 도전층을 갖는 기판, 및 그 제조 방법에 관한 것이다. 본 발명은 또한 양방향성 및 무선 방식으로 데이터를 전달하기 위한 안테나를 갖는 반도체 디바이스의 제조 방법에 관한 것이다.
종래 기술
근년에, 무선 태그, IC 태그 및 비접촉 IC 카드와 같은, 무선 방식으로 데이터를 전달하는 기능을 갖는 IC들이 활발히 개발되어 왔다. IC 태그 및 비접촉 IC 카드는 무선 방식으로 데이터를 전달하기 위한 안테나를 필요로 한다. 안테나는 와이어의 코일을 매립하고(embed), 인쇄하고, 도전성 박막을 에칭하고, 도금하는 등에 의해 형성된다. 무엇보다도, 인쇄가 그의 높은 처리량에 기인하여 광범위하게 채택된다.
안테나가 판독기/기록기와 공진할 때 생성되는 기전력은 배선들의 수, 안테나의 코일의 면적 등, 안테나와 기록기/판독기 사이에 전달되는 전자기파의 주파수 등에 의존한다. 기전력이 큰 주파수는, 코일의 인덕턴스(inductance) 및 정전 용량(capacitance)에 의존하는 공진 주파수라 칭한다. 코일의 인덕턴스는 배선들의 크기, 형상, 수와 같은 코일의 형태 및 인접한 코일들 사이의 거리에 의존한다. 특히, 코일의 인덕턴스는 코일의 길이에 비례하고, 인접한 코일들 사이의 거리에 반비례한다.
그러나, 도전성 페이스트에 의한 인쇄가 스크린 인쇄에 의해 기판 상에 수행될 때, 마스크의 개구를 충전하는 도전성 페이스트가 개구로부터 확산하고, 이는 오버플로우(overflow)를 초래한다. 마스크의 개구로부터의 도전성 페이스트의 오버플로우는 도전성 페이스트(1601)의 주위 영역(에지부)(1602)이 도 16a의 도전성 페이스트의 단면도에 도시된 바와 같이 작은 테이퍼각(taper angle)을 갖게 한다. 이러한 도전성 페이스트를 베이킹(baking)함으로써 형성된 도전층은 인접층과 단락되어, 감소된 수율을 초래한다.
또한, 스크린 인쇄에서, 메시 마스크의 개구를 충전하는 도전성 페이스트들은 서로 접속되어 라인 페이스트(line paste)가 된다. 따라서, 인접한 도전성 페이스트 사이의 거리(1613)는, 도 16b의 도전성 페이스트의 평면도에 도시된 바와 같이, 개구 내에 충전된 페이스트의 영역(1611)과 영역(1611)에 접속하는 페이스트의 영역들(1612) 사이에서 상이하다. 도전층이 안테나로서 사용되도록 이러한 도전성 페이스트들을 베이킹함으로써 형성될 때, 안테나의 인덕턴스는, 인접한 도전성 페이스트 사이의 거리가 일정한 경우에서의 인덕턴스와 상이하고, 낮은 공진 주파수가 얻어져, 낮은 기전력을 유도한다.
도전성 페이스트의 좁은 라인 폭을 갖는 영역들(1612)에서, 도전성 페이스트는 용이하게 분리되고, 이는 낮은 수율을 초래한다. 게다가, 도전성 페이스트의 점도(viscosity)에 따라, 도전층의 박형화(thinness)에 기인하여 저항이 증가한다. 도전성 페이스트의 다수회의 인쇄가 이러한 문제점들을 회피하기 위해 수행될 수 있지만, 이 경우 단계들의 수가 증가하고, 인접한 도전성 페이스트들이 서로 접속되고, 이는 이후에 형성되는 도전층들의 단락을 초래한다.
상기한 점에 비추어, 본 발명은 인접한 도전층들 사이의 거리를 제어 가능한 도전층들을 갖는 기판의 제조 방법을 제공한다. 본 발명은 또한 도전층의 폭 및 두께를 제어 가능한 좁은 폭을 갖는 두꺼운 도전층을 구비한 기판의 제조 방법을 제공한다. 또한, 본 발명은 작은 인덕턴스 편차 및 큰 기전력을 갖는 안테나로서 기능하는, 도전층을 갖는 기판의 제조 방법을 제공한다. 또한, 본 발명은 높은 수율을 갖는 반도체 디바이스의 제조 방법을 제공한다.
본 발명에 따르면, 도전성 입자들을 함유하는 조성물(composition)에 대한 저습윤도 영역(low wettability region) 및 도전성 입자들을 함유하는 조성물에 대한 고습윤도 영역이 기판 상에 형성되고, 고습윤도 영역은 도전성 입자들을 함유하는 조성물로 코팅되고 베이킹되어, 이에 의해 도전층을 형성한다.
본 발명의 일 형태에 따르면, 도전성 입자들을 함유하는 조성물에 대한 저습윤도 층이 기판 상에 형성되고, 저습윤도 층의 일부는 광으로 조사되어 고습윤도 영역을 형성하고, 고습윤도 영역은 도전성 입자들을 함유하는 조성물로 코팅되고 베이킹되어, 이에 의해 도전층을 형성한다.
본 발명의 일 형태에 따르면, 광촉매층(photocatalytic layer)이 기판 상에 형성되고, 도전성 입자들을 함유하는 조성물에 대한 저습윤도 층이 광촉매층 상에 형성되고, 저습윤도 층의 일부는 광으로 조사되어 고습윤도 영역을 형성하고, 고습윤도 영역이 도전성 입자들을 함유하는 조성물로 코팅되고 베이킹되어, 이에 의해 도전층을 형성한다.
본 발명의 일 형태에 따르면, 소망된 형상의 광촉매층이 기판 상에 형성되고, 도전성 입자들을 함유하는 조성물에 대한 저습윤도 층이 소망된 형상의 광촉매층 상에 형성되고, 저습윤도 층이 광으로 조사되어 고습윤도 영역을 형성하고, 고습윤도 영역이 도전성 입자들을 함유하는 조성물로 코팅되고 베이킹되어, 이에 의해 도전층을 형성한다.
본 발명의 일 형태에 따르면, 무기 절연층이 기판 상에 형성되고, 소망된 형상의 유기 수지층이 무기 절연층 상에 형성되고, 도전성 입자들을 함유하는 조성물에 대한 저습윤도 층이 유기 수지층에 의해 덮여지지 않은 무기 절연층의 제1 노출부 상에 형성되고, 유기 수지층이 제거된 후에, 도전성 입자들을 함유하는 조성물에 대한 저습윤도 층에 의해 덮여지지 않은 무기 절연층의 제2 노출부가 도전성 입자들을 함유하는 조성물로 코팅되고 베이킹되어, 이에 의해 도전층을 형성한다.
본 발명의 일 형태에 따르면, 유기 수지층이 기판 상에 형성되고, 소망된 형상의 무기 절연층이 유기 수지층 상에 형성되고, 도전성 입자들을 함유하는 조성물에 대한 저습윤도 층이 무기 절연층의 표면 상에 형성되고, 유기 수지층이 도전성 입자들을 함유하는 조성물로 코팅되고 베이킹되어, 이에 의해 도전층을 형성한다.
본 발명의 일 형태에 따르면, 반도체 소자가 기판 상에 형성되고, 절연층이, 반도체 소자를 덮고 반도체 소자의 소스 영역 또는 드레인 영역에 접속된 도전층의 일부를 노출시키도록 형성되고, 도전성 입자들을 함유하는 조성물에 대한 저습윤도 영역 및 도전성 입자들을 함유하는 조성물에 대한 고습윤도 영역이 절연층 및 노출된 도전층 상에 형성되고, 고습윤도 영역이 도전성 입자들을 함유하는 조성물로 코팅되고 베이킹되어, 이에 의해 도전층을 형성한다.
본 발명의 일 형태에 따르면, 반도체 소자가 기판 상에 형성되고, 절연층이, 반도체 소자를 덮고 반도체 소자의 소스 영역 또는 드레인 영역에 접속된 도전층의 일부를 노출시키도록 형성되고, 도전성 입자들을 함유하는 조성물에 대한 저습윤도 층이 절연층 및 노출된 도전층 상에 형성되고, 저습윤도 층의 일부가 광으로 조사되어 도전성 입자들을 함유하는 조성물에 대한 고습윤도 영역을 형성하고, 고습윤도 영역이 도전성 입자들을 함유하는 조성물로 코팅되고 베이킹되어, 이에 의해 도전층을 형성한다.
본 발명의 일 형태에 따르면, 반도체 소자가 기판 상에 형성되고, 무기 절연층이, 반도체 소자를 덮고 반도체 소자의 소스 영역 또는 드레인 영역에 접속된 도전층의 일부를 노출시키도록 형성되고, 소망된 형상의 유기 수지층이 무기 절연층 및 노출된 도전층 상에 형성되고, 도전성 입자들을 함유하는 조성물에 대한 저습윤도 층이 유기 수지층으로 덮여지지 않은 무기 절연층의 노출부 상에 형성되고, 유기 수지층이 제거된 후에 도전성 입자들을 함유하는 조성물에 대한 저습윤도 층에 의해 덮여지지 않은 무기 절연층이 도전성 입자들을 함유하는 조성물로 코팅되고 베이킹되어, 이에 의해 도전층을 형성한다.
본 발명의 일 형태에 따르면, 반도체 소자가 기판 상에 형성되고, 감광성 수 지층이 반도체 소자를 덮도록 형성되고, 소망된 형상의 무기 절연층이 감광성 수지층 상에 형성되고, 도전성 입자들을 함유하는 조성물에 대한 저습윤도 층이 무기 절연층의 표면의 노출부 상에 형성되고, 감광성 수지층의 일부가 광에 노출되고 현상되어 반도체 소자의 소스 영역 또는 드레인 영역에 접속된 도전층의 일부를 노출시키고, 유기 수지층이 도전성 입자들을 함유하는 조성물로 코팅되고 베이킹되어, 이에 의해 도전층을 형성한다.
도전성 입자들을 함유하는 조성물은 바람직하게는 스크린 인쇄, 오프셋 인쇄, 릴리프(relief) 인쇄 및 그래비어(gravure) 인쇄와 같은 인쇄, 또는 액적 토출법(droplet dischanrge method)에 의해 도포된다. 도전층은 와이어 및 안테나에 의해 대표화된다.
본 발명의 일 형태에 따르면, 도전층을 갖는 기판은 기판, 기판 상에 형성된 광촉매층 및 광촉매층 상에 형성된 도전층을 포함한다.
광촉매층의 평면 형상은 도전층의 평면 형상과는 상이할 수 있다. 이 경우, 저습윤도를 갖는 광촉매층이 도전층과 동일한 형상을 갖는 포토마스크를 사용하여 광에 노출되고, 저습윤도 영역 및 고습윤도 영역이 형성되어, 이에 의해 고습윤도 영역에 도전층을 형성한다. 광촉매층 및 도전층은 기판의 부분 상에 형성되고 동일한 평면 형상을 가질 수 있다. 도전층은 와이어 및 안테나에 의해 대표화된다는 것을 주목하라.
본 발명에 따르면, 저습윤도 영역이 도전층이 형성되는 영역의 주위에 형성된다. 따라서, 도전성 페이스트가 저습윤도 영역에 확산되지 않고, 도전층의 주위 영역이 마스크의 개구로부터의 오버플로잉에 기인하여 작은 테이퍼각을 갖는 것이 방지될 수 있다. 따라서, 균일한 두께의 도전층이 성취될 수 있다. 게다가, 도전성 페이스트의 균일한 폭 및 거리 뿐만 아니라 도전층의 균일한 폭 및 거리가 도전성 페이스트가 고습윤도 영역에 확산되기 때문에 성취될 수 있다. 그 결과, 도전층이 안테나에 사용될 때, 작은 인덕턴스 편차들을 갖는 안테나가 얻어질 수 있다. 또한, 큰 기전력을 갖는 안테나 뿐만 아니라 이들 특징들의 작은 편차들을 갖는 반도체 디바이스가 얻어질 수 있다.
본 발명이 첨부 도면들을 참조하여 실시 형태들 및 실시예들에 의해 상세히 설명될 것이지만, 다양한 변경들 및 변형들이 당업자들에게 명백할 수 있는 것으로 이해된다. 따라서, 이러한 변경들 및 변형들이 본 발명의 범주로부터 일탈하지 않으면, 이들은 본원에 포함되는 것으로서 간주되어야 한다. 실시 형태들 및 실시예들을 도시하기 위한 모든 도면들에서, 동일한 부분 또는 동일한 기능을 갖는 부분은 동일한 도면 부호에 의해 나타내고, 그 설명은 생략된다는 것을 주목하라.
[제1 실시 형태]
본 실시 형태에서, 포토마스크를 사용하여 기판 상에 상이한 습윤도를 갖는 영역들을 형성하는 단계들, 및 고습윤도 영역에 도전층을 형성하는 단계들이 도 1a 내지 도 1f를 참조하여 설명된다. 본 실시 형태에서, 설명은 도전층의 전형적인 예로서 안테나를 사용하여 수행된다.
도 1b, 도 1d 및 도 1f는 안테나를 갖는 기판의 사시도이고, 도 1a, 도 1c 및 도 1e는 라인 A-B를 따른 단면도이다.
무기 절연층(101)이 기판(100) 상에 형성되고, 저습윤도 층(102)이 무기 절연층(101) 상에 형성된다(도 1a 및 도 1b 참조).
기판(100)은 글래스 기판, 석영 기판, 알루미나와 같은 세라믹 등의 절연 기판으로 제조된 기판, 플라스틱 기판, 실리콘 웨이퍼, 금속 플레이트 등일 수 있다.
플라스틱 기판은 일반적으로 폴리에틸렌 나프탈레이트(PEN), 폴리프로필렌, 폴리프로필렌 황화물, 폴리카보네이트(PC), 폴리에테르 설폰(PES), 폴리페닐렌 황화물, 폴리페닐렌 산화물, 폴리에틸렌 테레프탈레이트(PET), 폴리프탈아미드, 나일론, 폴리에테르 에테르 케톤(PEEK), 폴리설폰(PSF), 폴리에테르 이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌 테레프탈레이트(PBT), 또는 폴리이미드로 제조된다. 플라스틱 기판은 또한 수 나노미터의 직경을 갖는 무기 입자가 분사되어 있는 유기 재료로 제조될 수도 있다. 기판(100)은 가요성을 가질 수 있다. 이 실시 형태에서, 폴리카보네이트가 기판(100)에 사용된다.
무기 절연층(101)으로서, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)(x>y), 실리콘 질화물 산화물(SiNxOy)(x>y), 알루미늄 질화물(AlN) 등이 CVD, 플라즈마 CVD, 스퍼터링 등에 의해 형성된다. 이 실시 형태에서, 실리콘 산화물을 함유하는 층이 무기 절연층(101)으로서 사용되도록 스퍼터링에 의해 형성된다.
저습윤도 층(102)으로서, 도전성 입자를 포함하고 이후에 도포되는 조성물에 대한 저습윤도 층이 형성된다. 저습윤도 층(102)은 알킬 그룹 또는 플루오로카본 체인을 함유하는 화합물로 형성될 수 있다.
저습윤도 층의 조성물의 예로서, 플루오로카본 체인을 함유하는 유기 수지(플루오르기 수지)가 이용될 수 있다. 플루오르기 수지는 폴리테트라플루오로에틸렌(PTFE; 4-플루오르화 에틸렌 수지), 퍼플루오로알콕시 알칸(PFA; 4-플로오르화 에틸렌 퍼플루오로알킬비닐에테르 공중합체 수지), 퍼플루오로에틸렌프로펜 공중합체(PFEP; 4-플루오르화 에틸렌 6-플루오르화 프로필렌 공중합체 수지), 에틸렌-테트라플루오로에틸렌 공중합체(ETFE; 4-플루오르화 에틸렌-에틸렌 공중합체 수지), 폴리비닐리덴 불화물(PVDF; 플루오르화 비닐리덴 수지), 폴리클로로트리플루오로에틸렌(PCTFE; 3-플루오르화 에틸렌 클로라이드 수지), 에틸렌-클로로트리플루오로에틸렌 공중합체(ECTFE; 3-플루오르화 에틸렌 클로라이드-에틸렌 공중합체 수지), 폴리테트라플루오로에틸렌-퍼플루오로디옥솔 공중합체(TFE/PDD), 폴리비닐 불화물(PVF; 플루오르화 비닐 수지) 등일 수 있다.
저습윤도 층(102)의 화합물의 예로서, 화학 조성식 : Rn-Si-X(4-n) (n=1, 2, 3)으로 표현되는 유기 실란이 이용될 수 있다. 이 조성식에서, R은 플루오로 알킬 그룹 및 알킬 그룹과 같은 비교적 불활성인 그룹을 나타내고, X는 하이드록실 그룹 또는 흡착수(adsorption water)와의 응축 중합화에 의해 기판 상의 표면에서, 할로겐, 메톡시 그룹, 에톡시 그룹 및 아세톡시 그룹과 같은 하이드록실 그룹과 결합 가능한 가수분해 그룹을 나타낸다.
유기 실란의 예로서, R로서 플루오로알킬 그룹을 갖는 플루오로알킬실란(이하, FAS라 칭함)이 이용될 수 있다. FAS의 플루오로알킬 그룹(R)은 (CF3)(CF2)x(CH2)y의 구조를 갖고, 여기서 x는 0 내지 10의 정수이고, y는 0 내지 4의 정수이다. 복수의 R 또는 X가 Si와 결합될 때, 모든 R 또는 X가 동일하거나 상이할 수 있다. FAS의 전형적인 예로서, 헵타디카플루오로테트라하이드로데실트리에톡시실란(heptadecafluorotetrahydrodecyltriethoxysilane), 헵타디카플루오로테트라하이드로데실트리클로로실란(heptadecafluorotetrahydrodecyltrichlorosilane),트리데카플루오로테트라하이드로옥틸트리클로로실란(tridecafluorotetrahydrooctyltrichlorosilane), 및 트리플루오로프로필트리메톡시실란(trifluoropropyltrimethoxysilance)과 같은 플루오로알킬실란이 있다.
유기 실란의 다른 예로서, R로서 알킬 그룹을 갖는 알콕시실란이 이용될 수 있다. 무엇보다도, 2 내지 30의 탄소수를 갖는 알콕시실란이 바람직하게 사용된다. 전형적으로, 에틸트리에톡시실란, 프로필트리에톡시실란, 옥틸트리에톡시실란, 데실트리에톡시실란, 옥타데실트리에톡시실란(ODS), 에이코실트리에톡시실란, 및 트리아콘틸트리에톡시실란이 이용된다. 특히, 기다란 체인 알킬 그룹을 갖는 실란 화합물이 매우 저습윤도를 갖기 때문에 바람직하게 사용된다.
저습윤도 층(102)을 형성하기 위한 화합물의 용제로서, n-펜탄, n-헥산, n-헵탄, n-옥탄, n-데칸, 디사이클로펜탄, 벤젠, 톨루엔, 자일렌, 듀린, 인덴, 테트 라하이드로나프탈렌, 데카하이드로나프탈렌, 및 스쿠알렌, 또는 테트라하이드로퓨란과 같은 탄화수소기 용제가 사용될 수 있다.
저습윤도 층(102)이 상술한 재료들을 사용하여 형성될 때, 재료들은 액체를 함유하는 조성물의 코팅 방법인 액적 토출법 등에 의해 형성된다. 대안적으로, 상술한 재료들은 화학 흡착에 의해 무기 절연층(101)의 표면 상에 형성될 수 있다. 화학 흡착은 단분자층이 형성될 수 있게 한다.
단분자층이 저습윤도 층(102)에 사용될 때, 저습윤도 층(102)의 일부가 후속의 단계들에서 즉시 용해될 수 있다. 게다가, 단분자층의 균일한 두께에 기인하여, 저습윤도 층이 불균일 없이 용해될 수 있다. 단분자층을 얻기 위해, 기판은 유기 실란을 함유하는 기밀 용기 내에 배치되어, 유기 실란이 절연층의 표면 상에 화학적으로 흡착되고, 이어서 표면이 알코올로 세척되어 저습윤도 층에 사용되는 단분자층이 된다. 대신에, 기판이 유기 실란을 함유하는 용액 내에 배치되어, 유기 실란이 절연층의 표면 상에 화학적으로 흡착되어 저습윤도 층에 사용되는 단분자층이 될 수도 있다.
이 실시 형태에서, 저습윤도 층(102)은 기판이 FAS 반응제를 함유하는 기밀 용기 내에 배치되고 5분 이상 동안 110℃의 온도에서 가열되어, FAS가 절연층의 표면 상에 흡착되는 방식으로 형성된다.
저습윤도 층(102)은 또한 절연층을 형성하고 플루오르 플라즈마를 그의 표면에 조사함으로써 형성될 수도 있다. 대안적으로, 플루오르 수지를 함유하는 유전체를 구비한 전극이 준비되고 공기, 산소 또는 질소를 사용하여 플라즈마가 생성되 어 절연층의 표면에 플라즈마 처리를 수행하고, 이에 의해 저습윤도 층을 형성한다. 플루오르기 수지가 유전체로서 사용될 때, 플루오르는 절연층의 표면 상의 기능성 그룹을 대체하고, 이는 표면 개질 및 감소된 습윤도를 초래한다.
폴리비닐 알코올(PVA)과 같은 수용성 수지가 H2O와 같은 용제 내에 혼합되어 있는 재료가 상술한 절연층의 재료로서 사용될 수 있다. 대신에, PVA 및 다른 수용성 수지가 조합하여 사용될 수 있다. 아크릴 수지, 폴리이미드 수지, 멜라민 수지, 폴리에스테르 수지, 폴리카보네이트 수지, 페놀 수지, 에폭시 수지, 폴리아세탈, 폴리에테르, 폴리우레탄, 폴리아미드(나일론), 퓨란 수지, 디알릴 프탈레이트 수지 및 레지스트와 같은 유기 수지를 사용하는 것이 또한 가능하다.
다음에, 저습윤도 층(102)이 포토마스크(103)를 사용하여 광(104)으로 조사된다. 광 에너지에 의해, 저습윤도 층(102)이 부분적으로 광에 노출되고, 재료의 결합이 해리되고, 고습윤도 영역들(112)이 형성된다(도 1c 및 도 1d 참조). 이 때, 고습윤도 영역들(112) 각각은 이후에 형성되는 안테나와 동일한 형상을 갖는다. 저습윤도를 갖는 영역들이 광(104)으로 조사되지 않은 영역들에 잔류하고, 저습윤도를 갖는 잔류 영역들은 저습윤도 영역들(111)로 나타낸다.
이 실시 형태에서, UV선들에 의한 조사는 FAS의 결합의 일부를 해리하기 위해 광(104)으로 조사함으로써 수행된다. 저습윤도 층(102)과 포토마스크(103) 사이의 공간은 산소로 충전되는 것이 바람직하다는 것을 주목하라. 오존이 UV선들에 의해 산소를 조사함으로써 생성되고, FAS의 결합이 더 용이하게 해리된다. 이 때, 광원인 램프와 포토마스크 사이의 공간이 질소로 바람직하게 충전된다. 공간이 질소로 충전될 때, UV선이 질소에 의해 거의 흡수되지 않기 때문에, 따라서 포토마스크(103) 및 저습윤도 층(102)이 충분한 강도를 유지하여 UV선들로 조사될 수 있다.
고습윤도 영역은, 도전성 입자들을 함유하는 조성물에 대한 습윤도가 저습윤도 영역에서의 습윤도에 비교할 때 비교적 높은 영역을 의미한다. 게다가, 도전성 입자들을 함유하는 조성물의 접촉각에 대해, 고습윤도 영역은 도전성 입자들을 함유하는 조성물의 비교적 작은 접촉각을 갖고, 저습윤도 영역은 도전성 입자들을 함유하는 조성물의 비교적 큰 접촉각을 갖는다.
저습윤도 영역의 표면 에너지는 비교적 낮다. 한편, 고습윤도 영역의 표면 에너지는 비교적 높다.
접촉각이 클 때, 조성물은 확산되지 않고 영역의 표면에 의해 축출되는 반면, 접촉각이 작을 때, 조성물이 표면 상에 확산된다. 본 발명에서, 고습윤도 영역에서의 도전성 입자들을 함유하는 조성물의 접촉각(θ1)과 저습윤도 영역에서의 도전성 입자들을 함유하는 조성물의 접촉각(θ2) 사이의 차이는 30°이상, 바람직하게는 40°이상인 것이 바람직하다. 즉, θ2는 30°이상, 바람직하게는 40°이상만큼 θ1보다 크다.
다음, 액체를 갖는 도전성 입자들을 함유하는 조성물(이하, 도전성 페이스트라 칭함)이 고습윤도 영역들(112) 상에 코팅되거나 토출되고, 이어서 건조되고 베이킹되어 도전층들(121)을 형성한다(도 1e 및 도 1f).
도전성 페이스트로서, 수 나노미터 내지 수 마이크로미터의 직경을 갖는 도전성 입자들이 용제 내에 용해되거나 분산된다. 도전성 입자들로서, Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Zr 및 Ba로부터 선택된 하나 이상의 원소들의 입자들, 또는 이들 원소들의 은 할로겐화물 입자들 또는 분산성 나노입자들이 이용될 수 있다. 도전성 입자들은 Si 또는 Ge를 함유할 수 있다. 대신에, 이들 재료들로 제조된 도전층들이 제1 도전층들(121)을 형성하도록 적층될 수 있다. 도전성 페이스트 내에 함유된 유기 수지는 금속 입자들의 결합재, 용제, 분산제 및 코팅제로서 기능하는 1종 이상의 유기 수지들일 수 있다. 전형적으로, 에폭시 수지 및 실리콘 수지와 같은 유기 수지가 사용될 수 있다.
고습윤도 영역들(112)은, 스크린 인쇄, 오프셋 인쇄, 릴리프 인쇄 및 그래비어 인쇄와 같은 인쇄, 또는 액적 토출법에 의해 도전성 페이스트로 코팅된다.
도전층은 3차원으로 또는 불규칙적으로 도전성 입자들을 적층함으로써 형성된다. 즉, 도전층은 3차원 응집 입자들을 포함한다. 따라서, 그의 표면은 약간 불균일하다. 게다가, 도전성 페이스트의 가열 온도 및 가열 시간에 따라, 도전성 입자들이 용융되고, 이어서 더 큰 입도들(grain sizes)을 갖는 도전성 입자들이 형성된다. 도전성 입자들의 입도는 도전성 페이스트의 가열 온도 및 가열 시간에 따라 증가되고, 따라서 도전층이 거친 표면을 갖는다. 도전성 입자들이 용융되는 영역은 몇몇 경우들에 다결정 구조를 갖는다는 것을 주목하라.
또한, 유기 수지로 형성된 결합재가 가열 온도, 분위기 및 가열 시간에 따라 도전층에 잔류한다.
본 실시 형태에서, 도전성 페이스트를 사용하는 인쇄가 스크린 인쇄에 의해 고습윤도 영역(112)에 수행된다. 도전성 페이스트로서, 수 나노미터 내지 수십 나노미터의 직경을 갖는 은 입자들을 함유하는 조성물이 이용된다.
저습윤도 영역들(111)은, 액체를 갖는 도전성 페이스트가 코팅되거나 토출되는 영역들의 주위에 형성되기 때문에, 도전성 페이스트가 확산되지 않고 도전층의 주위 영역이 마스크의 개구로부터의 오버플로잉에 기인하여 작은 테이퍼각을 갖는 것이 방지될 수 있다. 따라서, 균일한 두께의 도전층이 얻어질 수 있다. 게다가, 도전성 페이스트는 고습윤도 영역들에 확산되고 따라서 균일한 폭을 가져, 인접한 도전층들 사이의 단락의 방지를 유도한다. 이 때, 도전층들 사이의 균일한 거리가 성취될 수 있다. 그 결과, 큰 기전력을 갖는 안테나들로서 기능하는 도전층들이 얻어질 수 있다.
루프 자기장 안테나, 쌍극, 단극 또는 패치 전기장 안테나 등이 본 발명의 안테나로서 사용될 수 있다. 자기장 안테나는 그의 저항, 인덕턴스, 정전 용량 및 주파수를 적절하게 선택함으로써 설계될 수 있다. 한편, 전기장 안테나가 그의 길이를 적절하게 선택함으로써(예를 들면, 1/2λ 또는 1/4λ, 여기서 λ는 전자기파의 파장을 나타냄), 또는 선형 또는 원형 분극을 적절하게 선택함으로써 설계될 수 있다.
도전성 페이스트가 액적 토출법에 의해 토출될 때, 낮은 점도를 갖는 페이스트가 사용된다. 따라서, 도전층이 얇아지게 되고, 따라서 도전성 페이스트가 바람직하게는 다수회 토출되어 베이킹된다. 이 경우에도, 저습윤도 영역이 도전층의 주위에 형성되고, 따라서 도전성 페이스트가 확산되지 않는다. 그 결과, 낮은 저항을 갖는 두꺼운 안테나가 얻어질 수 있다.
[제2 실시 형태]
본 실시 형태에서, 제1 실시 형태와 비교하여 효과적으로 수행되는 도전층 형성 영역의 제조 단계들이 도 2a 내지 도 2c를 참조하여 설명된다. 본 실시 형태에서, 저습윤도 층이 광촉매층을 사용하여 광에 효과적으로 노출된다.
광촉매층(201)이 기판(100) 상에 형성되고, 저습윤도 층(102)이 광촉매층(201) 상에 형성된다(도 2a 참조).
광촉매층(201)은 티타늄 산화물(TiOx), 스트론튬 티탄산염(SrTiO3)과 같은 티탄산염(MTiO3), 탄탈레이트(MTaO3), 니오베이트(M3Nb6O17), (모든 "M"은 금속 원소를 지시하는 것을 주목하라), 카드뮴 황화물(CdS), 아연 황화물(ZnS), 카드뮴 셀레나이드(CdSe), 칼륨 탄탈레이트(KTaO3), 지르코늄 산화물(ZrO2), 니오븀 산화물(Nb2O5), 아연 산화물(ZnO), 철 산화물(Fe2O3), 텅스텐 산화물(WO3) 등으로 형성된다.
광촉매층(201)은 스퍼터링, 플라즈마 CVD, 증착, 졸겔법, 역마이셀법(reverse micelle method), 전기영동, 스핀 코팅, 액적 토출법, 플라즈마 분사 등에 의해 형성된다.
본 실시 형태에서, 광촉매층(201)이 티타늄 산화물을 사용하여 졸겔법에 의해 형성된다.
다음에, 저습윤도 층(102)이 포토마스크(103)를 사용하여 광(104)으로 조사되어 저습윤도 층(102)의 일부를 노출시키고, 이에 의해 저습윤도 층에 비교하여 더 높은 습윤도를 갖는 영역들(112)을 형성한다(도 2b 참조).
광촉매층(201)은 특정 에너지를 갖는 광으로 조사될 때 활성화되고, 광촉매층(201)과 접촉하는 저습윤도 층이 분해된다. 따라서, 저습윤도 층(102)이 비교적 짧은 시간에 분해될 수 있고, 고습윤도 영역들(112)이 형성될 수 있다.
광촉매층(201)을 활성화하기 위한 광 에너지는 그의 재료에 의존한다. 전형적으로, 티타늄 산화물로 제조된 광촉매층은 UV광(400nm 이하, 바람직하게는 380nm 이하의 파장)에 의해 활성화되고, 카드뮴 황화물로 제조된 광촉매층은 가시광에 의해 활성화된다. 본 실시 형태에서, 광촉매층은 UV광으로 조사된다.
다음에, 고습윤도 영역들(112)이 인쇄 또는 액적 토출법에 의해 도전성 페이스트로 코팅되고, 이어서 건조되고 베이킹되어 도전층들(121)을 형성한다. 저습윤도 영역들(111)은 고습윤도 영역들(112) 둘레에 형성되고, 도전성 페이스트가 저습윤도 영역들(111)에 의해 축출된다. 그 결과, 도전층들의 미리 결정된 라인폭 뿐만 아니라 인접한 도전층들 사이의 균일한 거리가 성취될 수 있다(도 2c 참조).
상술한 단계들을 통해, 도전층들을 갖는 기판이 얻어질 수 있다.
[제3 실시 형태]
본 실시 형태에서, 저습윤도 층이 포토마스크를 사용하지 않고 광에 노출된다.
유기 절연층(101)이 기판(100) 상에 형성되고, 소정의 형상을 각각 갖는 광촉매층들(301)이 무기 절연층(101) 상에 형성된다(도 3a 참조). 다음, 저습윤도 층(302)이 광촉매층들(301) 및 무기 절연층(101) 상에 형성된다(도 3b 참조). 본 실시 형태에서, 광촉매층들(301)은 이후에 형성되는 도전층들과 동일한 형상을 갖는다.
광촉매층들(301)은 활성화되는 광(104)으로 조사된다. 그 결과, 광촉매층들(301)과 접촉하는 저습윤도 층(302)이 선택적으로 반응되고, 저습윤도 층의 물질이 분해되어, 이에 의해 고습윤도 영역들(304)을 형성한다. 본 실시 형태에서, 광촉매층들(301)은 고습윤도 영역들(304)에 노출되지만, 본 발명은 이 구조에 한정되는 것은 아니고, 고습윤도 층들이 광촉매층들(301) 상에 형성될 수 있다. 광촉매층들(301)과 접촉하지 않는 저습윤도 층의 영역들은 광촉매층들의 촉매 반응을 받지 않으며 따라서 잔류한다. 잔류하는 저습윤도 층들은 저습윤도 영역들(303)에 의해 나타낸다(도 3c 참조).
그 후에, 고습윤도 영역들(304)이 도전성 페이스트로 코팅되고, 이어서 건조되고 베이킹되어 도전층들(311)을 형성한다(도 3d 참조). 제1 실시 형태에서 설명된 도전성 페이스트들 중 임의의 하나가 도전성 페이스트에 사용될 수 있다.
상술한 단계들을 통해, 도전층들을 갖는 기판이 얻어질 수 있다.
[제4 실시 형태]
본 실시 형태에서, 저습윤도 영역이 유기 수지로 제조된 마스크를 사용하여 선택적으로 형성된다.
무기 절연층(101)이 기판(100) 상에 형성되고, 소망된 형상의 유기 수지층들(402)이 무기 절연층(101) 상에 형성된다. 본 실시 형태에서, 유기 수지층들(402)은 이후에 형성되는 도전층들과 동일한 형상을 갖는다(도 4a 참조).
유기 수지층들(402)을 얻기 위해, 안테나들이 이후에 형성되는 영역들은 액적 토출법 또는 인쇄에 의해 유기 수지층들의 재료로 코팅되고, 이어서 베이킹된다. 대안적으로, 전체 표면이 유기 수지 및 액체를 함유하는 조성물로 코팅함으로써 유기 수지층들의 재료로 코팅되고 이어서 베이킹된 후에, 표면은 유기 수지층들(402)이 안테나들이 이후에 형성되는 영역들에 잔류하도록 에칭될 수 있다.
다음, 저습윤도 층들(403)이 무기 절연층(101) 상에 형성된다. 저습윤도 층들(403)이 플루오르기 수지 또는 알킬 수지로 제조될 때, 저습윤도 층들이 무기 절연층(101) 및 유기 수지층들(402) 상에 형성된다. 이 때, 유기 수지층들(402)은 폴리이미드, 폴리아미드, 벤조사이클로부텐, 아크릴, 에폭시 수지, 폴리에스테르, 폴리카보네이트 수지, 페놀 수지, 폴리아세탈, 폴리에테르, 퓨란 수지, 디알릴 프탈레이트 수지, 노볼락 수지, 멜라민 수지 및 실리콘 수지와 같은 유기 수지로 형성될 수 있다. 유기 수지층들(402)이 감광성 유기 수지로 형성될 수 있다. 이 경우, 유기 수지층들은 광에 노출되고 소정 형상을 갖도록 현상된다.
한편, 저습윤도 층들이 유기 실란으로 형성될 때, 유기 수지층들(402)이 하이드록실 그룹인 경우 저습윤도 층들이 마찬가지로 유기 수지층들(402) 상에 형성된다. 표면 상에 하이드록실 그룹을 갖는 유기 수지로서, 페놀 수지, 에폭시 수 지, 노볼락 수지 등이 제공될 수 있다.
유기 수지가 표면 상에 하이드록실 그룹을 갖지 않을 때에도, 하이드록실 그룹은 유기 수지층의 표면에 분위기 내의 플라즈마 처리를 수행함으로써 표면 상에 형성될 수 있다. 따라서, 플라즈마 처리가 분위기 내에서 수행될 때, 저습윤도 층이 폴리이미드, 폴리아미드, 벤조사이클로부텐, 아크릴, 폴리에스테르, 폴리카보네이트 수지, 폴리아세탈, 폴리에테르, 퓨란 수지, 다이알릴 프탈레이트 수지, 멜라민 수지 및 실리콘 수지와 같은 하이드록실 그룹을 갖지 않는 유기 수지 상에 형성될 수 있다.
유기 수지층들(402)이 표면 상에 하이드록실 그룹을 갖지 않는 유기 수지로 형성될 때, 저습윤도 층이 유기 수지층들(402) 상에 형성되지 않고 단지 무기 절연층(101) 상에만 형성된다. 이 경우, 저습윤도 층이 선택적으로 형성될 수 있다.
본 실시 형태에서, 무기 절연층(101)이 실리콘 산화물막으로 형성되고, 유기 수지층들(402)이 에폭시 수지로 형성되고, 저습윤도 층들(403)이 FAS로 형성된다. 따라서, 저습윤도 층들(403)이 무기 절연층(101) 및 유기 수지층(402)의 표면 상에 형성된다(도 4b 참조).
그 후에, 유기 수지층들(402)이 고습윤도 영역들(112)을 형성하도록 제거된다. 유기 수지층들(402)은 분리제 등을 사용하여 습식 에칭에 의해 제거된다. 이 때, 분리제는 유기 수지층들(402) 상의 것들 이외의 영역들 내의 저습윤도 층들(403)이 제거되지 않고 유기 수지층들(402) 상의 유기 수지층들(402)이 선택적으로 제거되도록 선택된다(도 4c 참조).
액체를 함유하는 도전성 페이스트가 고습윤도 영역들(112) 상에 도포되거나 토출되고, 이어서 건조되고 베이킹되어 도전층들(121)을 형성한다(도 4d 참조).
상술한 단계들을 통해, 도전층들을 갖는 기판이 얻어질 수 있다.
[제5 실시 형태]
본 실시 형태에서, 저습윤도 영역이 무기 절연층 상에 선택적으로 형성된다.
유기 수지층(501)이 기판(100) 상에 형성되고, 소망된 형상의 무기 절연층들(502)이 유기 수지층(501) 상에 형성된다. 본 실시 형태에서, 무기 절연층들(502)이 도전층들이 이후에 형성되지 않는 영역들에 형성된다(도 5a 참조).
저습윤도 층들은 후속의 단계들에서 무기 절연층들(502) 상에 선택적으로 형성되기 때문에, 유기 수지층(501)이 전형적으로 폴리이미드, 폴리아미드, 벤조사이클로부텐, 아크릴, 폴리에스테르, 폴리카보네이트 수지, 폴리아세탈, 폴리에테르, 퓨란 수지, 다이알릴 프탈레이트 수지, 멜라민 수지 및 실리콘 수지와 같은 하이드록실 그룹을 갖지 않는 유기 수지로 형성될 수 있다. 유기 수지층(501)을 얻기 위해, 기판은 액적 토출법, 인쇄, 코팅 등에 의해 유기 수지층의 재료로 코팅되고, 이어서 베이킹될 수 있다. 본 실시 형태에서, 유기 수지층(501)은 폴리이미드로 형성된다.
무기 절연층들(502)로서, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)(x>y), 실리콘 질화물 산화물(SiNxOy)(x>y), 알루미늄 질화물(AlN) 등이 CVD, 플라즈마 CVD, 스퍼터링 등에 의해 형성되고, 이어서 에칭된다. 대신에, 무기 절연층들(502)이 액적 토출법 또는 인쇄에 의해 액체를 갖는 실록산 폴리머를 함유하는 조성물을 토출하거나 코팅함으로써 형성되고, 이어서 베이킹될 수 있다.
다음, 저습윤도 층들(503)이 무기 절연층들(502) 상에 형성된다(도 5b 참조). 저습윤도 층들(503)은 유기 실란으로 바람직하게 형성된다. 이에 따라, 유기 실란의 가수분해 그룹이 무기 절연층들의 표면 상의 하이드록실 그룹 또는 흡착수와 반응하고, 저습윤도 층들(503)이 무기 절연층들(502)의 표면 상에 선택적으로 형성될 수 있다. 무기 절연층들(502)로 코팅되지 않은 유기 수지층(501)의 노출된 영역들이 고습윤도 영역들(504)이다.
도전성 페이스트가 고습윤도 영역들(504) 상에 도포되거나 토출되고, 이어서 건조되고 베이킹되어 도전층들(121)을 형성한다.
상술한 단계들을 통해, 도전층들을 갖는 기판이 얻어질 수 있다.
[제6 실시 형태]
본 실시 형태에서, 안테나를 갖는 반도체 디바이스의 제조 단계들이 도 7a 내지 도 7c를 참조하여 설명된다. 안테나의 제조 단계들이 여기서 제1 실시 형태를 참조하여 설명된다. 복수의 트랜지스터들을 포함하는 층이 기판(700) 상에 형성된다. 이들 TFT들로서, P-채널 TFT들 및 N-채널 TFT들이 임의로 조합될 수 있다. 본 실시 형태에서, N-채널 TFT들이 이용된다.
TFT들(701, 702)은 기판(700) 상에 형성된 절연층(703) 상에 형성된다. TFT들(701, 702)은 반도체층들, 게이트 절연막들(716a, 716b), 게이트 전극들(717a, 717b) 및 게이트 전극들의 측면들에 제공된 측벽(718a, 718b)으로 각각 구성된다. 반도체층들은 소스 및 드레인 영역들(719a, 719b), 저농도 불순물 영역들(720a, 720b) 및 채널 형성 영역들(721a, 721b)로 각각 구성된다. 저농도 불순물 영역들(720a, 720b)은 각각 측벽들(718a, 718b)로 덮인다. 또한, 절연층(722)이 TFT들(701, 702)을 덮도록 형성된다. 절연층(722)은 패시베이션막으로서 기능하고 전형적으로 알칼리 금속과 같은 불순물들이 외부로부터 진입하는 것을 방지하는 효과를 갖는다. 따라서, TFT들(701, 702)이 오염되지 않고 고신뢰성을 가질 수 있다. 패시베이션막으로서, 실리콘 질화물막, 실리콘 질화물 산화물막, 실리콘 산질화물막 등이 사용될 수 있다는 것을 주목하라.
비정질 반도체, 마이크로결정 반도체, 다결정 반도체 및 유기 반도체 중 임의의 하나가 TFT들(701, 702)의 반도체층들의 활성층들로서 채택될 수 있다. 향상된 특성들을 갖는 트랜지스터들을 얻기 위해, 반도체층은 촉매로서 금속 원소를 사용하여, 또는 레이저 조사에 의해 바람직하게 결정화된다. 대신에, 반도체층은 SiH4 가스 및 F2 가스, 또는 SiH4 가스 및 H2 가스(Ar 가스)를 사용하여 플라즈마 CVD에 의해 형성될 수 있거나, 이와 같이 얻어진 반도체층이 레이저광으로 조사될 수 있다.
TFT들(701, 702)은 또한 200 내지 600℃(바람직하게는, 350 내지 550℃)의 온도에서 결정화된 결정질 반도체층(저온 폴리실리콘 층), 또는 600℃ 이상의 온도에서 결정화된 결정질 반도체층(고온 폴리실리콘 층)을 채택할 수 있다. 고온 폴리실리콘 층이 기판 상에 형성될 때, 글래스 기판이 소정 경우들에 내열성이 없기 때문에 석영 기판이 바람직하게 사용된다. 수소 또는 할로겐 원소들이 1×1019 내지 1×1022 atoms/cm3, 및 바람직하게는 1×1019 내지 5×1020 atoms/cm3의 농도로 TFT들(701, 702)의 반도체층들(특히, 채널 형성 영역들)에 바람직하게 첨가된다.
TFT들(701, 702)의 반도체층들 각각은 20 내지 200nm, 바람직하게는 40 내지 170nm, 더 바람직하게는 45 내지 55nm 또는 145 내지 155nm, 더욱 더 바람직하게는 50nm 또는 150nm의 두께를 가질 수 있다. 이에 따라, 절첩시에도 TFT들(701, 702)에 크랙이 쉽게 발생하지 않는다.
TFT들(701, 702)의 반도체층들을 구성하는 결정들은 그의 결정입계가 캐리어들의 유동 방향(채널 길이 방향)에 평행하게 연장하도록 바람직하게 형성된다. TFT들(701, 702) 각각은 0.35V/dec 이하(더 바람직하게는, 0.09 내지 0.25V/dec)의 S 값(서브 임계치) 및 10cm2/Vs 이상의 이동도를 갖는 것이 바람직하다. 또한, TFT들(701, 702) 각각은 링 발진기 레벨에서(3 내지 5V의 전압에서) 1MHz 이상, 바람직하게는 10MHz 이상의 주파수를 갖는다. 대안적으로, 게이트당 그의 주파수는 100kHz 이상, 바람직하게는 1MHz 이상(3 내지 5V의 전압에서)이다. 이러한 반도체층들은 10MHz 이상, 바람직하게는 60 내지 100MHz의 주파수에서 작동하는 펄스형 레이저 또는 연속파 레이저(CW 레이저로 약칭함)로의 조사에 의해 형성될 수 있다.
N-형 또는 P-형 전도도를 부여하는 원소가 저농도 불순물 영역들 및 소스 및 드레인 영역들에 첨가된다. 본 실시 형태에서, N-형 불순물 원소가 소스 및 드레인 영역들(719a, 719b) 및 저농도 불순물 영역들(720a, 720b)에 이온 주입 또는 이온 도핑에 의해 에 첨가된다.
본 실시 형태는 TFT들(701, 702)이 각각 저농도 불순물 영역들(720a, 720b) 및 측벽들(718a, 718b)을 갖는 구조를 나타내지만, 본 발명은 이 구조에 한정되는 것은 아니다. 저농도 불순물 영역들 및 측벽들이 반드시 제공되어야 하는 것은 아니다.
반도체층들은 또한 유기 반도체 재료를 사용하여 형성될 수 있다. 공액 2중 결합을 포함하는 골격을 갖는 π-전자 공액 폴리머 재료를 사용하는 것이 바람직하다. 전형적으로, 폴리시오펜, 폴리(3-알킬시오펜), 폴리시오펜 유도체들 및 펜타센과 같은 고용성 폴리머 재료들이 사용될 수 있다.
대안적으로, 반도체층들은 고용성 전구체(precursor)를 형성하고 이어서 프로세스를 수용함으로써 형성될 수 있다. 전구체를 통해 얻어진 유기 반도체 재료는 폴리시에닐렌비닐렌, 폴리(2,5-시에닐렌비닐렌), 폴리아세틸렌, 폴리아세틸렌 유도체들, 폴리아릴렌비닐렌 등을 포함한다.
전구체는 열처리를 수행함으로써 뿐만 아니라 염화수소 가스와 같은 반응 촉매를 첨가함으로써 유기 반도체로 변환된다. 더욱이, 이들 고용성 유기 반도체 재료들은 전형적으로 톨루엔, 자일렌, 클로로벤젠, 디클로로벤젠, 아니솔, 클로로포 름, 디클로로메탄,
Figure 112005073728400-pat00001
-부틸락톤, 부틸셀로솔브, 사이클로헥산, NMP(N-메틸-2-필로리돈), 사이클로헥사논, 2-부타논(butanone), 디옥산, 디메틸포름아미드(DMF) 및 테트라하이드로퓨란(THF)과 같은 용제 내에 용해된다.
절연층(723)이 TFT들(701, 702) 및 패시베이션막으로서 기능하는 절연층(722)을 덮도록 형성된다. 절연층(723)은 기판의 평탄화를 위해 제공된다. 소스 및 드레인 와이어들로서 기능하는 도전층들(724a, 724b)이 소스 및 드레인 영역들(719a, 719b) 각각에 접속되고, 절연층들(722, 723) 내에 제공된 개구들에 충전된다.
절연층들(726, 727)은 도전층들(724a, 724b)을 덮도록 형성된다. 이들 절연층들(726, 727)은 표면의 평탄화 및 TFT들(701, 702) 및 도전층들(724a, 724b)의 보호를 제공한다.
개구가 도전층(724a)을 노출시키도록 절연층들(726, 727)의 일부에 형성된다. 저습윤도 층(728)이 절연층들(726, 727), 그의 개구 및 도전층(724a)의 노출부 상에 형성된다. 저습윤도 층(728)은 제1 실시 형태에 나타낸 저습윤도 층(102)의 재료들 중 임의의 하나를 사용하여 형성될 수 있다.
이어서, 저습윤도 층(728)은 포토마스크(103)를 사용하여 광(104)으로 조사된다. 광에 의해, 저습윤도 층(728)이 광에 부분적으로 노출되고, 재료의 결합들이 해리되고, 고습윤도 영역들(732)이 형성된다. 저습윤도 층이 광(104)으로 조사되지 않는 영역들에 잔류한다. 잔류하는 저습윤도 층들은 저습윤도 영역들(731)로 서 나타낸다(도 7b 참조).
도전성 페이스트가 저습윤도 영역들(732) 상에 도포되거나 토출되고, 이어서 건조되고 베이킹되어 도전층들(741)을 형성한다. 도전성 페이스트가 제1 실시 형태에 설명된 도전성 페이스트의 조성 및 형성 방법을 사용하여 형성될 수 있다. 상술한 단계들을 통해, TFT들에 접속된 안테나들로서 기능하는 도전층들(741)이 얻어질 수 있다(도 7c 참조). 또한, 안테나들을 갖는 반도체 디바이스가 얻어질 수 있다.
[제7 실시 형태]
본 실시 형태에서, 안테나를 갖는 반도체 디바이스의 제조 단계들의 다른 예가 도 8a 내지 도 8d를 참조하여 설명된다. 안테나의 제조 단계들이 제4 실시 형태를 참조하여 여기에 설명된다.
제6 실시 형태와 유사하게, TFT들(701, 702)이 기판(700) 상에 형성된다. 절연층(726) 및 절연층(801)이 TFT들의 도전층들(724a, 724b) 상에 형성된다. 도전층(724a)을 노출시키도록 절연층들(726, 801)의 일부에 개구가 형성된다.
다음, 유기 수지층들(802)이 안테나들이 이후에 형성되는 영역들에 형성된다(도 8a 참조). 유기 수지층들(802)이 제4 실시 형태에 나타낸 유기 수지층들(402)의 재료 및 형성 방법을 사용하여 형성될 수 있다.
저습윤도 층들(811)이 형성된다. 저습윤도 층들(811)은 제1 실시 형태에 나타낸 저습윤도 층(102)과 동일한 재료를 사용하여 형성될 수 있다. 본 실시 형태 에서, 유기 수지층들(802)이 폴리이미드로 형성되고, 따라서 저습윤도 층들(811)이 무기 절연층의 노출된 영역들 상에 선택적으로 형성될 수 있다(도 8b 참조).
유기 수지층들(802)은 고습윤도 영역들(812)을 형성하도록 제거된다(도 8c 참조).
도전성 페이스트가 고습윤도 영역들(812) 상에 도포되거나 토출되고, 이어서 건조되고 베이킹되어 도전층들(741)을 형성한다. 상술한 단계들을 통해, TFT들에 접속된 안테나들로서 기능하는 도전층들(741)이 얻어질 수 있다(도 8d 참조). 또한, 안테나들을 갖는 반도체 디바이스가 얻어질 수 있다.
[제8 실시 형태]
본 실시 형태에서, 안테나를 갖는 반도체 디바이스의 제조 단계들의 다른 예가 도 9a 내지 도 9d를 참조하여 설명된다. 안테나의 제조 단계들이 제5 실시 형태를 참조하여 여기에 설명된다.
제6 실시 형태와 유사하게, TFT들(701, 702)이 기판(700) 상에 형성된다. 절연층(726) 및 유기 수지층(901)이 TFT들의 도전층들(724a, 724b) 상에 형성된다. 무기 절연층들(902)이 유기 수지층(901) 상에 형성된다. 무기 절연층들(902)이 안테나들이 이후에 형성되지 않는 영역들에 형성된다(도 9a 참조).
유기 수지층(901)은 포지티브 또는 네가티브 감광성 수지로 제조된다. 본 실시 형태에서, 포지티브 감광성 수지가 사용된다.
무기 절연층들(902)은 제5 실시 형태에 나타낸 무기 절연층들(502)과 동일한 재료 및 형성 방법을 사용하여 형성될 수 있다.
다음, 저습윤도 층들(911)이 무기 절연층들(902) 상에 형성된다. 저습윤도 층들(911)은 제1 실시 형태에 나타낸 저습윤도 층(102)과 동일한 재료를 사용하여 형성될 수 있다. 저습윤도 층들(911)의 재료는 유기 수지층이 재료로 코팅되지 않도록 임의로 선택된다. 이에 따라, 저습윤도 층들(911)이 무기 절연층들의 표면 상에만 선택적으로 형성될 수 있다. 유기 수지층의 노출부들은 고습윤도 영역들(912)이 된다(도 9b 참조).
유기 수지층(901)의 일부는 유기 수지층(901)의 일부가 광에 노출되도록 포토마스크(103)를 사용하여 광(913)으로 조사된다. 이어서, 노출된 유기 수지층이 현상되고, 개구(921)가 도전층(724a)을 노출시키도록 유기 수지층의 일부에 형성된다(도 9c 참조). 저습윤도 층들은 유기 수지층(901)을 노출시키기 위한 광의 파장이 저습윤도 층들의 일부를 용해하기 위한 광의 파장과 상이하기 때문에 잔류한다.
도전성 페이스트가 고습윤도 영역들(912) 상에 도포되거나 토출되고, 이어서 건조되고 베이킹되어 도전층들(741)을 형성한다. 상술한 단계들을 통해, TFT들에 접속된 안테나들로서 기능하는 도전층들(741)이 얻어질 수 있다(도 9d 참조). 또한, 안테나들을 갖는 반도체 디바이스가 얻어질 수 있다.
[제9 실시 형태]
본 실시 형태에 설명되는 것은 제1 내지 제5 실시 형태에 나타낸 도전층들을 갖는 기판을 사용하여 형성된 무선 칩에 의해 대표화되는 반도체 디바이스이다. 설명은 도 6a 및 도 6b, 도 7a 내지 도 7c를 참조하여 이루어진다. 본 실시 형태에서, 도전층들이 안테나들로서 기능한다.
본 발명의 반도체 디바이스는 집적된 복수의 회로들, 뿐만 아니라 복수의 전계 효과 트랜지스터들을 갖는 층(530)을 포함한다. 안테나들이 제1 내지 제5 실시 형태에서 설명된 단계들 중 임의의 하나를 통해 기판 상에 형성된다. 본 실시 형태는 제1 실시 형태에 따라 형성된 안테나들을 갖는 기판(531)을 도시한다(도 6a 참조). 복수의 전계 효과 트랜지스터들을 갖는 층(530)은 다양한 TFT들을 포함한다.
먼저, 복수의 전계 효과 트랜지스터들을 갖는 층(530)의 단면 구조가 설명된다. 게이트 절연층들(508, 509)은 단결정 반도체 기판(500) 상에 형성된다. 게이트 전극들(506, 507)은 게이트 절연층들(508, 509) 상에 각각 형성되고, 측벽들(510 내지 513)이 게이트 전극들(506, 507) 및 게이트 절연층들(508, 509)의 측벽들 상에 형성된다.
본 실시 형태에서, P-형 실리콘 기판이 단결정 반도체 기판(500)으로서 사용된다. 게이트 절연층들(508, 509)이 P-형 실리콘 기판의 열적 산화에 의해 형성된다. 게이트 전극들은 CVD에 의해 얻어진 다결정 실리콘층으로 형성된다. 측벽들(510 내지 513)은 절연층이 전체 표면 상에 형성되고 이어서 이방성 에칭되어 절연층이 게이트 전극들(506, 507)의 측면들에 잔류하는 방식으로 형성된다.
N-형 전도도를 부여하는 불순물 원소가 소스 및 드레인 영역들(514 내지 517)에 첨가된다. N-형 전도도를 부여하는 불순물 원소가 저농도 불순물 영역들 (518 내지 521)에 첨가된다. 소스 및 드레인 영역들(514 내지 517) 및 저농도 불순물 영역들(518 내지 521)이 이온 주입 또는 이온 도핑에 의해 자체 정렬 방식으로 형성될 수 있다. 불순물 영역들 각각은 소자 격리 영역들(506a 내지 506c)에 의해 분리된다.
절연층(522)이 단결정 반도체 기판(500) 상에 형성된다. 절연층(522)은 표면의 평탄화를 위해 형성된다. 소스 및 드레인 와이어들로서 기능하는 도전층들(541 내지 544)이 소스 및 드레인 영역들(514 내지 517)에 접속되고 절연층(522) 내에 제공된 개구들을 충전한다. 절연층(545)이 도전층들(541 내지 544)을 덮도록 형성된다. 절연층(545)은 FET들을 보호하도록 제공된다. 도전층(541)을 노출시키기 위해 개구가 절연층(545)의 일부에 형성된다는 것을 주목하라.
본 실시 형태는 N-채널 FET들이 저농도 불순물 영역들(518 내지 521) 및 측벽들(510 내지 513)을 갖는 구조를 나타내지만, 본 발명은 이 구조에 한정되는 것은 아니다. 저농도 불순물 영역들 및 측벽들이 반드시 제공되어야 하는 것은 아니다. 게다가, 회로가 본 실시 형태에서 N-채널 FET들로 구성되었지만, 이는 N-채널 FET 및 P-채널 FET로 구성될 수도 있다.
도전층의 접속 단자(121a)는 도전층들(121)을 갖는 기판(531) 상에 형성된다.
도전층들을 갖는 기판(531)은 이방성 도전성 접착제(552)로 복수의 전계 효과 트랜지스터들을 갖는 층(530)에 부착된다. 도전성 입자들(551)은 이방성 도전성 접착제(522)에 분산되고, 이 도전성 입자들(551)에 의해, 도전층의 접속 단자 (121a)가 N-채널 FET의 소스 또는 드레인 전극으로서 기능하는 도전층(541)에 접속된다.
이방성 도전성 접착제의 전형적인 예는 에폭시 수지 및 페놀 수지와 같은 분산형 도전성 입자들(551)(수 나노미터 내지 수십 마이크로미터, 바람직하게는 약 3 내지 7㎛의 입도를 가짐)을 함유하는 접착성 수지이다. 도전성 입자(551)는 금, 은, 구리, 팔라듐 및 플라티늄으로부터 선택된 하나 이상의 원소들로 제조된다. 대신에, 이들 원소들 중 하나로 각각 형성된 복수의 층들을 포함하는 다결정 구조가 도전성 입자들(551)에 사용될 수 있다. 또한, 금, 은, 구리, 팔라듐 및 플라티늄으로부터 선택된 하나 이상의 원소들로 제조된 박막이 수지 입자들의 표면에 형성될 수 있다.
다른 예가 도 17a 및 도 17b를 참조하여 다음에 설명되고, 여기서 단결정 반도체 기판을 사용하여 형성된 회로 대신에, 회로는 글래스 기판 상에 TFT들을 사용하여 형성되고 안테나들이 TFT들의 이면측에 접속된다. 여기서 TFT들의 이면측은 TFT들로부터 절연층(703)의 측면을 의미한다. 더 구체적으로는, TFT들 및 안테나는 TFT들로부터 대향측에 있는 표면에서 와이어를 사용하여 전기적으로 접속된다.
베이스(751)가 TFT들(701, 702), 절연층들(722, 723) 및 도 7a에 도시된 바와 같이 기판(700) 상에 형성되어 있는 도전층들(724a, 724b)을 포함하는 층(730) 상에 형성되고, TFT들(701, 702), 절연층들(722, 723) 및 도전층들(724a, 724b)을 포함하는 층(730)은 기판(700)으로부터 분리된다. 다음, 분리된 표면은 이방성 도전성 접착제(562)로 제1 내지 제5 실시 형태에 나타낸 도전층들(121)을 갖는 기판(531)에 부착될 수 있다.
본 실시 형태에서, TFT(701)의 소스 또는 드레인 와이어로서 기능하는 도전층(724a)은 절연층들(723, 722, 703)에 형성된 개구를 충전하는 영역(724c)을 갖는다. 따라서, 도전층이 TFT들의 이면측 상의 절연층(703)의 표면에 노출되고, 따라서 안테나로서 기능하는 도전층이 TFT(701)의 이면측에 접속될 수 있다. 절연층들(723, 722, 703) 내의 개구는 소스 및 드레인 영역들(719a, 719b) 및 절연층(703)을 노출시키도록 절연층들(723, 722)을 에칭하고 절연층(703)의 노출부를 에칭함으로써 형성될 수 있다.
베이스(751)로서, 제1 실시 형태에 나타낸 기판(100) 또는 막이 사용될 수 있다. 막은 폴리프로필렌, 폴리에스테르, 비닐, 폴리불화비닐, 폴리염화비닐 등, 섬유 재료의 페이퍼, 또는 베이스막의 적층막(폴리에스테르, 폴리아미드, 유기 증착막, 페이퍼 등) 및 접착성 합성 수지막(아크릴기 합성 수지, 에폭시기 합성 수지 등)으로 제조된 막일 수 있다. 막은 열압착 접합에 의해 대상물에 열처리 및 압력 처리를 수행함으로써 얻어질 수 있다. 열처리 및 압력 처리의 수행시에, 막의 최상부 표면에 제공된 접착층 또는 최외곽층 상에 제공된 층(접착층이 아님)이 압력을 인가함으로써 부착되도록 열처리에 의해 용융된다.
접착층은 막의 표면 상에 제공되거나 제공되지 않을 수 있다. 접착층은 열경화성 수지, UV 경화 수지, 에폭시 수지 접착제와 같은 접착제를 함유하는 층에 대응한다. 실리카 코팅이 시트 재료에 바람직하게 사용되고, 예를 들면 접착층, 폴리에스테르와 같은 막 및 실리카 코팅이 적층되어 있는 시트 재료를 사용하는 것 이 가능하다.
TFT들(701, 702)을 포함하는 층은 이하의 방식들 중 임의의 하나로 기판(700)으로부터 분리될 수 있다: (1) 약 300 내지 500℃에 대한 내열성을 갖는 기판이 기판(700)에 사용되고, 금속 산화물막이 기판(700)과 절연층(703) 사이에 제공되고, 금속 산화물막이 결정화에 의해 약화되어, 이에 의해 TFT들(701, 702)을 포함하는 층을 분리한다; (2) 수소를 함유하는 비정질 실리콘막이 기판(700)과 절연층(703) 사이에 제공되고, 비정질 실리콘막이 레이저 조사 또는 가스 또는 용액을 사용하는 에칭에 의해 제거되어, TFT들(701, 702)을 포함하는 층을 분리한다; (3) 그 상부에 TFT들(701, 702)을 포함하는 층이 형성되어 있는 기판(700)이 기계적으로 또는 ClF3와 같은 가스 또는 용액을 사용하는 에칭에 의해 제거되어, 이에 의해 TFT들(701, 702)을 포함하는 층이 탈착된다; 및 (4) 분리층 및 금속 산화물막이 고내열성 기판과 절연층(703) 사이에 제공되고, 금속 산화물막이 결정화에 의해 약화되고, 분리층의 일부가 ClF3와 같은 가스 또는 용액을 사용하는 에칭에 의해 제거되고, 이어서 TFT들(701, 702)을 포함하는 층이 약화된 금속 산화물막을 사용하여 물리적으로 분리된다.
이방성 도전성 접착제(562)는, 이방성 도전성 접착제(522)와 유사하게, 도전성 입자들(561)이 분산되는 접착제이다. TFT들(701, 702)을 포함하는 층이 압축 접합에 의해 도전층들을 포함하는 기판(531)에 부착될 수 있고, 또한 소스 또는 드레인 전극의 노출된 영역(724c)이 도전성 입자(561)로 도전층의 접속 단자(121a)에 전기적으로 접속될 수 있다.
게다가, 그 표면 상에 안테나들을 갖는 기판(581)이 TFT들(701, 702)을 포함하는 층의 전면측 뿐만 아니라 그의 이면측에 이방성 도전성 접착제(572)에 의해 부착될 수 있다(도 17b 참조). 전형적으로, TFT(702)의 소스 또는 드레인 전극(724b)의 일부가 이방성 도전성 입자(571)로 안테나들을 갖는 기판(581) 상에 형성된 도전층의 접속 단자(121a)에 전기적으로 접속되도록 노출될 수 있다.
TFT들(701, 702)의 분리된 층이 상술한 바와 같이 가요성 기판 또는 막에 부착될 때, 박형 및 경량이며 낙하시에도 쉽게 파괴되지 않는 반도체 디바이스가 제공될 수 있다. 게다가, 가요성 기판이 가요성을 갖기 때문에, 이는 만곡면 또는 불규칙한 형상을 갖는 표면에 부착될 수 있고 다양한 적용들이 성취된다. 기판(700)이 재사용될 때, 반도체 디바이스들의 비용이 억제될 수 있다.
복수의 안테나들이 제공되면, 안테나들 중 하나가 손상될지라도 다른 안테나들이 외부 시스템으로부터 공급된 전자기파들을 수신할 수 있기 때문에 높은 내구성이 얻어질 수 있다. 또한, 복수의 안테나들이 상이한 주파수 대역들의 전자기파들을 수신하면, 복수의 주파수 대역들의 전자기파들이 수신될 수 있고, 따라서 더 다양한 종류의 판독기/기록기들이 채택될 수 있다.
상술한 구조들에 의해, 무선 칩과 같은 반도체 디바이스가 얻어질 수 있다.
[제1 실시예]
본 실시예에서, 반도체 디바이스의 제조 단계들이 도면들을 참조하여 설명된 다. 본 실시예는 제7 실시 형태에서 설명된 반도체 디바이스의 제조 단계들을 나타내지만, 본 실시예는 각각의 실시 형태에 나타낸 반도체 디바이스들 중 임의의 하나에 적용될 수 있다.
도 10a에 도시된 바와 같이, 제1 절연층(1101) 및 분리층들(1102a, 1102b)이 기판(1100)의 표면 상에 형성된다.
기판(1100)은 글래스 기판, 석영 기판, 금속 기판 또는 그 상부에 절연층이 형성되는 표면을 갖는 스테인레스 기판 등일 수 있다. 이러한 기판(1100)은 크기 및 형상의 견지에서 제한을 갖지 않는다. 따라서, 예를 들면, 1m 이상의 각각의 측면을 갖는 직사각형 기판이 기판(1100)에 사용되면, 현저하게 높은 생산성이 얻어질 수 있다. 이는 원형 실리콘 기판을 사용하는 경우와 비교할 때 주요 장점들이 있다.
기판(1100) 상에 제공되는 복수의 트랜지스터들을 갖는 층은 이후에 기판(1100)으로부터 분리되어야 한다. 따라서, 기판(1100)이 재사용될 수 있고, 복수의 트랜지스터들을 갖는 다른 층이 기판(1100) 상에 형성될 수 있다. 그 결과, 비용 절감이 성취될 수 있다. 석영 기판은 재사용되는 기판(1100)에 바람직하게 사용된다.
절연층이 기판(1100)의 표면 상에 형성된 후에, 절연층이 포토리소그래피에 의해 형성된 레지스트 마스크를 사용하여 선택적으로 에칭되어, 이에 의해 분리층들(1102a, 1102b)을 형성한다. 분리층들(1102a, 1102b)을 얻기 위해, 단일층 또는 적층된 층들이 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈(Ta), 니오븀(Nb), 니켈 (Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 납(Pb), 오스뮴(Os), 이리듐(Ir), 및 실리콘(Si)으로부터 선택된 원소, 상기 원소들을 주로 함유하는 합금 재료, 또는 이러한 원소들을 주로 함유하는 화합물 재료를 사용하여 스퍼터링, 플라즈마 CVD 등에 의해 형성된다. 실리콘을 함유하는 층은 비정질 구조, 마이크로결정 구조, 및 다결정 구조 중 임의의 하나를 가질 수 있다.
분리층들(1102a, 1102b) 각각이 단일층 구조를 가지면, 텅스텐층, 몰리브덴층, 또는 텅스텐과 몰리브덴의 혼합물을 함유하는 층을 형성하는 것이 바람직하다. 대신에, 텅스텐의 산화물 또는 산질화물을 함유하는 층, 몰리브덴의 산화물 또는 산질화물을 함유하는 층, 또는 텅스텐과 몰리브덴의 혼합물의 산화물 또는 산질화물을 함유하는 층이 형성될 수 있다. 텅스텐과 몰리브덴의 혼합물은 예를 들면 텅스텐과 몰리브덴의 합금에 대응한다는 것을 주목하라.
분리층들(1102a, 1102b) 각각이 적층된 층 구조를 가지면, 텅스텐층, 몰리브덴층, 또는 텅스텐과 몰리브덴의 혼합물을 함유하는 층이 제1 층으로서 형성되고, 텅스텐, 몰리브덴 또는 텅스텐과 몰리브덴의 혼합물의 산화물, 질화물, 산질화물, 또는 질화물 산화물을 함유하는 층이 제2 층으로서 형성되는 것이 바람직하다.
분리층들(1102a, 1102b) 각각이 텅스텐을 함유하는 층과 텅스텐의 산화물을 함유하는 층의 적층된 층 구조를 가지면, 실리콘 산화물을 함유하는 층이 텅스텐을 함유하는 층의 상부에 형성되어, 텅스텐의 산화물을 함유하는 층이 텅스텐층과 실리콘 산화물층 사이의 경계에 형성될 수 있다. 또한, 텅스텐 층의 표면은 텅스텐의 산화물을 함유하는 층을 형성하도록 열 산화 처리, 산소 플라즈마 처리, 또는 오존수와 같은 강산성 용액을 사용하는 처리를 받게될 수 있다. 동일한 것이 텅스텐의 질화물, 산질화물 및 질화물 산화물을 함유하는 층을 형성하는 경우에 적용된다. 텅스텐을 함유하는 층이 형성된 후에, 실리콘 질화물층, 실리콘 산질화물층 및 실리콘 질화물 산화물층이 그 상부에 형성될 수 있다.
텅스텐의 산화물은 WOx로 표현되고, 여기서 x는 2 내지 3의 범위이다. x가 2(WO2), 2.5(W2O5), 2.75(W4O11), 3(WO3) 등인 경우들이 있다. 텅스텐의 산화물의 형성시에, x의 값은 특히 한정되는 것은 아니고 에칭율 등에 따라 결정될 수 있다. 그러나, 산소 분위기에서 스퍼터링함으로써 형성된 텅스텐의 산화물(WOx, 0<x<3)을 함유하는 층이 가장 바람직한 에칭율을 갖는다. 따라서, 제조 시간을 감소시키기 위해, 분리층으로서 산소 분위기에서 스퍼터링함으로써 텅스텐의 산화물을 함유하는 층을 형성하는 것이 바람직하다.
상술한 단계들에서, 제1 절연층(1101)이 기판(1100)과 분리층들(1102a, 1102b) 사이에 형성되지만, 본 발명은 이들 단계들에 한정되는 것은 아니다. 분리층들(1102a, 1102b)은 기판(1100)과 접촉하여 형성될 수 있다.
본 실시예에서, 글래스 기판이 기판(1100)에 사용되고, 100nm의 두께를 갖는 실리콘 산질화물층이 제1 절연층(1101)으로서 CVD에 의해 형성되고, 30nm의 두께를 갖는 텅스텐층이 분리층들(1102a, 1102b)로서 스퍼터링에 의해 형성된다.
그 후에, 도 10b에 도시된 바와 같이, 절연층(1105)이 분리층들(1102a, 1102b)을 덮기 위해 베이스막으로서 형성된다. 절연층(1105)을 얻기 위해, 단일층 또는 적층된 층들이 실리콘의 산화물 또는 실리콘의 질화물을 사용하여 스퍼터링, 플라즈마 CVD 등에 의해 형성된다. 실리콘의 산화물은 실리콘(Si) 및 산소(O)를 함유하는 재료이고, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 산화물 등에 대응한다. 실리콘의 질화물은 실리콘 및 질소(N)를 함유하는 재료이고, 실리콘 질화물, 실리콘 산질화물, 실리콘 질화물 산화물 등에 대응한다. 베이스막이 되는 절연층은 기판(1100)의 불순물의 진입을 방지하기 위한 차단막으로서 기능한다.
본 실시예에서, 200nm의 두께를 갖는 실리콘 산화물층이 베이스막으로서 사용된 절연층(1105)으로서 스퍼터링에 의해 형성된다.
다음, 비정질 반도체층(예를 들면, 비정질 실리콘을 함유하는 층)이 절연층(1105) 상에 형성된다. 다음, 비정질 반도체층은 레이저 결정화, RTA 또는 어닐링로를 사용하는 열적 결정화, 결정화를 가속화하는 금속 원소를 사용하는 열적 결정화, 결정화를 가속화하는 금속 원소를 사용하는 열적 결정화 및 레이저 결정화를 조합하는 방법에 의해 결정화되어, 이에 의해 결정질 반도체층을 형성한다. 그 후에, 얻어진 결정질 반도체층이 소정의 형상을 갖도록 에칭되어 결정질 반도체층들(1127 내지 1130)을 형성한다.
결정질 반도체층들(1127 내지 1130)의 제조 단계들이 구체적으로 설명된다. 먼저, 66nm의 두께를 갖는 비정질 반도체층이 플라즈마 CVD에 의해 형성된다. 비정질 반도체층이 결정화를 가속하기 위한 금속 원소인 니켈을 함유하는 용액으로 코팅된 후에, 비정질 반도체층이 탈수소 처리(500℃에서 1시간 동안) 및 열적 결정화 처리(550℃에서 4시간 동안)를 받게되고, 이에 의해 결정질 반도체층을 형성한 다. 다음, 결정질 반도체층이 필요하다면 레이저 광으로 조사되어, 포토리소그래피에 의해 형성된 레지스트 마스크를 사용하여 선택적으로 에칭되어, 결정질 반도체층들(1127 내지 1130)이 형성될 수 있다.
결정질 반도체층들(1127 내지 1130)이 레이저 결정화에 의해 형성되면, 연속파 고상 또는 가스 레이저 또는 펄스형 고상 또는 가스 레이저가 이용된다.
게더링 장소(gettering site)로서 기능하는 비정질 반도체층이 결정질 반도체층들 상에 형성될 수 있다. 게더링 장소로서 기능하는 비정질 반도체층은 인 및 아르곤과 같은 불순물 원소를 포함하도록 요구되고, 따라서 높은 농도로 아르곤을 함유하기 위해 스퍼터링에 의해 형성되는 것이 바람직하다. 다음, 결정질 반도체층들 내의 금속 원소가 열처리(RTA 및 어닐링로를 사용하는 열적 어닐링)에 의해 비정질 반도체층에 확산되고, 금속 원소를 함유하는 비정질 반도체층이 제거된다. 그 결과, 결정질 반도체층들 내의 금속 원소가 감소되거나 제거될 수 있다.
다음에, 제2 절연층이 결정질 반도체층들(1127 내지 1130)을 덮도록 형성된다. 제2 절연층을 얻기 위해, 단일층 또는 적층된 층들이 실리콘의 산화물 또는 실리콘의 질화물을 사용하여 플라즈마 또는 스퍼터링에 의해 형성된다.
본 실시예에서, 실리콘 산질화물층이 제2 절연층으로서 CVD에 의해 형성된다.
다음, 제1 도전층 및 제2 도전층이 제2 절연층 상에 적층된다. 제1 도전층은 20 내지 100nm의 두께를 갖도록 플라즈마 CVD, 스퍼터링 등에 의해 형성된다. 제2 도전층은 100 내지 400nm의 두께를 갖도록 형성된다. 제1 도전층 및 제2 도전 층은 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 및 니오븀(Nb)으로부터 선택된 원소, 또는 이러한 원소들을 주로 함유하는 합금 재료 또는 화합물 재료로 형성된다. 대안적으로, 제1 및 제2 도전층들이 전형적으로 다결정 실리콘과 같은 인 등의 불순물 원소로 도핑된 반도체 재료로 형성될 수 있다.
제1 도전층 및 제2 도전층은 예를 들면, 탄탈 질화물(TaN) 및 텅스텐(W), 텅스텐 질화물(WN) 및 텅스텐, 몰리브덴 질화물(MoN) 및 몰리브덴(Mo) 등을 조합함으로써 형성된다. 제1 도전층 및 제2 도전층이 높은 열저항을 갖는 텅스텐 및 탄탈 질화물로 형성될 때, 이들은 열 활성을 위해 열처리를 받게될 수 있다.
본 실시예에서, 30nm의 두께를 갖는 탄탈 질화물층이 제1 도전층으로서 형성되고, 370nm의 두께를 갖는 텅스텐층이 제2 도전층으로서 형성된다.
다음에, 레지스트 마스크가 포토리소그래피에 의해 형성되고 에칭이 수행되어 게이트 전극들을 형성하고, 이에 의해 게이트 전극들로서 기능하는 도전층들(또한 게이트 전극들이라 칭함)(1107 내지 1110)을 형성한다.
N-형 전도도 또는 P-형 전도도를 부여하는 불순물 원소가 이온 도핑 또는 이온 주입에 의해 낮은 농도에서 결정질 반도체층들(1128 내지 1130)에 첨가되어, 이에 의해 N-형 불순물 영역들 및 P-형 불순물 영역들을 형성한다.
제3 절연층이 제2 절연층 및 도전층들(1107 내지 1110)을 덮도록 형성된다. 제3 절연층을 얻기 위해, 단일층 또는 적층된 층들이 실리콘, 실리콘의 산화물 및 실리콘의 질화물과 같은 무기 재료를 함유하는 층(또한 무기층이라 칭함), 또는 유 기 수지와 같은 유기 재료를 함유하는 층(또한 유기층이라 칭함)을 사용하여 플라즈마 CVD, 스퍼터링 등에 의해 형성된다.
본 실시예에서, 실리콘 산질화물층이 CVD에 의해 제3 절연층으로서 형성된다.
다음, 제3 절연층은 주로 기판의 표면에 수직인 방향에서의 이방성 에칭에 의해 선택적으로 에칭되어, 절연층들(이하, 측벽 절연층들이라 칭함)(1115 내지 1118)이 도전층들(1107 내지 1110)의 측벽들에 접촉하여 형성된다(도 10c 참조). 측벽 절연층들(1115 내지 1118)은 이후에 LDD 영역들을 형성하도록 도핑하기 위한 마스크들로서 사용된다.
측벽 절연층들(1115 내지 1118)을 형성하기 위한 에칭 단계에서, 제2 절연층이 또한 게이트 절연층들(1119 내지 1122)을 형성하도록 에칭된다. 게이트 절연층들(1119 내지 1122)은 도전층들(1107 내지 1110) 및 측벽 절연층들(1115 내지 1118)과 중첩한다. 제2 절연층의 재료의 에칭율이 측벽 절연층들(1115 내지 1118)의 재료의 에칭율과 동일할 때, 제2 절연층이 도 10b에 도시된 바와 같이 에칭된다. 따라서, 제2 절연층의 재료의 에칭율이 측벽 절연층들(1115 내지 1118)의 재료의 에칭율과 상이할 때, 제2 절연층은 에칭 단계가 측벽 절연층들(1115 내지 1118)을 형성하도록 수행될 때에도 잔류할 수 있다.
다음에, N-형 전도도를 부여하는 불순물 원소가 마스크들로서 측벽 절연층들(1115, 1117)을 사용하여 결정질 반도체층들(1127, 1129)에 첨가되고, 이에 의해 제1 N-형 불순물 영역들(또한 LDD 영역들이라 칭함)(1123a, 1123c) 및 제2 N-형 불 순물 영역들(1124a, 1124c)을 형성한다.
P-형 전도도를 부여하는 불순물 원소가 반도체층들(1128, 1130)에 첨가되어, 이에 의해 제1 P-형 불순물 영역들(또한 LDD 영역들이라 칭함)(1123b, 1123d) 및 제2 P-형 불순물 영역들(1124b, 1124d)을 형성한다.
제1 N-형 불순물 영역들(1123a, 1123c) 내에 함유된 불순물 원소의 농도는 제2 N-형 불순물 영역들(1124a, 1124c) 내에 함유된 불순물 원소의 농도보다 낮다. 유사하게, 제1 P-형 불순물 영역들(1123b, 1123d) 내에 함유된 불순물 원소의 농도는 제2 P-형 불순물 영역들(1124b, 1124d) 내에 함유된 불순물 원소의 농도보다 낮다.
제1 N-형 불순물 영역들(1123a, 1123c) 및 제1 P-형 불순물 영역들(1123b, 1123d)은 이하의 두 개의 방법들 중 하나에 의해 형성된다: 두 개 이상의 층 구조를 갖는 게이트 전극이 테이퍼진 형상을 갖도록 이방성 에칭되고 게이트 전극의 하부 도전층이 마스크로서 사용되고; 또는 측벽 절연층이 마스크로서 사용된다. 전자의 방법을 이용함으로써 형성된 박막 트랜지스터의 구조는 GOLD(게이트 중첩형 가볍게 도핑된 드레인) 구조라 칭한다. 본 발명은 두 개의 방법들 중 임의의 하나를 채택할 수 있지만, 측벽 절연층이 마스크로서 사용되는 후자의 방법이 LDD 영역이 확실하게 형성되고 LDD 영역의 폭이 용이하게 제어되는 점에서 장점들을 갖는다.
상술한 단계들을 통해, N-형 박막 트랜지스터들(1131, 1133) 및 P-형 박막 트랜지스터들(1132, 1134)이 완성된다.
N-형 박막 트랜지스터들(1131, 1133) 각각은 LDD 구조를 갖고, 제1 N-형 불순물 영역(또한 LDD 영역이라 칭함), 제2 P-형 불순물 영역 및 채널 형성 영역을 갖는 활성층, 게이트 절연층 및 게이트 전극으로서 기능하는 도전층을 포함한다. P-형 박막 트랜지스터들(1132, 1134) 각각은 LDD 구조를 갖고, 제1 P-형 불순물 영역(또한 LDD 영역이라 칭함), 제2 P-형 불순물 영역 및 채널 형성 영역을 갖는 활성층, 게이트 절연층 및 게이트 전극으로서 기능하는 도전층을 포함한다.
그 후에, 절연층이 박막 트랜지스터들(1131 내지 1134)을 덮도록 단일층 또는 적층된 층들로 형성된다.
본 실시예는 두 개의 절연층들이 박막 트랜지스터들(1131 내지 1134)을 덮도록 적층되고, 50nm의 두께를 갖는 층이 제4 절연층(1141)으로서 실리콘 산질화물로 형성되고, 600nm의 두께를 갖는 층이 제5 절연층(1142)으로서 실리콘 산화물로 형성되는 경우를 나타낸다. 또한, 다른 절연층이 상부 절연층(1142) 상에 실리콘 산화물로 형성될 수 있다.
절연층들(1141, 1142)을 형성하기 전에, 또는 절연층들(1141, 1142) 중 하나 또는 모두를 형성한 후에, 반도체층들의 결정도의 복구, 반도체층들에 첨가된 불순물 원소들의 활성화, 및 반도체층들의 수소 첨가를 위해 열처리가 수행될 수 있다. 열처리로서, 열적 어닐링, 레이저 어닐링, RTA 등이 이용될 수 있다.
다음에, 도 10c에 도시된 바와 같이, 절연층들(1141, 1142)이 포토리소그래피에 의해 형성된 레지스트 마스크를 사용하여 선택적으로 에칭되고, 이에 의해 제2 N-형 불순물 영역들(1124a, 1124c) 및 제2 P-형 불순물 영역들(1124b, 1124d)을 노출하기 위한 개구들을 형성한다.
다음, 도전층들이 개구들 내에 충전하도록 형성되고, 도전층들(1155, 1162)을 형성하도록 선택적으로 에칭된다. 도전층들(1155 내지 1162)은 TFT들의 소스 와이어들 또는 드레인 와이어들로서 기능한다.
도전층들(1155 내지 1162)을 얻기 위해, 단일층 또는 적층된 층들이 티타늄(Ti), 알루미늄(Al) 및 네오디뮴(Nd)으로부터 선택된 원소, 이러한 원소들을 주로 함유하는 합금 재료 또는 화합물 재료를 사용하여 플라즈마 CVD, 스퍼터링 등에 의해 형성된다. 주로 알루미늄을 함유하는 합금 재료는 예를 들면 주로 알루미늄을 함유하고 니켈을 함유하는 재료, 또는 주로 알루미늄을 함유하고 니켈과 탄소 및 실리콘 중 하나 또는 모두를 함유하는 합금 재료에 대응한다.
본 실시예에서, 도전층들(1155 내지 1162)로서, 60nm의 두께를 갖는 티타늄층, 40nm의 두께를 갖는 티타늄 질화물층, 500nm의 두께를 갖는 알루미늄층, 60nm의 두께를 갖는 티타늄층, 및 40nm의 두께를 갖는 티타늄 질화물층이 이 순서로 스퍼터링에 의해 절연층(1142)측으로부터 적층된다.
다음에, 도 10d에 도시된 바와 같이, 절연층(1163)이 도전층들(1155 내지 1162)을 덮도록 단일층 또는 적층된 층들로 형성된다. 본 실시예에서, 도전층들(1155 내지 1162)을 덮는 절연층(1163)은 무기 절연층으로 형성된다. 무기 절연층으로서, 1.5㎛의 두께를 갖는 실록산 폴리머가 도포되고, 이어서 건조되고 베이킹되어 절연층(1163)을 형성한다.
박막 트랜지스터들을 덮는 절연층(1142)과 유사하게, 개구들이 도전층들 (1155 내지 1162)을 덮는 절연층(1163)에 형성되고, 도전층들(1164)이 형성된다. 도전층들(1164)은 안테나들의 부분으로서 기능한다.
본 실시예에서, 티타늄층 및 티타늄-알루미늄 합금층이 이 순서로 스퍼터링에 의해 절연층(1142)으로부터 형성되고, 소정 형상을 갖도록 에칭되어, 이에 의해 도전층(1164)을 형성한다.
다음, 도 10d에 도시된 바와 같이, 유기 수지층들(1165)이 도전층들(1164) 상에 형성된다. 본 실시예에서, 유기 수지층들(1165)은 액적 토출법에 의해 도전층들(1164) 상에 폴리이미드를 토출함으로써 형성된다. 유기 수지층들(1165)은 이후에 저습윤도 층들을 형성하기 위한 마스크들로서 기능한다.
도 10e에 도시된 바와 같이, 저습윤도 층들(1171)이 노출된 절연층(1163) 상에 형성된다. 본 실시예에서, 저습윤도 층들(1171)은 절연층(1163)의 표면 상에 화학적 흡착(FAS)에 의해 형성된다.
도 11a에 도시된 바와 같이, 유기 수지층들(1165)은 도전층들(1164)을 노출시키도록 제거되어, 이에 의해 고습윤도 영역들(1173)을 형성한다.
도 11b에 도시된 바와 같이, 도전성 페이스트는 도전층들(1164) 상에 도포되거나 토출되고, 이어서 건조되고 베이킹되어 5 내지 40㎛의 두께를 갖는 도전층들(1174)을 형성한다. 상술한 단계들을 통해, TFT들에 접속된 안테나들로서 기능하는 도전층들(1174)이 얻어진다. 그 후에, 저습윤도 층들(1171)이 산소 애싱(oxygen ashing)에 의해 제거된다.
DLC(다이아몬드형 탄소)와 같은 탄소, 실리콘 질화물, 실리콘 질화물 산화물 등을 함유하는 보호층이 안테나들로서 기능하는 절연층(1163) 및 도전층들(1174) 상에 형성될 수 있다.
도 11c에 도시된 바와 같이, 절연층(1181)이 절연층(1163) 상에 형성된다. 절연층(1181)은 후속의 분리 단계들에서 보호층으로서 기능하기 때문에 분극층이 바람직하다.
본 실시예에서, 절연층(1181)은 스크린 인쇄에 의해 15㎛의 두께를 갖는 에폭시 수지로 형성된다.
다음, 개구들(1182)이 분리층들(1102a, 1102b)을 노출시키도록 형성된다. 개구들(1182)은 레이저 어블레이션(laser ablation) 또는 포토리소그래피에 의해 절연층들(1105, 1141, 1142, 1163, 1181)의 일부를 제거함으로써 형성된다.
본 실시예에서, 개구들(1182)이 UV 레이저로부터 레이저 빔들의 조사에 의해 형성된다.
에칭제가 개구들(1182) 내에 도입되어, 이에 의해 도 12a에 도시된 바와 같이 분리층들(1102a, 1102b)의 일부를 제거한다. 부분적으로 에칭되어 있는 분리층들은 잔류 분리층들(1183, 1184)에 의해 나타낸다. 습식 에칭의 경우, 희석된 불화수소산과 물 또는 암모늄 불화물에 의해 얻어진 혼합 용액, 불화수소산과 질산의 혼합 용액, 불화수소산, 질산 및 아세트산의 혼합 용액, 과산화수소 및 황산의 혼합 용액, 과산화수소, 암모니아수 및 물의 혼합 용액, 과산화수소, 염산 및 물의 혼합 용액 등이 에칭제로서 사용된다. 한편, 건식 에칭의 경우, 플루오르와 같은 할로겐기 원자들 또는 분자들을 함유하는 가스가 이용된다. 할로겐 불화물 또는 할로겐 화합물을 함유하는 가스 또는 용액이 에칭제로서 바람직하게 사용된다.
본 실시예에서, 분리층들의 일부는 삼불화염소(ClF3)를 사용하여 에칭된다. 부분적으로 에칭되어 있는 분리층들은 잔류 분리층들(1183, 1184)로 나타낸다.
도 12a에 도시된 바와 같이, 절연층(1181)의 표면은 접착제(1185)로 베이스(1186)에 부착되고, 기판(1100) 및 잔류 분리층들(1183, 1184)은 복수의 트랜지스터들을 포함하는 층(1170)으로부터 분리된다.
본 실시예에서, 낮은 접착성 막을 구비한 전이 롤러(transposing roller)가 베이스(1186)로서 사용되고 접착제(1185)를 도포하는 동안 회전하여, 단지 절연층(1105) 상에 제공된 복수의 트랜지스터들을 포함하는 층(1170)만이 베이스(1186) 상으로 전이된다. 이러한 전이 롤러는 실리콘기 수지 또는 플루오르기 수지로 형성될 수 있다.
여기서, 베이스(1186)와 복수의 트랜지스터들을 포함하는 층(1170) 사이의 접착 강도는 기판(1100)과 절연층(1105) 사이의 접착 강도보다 높게 설정된다. 다음, 단지 절연층(1105) 상에 제공된 복수의 트랜지스터들을 포함하는 층(1170)만이 기판으로부터 분리된다.
다음, 베이스(1186)는 복수의 트랜지스터들을 포함하는 층(1170)으로부터 분리된다.
도 12b에 도시된 바와 같이, 막(1191)이 절연층(1105)에 부착된다. 막(1191)은 폴리프로필렌, 폴리에스테르, 비닐, 폴리불화비닐, 폴리염화비닐 등, 섬 유 재료의 페이퍼, 또는 베이스막의 적층막(폴리에스테르, 폴리아미드, 유기 증착막, 페이퍼 등) 및 접착성 합성 수지막(아크릴기 합성 수지, 에폭시기 합성 수지 등)으로 제조된 막일 수 있다. 막은 열압착 접합에 의해 대상물에 열처리 및 압력 처리를 수행함으로써 얻어질 수 있다. 열처리 및 압력 처리의 수행시에, 막의 최상부 표면에 제공된 접착층 또는 최외곽층 상에 제공된 층(접착층이 아님)이 압력을 인가함으로써 부착되도록 열처리에 의해 용융된다.
접착층은 막(1191)의 표면 상에 제공되거나 제공되지 않을 수 있다. 접착층은 열경화성 수지, UV 경화 수지, 에폭시 수지계 접착제 및 수지 첨가제와 같은 접착제를 함유하는 층에 대응한다. 실리카 코팅이 시트 재료에 바람직하게 사용되고, 예를 들면 접착층, 폴리에스테르와 같은 막 및 실리카 코팅이 적층되어 있는 시트 재료를 사용하는 것이 가능하다.
접착층, PET 막 및 실리카 코팅이 적층되어 있는 시트 재료로 막(1191)이 형성되는 경우, 수분 등이 밀봉 후에 진입하는 것이 방지될 수 있다.
도 13a에 도시된 바와 같이, 접착제(1185)는 절연층(1181)으로부터 제거된다.
본 실시예에서, 접착제(1185)는 UV선들로의 조사에 의해 제거된다.
도 13b에 도시된 바와 같이, 막(1192)이 막(1191) 및 복수의 트랜지스터들을 포함하는 층(1170)의 표면에 부착되어, 이에 의해 복수의 트랜지스터들을 포함하는 층(1170)을 밀봉한다. 막(1192)은 막(1191)과 동일한 재료로 형성될 수 있다.
본 실시예에서, 막(1192)은 접착층, PET 막 및 실리카 코팅이 적층되어 있는 시트 재료로 형성된다.
다음, 복수의 트랜지스터들을 각각 포함하는 층들이 막들(1191, 1192)의 접착 영역들에서 개별적으로 절단된다. 그 결과, 무선 칩들이 얻어질 수 있다.
[제2 실시예]
본 실시예에서, 반도체 디바이스의 구조가 도 14를 참조하여 설명된다. 도 14에 도시된 바와 같이, 본 발명의 반도체 디바이스(20)는 무선 방식으로 데이터를 전달하는 기능을 갖고, 전원 회로(11), 클럭 생성 회로(12), 데이터 복조/변조 회로(13), 다른 회로들을 제어하기 위한 제어 회로(14), 인터페이스 회로(15), 메모리 회로(16), 데이터 버스(17), 안테나(안테나 코일)(18), 센서(21), 및 센서 회로(22)를 포함한다.
전원 회로(11)에서, 반도체 디바이스(20)의 각각의 회로에 공급될 다양한 종류의 전압들이 안테나(18)로부터 입력된 AC 신호에 따라 생성된다. 클럭 생성 회로(12)에서, 반도체 디바이스(20)의 각각의 회로에 공급될 다양한 종류의 클럭 신호들이 안테나(18)로부터 입력된 AC 신호에 따라 생성된다. 데이터 복조/변조 회로(13)는 판독기/기록기(19)와 통신하는 데이터는 복조/변조하는 기능을 갖는다. 제어 회로(14)는 메모리 회로(16)를 제어하는 기능을 갖는다. 안테나(18)는 전자기파들을 송신/수신하는 기능을 갖는다. 판독기/기록기(19)는 반도체 디바이스와 통신하고 이를 제어하고, 반도체 디바이스의 데이터를 처리한다. 반도체 디바이스의 구조는 상술한 것에 한정되는 것은 아니고, 예를 들면 전원 전압의 리미터 회로 및 암호화 전용 하드웨어와 같은 다른 소자들이 부가적으로 제공될 수 있다는 것을 주목하라.
메모리 회로(16)는 유기 화합물층 또는 위상 변경층이 한 쌍의 도전층들 사이에 개재되어 있는 메모리 소자를 갖는다. 메모리 회로(16)는 유기 화합물층 또는 위상 변경층이 한 쌍의 도전층들 사이에 개재되어 있는 메모리 소자만을 가질 수 있거나 상이한 구조를 갖는 다른 메모리 회로를 가질 수 있다. 상이한 구조를 갖는 메모리 회로는 예를 들면 DRAM, SRAM, FeRAM, 마스크 ROM, PROM, EPROM, EEPROM 및 플래시 메모리의 하나 이상에 대응한다.
센서(21)는 레지스터, 용량 결합 소자, 유도 결합 소자, 광기전력 소자, 광전 변환기, 열기전력 소자, 트랜지스터, 서미스터 및 다이오드와 같은 소자들을 포함한다. 센서 회로(22)는 임피던스, 리액턴스, 인덕턴스, 전압 또는 전류의 변화들을 검출하고, 제어 회로(14)로 신호를 출력하도록 아날로그/디지털(A/D) 변환을 수행한다.
[제3 실시예]
본 발명에 따르면, 무선 칩(또한 무선 프로세서, 무선 메모리, 또는 무선 태그라 칭함)으로서 기능하는 반도체 디바이스가 얻어질 수 있다. 무선 칩은 예를 들면, 지폐들, 동전들, 유가 증권들, 무기명 채권들, 증명서들(면허증들, 주민등록증들 등, 도 15a 참조), 물품들을 포장하기 위한 용기들(포장 페이퍼, 병들 등, 도 15c 참조), 기록 매체(DVD들, 비디오 테이프들 등, 도 15b 참조), 차량들(자전거들 등, 도 15d 참조), 개인 소지품들(가방들, 안경들 등), 음식들, 식물들, 의류들, 생활용품 및 전자 장치들 또는 물품들의 선적 태그들(도 15e 및 도 15f 참조)과 같은 다양한 물품들에 장착될 수 있다. 전자 장치들은 액정 디스플레이 디바이스들, EL 디스플레이 디바이스들, 텔레비전 세트들(또한 단순히 텔레비전 또는 텔레비전 수신기들이라 칭함), 이동 전화기들 등을 포함한다. 반도체 디바이스는 또한 동물들, 인체 등에 장착될 수도 있다.
무선 칩이 물품의 표면에 부착되거나 고정될 물품에 합체된다. 예를 들면, 무선 칩은 책의 종이 또는 패키지의 유기 수지에 합체될 수 있다. 무선 칩이 지폐들, 동전들, 유가 증권들, 무기명 채권들, 증명서들 등에 합체될 때, 그의 위조가 방지될 수 있다. 게다가, 무선 칩이 물품들을 포장하기 위한 용기들, 기록 매체, 개인 소지품들, 음식들, 의류들, 생활용품, 저자 장치들 등에 합체될 때, 테스트 시스템들, 대여 시스템들 등이 더 효율적으로 수행될 수 있다. 본 발명의 무선 칩은 기판 상에 형성된 박막 집적 회로가 공지의 분리 단계에 의해 분리되고 이어서 커버 재료에 부착되는 방식으로 얻어지고, 따라서 무선 칩이 크기, 두께 및 중량이 감소될 수 있으며 매력적인 디자인을 유지하면서 물품 상에 장착될 수 있다. 게다가, 이러한 무선 칩이 가요성을 갖기 때문에, 병들 및 파이프들과 같은 만곡 표면을 갖는 물품에 부착될 수 있다.
본 발명의 무선 칩이 제품 관리 및 분배 시스템에 적용될 때, 고성능 시스템이 성취될 수 있다. 예를 들면, 선적 태그에 장착된 무선 칩에 저장된 정보가 컨베이어 벨트의 옆에 제공된 판독기/기록기에 의해 판독될 때, 분배 프로세스 및 배 송 프로세스와 같은 정보가 물품의 검사 및 분배를 용이하게 하도록 판독된다.
본 출원은 그 전체 내용들이 본원에 참조에 의해 합체되어 있는 2004년 12월 17일 일본 특허청에 출원된 일본 특허 출원 제2004-366595호에 기초한다.
본 발명은 인접한 도전층들 사이의 거리를 제어 가능한 도전층들을 갖는 기판의 제조 방법을 제공한다. 본 발명은 또한 도전층의 폭 및 두께를 제어 가능한 좁은 폭을 갖는 두꺼운 도전층을 구비한 기판의 제조 방법을 제공한다. 또한, 본 발명은 작은 인덕턴스 편차 및 큰 기전력을 갖는 안테나로서 기능하는, 도전층을 갖는 기판의 제조 방법을 제공한다. 또한, 본 발명은 높은 수율을 갖는 반도체 디바이스의 제조 방법을 제공한다.

Claims (13)

  1. 도전층을 포함하는 반도체 디바이스의 제조 방법으로서:
    기판 상에 무기 절연층을 형성하는 단계;
    상기 무기 절연층을 부분적으로 덮는 유기 수지층을 형성하는 단계;
    도전성 입자를 함유하는 조성물(composition)에 대한 저습윤도 층(low wettability layer)을 상기 무기 절연층의 제1 부분 상에 형성하는 단계로서, 상기 제1 부분은 상기 유기 수지층으로 덮여지지 않는, 상기 저습윤도 층 형성 단계;
    상기 유기 수지층을 제거하는 단계;
    상기 도전성 입자를 함유하는 조성물로 상기 무기 절연층의 제2 부분을 코팅하는 단계로서, 상기 제2 부분은 상기 도전성 입자를 함유하는 조성물에 대한 저습윤도 층에 의해 덮여지지 않는, 상기 코팅 단계;
    상기 도전성 입자를 함유하는 조성물을 베이킹하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  2. 도전층을 포함하는 반도체 디바이스의 제조 방법으로서:
    기판 상에 유기 수지층을 형성하는 단계;
    상기 유기 수지층을 부분적으로 덮는 무기 절연층을 형성하는 단계;
    도전성 입자를 함유하는 조성물에 대한 저습윤도 층을 상기 무기 절연층 상에 형성하는 단계;
    상기 도전성 입자를 함유하는 조성물로 상기 유기 수지층을 코팅하는 단계;
    상기 도전성 입자를 함유하는 조성물을 베이킹하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 도전층을 포함하는 반도체 디바이스의 제조 방법으로서:
    기판 상에 반도체 소자를 형성하는 단계;
    상기 반도체 소자 상에 무기 절연층을 형성하고 상기 반도체 소자의 소스 영 역 및 드레인 영역 중 하나에 접속된 도전층의 일부를 노출시키는 단계;
    상기 무기 절연층 및 상기 노출된 도전층과 부분적으로 중첩(overlap)하는 유기 수지층을 형성하는 단계;
    도전성 입자를 함유하는 조성물에 대한 저습윤도 층을 상기 무기 절연층의 일부 상에 형성하는 단계로서, 상기 무기 절연층의 일부는 상기 유기 수지층에 의해 덮여지지 않는, 상기 저습윤도 층 형성 단계;
    상기 유기 수지층을 제거하는 단계; 및
    상기 도전성 입자를 함유하는 조성물로 상기 무기 절연층을 코팅하는 단계;
    상기 도전성 입자를 함유하는 조성물을 베이킹하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  8. 도전층을 포함하는 반도체 디바이스의 제조 방법으로서:
    기판 상에 반도체 소자를 형성하는 단계;
    상기 반도체 소자 상에 감광성 수지층을 형성하는 단계;
    상기 감광성 수지층과 부분적으로 중첩하는 무기 절연층을 형성하는 단계;
    도전성 입자를 함유하는 조성물에 대한 저습윤도 층을 상기 무기 절연층 상에 형성하는 단계;
    상기 감광성 수지층의 일부를 광에 노출시키고, 상기 반도체 소자의 소스 영역 및 드레인 영역 중 하나에 접속된 도전층의 일부를 노출시키기 위해 현상하는 단계;
    상기 도전성 입자를 함유하는 조성물로 상기 감광성 수지층을 코팅하는 단계;
    상기 도전성 입자를 함유하는 조성물을 베이킹하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  9. 제1 항, 제2 항, 제7 항, 또는 제8 항 중 어느 한 항에 있어서, 상기 도전성 입자를 함유하는 조성물은 액적 토출법에 의해 도포되는, 반도체 디바이스 제조 방법.
  10. 제1 항, 제2 항, 제7 항, 또는 제8 항 중 어느 한 항에 있어서, 상기 도전성 입자를 함유하는 조성물은 인쇄에 의해 도포되는, 반도체 디바이스 제조 방법.
  11. 제10 항에 있어서, 상기 인쇄는 스크린 인쇄, 오프셋 인쇄, 릴리프 인쇄, 또는 그래비어 인쇄인, 반도체 디바이스 제조 방법.
  12. 제1 항, 제2 항, 제7 항, 또는 제8 항 중 어느 한 항에 있어서, 상기 도전층은 안테나인, 반도체 디바이스 제조 방법.
  13. 제7 항 또는 제8 항에 있어서, 상기 반도체 소자는 트랜지스터인, 반도체 디바이스의 제조 방법.
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