KR101104645B1 - 발광 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명에 따른 발광 소자는 제1면 및 상기 제1면과 반대되는 제2면을 포함하는 제1 반도체층, 상기 제1 반도체층의 제1면 상에 활성층, 상기 활성층 상에 제2 도전형 반도체층 및 상기 제1 반도체층의 제2면에 형성되는 러프니스 패턴을 포함한다. 따라서, 발광 소자에 손상을 가하지 않는 범위 내의 온도와 압력에서 기판의 배면에 러프니스 패턴을 형성함으로써 GaN 반도체층으로부터 기판을 통하여 방출되는 빛을 산란시켜 전반사를 줄여 휘도가 향상된다.
Description
본 발명은 발광 소자에 관한 것이다. 특히 본 발명은 소자에 손상 없이 휘도를 향상시킬 수 있는 발광 소자에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 전류를 빛으로 변환시키는 반도체 발광 소자이다. 최근 발광 다이오드는 휘도가 점차 증가하게 되어 디스플레이용 광원, 자동차용 광원 및 조명용 광원으로 사용이 증가하고 있으며, 형광 물질을 이용하거나 다양한 색의 발광 다이오드를 조합함으로써 효율이 우수한 백색 광을 발광하는 발광 다이오드도 구현이 가능하다.
상기 발광 다이오드의 휘도는 활성층의 구조, 빛을 외부로 효과적으로 추출할 수 있는 광 추출 구조, 상기 발광 다이오드에 사용된 반도체 재료, 칩의 크기, 상기 발광 다이오드를 포위하는 몰딩부재의 종류 등 다양한 조건들에 의해 좌우된다.
본 발명이 이루고자 하는 기술적 과제는 새로운 발광 소자의 구조를 제공하는 것이다.
한편, 본 발명이 이루고자 하는 기술적 과제는 소자에 손상 없이 휘도를 향상시킬 수 있는 발광 소자의 구조를 제공하는 것이다.
본 발명에 따른 발광 소자는 제1면 및 상기 제1면과 반대되는 제2면을 포함하는 제1 반도체층, 상기 제1 반도체층의 제1면 상에 활성층, 상기 활성층 상에 제2 도전형 반도체층 및 상기 제1 반도체층의 제2면에 형성되는 러프니스 패턴을 포함한다.
상기 제1 반도체층은 언도프드 반도체층, 상기 언도프드 반도체층 상에 제1 도전형 반도체층을 포함하며, 상기 제2면은 언도프드 반도체층이 노출될 수 있다.
상기 러프니스 패턴은 상기 언도프드 반도체층에 형성될 수 있다.
상기 러프니스 패턴은 상기 제1 반도체층과 유사한 굴절율을 가지는 물질로 형성될 수 있다.
상기 제1 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP 또는 AlGaInP 중 적어도 하나의 화합물 반도체를 포함할 수 있다.
상기 제1 반도체층은 GaN을 포함하는 물질로 형성되어 있으며, 상기 러프니스 패턴은 ZnO를 포함할 수 있다.
상기 제1 도전형 반도체층에 전기적으로 연결되는 제1 전극 및 상기 제2 도전형 반도체층에 전기적으로 연결되는 제2 전극을 포함할 수 있다.
상기 발광 소자는, 상기 제1 반도체층의 상기 제2면에 기판을 더 포함하며, 상기 기판은 상기 제1 반도체층과 마주보는 제1면 및 상기 제1면과 반대되는 제2면을 포함하며, 상기 러프니스 패턴은 상기 기판의 제2면에 형성될 수 있다.
상기 기판은 사파이어를 포함하는 물질로 형성될 수 있다.
한편, 발광소자 제조 방법은 기판의 제1면 위에 제1 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물을 형성하는 단계, 상기 제1 반도체층의 상기 제1면과 반대되는 제2면 위에 상기 제1 반도체층과 유사한 굴절율을 가지는 물질을 성장하여 러프니스 패턴을 형성하는 단계 및 상기 발광구조물을 칩 경계 영역을 따라 개별 칩 단위로 분리하는 단계를 포함한다.
상기 발광구조물은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP 또는 AlGaInP 중 적어도 하나의 화합물 반도체를 성장하여 형성할 수 있다.
상기 러프니스 패턴을 형성하는 단계는, 상기 제1 반도체층의 상기 제2면 위에 씨드층을 형성하는 단계, 그리고 100 내지 200℃ 및 진공 내지 상압에서 상기 씨드층 위에 ZnO를 성장하는 단계를 포함할 수 있다.
상기 러프니스 패턴 형성 후, 상기 기판을 분리하는 단계를 더 포함할 수 있다.
상기 기판은 상기 제1면과 반대되는 제2면을 포함하며, 상기 러프니스 패턴은 상기 기판의 제2면에 형성할 수 있다.
한편, 본 발명에 따른 발광소자 패키지는 몸체, 상기 몸체에 설치된 제1 전극층 및 제2 전극층, 상기 몸체에 설치되어 상기 제1 전극층 및 상기 제2 전극층에 전기적으로 연결되는 발광 소자, 및 상기 몸체 상에 상기 발광 소자를 포위하는 제1 반도체층, 상기 제1 반도체층의 제1면 상에 활성층; 상 몰딩부재를 포함하고, 상기 발광 소자는 제1면 및 상기 제1면과 반대되는 제2면을 포함하는 기 활성층 상에 제2 도전형 반도체층 및 상기 제1 반도체층의 제2면에 형성되는 러프니스 패턴을 포함한다.
상기 제1 및 제2 전극층과 상기 발광 소자가 플립칩 본딩되어 있으며, 상기러프니스 패턴을 통하여 상기 활성층의 빛이 몰딩부재로 방출될 수 있다.
상기 제1 및 제2 전극층과 상기 발광 소자가 와이어를 통하여 전기적으로 연결되며, 상기 러프니스 패턴이 상기 몸체 위에 배치되며, 상기 몸체와 상기 러프니스 패턴 사이에 반사층을 더 포함할 수 있다.
본 발명에 따르면, 발광 소자에 손상을 가하지 않는 범위 내의 온도와 압력에서 기판의 배면에 러프니스 패턴을 형성함으로써 GaN 반도체층으로부터 기판을 통하여 방출되는 빛을 산란시켜 전반사를 줄여 휘도가 향상된다.
도 1은 본 발명의 일 실시예에 따른 발광 소자의 단면도이다.
도 2 내지 도 7은 도 1의 발광 소자를 제조하는 방법을 설명하는 단면도이다.
도 8은 도 1의 러프니스 패턴을 촬영한 사진이다.
도 9는 본 발명의 다른 실시예에 따른 발광 소자의 단면도이다.
도 10은 본 발명의 발광 소자를 적용한 발광소자 패키지의 일 단면도이다.
도 11은 본 발명의 발광 소자를 적용한 발광소자 패키지의 다른 단면도이다.
도 2 내지 도 7은 도 1의 발광 소자를 제조하는 방법을 설명하는 단면도이다.
도 8은 도 1의 러프니스 패턴을 촬영한 사진이다.
도 9는 본 발명의 다른 실시예에 따른 발광 소자의 단면도이다.
도 10은 본 발명의 발광 소자를 적용한 발광소자 패키지의 일 단면도이다.
도 11은 본 발명의 발광 소자를 적용한 발광소자 패키지의 다른 단면도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명은 기판의 배면에 형성되는 러프니스 패턴을 통하여 광추출 효율을 높임으로써 휘도를 향상시킬 수 있는 발광 소자를 설명한다.
도 1은 본 발명의 일 실시예에 따른 발광 소자의 단면도이고, 도 2 내지 도 7은 도 1의 발광 소자를 제조하는 방법을 설명하는 단면도이다.
도 1을 참고하면, 상기 발광 소자(100)는 기판(110), 기판(110)의 제1면 위에 제1 도전형 반도체층(130), 활성층(140), 제2 도전형 반도체층(150)을 포함한다.
상기 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 이용할 수 있으며, 바람직하게는 사파이어 기판(110)일 수 있다.
상기 기판(110)은 발광 구조물이 성장하는 제1면(상면) 및 상기 제1면과 반대되는 제2면(배면)을 포함하며, 제1 두께(h1)를 가지며 형성된다.
상기 제1 두께(h1)는 웨이퍼레벨(wafer level)의 기판(110) 직경에 따라 결정되며, 4inch의 웨이퍼를 사용하는 경우, 150 내지 200μm 정도의 두께를 가지며, 2inch의 웨이퍼를 사용하는 경우, 150μm 정도의 두께를 가질 수 있다.
상기 기판(110)의 제1면 상에는 상기 기판(110)과 상기 제1 도전형 반도체층(130) 사이의 격자 상수 차이를 줄이기 위해 버퍼층(도시하지 않음)이 형성될 수 있으며, 상기 버퍼층은 생략될 수 있다.
상기 제1 도전형 반도체층(130)은 단층 구조 또는 다층 구조로 형성될 수 있으며, 단층인 경우 제1 도전형 반도체층(130)으로 형성될 수 있고, 다층인 경우 하층에 언도프드(Undoped) 반도체층(120), 예를 들어, 언도프드(Undoped) GaN층이 형성될 수 있고, 상층에 제1 도전형 반도체층(130)이 배치될 수 있다.
상기 언도프드 반도체층(120) 및 제1 도전형 반도체층(130)은 InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함할 수 있다.
또한, 상기 제1 도전형 반도체층(130)이 n형 반도체층인 경우, 상기 제1 도전형 반도체층(130)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
상기 제1 도전형 반도체층(130) 상에는 상기 활성층(140)이 형성되며, 상기 활성층(140)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
상기 활성층(140)의 위 및/또는 아래에는 n형 또는 p형 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있으며, 상기 클래드층(미도시)은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다.
상기 활성층(140) 상에는 상기 제2 도전형 반도체층(150)이 형성된다. 상기 제2 도전형 반도체층(150)은 예를 들어, p형 반도체층으로 구현될 수 있는데, 상기 p형 반도체층은 InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
한편, 상기 제1 도전형 반도체층(130)과 제2 도전형 반도체층(150)에 각각 p형과 n형의 도펀트가 도핑될 수 있으며, 이에 대해 한정하지 않는다. 또한, 도시되지는 않았지만 상기 제2 도전형 반도체층(150) 상에는 제3 도전형 반도체층(미도시)이 형성될 수 있다. 따라서 상기 발광 소자(100)는 pn, np, pnp, npn 접합 구조 중 어느 하나로 형성될 수 있다.
상기 제2 도전형 반도체층(150) 상에는 투명 전극층(160)이 형성될 수 있다. 상기 투명 전극층(160)은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하며, 이러한 재료로 한정하지는 않는다.
한편, 상기 투명 전극층(160)은 플립칩 본딩하는 경우 생략될 수 있다.
상기 투명 전극층(160) 상에는 제2 전극(170)이 형성될 수 있으며, 상기 제1 도전형 반도체층(130) 상에는 제1 전극(180)이 형성될 수 있다. 상기 제1, 제2 전극(170,180)은 상기 발광 소자(100)에 전원을 제공한다.
한편, 상기 제1 도전형 반도체층(130)의 굴절률은 2.12 내지 2.44 이며, 상기 사파이어 기판(110)의 굴절율은 약1.7을 충족한다. 따라서, 상기 활성층(140)에서 발생되어 상기 기판(110)으로 방출되는 빛이 굴절율 차이에 의해 전반사되어 발광 효율이 저하될 수 있다.
이때, 상기 기판(110)의 제2면에 러프니스 패턴(190)을 형성하여 빛을 산란시킴으로써 전반사를 줄여 휘도를 향상시킬 수 있다.
상기 러프니스 패턴(190)은 상기 기판(110)의 제2면, 즉 발광 구조물이 형성되어 있는 제1면과 반대되는 배면에 형성되어 있다.
상기 러프니스 패턴(190)은 제1 도전형 반도체층(130)의 굴절율과 유사한 굴절율을 가지는 물질을 성장시켜 형성할 수 있으며, 발광 구조물의 반도체층이 GaN을 포함하는 물질일 때, 러프니스 패턴(190)은 바람직하게는 ZnO일 수 있다.
이때, 상기 러프니스 패턴(190)은 기판(110)의 제2면 전면에 형성되어 있으며, 성장 시 불규칙적인 방향으로 진행하여 불규칙적인 형태로 정렬되어 있다.
이하에서는 도 2 내지 도 7을 참고하여, 도 1의 발광 소자의 제조 방법을 설명한다.
먼저, 도 2와 같이, 웨이퍼 레벨의 기판(110)의 제1면 위에는 버퍼층(미도시)이 형성될 수 있다.
상기 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나, 바람직하게는 사파이어 기판(110)을 이용할 수 있다.
상기 기판은 제2 두께(h2)를 가지며, 상기 제2 두께(h2)는 웨이퍼레벨(wafer level)의 기판(110) 직경에 따라 결정되며, 4inch의 웨이퍼를 사용하는 경우, 650μm 정도의 두께를 가지며, 2inch의 웨이퍼를 사용하는 경우, 430μm 정도의 두께를 가질 수 있다.
상기 기판(110)은 복수의 칩을 형성하기 위한 영역이 정의되어 있으며, 도 2에서는 일 예로 두 개의 칩영역(제1 영역 및 제2 영역)을 정의하는 것으로 도시한다.
상기 기판(110) 상에 제1 도전형 반도체층(130)이 형성될 수 있다.
상기 제1 도전형 반도체층(130)은 다층 구조로 형성될 수 있으며 하층에 언도프드(Undoped) GaN 등의 언도프드 반도체층(120)이 형성되고, 상층에 제1 도전형 반도체층(130)이 형성될 수 있다.
상기 언도프드 반도체층(120) 및 제1 도전형 반도체층(130)은 InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함할 수 있다.
또한, 상기 제1 도전형 반도체층(130)이 n형 반도체층인 경우, 상기 제1 도전형 반도체층(130)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
상기 제1 도전형 반도체층(130) 및 언도프트 반도체층(120)의 굴절률은 2.12 내지 2.44 이다.
상기 제1 도전형 반도체층(130) 상에는 상기 활성층(140)이 형성되며, 상기 활성층(140)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
상기 활성층(140)의 위 및/또는 아래에는 n형 또는 p형 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있으며, 상기 클래드층(미도시)은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다.
상기 활성층(140) 상에는 상기 제2 도전형 반도체층(150)이 형성된다. 상기 제2 도전형 반도체층(150)은 예를 들어, p형 반도체층으로 구현될 수 있는데, 상기 p형 반도체층은 InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlN, InN, AlInN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
한편, 상기 제1 도전형 반도체층(130)과 제2 도전형 반도체층(150)에 각각 p형과 n형의 도펀트가 도핑될 수 있으며, 이에 대해 한정하지 않는다. 또한, 도시되지는 않았지만 상기 제2 도전형 반도체층(150) 상에는 제3 도전형 반도체층(미도시)이 형성될 수 있다. 따라서 상기 발광 소자(100)는 pn, np, pnp, npn 접합 구조 중 어느 하나로 형성될 수 있다.
상기 제1 도전형 반도체층(130), 활성층(140) 및 제2 도전형 반도체층(150)은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있다.
상기 제2 도전형 반도체층(150) 상에는 투명 전극층(160)이 형성될 수 있다. 상기 투명 전극층(160)은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하며, 이러한 재료로 한정하지는 않는다.
이때, 상기 기판(110)으로 광을 출사하는 플립칩 본딩 구조의 경우 상기 투명 전극층(160)은 생략되고, 반사 전극층(도시하지 않음)이 형성될 수도 있으며, 상기 반사 전극층은 반사율이 높은 은(Ag), 은(Ag)을 포함하는 합금, 알루미늄(Al) 또는 알루미늄(Al)을 포함하는 합금 중 적어도 어느 하나로 형성될 수 있다.
다음으로, 도 3과 같이, 제1칩과 제2칩의 경계 영역에 상기 제1 도전형 반도체층(130)이 노출되도록 제1 도전형 반도체층(130)의 일부 높이까지 식각한다.
따라서, 기판(110) 위의 발광 구조물은 투명 전극층(160)으로 형성되는 제1 상면 및 제1 상면으로부터 단차(135)를 가지며 제1 도전형 반도체층(130)으로 형성되는 제2 상면을 가진다.
이때, 상기 제1 상면의 투명 전극층(160) 상에는 제2 전극(170)이 형성될 수 있으며, 상기 제2 상면의 제1 도전형 반도체층(130) 상에는 제1 전극(180)이 형성될 수 있다.
한편, 상기 투명 전극층(160)이 형성되지 않고, 상기 제2 도전형 반도체층(150) 상에 제2 전극(170)이 형성될 수도 있으며, 이에 대해 한정하지는 않는다.
이때, 상기 각 칩 영역 사이에 경계 영역이 형성되어 있는 경우, 각 칩 영역의 발광 구조물을 개별 칩 단위로 구분하는 아이솔레이션(Isolation)공정을 추가할 수 있다.
다음으로 도 4와 같이 기판(110)의 배면, 즉 제2면에 백엔드(back end) 공정을 수행한다.
즉, 기판(110)의 제2면을 그라인드하여 제2 두께(h2)의 기판(110)을 제1 두께(h1)가 될 때까지 연마한다.
즉, 웨이퍼의 직경이 4inch인 경우 650μm에서 150 내지 200μm의 제1 두께(h1)를 가질 때까지 연마를 수행하고, 웨이퍼의 직경이 2inch인 경우 430μm에서 100μm 정도의 제1 두께(h1)를 가질 때까지 연마를 진행한다.
다음으로, 래핑(lapping) 공정을 수행하여 웨이퍼 기판(110)의 제2면을 발광면으로 기능하도록 투명하게 연마한다.
다음으로, 도 5와 같이 래핑된 기판(110)의 제2면 위에 러프니스 패턴(190)을 형성한다.
먼저 기판(190) 위에 씨드 물질을 스핀코팅하여 씨드층을 형성하고, Zn 분말과 촉매제가 제공되는 상태에서 히팅 플레이트 위에 상기 웨이퍼 기판(110)을 제공하면 씨드층이 형성되어 있는 기판(110)의 제2면 위에만 선택적으로 ZnO의 러프니스 패턴(190)이 형성된다.
이때, 상기 히팅 플레이트의 온도는 약 100 내지 200℃를 충족하며, 진공 내지 상압, 바람직하게는 1mm torr~ 770torr의 압력 하에서 히팅 플레이트가 회전하면서 촉매작용에 의해 씨드층이 형성되어 있는 기판(110)의 제2면에 ZnO가 성장된다.
따라서, 발광 구조물에 손상을 미치지 않는 온도 및 압력 하에서 기판(110)의 배면에 러프니스 패턴(190)을 형성할 수 있다.
다음으로, 도 6과 같이 개별 칩들을 서로 구분 및 분리하기 위해 칩 경계영역에 레이저 스크라이빙(Laser Scribing) 공정을 실시한다. 상기 레이저 스크라이빙 공정은 예를 들어, Nd:YAG 레이저를 사용할 수 있으나, 이에 대해 한정하지는 않는다.
상기 레이저 스크라이빙 공정에 후 브레이킹 공정을 수행하여 도 7과 같이 소자 단위로 칩을 분리함으로써 발광 소자(100)가 형성된다. 상기 브레이킹 공정은 커터(cutter) 등을 이용하여 다수의 칩들을 개별 칩 단위로 완전히 분리시킬 수 있다.
도 1 및 도 7에서는 간략화된 발광 소자(100)의 구조를 개시하였으나, 상기 발광 소자(100)의 표면에 측면 절연층 및 보호층이 형성되어 있을 수 있으며, 발광 방향에 따라 반사층이 더 형성되어 있을 수 있다.
도 8은 도 1의 러프니스 패턴을 촬영한 사진이다.
도 8은 도 1 및 도 7의 기판(110)의 제2면에 형성되어 있는 러프니스 패턴(190)을 촬영한 것이다.
상기 러프니스 패턴(190)은 150℃의 히팅 플레이트에서 2시간 동안 ZnO 결정을 성장시킨 것으로서, 도 8a의 패턴 상면을 살펴보면, ZnO 결정이 기판 위에서 불규칙적인 배열로 형성되어 있는 것을 볼 수 있다. 즉, 불규칙적인 방향으로 결정이 성장하며, 도 8b와 같이 성장된 ZnO 결정의 길이가 최대 900nm를 충족하는 것으로 관찰된다.
상기 성장된 ZnO 결정의 길이는 성장 시간 및 히팅 플레이트의 온도에 따라가 가변할 수 있다.
따라서, 발광 구조물을 성장시킨 후에 기판(110)의 배면에 200℃ 이하, 상압에서 러프니스 패턴(190)을 형성함으로써 발광 구조물에 손상을 미치지 않으면서 성장이 가능하다.
또한, 발광 구조물인 GaN과 유사한 굴절율을 가지는 ZnO를 러프니스 패턴(190)으로 사용함으로써 사파이어 기판(110)과 GaN 사이의 굴절율 차를 보상하면서 빛을 방출할 수 있다.
이하에서는 도 9를 참고하여, 본 발명의 다른 실시예를 설명한다.
도 9를 참고하면, 상기 발광 소자(200)는 언도프드 반도체층(220), 상기 언도프드 반도체층(220)의 제1면 위에 제1 도전형 반도체층(230), 활성층(240), 제2 도전형 반도체층(250)을 포함한다.
상기 언도프드 반도체층(220)은 InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함할 수 있다. 상기 언도프드 반도체층(220)은 발광 구조물이 형성되어 있는 제1면(상면) 및 상기 제1면과 반대되는 제2면(배면)을 포함한다.
상기 제1 도전형 반도체층(230)은 InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함할 수 있다.
또한, 상기 제1 도전형 반도체층(230)이 n형 반도체층인 경우, 상기 제1 도전형 반도체층은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
상기 제1 도전형 반도체층(230) 상에는 상기 활성층(240)이 형성되며, 상기 활성층(240)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
상기 활성층(240)의 위 및/또는 아래에는 n형 또는 p형 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있으며, 상기 클래드층(미도시)은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다.
상기 활성층(240) 상에는 상기 제2 도전형 반도체층(250)이 형성된다. 상기 제2 도전형 반도체층(250)은 예를 들어, p형 반도체층으로 구현될 수 있는데, 상기 p형 반도체층은 InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
한편, 상기 제1 도전형 반도체층(230)과 제2 도전형 반도체층(250)에 각각 p형과 n형의 도펀트가 도핑될 수 있으며, 이에 대해 한정하지 않는다. 또한, 도시되지는 않았지만 상기 제2 도전형 반도체층(250) 상에는 제3 도전형 반도체층(미도시)이 형성될 수 있다. 따라서 상기 발광 소자(200)는 pn, np, pnp, npn 접합 구조 중 어느 하나로 형성될 수 있다.
상기 제2 도전형 반도체층(250) 상에는 투명 전극층(260)이 형성될 수 있다. 상기 투명 전극층(160)은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하며, 이러한 재료로 한정하지는 않는다.
한편, 상기 투명 전극층(260)은 플립칩 본딩하는 경우 생략될 수 있다.
상기 투명 전극층(260) 상에는 제2 전극(270)이 형성될 수 있으며, 상기 제1 도전형 반도체층(230) 상에는 제1 전극(280)이 형성될 수 있다. 상기 제1, 제2 전극(270,280)은 상기 발광 소자(200)에 전원을 제공한다.
한편, 상기 언도프드 반도체층(220)의 굴절률은 2.12 내지 2.44 이며, 대기의 굴절율은 1로서, 굴절율 차에 의해 언도프드 반도체층(220)으로 방출되는 빛이 전반사되므로 발광 효율이 저하될 수 있다.
이때, 상기 언도프드 반도체층(220)의 제2면에 러프니스 패턴(290)을 형성하여 빛을 산란시킴으로써 전반사를 줄여 휘도를 향상시킬 수 있다.
상기 러프니스 패턴(290)은 상기 언도프드 반도체층(220)의 제2면, 즉 발광 구조물이 형성되어 있는 제1면과 반대되는 배면에 형성되어 있다.
상기 러프니스 패턴(290)은 제1 도전형 반도체층(230)의 굴절율과 유사한 굴절율을 가지는 물질을 성장시켜 형성할 수 있으며, 발광 구조물의 반도체층이 GaN을 포함하는 물질일 때, 상기 러프니스 패턴(290)은 바람직하게는 ZnO일 수 있다.
이때, 상기 러프니스 패턴(290)은 언도프드 반도체층(220)의 제2면 전면에 형성되어 있으며, 성장 시 불규칙적인 방향으로 진행하여 불규칙적인 형태로 정렬되어 있다.
상기 러프니스 패턴(290)이 불규칙적인 형태로 성장됨으로써 빛이 산란되어 휘도가 향상된다.
이와 같이 형성되는 도 9의 발광 소자(200)는 플레인 기판(도시하지 않음) 위에 언도프드 반도체층(220)부터 제1 및 제2 전극(280, 270)까지 형성 후, 플레인 기판으로부터 발광 구조물을 분리한 뒤 언도프드 반도체층(220)의 제2면에 도 5와 같이 ZnO 러프니스 패턴(290)을 성장함으로써 형성할 수 있다.
이하에서는 도 1에 도시되어 있는 발광 소자(100)를 적용하는 발광소자 패키지에 대하여 설명한다.
도 10은 본 발명의 발광 소자를 적용한 발광소자 패키지의 일 단면도이다.
도 10을 참고하면, 발광 소자 패키지(300)는 몸체부(310)와, 상기 몸체부(310)에 설치된 제1 전극층(321) 및 제2 전극층(320)과, 상기 몸체부(310)에 설치되어 상기 제1 전극층(321) 및 제2 전극층(320)과 전기적으로 연결되는 실시예에 따른 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩부재(340)를 포함한다. 도 10에서는 발광 소자 패키지(300)가 제1 실시예에 따른 발광 소자(100)를 구비한 것으로 도시하였으나, 본 발명이 이에 한정되는 것이 아니며 다른 실시예에 따른 발광 소자를 구비할 수 있다.
상기 몸체부(310)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 제1 및 제2 전극층(321, 320) 위의 몸체부(310) 상부영역(312)에 상기 발광 소자(100)의 주위로 경사면이 형성될 수 있다.
상기 제1 전극층(321) 및 제2 전극층(320)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다. 또한, 상기 제1 전극층(321) 및 제2 전극층(320)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(100)는 상기 제1 전극층(321) 및 제2 전극층(320) 상에 실장되어 있다.
상기 발광 소자(100)는 상기 제1 전극층(321) 및 제2 전극층(320)과 플립칩 방식에 의해 전기적으로 연결될 수 있다.
도 10과 같이 플립칩 방식에 의해 부착되어 있는 경우, 상기 발광 소자(100)의 투명전극층(160)은 반사전극층으로 대치될 수 있으며, 이와 달리 반사 전극층을 더 포함할 수 있다.
상기 몰딩부재(340)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(340)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
도 10과 같이 플립칩 방식에 의해 발광 소자(100)가 실장되는 경우, 전도성 솔더(330)를 통해 제1 및 제2 전극(180, 170)이 패키지(300)의 제1 및 제2 전극층(321, 320)과 전기적으로 연결되며, 기판(110)의 제2면이 외부로 노출되어 러프니스 패턴(190)을 통해 빛이 외부로 방출되는 구조를 가진다.
상기 발광 소자 패키지(300)는 상술한 실시예들의 발광 소자(100) 중 적어도 하나를 하나 또는 복수로 탑재할 수 있으며, 이에 대해 한정하지는 않는다.
실시예에 따른 발광 소자 패키지(300)는 복수개가 기판 상에 어레이되며, 상기 발광 소자 패키지(300)에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지(300), 기판, 광학 부재는 백라이트 유닛으로 기능하거나 조명 시스템으로 기능할 수도 있다.
도 11은 본 발명의 발광 소자를 적용한 발광소자 패키지의 다른 단면도이다.
도 11을 참조하면, 실시예에 따른 발광 소자 패키지(400)는 몸체부(410)와, 상기 몸체부(410)에 설치된 제1 전극층(421) 및 제2 전극층(420)과, 상기 몸체부(410)에 설치되어 상기 제1 전극층(421) 및 제2 전극층(420)과 전기적으로 연결되는 실시예에 따른 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩부재(440)를 포함한다. 도 11에서는 발광 소자 패키지가 제1 실시예에 따른 발광 소자(100)를 구비한 것으로 도시하였으나, 본 발명이 이에 한정되는 것이 아니며 다른 실시예에 따른 발광 소자를 구비할 수 있다.
상기 몸체부(410)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(100)의 주위에 경사면이 형성될 수 있다.
상기 제1 전극층(421) 및 제2 전극층(420)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다.
상기 발광 소자(100)는 상기 몸체부(410) 상에 설치되거나 상기 제1 전극층(421) 또는 제2 전극층(420) 상에 설치될 수 있다.
상기 발광 소자(100)는 와이어(102)를 통해 상기 제1 전극층(421) 및 제2 전극층(420)과 전기적으로 연결될 수 있다.
상기 몰딩부재(440)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(440)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
도 11과 같이 와이어(102)를 통해 제1 및 제2 전극(180, 170)과 제1 및 제2 전극층(421, 420)이 연결되는 경우, 러프니스 패턴(190)은 제1 전극층(421)을 향하여 배치되며, 상기 러프니스 패턴(190) 하부에 반사층(430)을 더 형성하거나, 제1 전극층(421) 위에 반사층(430)이 형성됨으로써 기판(110)의 제2면으로 방출되는 빛이 러프니스 패턴(190)을 통하여 산란되면서 반사층(430)에 의해 반사되어 다시 발광 소자(110) 내부로 인입되는 구조를 가진다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
발광 소자 100, 200
기판 110
활성층 140, 240
러프니스 패턴 190
발광소자 패키지 300, 400
기판 110
활성층 140, 240
러프니스 패턴 190
발광소자 패키지 300, 400
Claims (17)
- 제1면 및 상기 제1면과 반대되는 제2면을 포함하는 사파이어 기판;
상기 기판의 상기 제1면상에 제1 반도체층;
상기 제1 반도체층 상에 활성층;
상기 활성층 상에 제2 도전형 반도체층; 및
상기 기판의 상기 제2면에 형성되며, ZnO를 포함하는 물질로 형성되는 러프니스 패턴을 포함하는 발광 소자. - 제1항에 있어서,
상기 제1 반도체층은 언도프드 반도체층, 상기 언도프드 반도체층 상에 제1 도전형 반도체층을 포함하며, 상기 기판의 제1면 위에 상기 언도프드 반도체층이 노출되는 발광 소자.
- 삭제
- 삭제
- 제1항에 있어서,
상기 제1 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP 또는 AlGaInP 중 적어도 하나의 화합물 반도체를 포함하여 형성되는 발광 소자. - 제1항에 있어서,
상기 제1 반도체층은 GaN을 포함하는 물질로 형성되어 있는 발광 소자. - 제1항에 있어서,
상기 제1 도전형 반도체층에 전기적으로 연결되는 제1 전극; 및
상기 제2 도전형 반도체층에 전기적으로 연결되는 제2 전극을 포함하는 발광 소자. - 삭제
- 삭제
- 사파이어 기판의 제1면 위에 제1 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물을 형성하는 단계;
상기 사파이어 기판의 상기 제1면과 반대되는 제2면 위에 ZnO를 포함하는 물질로 형성되는 러프니스 패턴을 형성하는 단계; 및
상기 발광구조물을 칩 경계 영역을 따라 개별 칩 단위로 분리하는 단계를 포함하는 발광 소자 제조방법. - 제10항에 있어서,
상기 발광구조물은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP 또는 AlGaInP 중 적어도 하나의 화합물 반도체를 성장하여 형성하는 발광 소자 제조방법. - 제11항에 있어서,
상기 러프니스 패턴을 형성하는 단계는,
상기 제1 반도체층의 상기 제2면 위에 씨드층을 형성하는 단계, 그리고
상기 100 내지 200℃ 및 상압 이하의 압력에서 상기 씨드층 위에 ZnO를 성장하는 단계를 포함하는 발광 소자 제조 방법. - 삭제
- 삭제
- 몸체;
상기 몸체에 설치된 제1 전극층 및 제2 전극층;
상기 몸체에 설치되어 상기 제1 전극층 및 상기 제2 전극층에 전기적으로 연결되는 발광 소자; 및
상기 몸체 상에 상기 발광 소자를 포위하는 몰딩부재를 포함하고,
상기 발광 소자는 제1면 및 상기 제1면과 반대되는 제2면을 포함하는 사파이어 기판, 상기 기판의 상기 제1면 상에 제1 반도체층, 상기 제1 반도체층 상에 활성층; 상기 활성층 상에 제2 도전형 반도체층; 및 상기 기판의 상기 제2면에 형성되며, ZnO를 포함하는 물질로 형성되는 러프니스 패턴을 포함하는 발광 소자 패키지. - 제15항에 있어서,
상기 제1 및 제2 전극층과 상기 발광 소자가 플립칩 본딩되어 있으며, 상기러프니스 패턴을 통하여 상기 활성층의 빛이 상기 몰딩부재로 방출되는 발광소자 패키지. - 제15항에 있어서,
상기 제1 및 제2 전극층과 상기 발광 소자가 와이어를 통하여 전기적으로 연결되며, 상기 러프니스 패턴이 상기 몸체 위에 배치되며, 상기 몸체와 상기 러프니스 패턴 사이에 반사층을 더 포함하는 발광소자 패키지.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014104621A1 (en) * | 2012-12-26 | 2014-07-03 | Seoul Semiconductor Co., Ltd. | Process for depositing epitaxial zno on iii-nitride-based light emitting diode and light emitting diode including epitaxial zno |
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