KR101097540B1 - 반도체 구조물, 반도체 공정 방법, 및 플래시 메모리 스트럭쳐를 형성하는 방법 - Google Patents
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Abstract
일부 실시예들은, 이온들이 포토레지스트 마스크 측벽들의 바닥부를 따라 풋 영역들에 충돌하고 적어도 대부분의 풋 영역들을 제거하도록, 포토레지스트 마스크 측벽들의 수직 영역들로부터 이온들을 반사하는 방법들을 포함한다. 일부 실시예들에서, 트렌치들은 포토레지스트 마스크의 밑에 있는 재료에 포토레지스트 마스크 측벽들에 인접하여 형성될 수 있다. 또 다른 재료는 트렌치들 안으로 연장하는 돌출부들을 갖도록 형성될 수 있다. 그러한 돌출부들은 상기 다른 재료를 포토레지스트 마스크 밑에 있는 재료에 앵커링하는 데에 도움을 줄 수 있다. 일부 실시예들에서, 포토레지스트 마스크는 플래시 메모리 스트럭쳐들을 패터닝하기 위해 이용된다. 일부 실시예들은 송곳니-모양의 돌출부들을 통해 밑에 있는 재료들에 앵커링된 재료들을 갖는 반도체 구조물들을 포함한다.
Description
반도체 구조물들, 반도체 공정 방법들, 및 플래시 메모리 스트럭쳐들을 형성하는 방법들이 개시된다.
포토리소그래픽 공정은 일반적으로 반도체 공정 동안 재료들을 패터닝하기(patterning) 위해 이용된다. 포토리소그래픽 공정에서, 포토레지스트는 패터닝된 방사에 노출되고 그 후 패터닝된 포토레지스트 마스크를 형성하도록 현상된다. 포토레지스트 마스크의 패턴은 그 후 하나 이상의 적합한 에칭을 이용하여 밑에 있는(underlying) 재료들에 전사될 수 있다. 대안적으로, 또는 추가적으로, 포토레지스트 마스크는 기판으로의 도펀트의 주입 동안 밑에 있는 기판의 일부분을 차단하는 데에 이용될 수 있다.
밑에 있는 기판으로부터 연장하는 수직 측벽들을 갖는 패터닝된 포토레지스트 마스크를 형성하는 것이 종종 요망된다. 포토리소그래픽 공정 동안 발생할 수 있는 문제점은, 측벽들이 상부 부분들을 따라서만 수직일 수 있고, 포토레지스트 마스크와 밑에 있는 기판의 계면에서 비-수직 과잉 재료를 가질 수 있다는 것이다. 그러한 과잉 재료는 포토레지스트 마스크의 기저부(base)에서의 풋 영역들(foot regions)로서 칭해질 수 있다. 풋 영역들은, 마스크가 에칭물을 패터닝하는 데에 이용되는지 또는 도펀트 주입을 패터닝하기 위해 이용되는지 여부에 상관없이, 마스크의 후속 이용을 복잡하게 한다.
풋 영역들을 제거한 포토레지스트 마스크들을 처리하기 위한 방법들을 개발하는 것이 요망된다.
도 1-3은 예시의 실시예에 따른 포토리소그래픽 공정 동안의 반도체 구조물의 단편의 개략적인 단면도를 도시하고, 프로세스 단계들을 나타내는 도면.
도 4는 도 3의 프로세스 단계에 후속하는 프로세스 단계에서의 도 1-3의 단편을 나타내는 도면.
도 5는 또 다른 실시예에 따라 도 3의 프로세스 단계에 후속하는 프로세스 단계에서의 도 1-3의 단편을 나타내는 도면.
도 6-11은 도 5의 프로세스 단계에 후속하는 프로세스 단계에서의 도 5의 단편을 나타내는 도면.
도 12는 도 8의 단편의 상면도를 나타내는 도면.
도 13은 도 12의 프로세스 단계와 유사한 프로세스 단계에서의 종래 기술의 단편의 상면도를 나타내는 도면.
도 14는 실시예에 따른 반도체 구조물의 단편의 개략적인 단면도를 나타내는 도면.
도 4는 도 3의 프로세스 단계에 후속하는 프로세스 단계에서의 도 1-3의 단편을 나타내는 도면.
도 5는 또 다른 실시예에 따라 도 3의 프로세스 단계에 후속하는 프로세스 단계에서의 도 1-3의 단편을 나타내는 도면.
도 6-11은 도 5의 프로세스 단계에 후속하는 프로세스 단계에서의 도 5의 단편을 나타내는 도면.
도 12는 도 8의 단편의 상면도를 나타내는 도면.
도 13은 도 12의 프로세스 단계와 유사한 프로세스 단계에서의 종래 기술의 단편의 상면도를 나타내는 도면.
도 14는 실시예에 따른 반도체 구조물의 단편의 개략적인 단면도를 나타내는 도면.
일부 실시예들에서, 드라이(dry)/트림(trim) 프로세스는 풋 영역을 제어하는데에 및/또는 패터닝된 포토레지스트 마스크로부터 풋 영역을 제거하는데에 이용된다. 그러한 제거는 포토레지스트 마스크의 측벽들에 근접한 이온들(ions)의 집중(concentration)을 이용하여 달성될 수 있다. 일부 실시예들에서, 포토레지스트 마스크는 제1 재료 위에 형성되고, 트랜치들은 풋 영역들이 제거될 때 포토레지스트 마스크의 측벽들에 인접한 제1 재료에 형성된다. 그 후, 제2 재료가 측벽들에 인접하게 그리고 트랜치들 안으로 연장하는 돌출부들(projections)과 함께 퇴적될 수 있다. 그러한 돌출부들은 제2 재료를 제1 재료에 앵커링하는(anchoring) 데에 도움을 줄 수 있다.
예시의 실시예들은 도 1-14를 참고로 하여 설명된다.
먼저, 도 1을 참조하면, 도 1은 플래시 메모리 디바이스들의 제조 동안의 프로세스 단계에서의 반도체 구조물(10)을 도시한다. 구조물(10)은 베이스 반도체 재료(12)를 포함한다. 베이스 반도체 재료는 실리콘을 포함하거나, 주로 그것으로 구성되거나, 또는 그것으로 구성될 수 있고; 예를 들면, p-형 도펀트로 가볍게 백그라운드 도핑된 단결정 실리콘에 대응할 수 있다. 베이스 반도체 재료(12)는 반도체 기판 또는 반도체 기판의 일부분으로 간주될 수 있다. 이하의 청구항들의 해석을 돕기 위해, 용어들 "반도전성 기판", "반도체 구조물" 및 "반도체 기판"은 (단독 또는 그외의 재료들을 포함하는 조립체들의) 반도전성 웨이퍼와 같은 벌크 반도전성 재료들, 및 (단독 또는 그외의 재료들을 포함하는 조립체들의) 반도전성 재료 층들을 포함하나, 이에 제한되지 않는, 반도전성 재료를 포함하는 임의의 구조물을 의미한다. 용어 "기판"은 전술한 반도전성 기판들을 포함하나, 이에 제한되지 않는, 임의의 지지 스트럭쳐를 칭한다. 베이스(12)는 동종인(homogenous) 것으로 도시되지만, 베이스는 일부 실시예들에서 다수의 층들을 포함할 수 있다. 예를 들면, 베이스(12)는 집적 회로 제조와 연관된 하나 이상의 층을 포함하는 반도체 기판에 대응할 수 있다. 그러한 실시예들에서, 그러한 층들은 금속 상호접속 층들, 배리어 층들, 확산 층들, 절연체 층들, 등 중 하나 이상의 층에 대응할 수 있다.
터널 유전체(14)는 베이스(12) 위에 형성된다. 터널 유전체는 임의의 적합한 조성물 또는 조성물들의 조합을 포함할 수 있고; 예를 들면, 실리콘 이산화물을 포함하거나, 주로 그것으로 구성되거나, 또는 그것으로 구성될 수 있다.
전하-유지(charge-retaining) 재료(16)는 터널 유전체(14) 위에 형성된다. 전하-유지 재료는 플로팅 게이트(floating gate)(예를 들면, 다결정 실리콘)를 포함할 수 있거나 또는 전하-트래핑(charge-trapping) 재료(예를 들면, 실리콘 질화물)를 포함할 수 있다. 전하-유지 재료가 동종인 것으로 도시되지만, 일부 실시예들에서 그것은, 예를 들면, 유전체 재료 내에 임베드된 나노점들(nanodots)과 같은, 다수의 상이한 조성물들을 포함할 수 있다.
차단(blocking) 유전체(18)는 전하-유지 재료 위에 있다. 차단 유전체는 임의의 적합한 조성물 또는 조성물들의 조합을 포함할 수 있고; 예를 들면, 실리콘 질화물, 실리콘 이산화물, 또는 임의의 다양한 하이-k 재료들 중 하나 이상의 것을 포함하거나, 주로 그것으로 구성되거나, 또는 그것으로 구성될 수 있다(하이-k 재료들은 실리콘 이산화물의 유전 상수보다 더 큰 유전 상수를 갖는 재료들임).
제어 게이트 재료(20)는 차단 유전체 위에 형성된다. 제어 게이트 재료는 임의의 적합한 조성물 또는 조성물들의 조합을 포함할 수 있고; 예를 들면, 다양한 금속들, 금속-함유 조성물들, 및 도전성-도핑 반도체 재료들 중 하나 이상을 포함하거나, 주로 그것으로 구성되거나, 또는 그것으로 구성될 수 있다.
터널 유전체(14), 전하-유지 재료(16), 차단 유전체(18) 및 제어 게이트 재료(20)는 그 층들이 플래시 메모리 게이트들로 최종적으로 패터닝될 수 있다는 점에서 게이트 스택(gate stack)(22)으로 함께 간주될 수 있다.
패터닝 마스크 재료(24)는 게이트 스택(22) 위에 형성된다. 패터닝 마스크 재료는 탄소 재료일 수 있고, 예를 들면, 비정질(amorphous) 탄소를 포함하거나, 주로 그것으로 구성되거나, 또는 그것으로 구성될 수 있다.
하드 마스킹(hard masking) 재료(26)는 재료(24) 위에 형성된다. 하드 마스킹 재료는 DARC(deposited antireflective coating)에 대응할 수 있고; 이에 따라, 실리콘 산질화물(silicon oxynitride)을 포함하거나, 주로 그것으로 구성되거나, 또는 그것으로 구성될 수 있다. DARC는 예시의 재료(26)이고, 재료(26)는 그외의 실시예들에서 그외의 조성물들을 포함할 수 있다(재료(26)의 조성물은, 적용에 따라, 전기적으로 절연성이거나, 전기적으로 도전성이거나, 또는 반도전성일 수 있음).
재료(28)는 하드 마스킹 재료(26) 위에 퇴적된다. 재료(28)는 일부 실시예들에서 포토레지스트를 포함하거나, 주로 그것으로 구성되거나, 또는 그것으로 구성될 수 있고, 본원에서 기술된 실시예들 중 일부에서 포토레지스트로 칭해질 수 있다.
전술한 바와 같이, 용어 "반도체 기판"은 다양한 층들 및 스트럭쳐들과의 조합으로 반도체 재료를 포함하는 구조물들을 기술할 수 있다. 따라서, 베이스(12), 게이트 스택(22), 탄소 재료(24) 및 하드 마스킹 재료(26)는 일부 실시예들에서 반도체 기판으로 함께 간주될 수 있다.
도 2를 참고하면, 포토레지스트(28)는 포토리소그래피적으로 패터닝되어 포토레지스트로부터 패터닝된 마스킹 스트럭쳐(30)를 형성한다. 스트럭쳐(30)는 패터닝된 포토레지스트 마스크로서, 또는 대안적으로 패터닝된 피처(feature)로서 칭해질 수 있다. 패터닝된 포토레지스트 마스크는, 도시된 단면도에서, 마주보는 측벽들(32 및 34)의 쌍, 및 측벽들 사이에서 연장하는 상부 표면(35)을 포함한다.
측벽들(32 및 34)은 하드 마스킹 재료(26)의 최상부 표면으로부터 위쪽으로 연장한다. 측벽들은 실질적으로 수직인(즉, 재료(26)의 평면 상부 표면에 관해 직각인) 상부 영역들(36)을 포함하고, 수직이 아닌 하부 영역들(38)을 포함한다. 하부 영역들은 풋 영역들로서 칭해질 수 있다. 풋 영역들은 일반적으로 바람직하지 않으며, 포토리소그래픽 공정 및 현상 동안 곤란함들 및 문제점들로부터 발생된다. 풋 영역들은 패터닝된 포토레지스트 마스크와 밑에 있는 층(26)의 계면에 남아있는 과잉 포토레지스트 재료로 간주될 수 있다. 이상적으로, 측벽들(32 및 34)은, 풋 영역들(38)을 갖는 것보다는, 밑에 있는 재료(26)와의 계면으로부터 상부 표면(35)까지의 전체 거리를 따라 수직으로 연장할 것이다. 일부 실시예들은 풋 영역들을 전체적으로 제거하도록, 또는 풋 영역의 형상을 제어하도록 이용될 수 있는 방법들을 포함한다.
도 3을 참고하면, 구조물(10)은 포토레지스트 마스크(30) 중 일부분을 제거하는 에칭 조건들에 노출된다. 그러한 에칭 조건들은 마스크의 높이를 더 낮출 수 있고(즉, 상부 표면(35)과 층(26)의 상부 표면 사이의 거리를 감소시킬 수 있고), 또한 포토레지스트 마스크의 횡 두께를 감소시킬 수 있다(즉, 측벽들(32 및 34) 사이의 거리를 감소시킬 수 있다). 에칭 조건들은 포토레지스트 마스크에서 아래쪽으로 향하게 된 이온들(40)을 포함하는 것으로 도시된다. 이온들은 주로 직각으로 향하게 되지만, 상당량의 횡 속도를 갖는다. 따라서, 이온들 중 일부는, 도 3에서 스침(grazing) 이온들(41)에 의해 예시된 바와 같이, 측벽들의 수직 영역들(36)을 스치고 지나간다. 그러한 스침 이온들은 표면들의 수직 영역들로부터 반사되고 이에 의해 풋 영역들(38)로 향하게 될 수 있다. 이것은 풋 영역들이 포토레지스트 마스크의 그외의 영역들보다 더 많은 에칭을 받게 할 수 있고, 이것은 포토레지스트 마스크의 그외의 영역들보다 더 빠른 풋 영역들의 제거를 야기할 수 있다. 반사들로 인한 얼마간의 에칭을 갖는 구역들은 도 3에서 영역(39)으로서 개략적으로 예시된다. 추가적인 이온 에칭을 갖는 영역들(39)은 얼마간의 이온 포커싱(ion focusing)이 발생하는 구역들로서 칭해질 수 있다.
영역들(39)로부터의 재료의 빠른 제거는 궁극적으로 풋 영역들의 적어도 대부분의 과잉 재료의 제거를 야기할 수 있고, 이것은 그들이 이제 (도 4에 도시된 바와 같이) 재료(26)의 상부 표면에 완전히 수직으로 연장하도록 측벽들(32 및 34)을 변경할 수 있다.
수직 측벽들에 인접한 영역들로의 이온들의 집중(또는 포커싱)은 마이크로트렌칭(microtrenching)(또는 대안적으로, 프로파일 트렌칭)으로 간주될 수 있다. 마이크로트렌칭을 설명하기 위해 제안된 두 가지 메커니즘들은: (1) 전반사 이온 산란(specular ion scattering)이 스침 입사(grazing incidence)에서 측벽 표면들로부터 발생하는 것, 및 (2) 이온 편향(ion deflection)이 마이크로스트럭쳐들의 차등 충전(differential charging)에 기인하여 발생하는 것이다. 종래 기술에서는, 마이크로트렌칭은 반도체 제조 동안 회피되어야할 문제점이다. 본 발명의 일부 실시예들은 마스킹 피처들의 패터닝 동안의 이익을 위해 마이크로트렌칭의 종래 기술의 문제점을 이용한다.
피처(30)의 패터닝 동안 이온 포커싱을 야기하는 데에 이용될 수 있는 일부 예시의 조건들은 다음과 같다. 바이어스(bias)는 약 100 볼트에서 약 1000볼트까지(예를 들면, 약 150볼트에서 약 400볼트까지)일 수 있고, 처리 시간은 약 5초에서 약 2분까지(예를 들면, 약 10초에서 약 30초까지)일 수 있고, 처리 챔버 내의 압력은 대기압보다 더 작을 수 있고(예를 들면, 약 10 밀리토르(millitorr)일 수 있고), 이온들은 피처(30)의 재료를 등방성으로 에칭하는 임의의 가스들로부터 형성될 수 있다. 예를 들면, 피처(30)가 포토레지스트로 구성되면, 이온들은 산소 및/또는 수소화불화탄소들(hydrofluorocarbons) 및/또는 할로겐-함유 재료들 및/또는 N2로부터 형성될 수 있다.
도 4를 참조하면, 약 반 정도 포토레지스트 마스크의 폭을 감소시키고, 풋 영역들(38)(도 2)을 실질적으로 전체적으로 제거하도록 충분히 에칭한 후의 구조물(10)이 도시된다. 도 4의 공정 단계에서 전체 측벽들(32 및 34)은 재료(26)와의 계면으로부터 마스킹 피처(30)의 상부 표면(35)까지 수직으로 연장한다. 따라서, 도 3의 에칭은 측벽들의 상부 영역들(36)(도 2)의 수직성을 측벽들의 하부 영역들(38)(도 2)로 연장되게 하는 것으로 간주될 수 있다.
도 4의 구조물은 마스크를 패터닝하기 위한 일 실시예를 나타낸다. 또 다른 실시예가 도 5에 도시된다. 도 5의 실시예는 풋 영역들(38)(도 2)을 제거하는 데에 이용되는 이온 반사들에 의해 하드 마스킹 재료(26) 안에 형성되는 트렌치들(또는 캐비티들)(40)을 도시한다. 트렌치들(40)은 측벽들(32 및 34)의 기저부들에 있고, 수직 측벽들을 따라 형성되는 것으로 간주될 수 있고, 또는 재료(26) 안으로의 측벽들의 수직 영역들의 연장들이 되는 것으로 간주될 수 있다. 도시된 실시예에서, 트렌치들은 재료(26)를 부분적으로만 통과하여 연장한다.
후속 공정에서, 패터닝된 마스크(30)는 패턴을 게이트 스택(22)에 전하기 위해 이용된다. 패터닝된 마스크를 이용하여 그러한 패턴을 전하기 위한 공정은, 공정이 도 4의 구조물로부터 시작하는지(즉, 마스크에 인접한 트렌치들이 없는 구조물로부터 시작하는지), 또는 도 5의 구조물로부터 시작하는지(즉, 마스크에 인접한 트렌치들을 갖는 구조물로부터 시작하는지) 여부와 관계없이 동일할 수 있다. 그러나, 도 5의 트렌치들은, 후술되는 바와 같이, 어느 정도의 이점들을 제공할 수 있다. 도 6-11은 도 5의 구조물로부터 시작하는 실시예에 관한 게이트 스택의 패터닝을 설명한다. 본 발명은 유사한 패터닝이 도 4의 구조물로부터 시작하여 수행될 수 있는 유사한 실시예를 포함한다.
도 6을 참조하면, 희생 재료(sacrificial material)(42)는 패터닝된 마스크(30) 위에 그리고 캐비티들(40) 내에 형성된다. 희생 재료(42)는 임의의 적합한 조성물 또는 조성물들의 조합을 포함할 수 있고, 예를 들면, 실리콘 이산화물 또는 실리콘 질화물을 포함하거나, 주로 그것으로 구성되거나, 또는 그것으로 구성될 수 있다.
도 7을 참조하면, 희생 재료(42)는 마스크(30)의 마주보는 면들에서 마스킹 스트럭쳐들(44 및 46)의 쌍 안으로 재료를 형성하도록 이방성(anisotropically) 에칭된다. 마스킹 스트럭쳐들(44 및 46)은, 각각, 패터닝된 마스크의 마주보는 측벽들(32 및 34)을 따라서 있다.
도 8을 참조하면, 패터닝된 마스크(30)(도 7)는 마스킹 스트럭쳐들(44 및 46) 사이에 갭(48)을 남기도록 제거된다. 마스킹 스트럭쳐들(44 및 46)은 층(26) 안으로 연장하는 재료(42)의 돌출부들(캐비티들(40) 내의 재료(42)의 일부분들)을 갖고, 그러한 돌출부들은 재료(42)를 재료(26)에 앵커링하는 데에 도움을 줄 수 있다. 이것은, 그러한 캐비티들이 없는 도 4의 실시예들을 이용하는 것과 대비하여, 캐비티들(40)을 갖는 도 5의 실시예를 이용하는 것의 이점이다.
마스킹 스트럭쳐들(44 및 46)은 본래의 포토레지스트 패턴보다 더 높은 밀도에서 형성되고, 일부 실시예들에서 포토레지스트 마스킹 스트럭쳐를 마스킹 스트럭쳐들(44 및 46)로 교체하는 프로세스는 마스킹 스트럭쳐들 사이의 피치를 반감하는 (또는 단위 면적에 걸친 마스킹 스트럭쳐들의 수를 두 배로 하는) 방법일 수 있다.
도 9를 참조하면, 마스킹 스트럭쳐들(44 및 46)의 패턴은 층(26)의 재료의 에칭을 이용하여 층(26)으로 전사된다.
도 10을 참조하면, 희생 재료(42)(도 9)는 제거되고, 하드 마스킹 재료(26)의 패턴은 에칭을 이용하여 탄소 재료(24)로 전사된다.
도 11을 참조하면, 탄소 재료(24)(도 10)의 패턴은 하나 이상의 적합한 에칭을 이용하여 게이트 스택(22)으로 전사되고, 재료들(24 및 26)(도 10)이 제거된다. 이것은 게이트들(50 및 52) 안으로 게이트 스택들을 형성하고, 이것은 그 후 플래시 메모리 셀들에 통합될 수 있다.
도 12 및 13은 종래 기술과 비교하여 일부 실시예들을 이용하여 획득될 수 있는 이점을 나타낸다. 도 12는 도 8의 공정 단계에서의 구조물(10)의 상면도를 나타내고, 도 13은 유사한 공정 단계에서의 종래 기술 구조물의 상면도를 나타낸다. 패터닝된 마스크들(44 및 46)은 재료(26)를 가로질러 연장하는 라인들이고, 도 12의 실시예에서 그러한 라인들은 직선이고 서로와 평행하다. 대조적으로, 도 13의 종래 기술의 구조물에서는, 유사한 라인들(44 및 46)은 표면(26)을 구불구불하게 가로지르고 서로와 평행한 채로 남아있지 않다. 도 13의 종래 기술의 라인들이 구불구불한 이유는, 종래 기술 공정에서 풋 영역들(38)(도 2)이 제거되지 않아서, 라인들(44 및 46)이 그러한 풋 영역들에서 흔들리고 그러한 흔들림(wobbling)에 의해 야기된 불안정성에 기인하여 재료(26)에서 천이하게 되는 것에 기인한다. 도 12의 실시예는 풋 영역들을 제거함으로써 흔들림을 제거했다. 마스킹 재료들(44 및 46)이 캐비티들에 앵커링된 돌출부들(예를 들면, 도 8의 캐비티들(40)에 앵커링된 돌출부들)을 갖는 실시예들에서, 그러한 앵커링은 재료(26) 표면 상의 마스킹 재료들의 천이를 경감시키는 데에 더 도움을 줄 수 있다.
도 14는 도 8의 공정 단계에서의 마스킹 스트럭쳐(44) 및 밑에 있는 재료(26)의 확대도를 도시한다. 마스킹 스트럭쳐는 캐비티(40) 내에 재료(42)의 돌출부를 포함하는 것으로 도시된다. 그러한 돌출부는 일반적으로 참조번호 60에 의해 표시된다. 돌출부는 뾰족한 바닥 영역(62) 및 그러한 뾰족한 바닥 영역으로부터 위쪽으로 연장하는 측벽들(63 및 65)의 쌍을 갖는다. 측벽(65)은 실질적으로 수직인 반면, 측벽(63)은 수직으로부터 멀어지게 기울어지고 구부러진 영역(65)으로 연장한다. 돌출부(60)는 상당히 송곳니를 닮은 모양을 이루고, 이에 따라 송곳니-모양(fang-like)의 돌출부로 칭해질 수 있다.
돌출부의 크기는 도 3의 패터닝 동안에 이용된 조건들에 의해 제어될 수 있다. 마스킹 스트럭쳐(44)는 송곳니 모양 부분의 최하부 표면으로부터 마스킹 스트럭쳐의 상부 표면으로 연장하는 총 (또는 전체) 높이를 포함하는 것으로 간주될 수 있고, 그러한 높이는 도 14에서 참조번호 70에 의해 표시된다. 마스킹 스트럭쳐도 도시된 단면도에서 측벽들 중 하나의 측벽으로부터 측벽들 중 다른 측벽으로 연장하는 횡 폭(lateral width)을 포함하는 것으로 간주될 수 있고, 그러한 횡 폭은 도 14에서 참조번호 72로 표시된다. 송곳니-모양의 돌출부는 돌출부의 최하부 표면으로부터 재료(26)의 상부 표면까지의 높이를 가지며, 그러한 높이는 도 14에서 74로 참조번호가 붙여진다. 송곳니-모양의 돌출부는 또한 횡 폭을 갖으며, 그러한 횡 폭은 도 14에서 76으로 참조번호가 붙여진다. 일부 실시예들에서, 송곳니-모양의 돌출부의 높이는 마스킹 스트럭쳐(44)의 총 전체 높이의 약 5%에서 약 50%까지일 수 있고; 돌출부의 폭은 마스킹 스트럭쳐의 총 폭의 약 5%에서 약 100%까지일 수 있다.
전술한 실시예들은 포토레지스트에 가장 가까운 풋 영역들을 제거하기 위한 것이지만, 그외의 실시예들에서 유사한 공정이 그외의 재료들에 인접한 풋 영역들을 제거하는 데에 이용될 수 있다. 또한, 실시예들이 예시된 송곳니-모양의 돌출부들을 통해 희생 재료들을 그외의 재료들에 앵커링하는 것을 예시하지만, 그외의 실시예들에서 희생이 아닌 재료들이 유사한 송곳니-모양의 돌출부들을 통해 앵커링될 수 있다.
예시의 실시예들이 플래시 메모리의 형성을 참고로 하여 상기에 기술되지만, 그외의 실시예들에서 본원에서 설명된 방법들이 그외의 스트럭쳐들의 제조 동안 이용될 수 있다. 방법들은 특히, 예를 들면, 그외의 메모리 어레이들(예를 들면, DRAM(dynamic random access memory) 어레이들)과 같은, 규칙적인 라인 및 공간 피처들을 갖는 구조물들의 제조 동안 유용할 수 있다.
Claims (30)
- 플래시 메모리 스트럭쳐를 형성하는 방법으로서,
반도체 기판 위에 패터닝된 포토레지스트 마스크를 형성하는 단계 ― 상기 포토레지스트 마스크는, 적어도 하나의 단면도에서, 상기 기판에 관해 위쪽으로 연장하는 마주보는 측벽들의 쌍을 포함하고, 상기 측벽들은 상부 수직 영역들 및 하부 비수직 영역들을 포함하고; 상기 기판은 반도체 베이스 및 상기 반도체 베이스 위의 게이트 스택을 포함하고; 상기 게이트 스택은 상기 반도체 베이스로부터, 위로 향하는 순서로, 터널 유전체, 전하-유지 재료, 차단 유전체, 및 제어 게이트 재료를 포함하고; 상기 기판은 상기 제어 게이트 재료 위의 탄소 재료, 및 상기 탄소 재료 위의 하드 마스킹 재료를 더 포함하고; 상기 포토레지스트 마스크는 상기 하드 마스킹 재료 위에 형성됨 ―;
상기 비수직 영역들로부터 상기 포토레지스트 마스크의 일부분들을 제거하고 이에 따라 상기 수직 영역들을 상기 하드 마스킹 재료로 연장하기 위해, 그리고 상기 하드 마스킹 재료에 캐비티들(cavities)을 형성하기 위해 상기 패터닝된 포토레지스트 마스크를 마이크로트렌칭 조건들에 노출시키는 단계;
상기 패터닝된 포토레지스트 마스크 위에 그리고 상기 마주보는 측벽들을 따라 희생 재료(sacrificial material)을 형성하는 단계 ― 상기 희생 재료는 상기 캐비티들 안으로 연장함 ―;
상기 희생 재료를 이방성 에칭하여 상기 포토레지스트 마스크의 상기 마주보는 측벽들을 따라 마스킹 스트럭쳐들을 형성하는 단계;
상기 포토레지스트 마스크를 제거하는 단계;
하나 이상의 에칭을 이용하여 상기 마스킹 스트럭쳐들의 패턴을 상기 하드 마스킹 재료, 탄소 재료, 및 게이트 스택으로 전사하는(transferring) 단계; 및
상기 마스킹 스트럭쳐들의 그 패턴을 상기 하드 마스킹 재료로 전사하는 단계 후에, 상기 마스킹 스트럭쳐들을 제거하는 단계
를 포함하는 방법. - 제1항에 있어서, 상기 캐비티들은 상기 하드 마스킹 층을 완전히 통과하여 연장하지 않는 방법.
- 제1항에 있어서, 상기 하드 마스킹 재료는 실리콘 산질화물(silicon oxynitride)로 구성되고, 상기 희생 재료는 실리콘 이산화물(silicon dioxide) 또는 실리콘 질화물(silicon nitride)로 구성되는 방법.
- 제1항에 있어서, 개별 희생 재료 마스킹 스트럭쳐는 캐비티 안으로 연장하는 돌출부를 갖고, 돌출부의 최하부 영역으로부터 상기 마스킹 스트럭쳐의 최상부 표면까지의 총 높이를 갖고; 상기 돌출부는 상기 총 높이의 5%에서 50%까지를 포함하는 방법.
- 제1항에 있어서, 개별 희생 재료 마스킹 스트럭쳐는 캐비티 안으로 연장하는 돌출부를 갖고, 횡 폭(lateral width)을 갖고; 상기 돌출부는 상기 횡 폭의 5%에서 100%까지를 포함하는 방법.
- 제1항에 있어서,
개별 희생 재료 마스킹 스트럭쳐는 캐비티 안으로 연장하는 돌출부를 갖고;
상기 개별 마스킹 스트럭쳐는 상기 돌출부의 최하부 영역으로부터 상기 마스킹 스트럭쳐의 최상부 표면까지의 총 높이를 갖고;
상기 돌출부는 상기 총 높이의 5%에서 50%까지를 포함하고;
개별 마스킹 스트럭쳐는 횡 폭을 갖고;
상기 돌출부는 상기 횡 폭의 5%에서 100%까지를 포함하는 방법. - 반도체 공정 방법으로서,
반도체 기판 위에 패터닝된 포토레지스트 마스크를 형성하는 단계 ― 상기 포토레지스트 마스크는, 적어도 하나의 단면도에서, 상기 기판에 관해 위쪽으로 연장하는 마주보는 측벽들의 쌍을 포함하고, 상기 측벽들은 상부 수직 영역들 및 하부 비수직 영역들을 포함함 ―;
상기 비수직 영역들로부터 상기 포토레지스트 마스크의 일부분들을 제거하기 위해 그리고 또한 상기 수직 영역들을 상기 기판으로 연장하여 상기 패터닝된 포토레지스트 마스크에 인접하게 상기 기판에 캐비티들을 형성하기 위해 상기 패터닝된 포토레지스트 마스크를 마이크로트렌칭 조건들에 노출시키는 단계;
상기 패터닝된 포토레지스트 마스크 위에 그리고 상기 마주보는 측벽들을 따라 희생 재료을 형성하는 단계 ― 상기 희생 재료는 상기 캐비티들 안으로 연장함 ―;
상기 희생 재료를 이방성 에칭하여 상기 포토레지스트 마스크의 상기 마주보는 측벽들을 따라 마스킹 스트럭쳐들을 형성하는 단계;
상기 포토레지스트 마스크를 제거하는 단계;
하나 이상의 에칭을 이용하여 상기 마스킹 스트럭쳐들의 패턴을 상기 기판으로 전사하는 단계; 및
상기 마스킹 스트럭쳐들의 그 패턴을 상기 기판으로 전사하는 단계 후에, 상기 마스킹 스트럭쳐들을 제거하는 단계
를 포함하는 반도체 공정 방법. - 삭제
- 반도체 구조물로서,
반도체 기판; 및
상기 기판 위에 있고, 상기 기판 안으로 연장하는 송곳니-모양의(fang-like) 돌출부들을 통해 상기 기판에 연결되는 복수의 스트럭쳐들
을 포함하며,
상기 기판은 반도체 베이스 및 상기 반도체 베이스 위의 게이트 스택을 포함하고; 상기 게이트 스택은 상기 반도체 베이스로부터, 위로 향하는 순서로, 터널 유전체, 전하-유지 재료, 차단 유전체, 및 제어 게이트 재료를 포함하고; 상기 기판은 상기 제어 게이트 재료 위의 탄소 재료 및 상기 탄소 재료 위의 하드 마스킹 재료를 더 포함하고;
상기 송곳니-모양의 돌출부들은 부분적으로 상기 하드 마스킹 재료 안으로 연장하지만, 상기 하드 마스킹 재료를 완전히 통과하지 않고;
상기 스트럭쳐들은 상기 하드 마스킹 재료 위에 형성된 라인들을 포함하는 반도체 구조물. - 제9항에 있어서, 상기 하드 마스킹 재료는 실리콘 산질화물로 구성되고, 상기 스트럭쳐들은 실리콘 이산화물 또는 실리콘 질화물로 구성되는 반도체 구조물.
- 제10항에 있어서, 상기 스트럭쳐들은 쌍으로 배열되어 있고, 쌍을 이룬 스트럭쳐들은 상기 스트럭쳐들과 직접 맞닿는 포토레지스트-함유 피처들만큼 서로로부터 이격되는 반도체 구조물.
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