KR101094353B1 - Method of forming a gate pattern for Flash memory device - Google Patents

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Abstract

본 발명은 게이트 패턴에 심(seam)이 형성되는 현상을 개선할 수 있는 플래시 메모리 소자의 게이트 패턴 형성방법에 관한 것이다.The present invention relates to a method of forming a gate pattern of a flash memory device capable of improving a phenomenon in which a seam is formed in a gate pattern.

본 발명의 실시 예에 따른 플래시 메모리 소자의 게이트 패턴 형성방법은 소자 분리 영역들 및 활성 영역들을 포함하는 반도체 기판의 상기 활성 영역들 각각의 상부에 게이트 절연막 및 제1 도전막이 적층된 구조를 형성하고, 상기 소자 분리 영역들 각각에 상기 제1 도전막보다 낮은 높이의 소자 분리막을 형성하는 단계와, 상기 제1 도전막 및 상기 소자 분리막의 표면을 따라 유전체막을 형성하는 단계와, 상기 제1 도전막 및 상기 소자 분리막의 표면을 따라 상기 유전체막 상부에 제2 도전막을 형성하여 상기 소자 분리 영역 각각의 상부에서 상기 제1 도전막들의 측벽에 형성된 상기 제2 도전막이 제1 간격으로 이격되도록 형성되는 단계와, 상기 제2 도전막의 상부를 산화시켜 산화막을 형성하는 단계와, 상기 산화막을 제거하여 상기 제1 도전막들의 측벽에 잔류하는 상기 제2 도전막이 상기 제1 간격보다 넓은 제2 간격으로 이격되는 단계와, 상기 제2 도전막의 상부에 제3 도전막을 형성하는 단계를 포함한다.In a method of forming a gate pattern of a flash memory device according to an embodiment of the present invention, a gate insulating layer and a first conductive layer are formed on each of the active regions of a semiconductor substrate including device isolation regions and active regions. Forming a device isolation film having a lower height than the first conductive film in each of the device isolation regions, forming a dielectric film along surfaces of the first conductive film and the device isolation film, and forming the first conductive film. And forming a second conductive layer on the dielectric layer along the surface of the device isolation layer so that the second conductive layers formed on the sidewalls of the first conductive layers on each of the device isolation regions are spaced apart at first intervals. And oxidizing an upper portion of the second conductive film to form an oxide film, and removing the oxide film to form an oxide film. The second conductive film that remains on the wall and forming the step and, above the second conductive film that are spaced the first gap wider than the second gap the third conductive film.

심, 캡핑막, 산화, 증착 Shim, Capping Film, Oxidation, Deposition

Description

플래시 메모리 소자의 게이트 패턴 형성방법{Method of forming a gate pattern for Flash memory device} Method of forming a gate pattern for flash memory device

본 발명은 플래시 메모리 소자의 게이트 패턴 형성방법에 관한 것으로 특히, 게이트 패턴에 심(seam)이 형성되는 현상을 개선할 수 있는 플래시 메모리 소자의 게이트 패턴 형성방법에 관한 것이다.The present invention relates to a method of forming a gate pattern of a flash memory device, and more particularly, to a method of forming a gate pattern of a flash memory device capable of improving a phenomenon in which a seam is formed in a gate pattern.

플래시 메모리 소자의 셀 어레이는 스트링 구조를 포함한다. 스트링 구조는 비트라인에 드레인이 연결되는 드레인 셀렉트 트랜지스터, 공통 소스 라인에 소스가 연결되는 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터 및 소스 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀을 포함한다. 이러한 스트링 구조는 평행하게 형성되며, 소자 분리막을 경계로 전기적으로 격리되어 다수 개가 형성된다. 평행하게 배열된 스트링 구조들의 게이트 패턴들은 게이트 라인을 통해 연결된다. 보다 상세히 하면, 게이트 라인은 드레인 셀렉트 트랜지스터들의 게이트 패턴들을 연결하는 드레인 셀렉트 라인과, 소스 셀렉트 트랜지스터들의 게이트 패턴들을 연결하는 소스 셀렉트 라인과, 메모리 셀들의 게이트 패턴들을 연결하는 워드라인들을 포함한다. The cell array of the flash memory device includes a string structure. The string structure includes a drain select transistor having a drain connected to a bit line, a source select transistor having a source connected to a common source line, a plurality of memory cells connected in series between the drain select transistor and the source select transistor. These string structures are formed in parallel, and electrically separated from each other by the boundary of the device isolation layer to form a plurality of string structures. Gate patterns of string structures arranged in parallel are connected through gate lines. In more detail, the gate line includes a drain select line connecting the gate patterns of the drain select transistors, a source select line connecting the gate patterns of the source select transistors, and a word line connecting the gate patterns of the memory cells.

상술한 바와 같이 평행하게 배열된 스트링 구조들의 게이트 패턴들을 연결하기 위해서 게이트 라인은 스트링 구조 및 소자 분리막과 교차한다. 한편, 게이트 라인은 플로팅 게이트, 유전체막 및 컨트롤 게이트가 적층된 스택(stack)형 게이트 패턴의 컨트롤 게이트가 연결되어 형성된 것이다. 그리고, 소자 분리막은 플로팅 게이트보다 낮은 높이로 형성된다. 이에 따라 소자 분리막과 플로팅 게이트 사이에는 단차가 발생하게 되므로 컨트롤 게이트는 소스 분리막과 플로팅 게이트에 의해 정의되는 단차 상에 형성된다. 즉, 컨트롤 게이트는 소스 분리막과 플로팅 게이트에 의해 정의되는 단차 때문에 소자 분리막의 상부 뿐 아니라 플로팅 게이트의 측벽에도 형성된다.As described above, the gate line intersects the string structure and the device isolation layer to connect the gate patterns of the string structures arranged in parallel. The gate line is formed by connecting a control gate of a stack type gate pattern in which a floating gate, a dielectric layer, and a control gate are stacked. The device isolation layer is formed at a height lower than that of the floating gate. As a result, a step is generated between the device isolation layer and the floating gate, so that the control gate is formed on the step defined by the source isolation layer and the floating gate. That is, the control gate is formed not only on the top of the device isolation layer but also on the sidewall of the floating gate due to the step defined by the source isolation layer and the floating gate.

최근 플래시 메모리 소자가 고집적화됨에 따라 스트링 구조들 사이의 간격이 좁아지고 있는 추세이다. 이에 따라 소자 분리막의 폭이 좁아지고 플로팅 게이트들 간의 간격이 좁아지고 있다. 이와 같이 소자 분리막의 폭이 좁아지고 플로팅 게이트들 간의 간격이 좁아지면, 인접한 플로팅 게이트의 측벽들에 형성된 컨트롤 게이트용 도전막 사이의 틈이 미세해져 컨트롤 게이트에 심(seam)이 발생하게 된다.Recently, as the flash memory devices are highly integrated, the gaps between string structures are becoming narrower. As a result, the width of the device isolation layer is narrowed and the gap between the floating gates is narrowed. When the width of the device isolation layer is narrowed and the spacing between the floating gates is narrowed, the gap between the control gate conductive layers formed on the sidewalls of the adjacent floating gate becomes fine, causing seam in the control gate.

컨트롤 게이트에 발생한 심은 그 위치가 일정하지 않아 셀 간 간섭 현상을 불균일하게 일으키는 등 플래시 메모리 소자의 신뢰성을 저해하는 요인이 된다. The seam generated at the control gate is a factor that hinders the reliability of the flash memory device because the position of the control gate is not constant and causes uneven inter-cell interference.

본 발명은 게이트 패턴에 심(seam)이 형성되는 현상을 개선할 수 있는 플래시 메모리 소자의 게이트 패턴 형성방법을 제공한다.The present invention provides a method of forming a gate pattern of a flash memory device capable of improving a phenomenon in which a seam is formed in a gate pattern.

본 발명의 실시 예에 따른 플래시 메모리 소자의 게이트 패턴 형성방법은 소자 분리 영역들 및 활성 영역들을 포함하는 반도체 기판의 상기 활성 영역들 각각의 상부에 게이트 절연막 및 제1 도전막이 적층된 구조를 형성하고, 상기 소자 분리 영역들 각각에 상기 제1 도전막보다 낮은 높이의 소자 분리막을 형성하는 단계와, 상기 제1 도전막 및 상기 소자 분리막의 표면을 따라 유전체막을 형성하는 단계와, 상기 제1 도전막 및 상기 소자 분리막의 표면을 따라 상기 유전체막 상부에 제2 도전막을 형성하여 상기 소자 분리 영역 각각의 상부에서 상기 제1 도전막들의 측벽에 형성된 상기 제2 도전막이 제1 간격으로 이격되도록 형성되는 단계와, 상기 제2 도전막의 상부를 산화시켜 산화막을 형성하는 단계와, 상기 산화막을 제거하여 상기 제1 도전막들의 측벽에 잔류하는 상기 제2 도전막이 상기 제1 간격보다 넓은 제2 간격으로 이격되는 단계와, 상기 제2 도전막의 상부에 제3 도전막을 형성하는 단계를 포함한다.In a method of forming a gate pattern of a flash memory device according to an embodiment of the present invention, a gate insulating layer and a first conductive layer are formed on each of the active regions of a semiconductor substrate including device isolation regions and active regions. Forming a device isolation film having a lower height than the first conductive film in each of the device isolation regions, forming a dielectric film along surfaces of the first conductive film and the device isolation film, and forming the first conductive film. And forming a second conductive layer on the dielectric layer along the surface of the device isolation layer so that the second conductive layers formed on the sidewalls of the first conductive layers on each of the device isolation regions are spaced apart at first intervals. And oxidizing an upper portion of the second conductive film to form an oxide film, and removing the oxide film to form an oxide film. The second conductive film that remains on the wall and forming the step and, above the second conductive film that are spaced the first gap wider than the second gap the third conductive film.

산화막을 형성하는 단계는 라디칼 산화 또는 플라즈마 산화방법을 이용하여 실시된다.Forming the oxide film is carried out using a radical oxidation or plasma oxidation method.

산화막을 형성하는 단계에서 산화막의 두께는 제2 도전막을 형성하는 단계에서 제2 도전막의 두께보다 얇다.The thickness of the oxide film in the step of forming the oxide film is thinner than the thickness of the second conductive film in the step of forming the second conductive film.

산화막의 두께는 30Å 내지 70Å인 것이 바람직하다.It is preferable that the thickness of an oxide film is 30 kPa-70 kPa.

산화막을 제거하는 단계는 불산(HF) 또는 BOE를 탈이온수에 희석시킨 용액을 이용하여 실시한다.Removing the oxide film is carried out using a solution of hydrofluoric acid (HF) or BOE diluted in deionized water.

본 발명의 다른 실시 예에 따른 플래시 메모리 소자의 게이트 패턴 형성방법은 소자 분리 영역들 및 활성 영역들을 포함하는 반도체 기판의 상기 활성 영역들 각각의 상부에 게이트 절연막 및 제1 도전막이 적층된 구조를 형성하고, 상기 소자 분리 영역들 각각에 상기 제1 도전막보다 낮은 높이의 소자 분리막을 형성하는 단계와, 상기 제1 도전막 및 상기 소자 분리막의 표면을 따라 유전체막을 형성하는 단계와, 상기 제1 도전막 및 상기 소자 분리막의 표면을 따라 상기 유전체막 상부에 제2 도전막을 형성하여 상기 소자 분리 영역 각각의 상부에서 상기 제1 도전막들의 측벽에 형성된 상기 제2 도전막이 제1 간격으로 이격되도록 형성되는 단계와, 상기 소자 분리 영역 각각의 상부에서 상기 제1 도전막들의 측벽에 형성된 제2 도전막이 상기 제1 간격보다 넓은 제2 간격으로 이격되도록 상기 제2 도전막의 두께를 줄이는 단계와, 상기 제2 도전막의 상부에 제3 도전막을 형성하는 단계를 포함한다.In a method of forming a gate pattern of a flash memory device according to another exemplary embodiment, a gate insulating layer and a first conductive layer are formed on each of the active regions of a semiconductor substrate including device isolation regions and active regions. Forming a device isolation film having a lower height than the first conductive film in each of the device isolation regions, forming a dielectric film along surfaces of the first conductive film and the device isolation film, and forming the first conductive film. A second conductive layer is formed on the dielectric layer along the surface of the film and the device isolation layer, so that the second conductive film formed on the sidewalls of the first conductive layers on each of the device isolation regions is spaced at a first interval. And a second conductive film formed on sidewalls of the first conductive films on each of the device isolation regions. Reducing the thickness of the second conductive film so as to be spaced apart at a wide second interval, and forming a third conductive film on the second conductive film.

제2 도전막의 두께를 줄이는 단계는 제2 도전막의 일부를 산화시켜 산화막을 형성하는 단계, 및 산화막을 제거하는 단계를 포함한다.Reducing the thickness of the second conductive film includes oxidizing a portion of the second conductive film to form an oxide film, and removing the oxide film.

제2 도전막의 일부를 산화시켜 산화막을 형성하는 단계는 라디컬(radical) 산화 또는 플라즈마(plasma) 산화를 이용하여 실시된다.Oxidizing a part of the second conductive film to form an oxide film is performed using radical oxidation or plasma oxidation.

소자 분리막의 높이는 상기 게이트 절연막의 높이보다 높은 것이 바람직하다.The height of the device isolation layer is preferably higher than that of the gate insulating layer.

제2 도전막을 형성하는 단계에서 제2 도전막은 80Å 내지 150Å의 두께로 형성되는 것이 바람직하다.In the step of forming the second conductive film, the second conductive film is preferably formed to a thickness of 80 kPa to 150 kPa.

제3 도전막을 형성하는 단계 이후, 제3 도전막, 제2 도전막 및 유전체막을 식각하여 제1 도전막을 노출시키는 콘택홀을 형성하는 단계, 및 제3 도전막의 상부에 콘택홀을 통해 제1 도전막에 전기적으로 연결된 제4 도전막을 형성하는 단계를 실시한다.After forming the third conductive film, forming a contact hole for etching the third conductive film, the second conductive film and the dielectric film to expose the first conductive film, and forming a contact hole on the upper portion of the third conductive film through the contact hole. A step of forming a fourth conductive film electrically connected to the film is performed.

제3 도전막은 제1 도전막의 사이에서 정의되는 제2 도전막 사이의 공간을 매립하는 것이 바람직하다.It is preferable that the third conductive film fills the space between the second conductive films defined between the first conductive films.

본 발명은 제1 증착 공정, 제1 증착 공정으로 형성된 도전막간 간격을 넓히기 위한 산화 및 식각 공정, 제2 증착 공정을 순차적으로 실시하여 유전체막의 상부에 도전막(예를 들어, 캡핑막)을 형성함으로써 유전체막의 상부에 형성된 도전막에 심이 발생하는 현상을 개선할 수 있다.According to the present invention, a conductive film (for example, a capping film) is formed on the dielectric film by sequentially performing a first deposition process, an oxidation and etching process to widen the gap between the conductive films formed by the first deposition process, and a second deposition process. As a result, the phenomenon that seams are generated in the conductive film formed on the dielectric film can be improved.

또한 본 발명은 유전체막의 상부에 형성되는 도전막을 열적(columnar)구조로 형성하기 위한 새로운 장비를 도입하지 않고 기존의 매엽식 장치를 이용하더라도 유전체막의 상부에 형성된 도전막에 심이 발생하는 현상을 개선할 수 있다.In addition, the present invention can improve the phenomenon that seams are generated in the conductive film formed on top of the dielectric film even without using a new single-type device without introducing new equipment for forming a conductive film formed on the dielectric film in a columnar structure. Can be.

이와 같이 본 발명은 유전체막의 상부에 형성된 도전막에 심이 발생하는 현상을 개선할 수 있으므로 셀 간 간섭 현상이 불균일하게 일어나는 현상을 개선하여 플래시 메모리 소자의 신뢰성을 개선할 수 있다.As described above, the present invention can improve the phenomenon in which seams are generated in the conductive film formed on the dielectric film, thereby improving the reliability of the flash memory device by improving the phenomenon in which inter-cell interference occurs unevenly.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 1은 본 발명에 따른 플래시 메모리 소자를 설명하기 위한 레이아웃도 이다. 1 is a layout for explaining a flash memory device according to the present invention.

도 1을 참조하면, 본 발명에 따른 플래시 메모리 소자의 셀 어레이는 소자 분리막(107)이 형성되는 소자 분리 영역(B)과, 소자 분리 영역(B)과 평행하게 교호적으로 정의된 활성 영역(A)을 포함한다. 그리고 활성 영역(A) 및 소자 분리 영역(B)에 교차되게 게이트 라인들이 형성된다. 게이트 라인은 드레인 셀렉트 라인(DSL), 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL) 사이에 형성된 다수의 워드 라인(WL)들을 포함한다. 이러한 게이트 라인은 스택형 게이트 패턴들을 연결한다. 스택형 게이트 패턴은 플로팅 게이트용 도전막, 유전체막, 및 컨트롤 게이트가 적층된 구조로 형성된 것이다. 게이트 라인은 각각의 스택형 게이트 패턴의 컨트롤 게이트들이 연결된 것이다. 한편, 소스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL)에 연결된 컨트롤 게이트는 유전체막에 형성된 콘택홀(미도시)을 통해 플로팅 게이트용 도전막에 전기적으로 연결된다. Referring to FIG. 1, a cell array of a flash memory device according to the present invention may include an isolation region B in which an isolation layer 107 is formed, and an active region alternately defined in parallel with the isolation region B. A). Gate lines are formed to intersect the active region A and the device isolation region B. The gate line includes a drain select line DSL, a source select line SSL, and a plurality of word lines WL formed between the drain select line DSL and the source select line SSL. These gate lines connect the stacked gate patterns. The stacked gate pattern is formed by stacking a conductive film for a floating gate, a dielectric film, and a control gate. The gate line is connected to the control gates of each stacked gate pattern. Meanwhile, the control gate connected to the source select line SSL and the drain select line DSL is electrically connected to the conductive film for the floating gate through a contact hole (not shown) formed in the dielectric layer.

도 2a 내지 도 2f는 본 발명에 따른 플래시 메모리 소자의 게이트 패턴 형성방법을 설명하기 위해 도 1에 도시된 선 "I-I'" 및 "Ⅱ-Ⅱ'"를 따라 절취한 단면도들이다.2A to 2F are cross-sectional views taken along the lines "I-I '" and "II-II'" shown in FIG. 1 to explain a gate pattern forming method of a flash memory device according to the present invention.

도 2a를 참조하면, 활성 영역(A) 상에는 터널 절연막(103) 및 제1 도전막(105)이 적층되고, 소자 분리 영역(B)에는 소자 분리막(107)이 형성된 반도체 기판(101)이 제공된다. 이 후, 제1 도전막(105) 및 소자 분리막(107)을 포함하는 반도체 기판(101)의 상부에 유전체막(109)을 형성한다.2A, a tunnel insulating layer 103 and a first conductive layer 105 are stacked on an active region A, and a semiconductor substrate 101 having an element isolation layer 107 formed thereon is provided in an element isolation region B. Referring to FIG. do. Thereafter, a dielectric film 109 is formed over the semiconductor substrate 101 including the first conductive film 105 and the device isolation film 107.

반도체 기판(101)은 웰(well)(미도시)을 포함한 벌크 구조로 형성되며, 문턱전압 조절용 이온을 포함할 수 있다. 게이트 절연막(103)은 산화막으로 형성될 수 있다. 예를 들어, 게이트 절연막(103)은 산화(oxidation) 공정으로 형성된 실리콘 산화막(SiO2)으로 형성될 수 있다. 제1 도전막(105)은 플로팅 게이트용 도전막으로서, 폴리 실리콘막을 이용하여 형성할 수 있다. 소자 분리막(107)은 반도체 기판(101)의 상부에 게이트 절연막(103) 및 제1 도전막(105)을 형성한 후 제1 도전막(105), 게이트 절연막(103), 반도체 기판(101)을 식각하여 트렌치를 형성하고 트렌치 내부를 절연물질로 매립함으로써 형성할 수 있다. 이 때 제1 도전막(105)은 소자 분리막(107)과 나란하게 패터닝된 상태이다. 트렌치는 제1 도전막(105)의 상부에 소자 분리 마스크(미도시)를 형성한 후, 소자 분리 마스크를 식각 베리어로 이용한 식각 공정으로 제1 도전막(105), 게이트 절연막(103), 반도체 기판(101)의 소자 분리 영역(B)을 식각함으로써 형성할 수 있다. 트렌치가 형성됨으로써 반도체 기판(101)의 활성 영역(A)이 정의된다. 소자 분리막(107)은 산화막을 이용하여 형성할 수 있다. 또한 소자 분리막(107)은 EFH(effective field oxide height) 조절을 위하여 제1 도전막(105)의 높이보다 낮게 식각되어 제1 도전막(105)의 측벽이 노출된다. 이 때, 소자 분리막(107)의 높이는 사이클링 특성을 고려하여 게이트 절연막(103)의 높이보다 낮아지지 않도록 한다. 소자 분리 하드 마스크는 소자 분리막(107) 형성 후 제거된다.The semiconductor substrate 101 is formed in a bulk structure including a well (not shown), and may include ions for adjusting the threshold voltage. The gate insulating film 103 may be formed of an oxide film. For example, the gate insulating layer 103 may be formed of a silicon oxide layer (SiO 2 ) formed by an oxidation process. The first conductive film 105 may be formed using a polysilicon film as the conductive film for the floating gate. The device isolation layer 107 forms the gate insulating film 103 and the first conductive film 105 on the semiconductor substrate 101, and then the first conductive film 105, the gate insulating film 103, and the semiconductor substrate 101. May be formed by etching the trench and filling the inside of the trench with an insulating material. In this case, the first conductive layer 105 is patterned in parallel with the device isolation layer 107. The trench is formed on top of the first conductive film 105, and then the first conductive film 105, the gate insulating film 103, and the semiconductor are formed by an etching process using the device isolation mask as an etching barrier. The element isolation region B of the substrate 101 may be formed by etching. The formation of the trenches defines the active region A of the semiconductor substrate 101. The device isolation film 107 may be formed using an oxide film. In addition, the device isolation layer 107 is etched lower than the height of the first conductive layer 105 to control the effective field oxide height (EFH) to expose the sidewalls of the first conductive layer 105. In this case, the height of the device isolation layer 107 may not be lower than the height of the gate insulating layer 103 in consideration of cycling characteristics. The device isolation hard mask is removed after the device isolation layer 107 is formed.

유전체막(109)은 상술한 공정에 의해 활성 영역(A)에 제1 도전막(105)이 형성되고 소자 분리 영역(B)에 소자 분리막(107)이 형성된 반도체 기판(101)의 상부에 형성된다. 유전체막(109)은 산화막/질화막/산화막이 적층된 ONO 구조로 형성될 수 있다. 이 때, 산화막은 고온 산화 (High Temperature Oxide; HTO)막으로 형성될 수 있다. 또한 유전체막(109)은 플라즈마 질화(nitridation)막/산화막/질화막/플라즈마 질화막이 적층된 PONOP구조로 형성될 수 있다. 그리고 또한 유전체막(109)은 산화막/고유전막/산화막이 적층된 OkO구조로 형성될 수 있다. 이 때, 고유전막은 실리콘 산화막의 유전 상수(3.9)보다 큰 유전상수를 갖는 유전체 물질로서, Al2O3, HfO2, ZrO2, SiON, La2O3, Y2O3, TiO2, CeO2, N2O3, Ta2O5, BaTiO3, BST(Barium Strontium Titanate), PSZ(poly silazane), 및 금속 실리케이트(metal-silicate) 물질을 포함한다. 금속 실리케이트 물질은 금속, 실리콘 및 산소가 결합된 물질로서, Hf-실리케이트, Zr-실리케이트, Al-실리케이트, La-실리케이트, Ce-실리케이트, Y-실리케이트, Ta-실리케이트, 및 Ti-실리케이트 등을 포함한다. 또한 고유전막은 상술한 유전체 물질들이 적층된 구조로 형성될 수 있다.The dielectric film 109 is formed on the semiconductor substrate 101 on which the first conductive film 105 is formed in the active region A and the device isolation film 107 is formed in the device isolation region B by the above-described process. do. The dielectric film 109 may be formed in an ONO structure in which oxide films / nitride films / oxide films are stacked. In this case, the oxide film may be formed of a high temperature oxide (HTO) film. In addition, the dielectric film 109 may have a PONOP structure in which a plasma nitride film / oxide film / nitride film / plasma nitride film is stacked. In addition, the dielectric film 109 may be formed of a OkO structure in which an oxide film, a dielectric film, and an oxide film are stacked. At this time, the unique conductive film is a dielectric material having a dielectric constant greater than the dielectric constant (3.9) of silicon oxide, Al 2 O 3, HfO 2 , ZrO 2, SiON, La 2 O 3, Y 2 O 3, TiO 2, CeO 2 , N 2 O 3 , Ta 2 O 5 , BaTiO 3 , Barium Strontium Titanate (BST), poly silazane (PSZ), and metal-silicate materials. Metal silicate materials are metal, silicon and oxygen combined materials and include Hf-silicate, Zr-silicate, Al-silicate, La-silicate, Ce-silicate, Y-silicate, Ta-silicate, Ti-silicate, and the like. do. In addition, the high-k dielectric film may have a structure in which the above-described dielectric materials are stacked.

도 2b를 참조하면, 유전체막(109)의 상부에 제2 도전막(111)을 형성한다. Referring to FIG. 2B, a second conductive layer 111 is formed on the dielectric layer 109.

제2 도전막(111)은 제1 도전막(105) 및 소자 분리막(107)에 의해 정의된 단차 상에 형성되므로 제1 도전막(105)의 측벽, 제1 도전막(105)의 상부 및 소자 분리막(107)의 상부에 형성된다. 이 때, 인접한 제1 도전막(105)들의 측벽에 형성된 제2 도전막(111) 사이에 심(seam)이 발생하는 것을 방지하기 하기 위해 제2 도전막(111)을 80Å 내지 150Å의 두께로 얇게 형성한다. 이에 따라 인접한 제1 도전막(105)들의 측벽에 형성된 제2 도전막(111) 사이에는 제1 간격(W1)이 형성된다.Since the second conductive film 111 is formed on the step defined by the first conductive film 105 and the device isolation film 107, the sidewall of the first conductive film 105, the upper portion of the first conductive film 105, and It is formed on the device isolation layer 107. In this case, the second conductive film 111 may be formed to have a thickness of 80 kV to 150 kV in order to prevent the generation of seams between the second conductive films 111 formed on the sidewalls of the adjacent first conductive films 105. Form thinly. Accordingly, a first gap W1 is formed between the second conductive layers 111 formed on the sidewalls of the adjacent first conductive layers 105.

또한 제2 도전막(111)은 폴리 실리콘막을 이용하여 형성할 수 있으며, 저압 화학기상 증착(Low Pressure Chemical Vapor Deposition : LP-CVD) 방법으로 형성할 수 있다. 폴리 실리콘막은 490℃ 내지 530℃의 온도에서 인(P)을 도핑하여 형성할 수 있다.In addition, the second conductive layer 111 may be formed using a polysilicon layer, and may be formed by a low pressure chemical vapor deposition (LP-CVD) method. The polysilicon film may be formed by doping phosphorus (P) at a temperature of 490 ° C to 530 ° C.

도 2c를 참조하면, 제2 도전막(111)의 상부를 산화시켜 산화막(113)을 형성한다. 산화막(113)은 라디칼 산화 또는 플라즈마 산화방법으로 30Å 내지 70Å의 두께로 제2 도전막(111)보다 얇게 형성한다.Referring to FIG. 2C, the upper portion of the second conductive layer 111 is oxidized to form an oxide layer 113. The oxide film 113 is formed thinner than the second conductive film 111 by a thickness of 30 kPa to 70 kPa by a radical oxidation or plasma oxidation method.

도 2d를 참조하면, 산화막(113)을 제거한다. 산화막은 불산(HF) 또는 BOE(Buffer Oxide Etchant)를 탈이온수(Deionized water : DI water)와 혼합하여 희석시켜 사용한다. 제2 도전막(111)을 산화시킨 산화막(113)을 제거함으로써, 제2 도전막(111)의 두께는 도 2b에서보다 얇아진다. 또한, 제1 도전막(105)의 측벽에 형성된 제2 도전막(111) 사이에는 도 2b에서 상술한 제1 간격보다 넓은 제2 간격(W2)이 형성된다. 이에 따라 제1 도전막(105)의 측벽들 사이에서 제2 도전막(111)에 의해 정의되는 공간의 종횡비(Aspect Ratio)를 개선할 수 있다.Referring to FIG. 2D, the oxide film 113 is removed. The oxide film is used by diluting hydrofluoric acid (HF) or BOE (Buffer Oxide Etchant) with deionized water (DI water). By removing the oxide film 113 in which the second conductive film 111 is oxidized, the thickness of the second conductive film 111 becomes thinner than in FIG. 2B. Also, a second gap W2 wider than the first gap described above with reference to FIG. 2B is formed between the second conductive films 111 formed on the sidewalls of the first conductive film 105. Accordingly, the aspect ratio of the space defined by the second conductive layer 111 between the sidewalls of the first conductive layer 105 may be improved.

도 2e를 참조하면, 제2 도전막(111)의 상부에 제3 도전막(115)을 형성한다. 이 때, 제3 도전막(115)은 제1 도전막(105)의 측벽에서 제2 도전막(111)의 사이에 정의된 공간을 매립하도록 형성된다. 제1 도전막(105)의 측벽들 사이에서 제2 도전막(111)에 의해 정의되는 공간의 종횡비는 도 1d에서 상술한 바와 같이 개선되었으므로 제3 도전막(115)으로 제1 도전막(105)의 측벽에서 제2 도전막(111)의 사이에 정의된 공간을 매립하기가 용이해진다. 즉, 제1 도전막(105)의 측벽들 사이에서 제2 도전막(111)에 의해 정의되는 공간의 종횡비가 개선됨에 따라 제3 도전 막(115)에 보이드 또는 심이 발생하는 것을 개선할 수 있다.Referring to FIG. 2E, a third conductive film 115 is formed on the second conductive film 111. In this case, the third conductive film 115 is formed to fill a space defined between the second conductive film 111 on the sidewall of the first conductive film 105. Since the aspect ratio of the space defined by the second conductive film 111 between the sidewalls of the first conductive film 105 has been improved as described above with reference to FIG. 1D, the first conductive film 105 is used as the third conductive film 115. It becomes easy to fill the space defined between the second conductive film 111 on the sidewall of the (). That is, as the aspect ratio of the space defined by the second conductive layer 111 is improved between the sidewalls of the first conductive layer 105, voids or seams in the third conductive layer 115 may be improved. .

제3 도전막(115)은 제2 도전막(111)과 마찬가지로 폴리 실리콘막을 이용하여 형성할 수 있으며, 저압 화학기상 증착방법으로 형성할 수 있다. 그리고 폴리 실리콘막은 490℃ 내지 530℃의 온도에서 인(P)을 도핑하여 형성할 수 있다.Similar to the second conductive film 111, the third conductive film 115 may be formed using a polysilicon film, and may be formed by a low pressure chemical vapor deposition method. The polysilicon film may be formed by doping phosphorus (P) at a temperature of 490 ° C to 530 ° C.

상술한 제2 도전막(111) 및 제3 도전막(115)의 적층 구조는 캡핑막(117)으로 이용될 수 있다. 캡핑막(117)은 유전체막(109)에 콘택홀(119)을 형성하는 과정에메모리 셀 영역의 유전체막(109)을 보호하는 역할을 한다. 콘택홀(119)은 캡핑막(117)의 상부에 포토레지스트 패턴(미도시)을 형성한 후 포토레지스트 패턴을 식각 베리어로 이용한 식각 공정으로 캡핑막(117) 및 유전체막(109)을 식각함으로써 형성한다. 포토레지스트 패턴은 콘택홀(119) 형성 후 제거된다. 또한 콘택홀(119)은 도 1에서 상술한 소스 셀렉트 라인 및 드레인 셀렉트 라인이 형성될 영역에 형성된 제1 도전막(105)을 노출시킨다.The stacked structure of the second conductive layer 111 and the third conductive layer 115 may be used as the capping layer 117. The capping layer 117 protects the dielectric layer 109 in the memory cell region in the process of forming the contact hole 119 in the dielectric layer 109. The contact hole 119 is formed by forming a photoresist pattern (not shown) on the capping layer 117 and then etching the capping layer 117 and the dielectric layer 109 by an etching process using the photoresist pattern as an etching barrier. Form. The photoresist pattern is removed after the contact hole 119 is formed. In addition, the contact hole 119 exposes the first conductive layer 105 formed in the region where the source select line and the drain select line described above with reference to FIG. 1.

도 2f를 참조하면, 제3 도전막(115)의 상부에 제4 도전막(121)을 형성한 후, 통상의 공정으로 제4 도전막(121), 캡핑막(117), 유전체막(109) 및 제1 도전막(105)을 식각함으로써 적층형 게이트 패턴을 형성한다. 여기서, 제4 도전막(121)은 컨트롤 게이트의 상부 도전막으로 이용되며, 캡핑막(117)은 컨트롤 게이트의 하부 도전막으로 이용된다. 또한 제4 도전막(121)은 폴리 실리콘막이나, 폴리 실리콘 및 금속 실리사이드의 적층막 또는 폴리 실리콘 및 금속막의 적층막을 이용할 수 있다.Referring to FIG. 2F, after the fourth conductive film 121 is formed on the third conductive film 115, the fourth conductive film 121, the capping film 117, and the dielectric film 109 are normally formed. ) And the first conductive layer 105 are etched to form a stacked gate pattern. Here, the fourth conductive layer 121 is used as the upper conductive layer of the control gate, and the capping layer 117 is used as the lower conductive layer of the control gate. The fourth conductive film 121 may be a polysilicon film, a laminated film of polysilicon and metal silicide, or a laminated film of polysilicon and a metal film.

상술한 바와 같이 본 발명은 제1 증착 공정, 제1 증착 공정으로 형성된 도전 막간 간격을 넓히기 위한 산화 및 식각 공정, 제2 증착 공정을 순차적으로 실시하여 유전체막의 상부에 도전막(예를 들어, 캡핑막)을 형성한다. 또한, 본 발명에서 제1 증착 공정시 도전막의 두께를 얇게 형성한다. 이에 따라 제1 증착 공정시 도전막에 심이 발생하는 것을 방지할 수 있다. 그리고 제1 증착 공정시 도전막에 심이 발생하더라도 후속 산화 공정 및 식각 공정으로 제1 증착 공정시 발생한 심을 제거할 수 있다. 그리고 산화 공정 및 식각 공정으로 제1 증착 공정시 플로팅 게이트용 도전막의 측벽에 형성된 도전막들 사이의 간격을 넓힐 수 있다. 따라서 플로팅 게이트용 도전막들 사이에 정의된 공간을 제2 증착 공정시 증착되는 도전막으로 보이드 또는 심 없이 매립하기가 용이해진다.As described above, the present invention sequentially performs the first deposition process, the oxidation and etching process to widen the gap between the conductive films formed by the first deposition process, and the second deposition process, thereby forming a conductive film (eg, a cap) on top of the dielectric film. Ping film). In the present invention, the thickness of the conductive film is thinly formed during the first deposition process. Accordingly, it is possible to prevent the seam from being generated in the conductive film during the first deposition process. In addition, even though seams are generated in the conductive layer during the first deposition process, seams generated during the first deposition process may be removed by a subsequent oxidation process and an etching process. The gap between the conductive layers formed on the sidewalls of the conductive layer for the floating gate during the first deposition process may be widened by an oxidation process and an etching process. Therefore, it is easy to fill the space defined between the conductive films for the floating gate into the conductive film deposited during the second deposition process without voids or seams.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 본 발명에 따른 플래시 메모리 소자를 설명하기 위한 레이 아웃도.1 is a layout for explaining a flash memory device according to the present invention.

도 2a 내지 도 2f는 본 발명에 따른 플래시 메모리 소자의 게이트 패턴 형성방법을 설명하기 위해 도 1에 도시된 선 "I-I'" 및 "Ⅱ-Ⅱ'"를 따라 절취한 단면도들.2A to 2F are cross-sectional views taken along the lines "I-I '" and "II-II'" shown in FIG. 1 to explain a gate pattern forming method of a flash memory device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

101 : 반도체 기판 103 : 게이트 절연막101 semiconductor substrate 103 gate insulating film

105 : 제1 도전막 107 : 소자 분리막105: first conductive film 107: device isolation film

109 : 유전체막 111 : 제2 도전막109 dielectric film 111 second conductive film

113 : 산화막 115 : 제3 도전막113: oxide film 115: third conductive film

117 : 캡핑막 119 : 콘택홀117: capping film 119: contact hole

121 : 제4 도전막 A : 활성 영역121: fourth conductive film A: active region

B : 소자 분리 영역B: device isolation region

Claims (12)

소자 분리 영역들 및 활성 영역들을 포함하는 반도체 기판의 상기 활성 영역들 각각의 상부에 게이트 절연막 및 제1 도전막이 적층된 구조를 형성하고, 상기 소자 분리 영역들 각각에 상기 제1 도전막보다 낮은 높이의 소자 분리막을 형성하는 단계;Forming a structure in which a gate insulating film and a first conductive film are stacked on each of the active regions of the semiconductor substrate including device isolation regions and active regions, and having a height lower than that of the first conductive layer in each of the device isolation regions. Forming an isolation layer of the device; 상기 제1 도전막 및 상기 소자 분리막의 표면을 따라 유전체막을 형성하는 단계;Forming a dielectric film along surfaces of the first conductive film and the device isolation film; 상기 제1 도전막 및 상기 소자 분리막의 표면을 따라 상기 유전체막 상부에 제2 도전막을 형성하여 상기 소자 분리 영역 각각의 상부에서 상기 제1 도전막들의 측벽에 형성된 제2 도전막이 제1 간격으로 이격되도록 형성되는 단계; A second conductive layer is formed on the dielectric layer along the surfaces of the first conductive layer and the device isolation layer, so that a second conductive layer formed on the sidewalls of the first conductive layers on each of the device isolation regions is spaced at a first interval. Formed to be; 상기 제2 도전막의 상부를 산화시켜 산화막을 형성하는 단계;Oxidizing an upper portion of the second conductive film to form an oxide film; 상기 산화막을 제거하여 상기 제1 도전막들의 측벽에 잔류하는 상기 제2 도전막이 상기 제1 간격보다 넓은 제2 간격으로 이격되는 단계; 및Removing the oxide film so that the second conductive film remaining on sidewalls of the first conductive films is spaced at a second interval wider than the first interval; And 상기 제2 도전막의 상부에 제3 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 게이트 패턴 형성방법.And forming a third conductive layer on the second conductive layer. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서,The method of claim 1, 상기 산화막을 형성하는 단계는 라디칼 산화 또는 플라즈마 산화방법을 이용하여 실시하는 플래시 메모리 소자의 게이트 패턴 형성방법.The forming of the oxide layer may be performed using a radical oxidation or plasma oxidation method. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 1 항에 있어서,The method of claim 1, 상기 산화막을 형성하는 단계에서 상기 산화막의 두께는 상기 제2 도전막을 형성하는 단계에서 상기 제2 도전막의 두께보다 얇은 플래시 메모리 소자의 게이트 패턴 형성방법.The thickness of the oxide film in the step of forming the oxide film is a gate pattern forming method of the flash memory device thinner than the thickness of the second conductive film in the step of forming the second conductive film. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 상기 산화막의 두께는 30Å 내지 70Å인 플래시 메모리 소자의 게이트 패턴 형성방법.The thickness of the oxide film is a gate pattern forming method of a flash memory device 30 ~ 70Å. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 1 항에 있어서,The method of claim 1, 상기 산화막을 제거하는 단계는 불산(HF) 또는 BOE를 탈이온수에 희석시킨 용액을 이용하여 실시하는 플래시 메모리 소자의 게이트 패턴 형성방법.Removing the oxide layer using a solution of dilute hydrofluoric acid (HF) or BOE in deionized water. 소자 분리 영역들 및 활성 영역들을 포함하는 반도체 기판의 상기 활성 영역들 각각의 상부에 게이트 절연막 및 제1 도전막이 적층된 구조를 형성하고, 상기 소자 분리 영역들 각각에 상기 제1 도전막보다 낮은 높이의 소자 분리막을 형성하는 단계;Forming a structure in which a gate insulating film and a first conductive film are stacked on each of the active regions of the semiconductor substrate including device isolation regions and active regions, and having a height lower than that of the first conductive layer in each of the device isolation regions. Forming an isolation layer of the device; 상기 제1 도전막 및 상기 소자 분리막의 표면을 따라 유전체막을 형성하는 단계;Forming a dielectric film along surfaces of the first conductive film and the device isolation film; 상기 제1 도전막 및 상기 소자 분리막의 표면을 따라 상기 유전체막 상부에 제2 도전막을 형성하여 상기 소자 분리 영역 각각의 상부에서 상기 제1 도전막들의 측벽에 형성된 제2 도전막이 제1 간격으로 이격되도록 형성되는 단계;A second conductive layer is formed on the dielectric layer along the surfaces of the first conductive layer and the device isolation layer, so that a second conductive layer formed on the sidewalls of the first conductive layers on each of the device isolation regions is spaced at a first interval. Formed to be; 상기 소자 분리 영역 각각의 상부에서 상기 제1 도전막들의 측벽에 형성된 상기 제2 도전막이 상기 제1 간격보다 넓은 제2 간격으로 이격되도록 상기 제2 도전막의 두께를 줄이는 단계; 및Reducing the thickness of the second conductive film so that the second conductive film formed on the sidewalls of the first conductive films on each of the device isolation regions is spaced at a second interval wider than the first gap; And 상기 제2 도전막의 상부에 제3 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 게이트 패턴 형성방법.And forming a third conductive layer on the second conductive layer. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제 1 항 또는 제 6 항에 있어서,7. The method according to claim 1 or 6, 상기 소자 분리막의 높이는 상기 게이트 절연막의 높이보다 높은 플래시 메모리 소자의 게이트 패턴 형성방법.And a height of the isolation layer is higher than a height of the gate insulation layer. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제 1 항 또는 제 6 항에 있어서,7. The method according to claim 1 or 6, 상기 제2 도전막을 형성하는 단계에서 상기 제2 도전막은 80Å 내지 150Å의 두께로 형성되는 플래시 메모리 소자의 게이트 패턴 형성방법. And forming the second conductive layer to form a second conductive layer, wherein the second conductive layer is formed to a thickness of about 80 kHz to about 150 kHz. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제 1 항 또는 제 6 항에 있어서,7. The method according to claim 1 or 6, 상기 제3 도전막을 형성하는 단계 이후,After forming the third conductive film, 상기 제3 도전막, 상기 제2 도전막 및 상기 유전체막을 식각하여 상기 제1 도전막을 노출시키는 콘택홀을 형성하는 단계; 및Etching the third conductive layer, the second conductive layer, and the dielectric layer to form a contact hole exposing the first conductive layer; And 상기 제3 도전막의 상부에 상기 콘택홀을 통해 상기 제1 도전막에 전기적으로 연결된 제4 도전막을 형성하는 단계를 실시하는 플래시 메모리 소자의 게이트 패턴 형성방법.And forming a fourth conductive layer electrically connected to the first conductive layer through the contact hole on the third conductive layer. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제 1 항 또는 제 6 항에 있어서,7. The method according to claim 1 or 6, 상기 제3 도전막은 상기 제1 도전막의 사이에서 정의되는 상기 제2 도전막 사이의 공간을 매립하는 플래시 메모리 소자의 게이트 패턴 형성방법.And the third conductive film fills the space between the second conductive film defined between the first conductive film. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제 6 항에 있어서,The method of claim 6, 상기 제2 도전막의 두께를 줄이는 단계는 Reducing the thickness of the second conductive film 상기 제2 도전막의 일부를 산화시켜 산화막을 형성하는 단계; 및Oxidizing a portion of the second conductive film to form an oxide film; And 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 was abandoned upon payment of a registration fee. 제 11 항에 있어서,The method of claim 11, 상기 제2 도전막의 일부를 산화시켜 산화막을 형성하는 단계는Oxidizing a portion of the second conductive film to form an oxide film 라디컬(radical) 산화 또는 플라즈마(plasma) 산화를 이용하여 실시되는 플래시 메모리 소자의 게이트 패턴 형성방법.A method of forming a gate pattern of a flash memory device using radical oxidation or plasma oxidation.
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